CN104752216B - 晶体管的形成方法 - Google Patents
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Abstract
一种晶体管的形成方法，包括：提供衬底，衬底表面具有栅极结构，所述栅极结构包括：位于衬底表面的栅介质层、位于栅介质层表面的栅电极层、以及位于栅介质层和栅电极层两侧的侧壁和衬底表面的第一侧墙；在所述栅极结构两侧的衬底内形成源区和漏区；在所述源区和漏区表面形成第一覆盖层；在形成所述第一覆盖层之后，去除所述第一侧墙；在去除所述第一侧墙之后，在所述第一覆盖层表面形成第二覆盖层。所形成的晶体管的性能提高。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种晶体管的形成方法。
背景技术
在集成电路以及半导体制造领域内，晶体管作为一种构成半导体器件或集成电路的基本元件而被广泛应用。随着集成电路的集成化，以及半导体器件的微型化，晶体管的性能对于集成电路的影响越发显著。
请参考图1，图1是一种现有技术晶体管的剖面结构示意图，包括：半导体衬底100；位于半导体衬底100表面的栅极结构101，所述栅极结构101包括：位于半导体衬底100表面的栅介质层110、位于所述栅介质层110表面的栅电极层111、位于所述栅电极层111两侧侧壁表面的第一侧墙112、以及位于第一侧墙112表面的第二侧墙113；位于所述栅极结构101两侧的半导体衬底100内的源区和漏区，所述源区和漏区包括：轻掺杂区120和重掺杂区121。
其中，所述轻掺杂区120以所述栅电极层111和第一侧墙112为掩膜，由第一次离子注入所形成；所述重掺杂区121以所述栅电极层111、第一侧墙112和第二侧墙113为掩膜，由第二次离子注入形成。在所述第一次离子注入和第二次离子注入之后，以热退火激活所述轻掺杂区120和重掺杂区121。
然而，现有的晶体管中，源区和漏区之间的驱动电流较低，所形成的晶体管性能有待提高。
发明内容
本发明解决的问题是提供一种晶体管的形成方法，减小晶体管源区和漏区表面的接触电阻，提高源区和漏区之间的驱动电流，以减少漏电流，提高晶体管性能。
为解决上述问题，本发明提供一种晶体管的形成方法，包括：提供衬底，衬底表面具有栅极结构，所述栅极结构包括：位于衬底表面的栅介质层、位于栅介质层表面的栅电极层、以及位于栅介质层和栅电极层两侧的侧壁和衬底表面的第一侧墙；在所述栅极结构两侧的衬底内形成源区和漏区；在所述源区和漏区表面形成第一覆盖层；在形成所述第一覆盖层之后，去除所述第一侧墙；在去除所述第一侧墙之后，在所述第一覆盖层表面形成第二覆盖层。
可选的，所述源区和漏区的形成方法包括：在所述栅极结构两侧的衬底内形成开口；采用第一次选择性外延沉积工艺在所述开口内形成应力层；在所述应力层内掺杂P型离子或N型离子形成源区和漏区。
可选的，在所述应力层内掺杂P型离子或N型离子的工艺为原位掺杂工艺或离子注入工艺。
可选的，所述应力层的材料为SiC、SiGe、SiGeB、SiCP、SiGeSn、SiSn、SnGe或SnGeB。
可选的，所述第一覆盖层的材料与应力层相同；在形成应力层之后，采用所述第一次选择性外延沉积工艺形成第一覆盖层。
可选的，所述第一覆盖层的材料为SiC、SiGe、SiGeB、SiCP、SiGeSn、SiSn、SnGe或SnGeB。
可选的，所述第二覆盖层的形成工艺为第二次选择性外延沉积工艺，所述第二覆盖层的材料为Si、SiB、SiC或SiP。
可选的，在所述第二次选择性外延沉积工艺中，采用原位掺杂工艺在第二覆盖层内掺杂P型离子或N型离子。
可选的，所掺杂的P型离子或N型离子浓度为1E18原子/立方厘米～5E2原子/立方厘米。
可选的，所述第二覆盖层的厚度为10埃～500埃。
可选的，所述第一侧墙的材料为氧化硅、氮化硅或氮氧化硅；去除所述第一侧墙的工艺为干法刻蚀工艺或湿法刻蚀工艺。
可选的，所述栅极结构还包括：栅介质层和栅电极层两侧的侧壁表面、与所述第一侧墙之间还具有第二侧墙，所述第二侧墙的材料与第一侧墙不同；在去除所述第一侧墙之后，暴露出所述第二侧墙。
可选的，还包括：形成于所述栅电极层表面的掩膜层，所述掩膜层的材料与第一侧墙的材料不同。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的晶体管形成方法中，在所述源区和漏区表面形成第一覆盖层之后，去除所述第一侧墙，并在去除所述第一侧墙之后，在所述第一覆盖层表面形成第二覆盖层。在去除第一侧墙之后形成第二覆盖层，所述第二覆盖层能够补偿在去除第一侧墙时，所述第一覆盖层损失的厚度，使得第二覆盖层和第一覆盖层的总厚度能够精确控制、且满足技术指标。由于第二覆盖层和第一覆盖层的总厚度均与、且能够精确控制，能够使所述第二覆盖层和第一覆盖层的电阻降低，即源区和漏区表面的接触电阻降低，有利于使源区和漏区之间的驱动电流提高，以此减少漏电流，提高晶体管的性能。
进一步，所述源区和漏区的形成方法包括：在所述栅极结构两侧的衬底内形成开口；采用第一次选择性外延沉积工艺在所述开口内形成应力层。在形成应力层之后，能够采用所述第一次选择性外延沉积工艺继续形成所述第一覆盖层。所述应力层能够提高源区和漏区之间的驱动电流，所述第一覆盖层能够在后续去除第一侧墙的过程中，保护所述应力层的表面免受损伤，从而保证了所述应力层的性能，避免了源区和漏区的损失。
附图说明
图1是一种现有技术晶体管的剖面结构示意图；
图2至图7是本发明实施例的晶体管的形成过程的剖面结构示意图。
具体实施方式
如背景技术所述，具有应力层的晶体管对源区和漏区之间的驱动电流提高有限，所形成的晶体管性能依旧有待提高。
经过研究发现，请继续参考图1，形成所述轻掺杂区120的第一次离子注入工艺、以及形成重掺杂区121的第二次离子注入工艺会对栅极结构101两侧的衬底表面造成损伤，使得源区和漏区表面的接触电阻提高，在所述源区和漏区之间施加偏压之后，源区和漏区之间的驱动电流较低，容易使栅极结构101底部的沟道区产生漏电流，影响晶体管的性能。
其次，形成所述第一侧墙112的工艺包括：在半导体衬底100、栅介质层110和栅电极层111表面形成第一侧墙膜；回刻蚀所述第一侧墙膜直至暴露出栅电极层111和半导体衬底100表面为止，形成第一侧墙112。相同的，形成所述第二侧墙113的工艺包括：在半导体衬底100、栅介质层110和栅电极层111表面形成第二侧墙膜；回刻蚀所述第二侧墙膜直至暴露出栅电极层111和半导体衬底100表面为止，形成第二侧墙113。其中，回刻蚀第一侧墙膜、以及回刻蚀第二侧墙膜的工艺也会对栅极结构101两侧的半导体衬底100表面造成损伤，造成晶体管的性能下降。
由于形成侧墙的工艺会对半导体衬底表面造成损伤，一种具有应力层的晶体管被提出。所述具有应力层的晶体管的形成过程包括：提供半导体衬底，所述半导体衬底表面具有栅极结构；在所述栅极结构两侧的半导体衬底内形成开口；采用选择性外延沉积工艺在所述开口内形成应力层，所述应力层13的材料为硅锗或碳化硅。在形成应力层之后，根据所形成晶体管导电类型的不同，在应力层内掺杂P型或N型离子，从而在栅极结构两侧的半导体衬底内形成源区和漏区。
其中，需要在栅极结构两侧的半导体衬底内形成应力层，因此需要刻蚀栅极结构两侧的半导体衬底以形成开口，能够将前序工艺中形成侧墙时对半导体衬底造成的所述去除。然而，由于在形成应力才之后，仍旧需要在所述应力层内注入P型离子或N型离子，因此所述应力层表面仍会受到注入损伤。
而且，在形成所述开口时，会对栅极结构内的侧墙造成损伤或减薄，容易导致侧墙的尺寸均匀度和精确度下降，因此在形成应力层之后需要去除所述侧墙，并形成重新形成尺寸精确的侧墙以进行后续工艺。而去除侧墙的工艺也会对所述应力层造成损害，使应力层表面被减薄，且造成应力层表面粗糙，致使应力层表面的接触电阻降低。因此，具有应力层的晶体管对源区和漏区之间的驱动电流提高有限，依旧容易导致晶体管内产生漏电流，晶体管的性能不稳定。
为了解决上述问题，经过进一步研究，本发明提出一种晶体管的形成方法。其中，在所述源区和漏区表面形成第一覆盖层之后，去除所述第一侧墙，并在去除所述第一侧墙之后，在所述第一覆盖层表面形成第二覆盖层。在去除第一侧墙之后形成第二覆盖层，所述第二覆盖层能够补偿在去除第一侧墙时，所述第一覆盖层损失的厚度，使得第二覆盖层和第一覆盖层的总厚度能够精确控制、且满足技术指标。由于第二覆盖层和第一覆盖层的总厚度均与、且能够精确控制，能够使所述第二覆盖层和第一覆盖层的电阻降低，即源区和漏区表面的接触电阻降低，有利于使源区和漏区之间的驱动电流提高，以此减少漏电流，提高晶体管的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图7是本发明实施例的晶体管的形成过程的剖面结构示意图。
请参考图2，提供衬底200，衬底200表面具有栅极结构201，所述栅极结构201包括：位于衬底200表面的栅介质层210、位于栅介质层210表面的栅电极层211、以及位于栅介质层210和栅电极层211两侧的侧壁和衬底200表面的第一侧墙212。
所述衬底200为后续工艺提供工作平台。所述衬底200为硅衬底、锗衬底、硅锗衬底、碳化硅衬底、绝缘体上硅衬底或绝缘体上锗衬底。当所述栅极结构201用于形成PMOS晶体管，所述衬底200内具有N型阱区；当所述栅极结构201用于形成NMOS晶体管，所述衬底200内具有P型阱区。
本实施例中，所述衬底200表面形成有若干相邻的栅极结构201（图2中示出了2个相邻的栅极结构201），而形成有栅极结构201的区域与其他区域之间通过浅沟槽隔离结构（未示出）进行隔离。
本实施例中，后续需要在栅极结构201两侧的衬底200内形成应力层，且所述衬底200为硅衬底，则当所形成的晶体管为PMOS晶体管时，后续形成的应力层材料为硅锗，当所形成的晶体管为NMOS晶体管时，后续形成的应力层材料为碳化硅。在其他实施例中，所述衬底200的材料还能够为硅锗，则当所形成的晶体管为PMOS晶体管时，后续形成的应力层材料为锗，当所形成的晶体管为NMOS晶体管时，后续形成的应力层材料为硅。后续形成的应力层与所述衬底200之间需要存在晶格失配，以此实现向栅电极层211底部的衬底200内提供应力的目的。
在一实施例中，所形成的应力层的侧壁向栅电极层211底部的衬底内延伸，应力层的侧壁相对于衬底200表面呈“Σ”形，使所述应力层能够向栅电极层211底部的衬底200提供更大的应力层。为了形成所述“Σ”形的应力层，所述衬底200表面的晶向为<100>或<110>，以便后续能够通过各向异性的湿法刻蚀工艺形成“Σ”形侧壁的开口，而所述开口用于形成应力层。
本实施例中，所述栅极结构201还包括形成于所述栅电极层211表面的掩膜层214，且所述掩膜层214的材料与第一侧墙212的材料不同。所述栅介质层210的材料为氧化硅，所述栅电极层211的材料为多晶硅，所述掩膜层214的材料为氧化硅、氮化硅、氮氧化硅、无定形碳中的一种或多种组合。其中，所述掩膜层214不仅能够作为形成栅电极层211和栅介质层210的掩膜，还能够在后续工艺中保护栅电极层211的顶部表面。所述栅电极层211和栅介质层210的形成工艺包括：在衬底200表面沉积栅介质膜；在所述栅介质膜表面沉积栅电极膜；在所述栅电极膜表面形成掩膜层214，所述掩膜层214定义了栅电极层211和栅介质层210的结构和位置；以所述掩膜层214为掩膜刻蚀所述栅电极膜和栅介质膜，直至暴露出衬底200表面为止，形成栅介质层210和栅电极层211。
在一实施例中，所述栅介质层210和栅电极层211能够直接构成晶体管。在另一实施例中，所形成的晶体管为高K金属栅（HKMG，High K Metal Gate），则在后续形成源区和漏区之后，需要采用后栅工艺（Gate Last）工艺去除所述栅电极层211和栅介质层210，并以高K栅介质层替代栅介质层210，以金属栅替代栅电极层211。
所述第一侧墙212定义了后续形成的应力层的位置、以及源区和漏区的位置，所述应力层、源区和漏区以所述掩膜层214和第一侧墙为掩膜形成。所述第一侧墙212的材料为氧化硅、氮化硅或氮氧化硅；所述第一侧墙的212的形成工艺为：在栅电极层211、栅介质层210和掩膜层214表面沉积第一侧墙膜；采用回刻蚀工艺刻蚀所述第一侧墙膜，直至暴露出掩膜层214表面为止。
在本实施例中，所述栅极结构201还包括：位于栅介质层210和栅电极层211两侧侧壁与第一侧墙212之间的第二侧墙213；所述第二侧墙213的材料为氧化硅、氮化硅或氮氧化硅，且所述第二侧墙213的材料与第一侧墙212不同，使第一侧墙212与第二侧墙213之间具有刻蚀选择性，后续在去除所述第一侧墙212之后，能够保留所述第二侧墙213，所述第二侧墙213能够在后续去除第一侧墙212之后，保护栅电极层211和栅介质层210的侧壁表面。
此外，在后续形成源区和漏区之前，还能够在所述栅电极层211和第一侧墙212两侧的衬底200内形成轻掺杂区，而所述第二侧墙213能够定义所述轻掺杂区201的位置；具体的，在形成所述第二侧墙213之后，采用离子注入工艺在栅电极层和第二侧墙213两侧的衬底200内形成轻掺杂区；在形成所述轻掺杂区之后，在第二侧墙213表面形成第一侧墙212。
所述轻掺杂区用于抑制源区或漏区内的掺杂离子向栅电极层211底部的衬底200内扩散，以此抑制短沟道效应。所述轻掺杂区内的掺杂离子类型与后续形成的源区或漏区相同；而且，所述轻掺杂区内的掺杂离子浓度低于后续形成的源区或漏区，所述轻掺杂区的深度小于后续形成的应力层的厚度和第一掺杂区的深度。
请参考图3，在所述栅极结构201两侧的衬底200内形成开口202。
所述开口202用于形成应力层，所述应力层能够向晶体管的沟道区提高应力，提高源区和漏区之间的电流，减少漏电流。虽然在形成栅电极层211、栅介质层210、第一侧墙212或第二侧墙213时，刻蚀工艺会对衬底200表面造成损伤，甚至使衬底200表面凹陷，而所形成的开口202能够去除栅极结构201两侧的受到损伤的部分衬底200，能够消除衬底200表面的损伤对所形成的源区和漏区性能的影响。
在本实施例中，所述开口202的侧壁相对于衬底200表面垂直，形成所述开口202的工艺为各向异性的干法刻蚀工艺；所述各向异性的干法刻蚀工艺的参数包括：刻蚀气体包括氯气、溴化氢或氯气和溴化氢的混合气体，溴化氢的流量为200标准毫升每分钟～800标准毫升每分钟，氯气的流量为20标准毫升每分钟～100标准毫升每分钟，惰性气体的流量为50标准毫升每分钟～1000标准毫升每分钟，刻蚀腔室的压力为2毫托～200毫托，刻蚀时间为15秒～60秒。由于所述开口202仅通过一步刻蚀工艺即能够形成，因此所述开口202的形成工艺简单，有利于节省工艺时间和成本。
在另一实施例中，开口的侧壁向栅极结构201底部的衬底200内延伸，所述开口的侧壁与衬底200表面呈“Σ”形，能够使后续形成于开口内的应力层到栅极结构201的距离较小，从而使沟道区能够获得更大的应力。
所述开口的形成工艺包括：在上述各向异性干法刻蚀工艺之后，所形成的开口侧壁与衬底200表面垂直，再采用各向异性的湿法刻蚀工艺刻蚀所述开口的侧壁和底部，使开口的侧壁形成顶角，且所述顶角向栅极结构202底部的衬底200内延伸。
其中，所述各向异性的湿法刻蚀工艺为：刻蚀液包括碱性溶液，所述碱性溶液为氢氧化钾（KOH）、氢氧化钠（NaOH）、氢氧化锂（LiOH）、氨水（NH4OH）或四甲基氢氧化铵（TMAH）中的一种或多种组合。
需要说明的是，为了使所形成的开口侧壁与衬底200表面呈“Σ”形，所述衬底200的表面晶向为<100>或<110>；由于所述各向异性的湿法刻蚀速率在垂直以及平行于衬底200表面的方向上较快，而在晶向<111>的方向上，刻蚀速率最慢，由此形成“Σ”型的开口侧壁。
请参考图4，采用第一次选择性外延沉积工艺在所述开口202（如图3所示）内形成应力层203；在所述应力层203内掺杂P型离子或N型离子形成源区和漏区（未示出）。
在开口202内形成应力层203，所述应力层203能够替代因前序工艺造成损伤的部分衬底200；并且，在所述应力层203掺杂P型离子或N型离子之后，能够作为晶体管的源区和漏区；此外，所述应力层203能够向栅极结构201底部的沟道区提供应力，从而提高沟道区的载流子迁移率。
所述应力层203的材料为SiC、SiGe、SiGeB、SiCP、SiGeSn、SiSn、SnGe或SnGeB。本实施例中，由于衬底200为硅衬底，且所形成的晶体管为PMOS晶体管，因此所述应力层203的材料为硅锗。在其他实施例中，所形成的晶体管为NMOS晶体管，且衬底200为硅衬底，则所述应力层203的材料为碳化硅。
形成所述应力层203的工艺为第一次选择性外延沉积工艺，能够使应力层203和衬底200之间形成晶格失配。在本实施例中，所述应力层203的材料为硅锗，所述第一次选择性外延沉积工艺的参数包括：温度为500摄氏度～800摄氏度，气压为1托～100托，沉积气体包括硅源气体（SiH4或SiH2Cl2）和锗源气体（GeH4），所述硅源气体或锗源气体的流量为1标准毫升/分钟～1000标准毫升/分钟；此外，所述第一次选择性外延沉积工艺的气体还包括HCl和H2，所述HCl的流量为1标准毫升/分钟～1000标准毫升/分钟，H2的流量为0.1标准升/分钟～50标准升/分钟。
在所述应力层203内掺杂P型离子或N型离子，所掺杂的P型离子或N型离子浓度为1E18原子/立方厘米～5E2原子/立方厘米，能够使所述应力层203作为晶体管的源区和漏区，而掺杂离子的工艺为原位掺杂工艺或离子注入工艺。在本实施例中，在应力层203内掺杂离子的工艺为原位掺杂工艺，即在第一次选择性外延沉积工艺过程中，以原位掺杂工艺在应力层203内掺杂P型离子或N型离子；采用原位掺杂工艺掺杂的离子浓度和分布均匀可控；在另一实施例中，在第一次选择性外延沉积工艺之后，以离子注入工艺在应力层203和部分衬底200内掺杂P型离子或N型离子；采用离子注入工艺能够使P型离子或N型离子的分布位置具有更多选择。
请参考图5，在所述源区和漏区表面形成第一覆盖层204。
所述第一覆盖层204与后续形成的第二覆盖层共同构成位于应力层203表面的覆盖层；所述覆盖层的材料为半导体材料，因此所述覆盖层在后续工艺中能够用于形成金属硅化物层，而所述金属硅化物层表面在后续工艺中能够用于形成导电结构，所述导电结构能够对所述源区和漏区施加偏压，以驱动晶体管工作。
在本实施例中，在后续去除第一侧墙212之前形成第一覆盖层204，使所述第一覆盖层204能够在后续去除第一侧墙212时，保护应力层203表面免受所述，从而保证了源区和漏区内的P型离子或N型离子不会损失，保证了源区和漏区的表面电阻较低、且电性能稳定。
所述第一覆盖层204的材料为SiC、SiGe、SiGeB、SiCP、SiGeSn、SiSn、SnGe或SnGeB，所述第一覆盖层204的形成工艺为选择性外延沉积工艺。在本实施例中，所述第一覆盖层204也采用第一次选择性外延沉积工艺形成，即在形成应力层203之后，继续以所述第一次选择性外延沉积工艺形成第一覆盖层204，则所形成的第一覆盖层204的材料与应力层203相同。
所述第一覆盖层204内还能够具有掺杂离子，所掺杂的离子为P型离子或N型离子；在第一覆盖层204内掺杂离子，能够降低后续形成于源区和漏区表面的导电结构与、所述源区和漏区之间的接触电阻，从而提高沟道区的电流，使晶体管的性能提高、漏电流减少。在所述第一覆盖层204内掺杂离子的工艺为原位掺杂工艺或离子注入工艺。在本实施例中，在第一次选择性外延沉积工艺中，以原位掺杂工艺在第一覆盖层204和应力层203内掺杂离子。在另一实施例中，在形成第一覆盖层204之后，以离子注入工艺在第一覆盖层204和应力层203内掺杂离子。
在其他实施例中，在形成栅极结构之后，不再栅极结构两侧的衬底内形成应力层，而直接采用离子注入工艺在栅极结构201两侧的衬底内形成源区和漏区，则所述第一覆盖层204形成于源区和漏区表面，使所述第一覆盖层204形成于所述源区和漏区表面，以在及后续去除第一侧墙212的过程中，保护源区和漏区表面。
请参考图6，在形成所述第一覆盖层204之后，去除所述第一侧墙212（如图5所示）。
在本实施例中，衬底200表面形成有若干相邻的栅极结构201，而相邻栅极结构201之间构成沟槽（未标示）。随着半导体器件和集成电路的尺寸缩小、集成度提高，所述栅极结构201的尺寸也随之缩小，而相邻栅极结构201之间的距离也相应缩小，而所述栅极结构201的高度不会过度减小，导致相邻栅极结构201之间的沟槽深宽比（Aspect Ratio）增大，导致及后续形成的介质层难以填充入所述沟槽内，所形成的介质层内容易产生空隙（void）；因此，在后续形成介质层之前，需要去除所述第一侧墙212，以减小所述沟槽的深宽比。而且，由于所述开口202（如图3所示）和应力层203以所述第一侧墙212和掩膜层214为掩膜形成，而形成开口202和应力层203的工艺容易对第一侧墙212造成损伤，使第一侧墙212的形貌和尺寸不均匀、且难以控制，因此，去除所述第一侧墙212能够使栅极结构201的尺寸和形貌更精确均匀。
所述第一侧墙212的材料为氧化硅、氮化硅或氮氧化硅，去除所述第一侧墙212的工艺为干法刻蚀工艺或湿法刻蚀工艺；在本实施例中，去除侧墙212的工艺为湿法刻蚀工艺，所述湿法刻蚀工艺对衬底200和第一覆盖层204的损伤较小。
由于去除所述第一侧墙212的工艺会对所述第一覆盖层204造成损伤，导致所述第一覆盖层204的厚度减薄，因此在去除所述第一侧墙212之后，需要在所述第一覆盖层204表面形成第二覆盖层，使所述第一覆盖层204和第二覆盖层的总厚度符合技术需求，从而使第一覆盖层204和第二覆盖层的总厚度精确、均匀且易于控制，有利于保证源区和漏区表面具有较低的接触电阻，确保了晶体管的性能。
请参考图7，在去除所述第一侧墙212（如图5所示）之后，在所述第一覆盖层204表面形成第二覆盖层205。
所述第二覆盖层205的厚度为10埃～500埃，所述第二覆盖层205的形成工艺为第二次选择性外延沉积工艺，所述第二覆盖层205的材料为Si、SiB、SiC或SiP，所述第二覆盖层205的材料能够与第一覆盖层204或应力层203的材料相同或不同，所述第二覆盖层205的材料能够根据具体的工艺需求决定，使所述第二覆盖层205的材料选择范围更广泛。
在所述第二次选择性外延沉积工艺中，还不够采用原位掺杂工艺在第二覆盖层205内掺杂P型离子或N型离子，所掺杂的P型离子或N型离子浓度为0.5E15原子/立方厘米～2E16原子/立方厘米；在第二覆盖层205内掺杂P型离子或N型离子有利于降低所述第二覆盖层205表面的电阻，有利于源区和漏区之间的电流。
在本实施例中，所述第一侧墙212形成于衬底200表面去除第一侧墙212之后，暴露出所述第一侧墙212底部的衬底200表面，则第二覆盖层205还形成于第一覆盖层204与第二侧墙213之间的衬底200表面。在其他实施例中，所述第二侧墙还形成于第一侧墙和衬底之间，则去除第一侧墙之后，衬底表面的部分第二侧墙，则所述第二覆盖层仅形成于所述第一覆盖层表面。
在去除第一侧墙212之后，第一覆盖层204的厚度会因刻蚀工艺而减薄，而所述第二覆盖层205能够补偿所述第一覆盖层204减薄的厚度，从而保证了晶体管的性能稳定。
由于所述第二覆盖层205的材料为半导体材料，在形成第二覆盖层205之后，能够采用自对准硅化工艺在所述第二覆盖层205表面形成金属硅化物层，后续在所述金属硅化物层表面形成导电结构，以所述导电结构向源区和漏区施加偏压，以驱动晶体管工作。具体的，在形成金属硅化物层之后，在所述衬底200、第二覆盖层205和栅极结构201表面形成介质层；在所述介质层内形成暴露出所述金属硅化物层的开口；在所述开口内填充导电材料，形成导电结构。
由于所述应力层203得到第一覆盖层204的保护，使所述应力层203的性能得到保障，相应的源区和漏区的性能稳定；而所述第二覆盖层205与第一覆盖层204的厚度能够精确控制，因此能够降低所述导电结构与源区和漏区之间的接触电阻，有利于提高晶体管的性能。
本实施例的晶体管形成方法中，本发明的晶体管形成方法中，在所述源区和漏区表面形成第一覆盖层之后，去除所述第一侧墙，并在去除所述第一侧墙之后，在所述第一覆盖层表面形成第二覆盖层。在去除第一侧墙之后形成第二覆盖层，所述第二覆盖层能够补偿在去除第一侧墙时，所述第一覆盖层损失的厚度，使得第二覆盖层和第一覆盖层的总厚度能够精确控制、且满足技术指标。由于第二覆盖层和第一覆盖层的总厚度均与、且能够精确控制，能够使所述第二覆盖层和第一覆盖层的电阻降低，即源区和漏区表面的接触电阻降低，有利于使源区和漏区之间的驱动电流提高，以此减少漏电流，提高晶体管的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (13)
1.一种晶体管的形成方法，其特征在于，包括：
提供衬底，衬底表面具有栅极结构，所述栅极结构包括：位于衬底表面的栅介质层、位于栅介质层表面的栅电极层、以及位于栅介质层和栅电极层两侧的侧壁和衬底表面的第一侧墙；
在所述栅极结构两侧的衬底内形成源区和漏区；
在所述源区和漏区表面形成第一覆盖层；
在形成所述第一覆盖层之后，去除所述第一侧墙；
在去除所述第一侧墙之后，在所述第一覆盖层表面形成第二覆盖层，以补偿在去除所述第一侧墙时，所述第一覆盖层损失的厚度。
2.如权利要求1所述的晶体管的形成方法，其特征在于，所述源区和漏区的形成方法包括：在所述栅极结构两侧的衬底内形成开口；采用第一次选择性外延沉积工艺在所述开口内形成应力层；在所述应力层内掺杂P型离子或N型离子形成源区和漏区。
3.如权利要求2所述的晶体管的形成方法，其特征在于，在所述应力层内掺杂P型离子或N型离子的工艺为原位掺杂工艺或离子注入工艺。
4.如权利要求2所述的晶体管的形成方法，其特征在于，所述应力层的材料为SiC、SiGe、SiGeB、SiCP、SiGeSn、SiSn、SnGe或SnGeB。
5.如权利要求4所述的晶体管的形成方法，其特征在于，所述第一覆盖层的材料与应力层相同；在形成应力层之后，采用所述第一次选择性外延沉积工艺形成第一覆盖层。
6.如权利要求1所述的晶体管的形成方法，其特征在于，所述第一覆盖层的材料为SiC、SiGe、SiGeB、SiCP、SiGeSn、SiSn、SnGe或SnGeB。
7.如权利要求1所述的晶体管的形成方法，其特征在于，所述第二覆盖层的形成工艺为第二次选择性外延沉积工艺，所述第二覆盖层的材料为Si、SiB、SiC或SiP。
8.如权利要求7所述的晶体管的形成方法，其特征在于，在所述第二次选择性外延沉积工艺中，采用原位掺杂工艺在第二覆盖层内掺杂P型离子或N型离子。
9.如权利要求8所述的晶体管的形成方法，其特征在于，所掺杂的P型离子或N型离子浓度为1E18原子/立方厘米～5E2原子/立方厘米。
10.如权利要求1所述的晶体管的形成方法，其特征在于，所述第二覆盖层的厚度为10埃～500埃。
11.如权利要求1所述的晶体管的形成方法，其特征在于，所述第一侧墙的材料为氧化硅、氮化硅或氮氧化硅；去除所述第一侧墙的工艺为干法刻蚀工艺或湿法刻蚀工艺。
12.如权利要求1所述的晶体管的形成方法，其特征在于，所述栅极结构还包括：栅介质层和栅电极层两侧的侧壁表面、与所述第一侧墙之间还具有第二侧墙，所述第二侧墙的材料与第一侧墙不同；在去除所述第一侧墙之后，暴露出所述第二侧墙。
13.如权利要求1所述的晶体管的形成方法，其特征在于，还包括：形成于所述栅电极层表面的掩膜层，所述掩膜层的材料与第一侧墙的材料不同。
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