KR100869771B1 - 금속 게이트 전극을 구비하는 반도체 디바이스의 제조 방법 - Google Patents

금속 게이트 전극을 구비하는 반도체 디바이스의 제조 방법 Download PDF

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Abstract

소스 및 드레인 영역을 형성하기 위해 게이트 구조체는 마스크로서 사용될 수 있다. 그 다음 게이트 구조체는 제거되어 갭을 형성하고 갭 내에 스페이서가 형성되어 트렌치를 정의한다. 기판 내에 트렌치를 형성하는 프로세스에서, 소스 드레인 영역의 일부가 제거된다. 그 다음 기판은 에피택셜 재료로 충진되고 새로운 게이트 구조체가 그 위에 형성된다. 결과적으로, 보다 가파른 소스 드레인 접합이 획득될 수 있다.

Description

금속 게이트 전극을 구비하는 반도체 디바이스의 제조 방법{FORMING ABRUPT SOURCE DRAIN METAL GATE TRANSISTORS}
본 발명은 반도체 디바이스의 제조 방법에 관한 것으로, 보다 구체적으로는, 금속 게이트 전극을 구비하는 반도체 디바이스에 관한 것이다.
실리콘 이산화물로 제조된 매우 얇은 게이트 유전체를 구비하는 MOS 전계 효과 트랜지스터에는 바람직하지 않은 게이트 누설 전류가 발생할 수 있다. 실리콘 이산화물 대신 높은 유전율(K)을 갖는 임의의 유전체 재료로 게이트 유전체를 형성하는 것은 게이트 누설을 감소시킬 수 있다. 본 명세서에서, 높은-k 유전체는 10보다 큰 유전율을 갖는 것을 의미한다.
이러한 높은-k 유전층은 폴리실리콘과 양립할 수 없기 때문에, 높은-k의 게이트 유전체를 포함하는 디바이스에서 금속 게이트 전극을 사용하는 것이 필요할 수 있다. 금속 게이트 전극을 포함하는 CMOS 디바이스의 제조시, NMOS와 PMOS 게이트 전극을 서로 다른 재료로 제조할 필요가 있다. 서로 다른 금속으로 게이트 전극을 형성하는 데에 대체의 게이트 프로세스가 사용될 수 있다. 그러한 프로세 스에서, 한 쌍의 스페이서에 의해 브래킷된(bracketed) 제 1 폴리실리콘 층은 제 2 폴리실리콘 층까지 선택적으로 제거되어 스페이서 사이에 트렌치를 생성한다. 트렌치는 제 1 금속으로 충진된다. 그 다음 제 2 폴리실리콘 층이 제거되고, 제 1 금속과는 다른 제 2 금속으로 대체된다.
따라서, 대체적인 금속 게이트 전극을 형성하는 다른 방법이 필요하다.
도 1 내지 도 9는 본 발명의 실시예를 실행할 때 형성될 수 있는 구조체의 단면도,
도 10 내지 도 12는 본 발명의 실시예를 실행할 때 형성될 수 있는 구조체의 단면도,
도 13 및 도 14는 본 발명의 실시예를 실행할 때 형성될 수 있는 구조체의 단면도,
도 15는 본 발명의 일 실시예에 있어서 도펀트 농도 대 거리를 도시한 그래프.
이 도면에 도시된 형태는 실제 축적대로 도시되지 않았다.
초기에, 도 1에 도시된 바와 같이, 더미 유전층(19)이 기판(10) 상에 형성된다. 일 실시예에서 층(19)은 20-30Å의 실리콘 이산화물일 수 있다. 기판(10)은 벌크 실리콘 또는 실리콘-온-인슐레이터(silicon-on-insulator) 하부 구조를 포함할 수 있다. 이와는 달리, 기판(10)은 게르마늄, 안티몬화 인듐, 납 텔루라이드(lead telluride), 인듐 비화물(indium arsenide), 인듐 인화물(indium phosphide), 갈륨 비화물 또는 안티몬화 갈륨과 같은, 실리콘과 결합되거나 또는 결합되지 않은 다른 재료를 포함할 수 있다. 기판(10)이 형성될 수 있는 재료 중 소수의 예가 본 명세서에 개시되었지만, 반도체 디바이스가 설계되는 기초로서의 역할을 할 수 있는 임의의 재료가 본 발명의 사상 및 범주 내에 포함될 수 있다.
희생층(18)은 더미 유전층(19) 상에 형성된다. 일 실시예에서 희생층(18)은 폴리실리콘을 포함할 수 있다. 희생층(18)은, 예를 들어, 약 100Å과 약 2,000Å 사이의 두께를 가질 수 있고, 일 실시예에서, 약 500Å과 약 1,600Å 사이의 두께를 가질 수 있다.
종래의 습식 또는 건식 에칭 프로세스는 희생층(18) 및 더미 산화층(19)의 보호되지 않은 부분을 제거하는 데에 사용될 수 있다.
도 2에 도시된 바와 같이, 패터닝된 희생층(18)은 얕은 소스 드레인 영역(14)을 이온 주입하기 위한 마스크로서 사용될 수 있다. 도시된 구조체는 상보적 금속 산화물 반도체 집적 회로의 NMOS 또는 PMOS 트랜지스터의 형성에 적용가능할 수 있다.
도 2의 구조체를 형성한 후, 도 3에 도시된 바와 같이 측벽 스페이서(17, 16)가 희생층(18)의 대향하는 측면 상에 형성될 수 있다. 스페이서(16)가 질화규소를 포함할 때, 이는 하기의 방법으로 형성될 수 있다. 먼저, 예를 들어, 약 1000Å 미만의, 실질적으로 균일한 두께를 갖는 질화규소 층이 전체 구조체 위에 증착된다. 그러한 구조체를 생성하는 데에 종래의 증착 프로세스가 사용될 수 있다.
일 실시예에서, 질화규소 층은 기판(10) 및 층(18) 상에 먼저 버퍼 산화층(17)을 형성한 후에 기판(10) 및 희생층(18)의 대향하는 측면 상에 직접 증착된다.
질화규소 층은 질화규소를 이방성 에칭하는 종래의 프로세스를 사용하여 에칭될 수 있다. 에칭 단계의 결과로서, 희생층(18)은 한 쌍의 측벽 스페이서(16, 17)에 의해 브래킷된다.
일반적인 경우처럼, 도 3에 도시된 바와 같이, 기판(10) 내에 이온을 주입함으로써 스페이서(16, 17)을 형성한 후, 마스킹과 이온 주입 단계를 수행하여 깊은 소스 및 드레인 영역(12)을 생성하고, 적합한 어닐링(anneal) 단계를 적용하는 것을 필요로 할 수 있다.
어닐링은 앞서 깊은 소스 및 드레인 영역(12)과 얕은 영역(14) 및 희생층(18)으로 삽입된 도펀트를 활성화한다. 바람직한 실시예에서, 약 1,000℃를 초과하는 온도에서, 가장 적합하게는 1,080℃에서 발생하는 빠른 열 어닐링이 적용된다.
스페이서(16, 17)를 형성한 후, 디바이스 위에 유전층(20)이 증착되어 도 4의 구조체를 생성할 수 있다. 유전층(20)은, 예를 들어, 실리콘 이산화물, 또는 낮은-k 재료를 포함할 수 있다. 유전층(20)은 인, 붕소 또는 다른 원소로 도핑될 수 있고, 고밀도 플라스마 증착 프로세스를 사용하여 형성될 수 있다.
도 4에 도시된 바와 같이 유전층(20)은 패터닝된 희생층(18)으로부터 제거된다. 종래의 화학적 기계적 폴리싱("CMP") 동작이 유전층(20)의 해당 일부를 제거하도록 적용될 수 있다.
도 4의 구조체를 형성한 후, 측벽 스페이서(16, 17) 사이에 위치하는 트렌치(22)를 생성하도록 희생층(18)이 제거되어, 도 5에 도시된 구조체를 생성한다.
일 실시예에서, 서로 다른 도전성의 희생층에 걸쳐 하나의 도전층(18)에 대해 선택적인 습식 에칭 프로세스가, 상반되는 도전형의 희생층을 현저하게 제거하지 않고 적용된다.
희생층(18)이 n-형 도핑될 때, 이러한 습식 에칭 프로세스는 충분한 온도에서 충분한 시간 동안 수산화물 소스를 포함하는 수성 솔루션에 희생층(18)을 노출시켜 실질적으로 층(18)을 전부 제거하는 것을 포함할 수 있다. 수산화물 소스는, 탈이온수 내의 부피로 약 2%와 약 30% 사이의 암모늄 수산화물 또는 예를 들어 테트라메틸 암모늄 수산화물("TMAH")와 같은, 테트라알킬(tetraalkyl) 암모늄 수산화물을 포함할 수 있다.
남아있는 희생층(18)은 약 15℃와 90℃ 사이(예를 들어, 약 40℃ 미만)의 온도에서 유지되고, 탈이온수 내의 부피로 약 2%와 약 30% 사이의 암모늄 수산화물을 포함하는 솔루션에 노출됨으로써 선택적으로 제거될 수 있다. 적어도 1분 동안 유지되는 것이 바람직한 이러한 노출 단계 동안, 약 10㎑와 약 2,000㎑ 사이의 주파수이자, 약 1Watts/㎠과 약 10Watts/㎠ 사이에서 방산하는(dissipating) 음파 에너 지를 가하는 것이 필요하다.
일 실시예에서, 약 1,350Å의 두께를 갖는 희생층(18)은, 약 5Watts/㎠에서 방산하는 약 1,000㎑의 음파 에너지를 가하는 동시에, 탈이온수 내의 부피로 약 15%의 수산화암모늄을 포함하는 솔루션에 약 25℃에서 약 30분 동안 노출시킴으로써 선택적으로 제거될 수 있다.
대안으로서, 희생층(18)은, 음파 에너지를 가하는 동시에, 약 60℃와 약 90℃ 사이의 온도에서 유지되고 탈이온수 내의 부피로 약 20%과 30% 사이의 TMAH를 포함하는 솔루션에 적어도 1분 동안 노출시킴으로써 선택적으로 제거될 수 있다. 약 1,350Å의 두께를 갖는 희생층(104)을 약 5Watts/㎠에서 방산하는 약 1,000㎑의 음파 에너지를 가하는 동시에 탈이온수 내의 부피로 약 25%의 TMAH을 포함하는 솔루션에 약 80℃에서 약 2분 동안 노출시킴으로써 선택적으로 제거하는 것은, 상반되는 도전형 트랜지스터에 대한 상당한 양의 희생층을 제거하지 않은 채 실질적으로 층(18)을 모두 제거할 수 있다. 더미 게이트 유전층(19)은 희생층(18)을 제거하도록 도포된 에칭제가 더미 유전층(19) 아래에 위치한 채널 영역에 도달하는 것을 방지하도록 충분히 두꺼울 수 있다.
도 6을 참조하면, 측벽 스페이서(24)가 트렌치(22) 내에 형성될 수 있다. 질화물로 형성될 수 있는 스페이서(24)는, 최종 게이트 에지로부터의 오프셋을 형성하여 소스 드레인 영역 위에 겹쳐지는 것을 허용한다. 일 실시예에서, 스페이서(24)의 폭은 10㎚ 미만일 수 있다. 다음으로, 습식 에칭은 얇은 유전층(19)을 제거하는 데에 사용될 수 있다. 예를 들어, 플루오르화 수소산이 사용될 수 있다. 그 다음 스페이서(24) 사이의 개구부에 의해 노출된 채널 영역 내의 실리콘을 에칭하는 데에 건식 에칭이 사용된다. 일 실시예에서, 건식 에칭은 헥사플루오라이드화황(SF6), 염소, 또는 NF3을 사용할 수 있다. 그 결과, 도 7에 도시된 바와 같이, 본 발명의 일 실시예에서, 깊은 소스 드레인 영역(12)의 깊이와 대략 동일한 깊이까지 연장하는 트렌치(26)가 형성된다.
그 다음, 도 8에 도시된 바와 같이, 트렌치(26)의 일부분이 에피택셜 재료(28)로 얕은 소스 드레인(14)의 상부 표면 높이까지 충진된다. 재료(28)는, 예를 들어, 게르마늄, 실리콘 게르마늄, InSb, 또는 탄소 도핑된 실리콘일 수 있다. 예를 들어, 1E19cm-3의 도핑 레벨을 갖는 Si1 - xGex의 n-형 에피택셜 층이 전류의 흐름 방향으로 압력을 발달시킬 수 있다.
일 실시예에서, 재료(28)는 베이스에서 강하게 도핑되고 표면에서 약하게 도핑될 수 있다. 다른 실시예에서, 재료(28)는 균일하게 도핑되지 않거나, 약하게 도핑되거나 또는 강하게 도핑될 수 있다. 선택적인 p-형 에피택셜 영역은 PMOS 구조체에서 사용될 수 있다.
그 다음 스페이서(24)는, 예를 들어 인산을 사용하여 제거될 수 있고, 게이트 유전체(19)의 하단의, 남아있는 부분 또한 제거될 수 있다. 일 실시예에서, (도시되지 않은) 30㎚ 미만의 얇은 산화물이 낮은 온도에서 성장하거나 또는 화학적으로 성장하여 에피택셜 성장한 재료(28)를 보고할 수 있다. 인산은 그러한 산화물에 대해 선택적이다.
도 9에 도시된 바와 같이, U-형의 높은-k 게이트 유전층(32)이 형성될 수 있다. 높은-k 게이트 유전층(32)을 제조하는 데에 사용될 수 있는 일부 재료는, 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 티타늄 산화물 및 알루미늄 산화물을 포함한다. 특히, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 및 알루미늄 산화물을 사용하는 것이 바람직하다. 높은-k 게이트 유전층(32)을 형성하는 데에 사용될 수 있는 재료의 몇몇 예가 본 명세서에 개시되었지만, 이러한 층은 게이트 누설을 감소시키는 역할을 하는 다른 재료로 제조될 수 있다. 층(32)은 10보다 높은 유전율을 가지며 본 발명의 일 실시예에서 15 내지 25의 유전율을 갖는다.
높은-k 게이트 유전층(32)은, 예를 들어 종래의 화학 증착법("CVD"), 저압 CVD, 또는 물리 증착법("PVD") 프로세스와 같은 종래의 증착 방법을 사용하여 재료(28) 상에 형성될 수 있다. 바람직하게는, 종래의 원자 층 CVD 프로세스가 사용된다. 이러한 프로세스에서, 금속 산화물 전구체(예를 들어, 금속 클로라이드) 및 스팀이 선택된 흐름 속도에서 CVD 리액터 내로 유입되고, 그 다음 이것은 선택된 온도 및 압력에서 동작되어 재료(28)와 높은-k 게이트 유전층(32) 사이의 원자력적으로 완곡한 인터페이스를 생성한다. CVD 리액터는 원하는 두께를 갖는 층을 형성하도록 충분히 길게 동작되어야 한다. 대부분의 애플리케이션에서, 높은-k 게이트 유전층(32)의 두께는 약 60Å 미만일 수 있으며, 예를 들어, 일 실시예에서, 약 5 Å과 약 40Å 사이의 두께를 가질 수 있다.
NMOS의 예에서 n-형 금속 층(30)은 층(32) 상에 형성될 수 있다. 층(30)은 금속 NMOS 게이트 전극이 파생될 수 있는 임의의 n-형 도전성 재료를 포함할 수 있다. N-형 금속층(30)은 바람직하게는 반도체 디바이스에 있어서 금속 NMOS 게이트 전극을 제조하는 데에 적합하게 하는 열적 안정 특성을 갖는다.
n-형 금속 층(30)을 형성하는 데에 사용될 수 있는 재료는, 하프늄, 지르코늄, 티타늄, 탄탈, 알루미늄 및 예를 들어 이러한 원소를 포함하는 금속 탄화물, 즉 탄화 하프늄, 탄화 지르코늄, 탄화 티타늄, 탄화 탄탈 및 탄화 알루미늄과 같은 이들의 합금을 포함한다. N-형 금속 층(30)은, 예를 들어 종래의 스퍼터 또는 원자 층 CVD 프로세스와 같은 잘 알려진 PVD 또는 CVD 프로세스를 사용하여 높은-k의 제 1 게이트 유전층(32) 상에 형성될 수 있다. 도 9에 도시된 바와 같이, n-형 금속층(30)은 트렌치(26)를 충진한 부분을 제외하고 제거된다. 층(30)은 습식 또는 건식 에칭 프로세스, 또는 적절한 CMP 동작을 통해 디바이스의 다른 부분으로부터 제거될 수 있다. 유전층(32)은 에칭 스톱 또는 폴리싱 스톱으로서의 역할을 할 수 있다.
N-형 금속층(30)은, 약 3.9eV와 약 4.2eV 사이의 일함수를 갖고, 약 25Å와 약 2,000Å 사이의 두께를 갖고, 일 실시예에서 특히 약 500Å과 약 1,600Å 사이의 두께를 가질 수 있는 금속 NMOS 게이트 전극으로서의 역할을 할 수 있다.
결과적인 구조체는 소스 및 드레인을 향하는 전류의 흐름 방향에서 외부로 연장하는 채널 압력을 갖는다. 압력은 실리콘 게르마늄 격자가 실리콘 격자보다 크기 때문에 발생한다. 게르마늄 농도는 최대 압력을 획득하도록 맞추어질 수 있다.
n-형 금속 층(30)을 형성한 후, PMOS 디바이스에 대한 희생층(18)이 제거되어 PMOS 디바이스에 대한 측벽 스페이서 사이에 위치한 트렌치를 생성한다. 바람직한 실시예에서, PMOS 희생층(18)은, n-형 금속층의 현저한 부분이 제거되지 않은 채 PMOS 희생층의 모든 부분이 제거되도록 음파에너지를 가하는 동안, 탈이온수 내의 부피로 약 20 내지 약 30%의 TMAH를 포함하는 솔루션에 충분한 온도(예를 들어, 약 60℃와 약 90℃ 사이)에서 충분한 시간 동안 노출된다.
이와는 달리, PMOS 희생층(18)을 선택적으로 제거하는 데에 건식 에칭 프로세스가 사용될 수 있다. 희생층(18)이 (예를 들어 붕소를 사용하여) p-형으로 도핑될 때, 이러한 건식 에칭 프로세스는 희생층(106)을 헥사플루오라이드화황("SF6"), 브롬화수소("HBr"), 요오드화수소("HI"), 염소, 아르곤 및/또는 헬륨으로부터 파생되는 플라스마에 노출시키는 것을 포함할 수 있다. 이러한 선택적인 건식 에칭 프로세스는 평행 판 리액터 또는 전자 사이클로트론 공명 에칭기에서 수행될 수 있다.
PMOS 희생층(18)은 n-형 층에 관련하여 기술된 바와 같이 PMOS 층(30)으로 대체될 수 있다. p-형 금속 층(30)은 금속 PMOS 게이트 전극이 획득될 수 있는 임의의 p-형 도전성 재료를 포함할 수 있다. p-형 금속 층은 바람직하게는 반도체 디바이스에 대한 금속 PMOS 게이트 전극을 제조하기에 적합하도록 하는 열 안정 특 성을 갖는다.
p-형 금속층(30)을 형성하는 데에 사용될 수 있는 재료는 루테늄, 팔라듐, 플라티넘, 코발트, 니켈 및 예를 들어 산화루테늄과 같은 도전성 금속 산화물을 포함한다. p-형 금속층(30)은, 예를 들어 종래의 스퍼터 또는 원자 층 CVD 프로세스와 같은 잘 알려진 PVD 또는 CVD 프로세스를 사용하여 높은-k의 제 2 게이트 유전층 상에 형성될 수 있다. p-형 금속층은 트렌치를 충진된 부분을 제외하고 제거된다. 층(30)은 에칭 스톱 또는 폴리싱 스톱으로서의 역할을 하는 유전층(32)을 사용하여, 습식 또는 건식 에칭 프로세스, 또는 적합한 CMP 동작을 통해 디바이스의 다른 부분으로부터 제거될 수 있다.
P-형 금속층(30)은, 약 4.9eV와 약 5.2eV 사이의 일함수를 갖고, 약 100Å와 약 2,000Å 사이의 두께를 갖고, 일 실시예에서 특히 약 500Å과 약 1,600Å 사이의 두께를 가질 수 있는 금속 PMOS 게이트 전극으로서의 역할을 할 수 있다.
도 10을 참조하면, 본 발명의 다른 실시예에 따라, 소스 드레인 확장 도핑부(36)는 비소를 이온 주입함으로써 초기에 도포되어 기판(10) 내에 소스 드레인 확장부를 형성한다. 그 다음, 희생층(18) 및 게이트 유전체(19)가 도 11에 도시된 바와 같이 증착 및 패터닝될 수 있다. 그 다음 (도 4의 구조체에 상응하며 동일한 기술을 허용하는) 도 12에 도시된 구조체가 생성된다. 나머지 프로세스는 전술된 바와 같이 진행될 수 있다. 즉, 도 13에 도시된 바와 같이 층(18)이 제거되고, 마스크로서 스페이서(24)를 사용하여 트렌치가 형성된다. 에피택셜 재료(28)는 트렌치(26)의 하부를 충진한다. 도 14에 도시된 바와 같이 게이트 유전체(32)가 도포되고 트렌치는 게이트 전극(30)으로 충진된다.
도 10-14에 도시된 접근법은 보다 가파른 소스 드레인 확장부를 생성할 수 있다. 이 실시예에서, 필요한 게이트 언더랩 제공에 대한 염려 없이 극단적으로 얕은 확장부가 획득될 수 있으며, 그에 따라 외부 저항을 증가시키지 않고 향상된 쇼트 채널 제어를 제공한다. 채널 아래의 확장 도핑부(36) 부분은 뒤이은 에칭에서 제거되어 트렌치(26)를 형성한다.
도 15를 참조하면, 에피택셜 재료(28)의 좌측에 대한 영역인, 소스 드레인 확장 도핑부(36)의 도핑 농도는 상대적으로 높다. 농도는 오른쪽의 삽입된 재료(28)에서, 에피택셜 재료(28)에 제공된 도핑의 양에 해당하는 훨씬 낮은 도펀트 농도로 가파르게 변화한다.
본 발명이 제한된 수의 실시예에 대해 기술되었지만, 당업자는 다양한 변경 및 변화가 가능함을 이해할 것이다. 첨부된 특허청구범위는 본 발명의 사상 및 범주에 포함되는 모든 변경 및 변화를 포함한다.

Claims (16)

  1. 한 쌍의 스페이서 사이에 희생 게이트 구조체를 형성하는 단계와,
    기판 내에 소스 드레인 도핑부를 형성하는 단계와,
    상기 소스 드레인 도핑부를 형성한 후 상기 게이트 구조체를 제거하는 단계와,
    상기 게이트 구조체를 제거한 후 남은 갭(gap) 내에 스페이서를 형성하는 단계와,
    상기 기판 내에 트렌치를 형성하여 상기 소스 드레인 도핑부의 일부를 제거하는 단계와,
    상기 트렌치를 반도체 재료로 충진하는 단계와,
    상기 충진된 트렌치 위에 게이트 전극을 형성하는 단계를 포함하는
    반도체 디바이스 제조 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 게이트 구조체를 유전체로 커버하는 단계를 포함하는
    반도체 디바이스 제조 방법.
  4. 삭제
  5. 삭제
  6. 제 1 항에 있어서,
    상기 스페이서를 사용하여 상기 갭을 통해 상기 기판 내에 트렌치를 에칭하는 단계를 포함하는
    반도체 디바이스 제조 방법.
  7. 제 6 항에 있어서,
    상기 트렌치를 형성하기 전에 소스 드레인 영역을 형성하고 상기 트렌치를 형성함으로써 상기 소스 드레인 영역의 일부를 제거하는 단계를 포함하는
    반도체 디바이스 제조 방법.
  8. 제 7 항에 있어서,
    상기 트렌치 내에 반도체 재료를 증착시켜 상기 트렌치를 부분적으로 충진하는 단계를 포함하는
    반도체 디바이스 제조 방법.
  9. 제 8 항에 있어서,
    상기 트렌치를 상기 기판의 높이와 실질적으로 동일한 높이까지 충진하는 단계를 포함하는
    반도체 디바이스 제조 방법.
  10. 제 9 항에 있어서,
    상기 반도체 재료 위에 게이트 유전체 및 게이트 전극을 형성하는 단계를 포함하는
    반도체 디바이스 제조 방법.
  11. 제 10 항에 있어서,
    상기 트렌치를 에피택셜 재료로 충진하는 단계를 포함하는
    반도체 디바이스 제조 방법.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
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