JP5220257B2 - Ｃｍｏｓ垂直置換ゲート（ｖｒｇ）トランジスタ - Google Patents
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Description
本発明の分野
本発明は電流を流すよう設計された伝導形の変化した接合を組込んだ半導体デバイス及びそのようなデバイスの作製方法に関する。より具体的には、本発明は相補金属一酸化物電界効果トランジスタ（ＣＭＯＳ）垂直置換ゲート（ＶＲＧ）電界効果トランジスタを含む集積回路及びそのようなデバイスを含んだ集積回路の作製方法に関する。
本発明は電流を流すよう設計された伝導形の変化した接合を組込んだ半導体デバイス及びそのようなデバイスの作製方法に関する。より具体的には、本発明は相補金属一酸化物電界効果トランジスタ（ＣＭＯＳ）垂直置換ゲート（ＶＲＧ）電界効果トランジスタを含む集積回路及びそのようなデバイスを含んだ集積回路の作製方法に関する。
本発明の背景
半導体デバイスの特性を向上させ、デバイス密度（単位面積当りのデバイスの数）を上げることは、半導体産業の重要な目標であり続ける。デバイス密度は個々のデバイスをより小さくし、よりコンパクトにデバイスを充填することによって、増大する。しかし、デバイス寸法（形状寸法あるいは設計則とも呼ばれる）が減少するにつれ、デバイス及びそれらの要素の形成方法は、適合させなければならない。たとえば、生産デバイス寸法は現在０．２５ミクロンないし０．１８ミクロンの範囲で、より寸法を小さくする冷酷な傾向がある。しかし、デバイスの寸法が縮小されるにつれ、ある種の製造限界が生じる。特に付随したリソグラフィプロセスに限界が生じる。事実、現在のリソグラフィプロセスは今日のデバイスユーザに要求される最小寸法で正確にデバイス作製をすることが不可能になる点に近づきつつある。
半導体デバイスの特性を向上させ、デバイス密度（単位面積当りのデバイスの数）を上げることは、半導体産業の重要な目標であり続ける。デバイス密度は個々のデバイスをより小さくし、よりコンパクトにデバイスを充填することによって、増大する。しかし、デバイス寸法（形状寸法あるいは設計則とも呼ばれる）が減少するにつれ、デバイス及びそれらの要素の形成方法は、適合させなければならない。たとえば、生産デバイス寸法は現在０．２５ミクロンないし０．１８ミクロンの範囲で、より寸法を小さくする冷酷な傾向がある。しかし、デバイスの寸法が縮小されるにつれ、ある種の製造限界が生じる。特に付随したリソグラフィプロセスに限界が生じる。事実、現在のリソグラフィプロセスは今日のデバイスユーザに要求される最小寸法で正確にデバイス作製をすることが不可能になる点に近づきつつある。
現在ほとんどの金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は、横方向の形態に形成され、電流は基板の面又は基体表面に平行に流れる。デバイス密度を増すためにこれらＭＯＳＦＥＴデバイスの寸法が小さくなるにつれ、作製プロセスは次第に難しくなりつつある。特に、リソグラフィパターン中の像を描画するために用いられる放射の波長がデバイス寸法に近づくにつれ、ゲートチャネルを生成させるためのリソグラフィプロセスは、問題である。従って、そのような横方向ＭＯＳＦＥＴの場合、ゲート長はリソグラフィ技術を通して精密に制御できない点に近づきつつある。
充填密度が最近進展したことにより、垂直ＭＯＳＦＥＴのいくつかの変形が生れた。具体的には、タカト・エイチ（Ｔａｋａｔｏ．Ｈ）ら、“超高密度ＬＳＩ用包囲ゲートトランジスタ（ＳＧＴ）のインパクト”アイ・イーイーイー・トランスアクションズ・オン・エレクトロン・デバイス（ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ），第３８（３）巻，５７３−５７７頁（１９９１）に述べられている垂直デバイスは、プレーナＭＯＳＦＥＴデバイスに代るものとして、提案されている。最近、垂直置換ゲートトランジスタとして特徴的なＭＯＳＦＥＴが述べられている。ハーゲンロザー（Ｈｅｒｇｅｎｒｏｔｈｅｒ）ら、“垂直置換ゲート（ＶＲＧ）ＭＯＳＦＥＴ−リソグラフィに依存しないゲート長を有する５０ｎｍ垂直ＭＯＳＦＥＴ”，インターナショナル・エレクトロン・デバイス・ミーティング・テクニカル・ダイジェスト（Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｏｆ ｔｈｅ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ），７５頁、１９９９を参照のこと。
集積回路チップ上に作製された複数のプレーナＭＯＳＦＥＴ能動デバイスが、図１中に断面で示されている。基板（９）はｐ＋領域（５０）及びｐ層（５２）を含み、後者は典型的な場合、エピタキシャル技術により、成長させる。ＭＯＳＦＥＴ（２，４）及び（６）が基板（９）上に作製されている。ＭＯＳＦＥＴ（２）はＬＯＣＯＳ（シリコン基板の局所酸化）領域（１０）により、ＭＯＳＦＥＴ（４）から分離されている。同様に、ＭＯＳＦＥＴ（６）はＬＯＣＯＳ領域（１２）により、ＭＯＳＦＥＴ（４）から分離されている。あるいは、ＭＯＳＦＥＴ（２，４）及び（６）は浅いトレンチ分離（ＳＴＩ）技術により、電気的に分離してもよい。ＭＯＳＦＥＴ（２）はゲート（１４）ｎ形井戸（２０）中に拡散させたソース領域（１６）及びドレイン領域（１８）を含む。ＭＯＳＦＥＴ（４）はゲート（２８）、ｐ形井戸（３４）中に拡散させたソース領域（３０）及びドレイン領域（３２）を含む。最後に、ＭＯＳＦＥＴ（６）はゲート（３８）及びｎ形井戸（４４）中に拡散させたソース領域（４０）及びドレイン領域（４２）を含む。ゲート（１４，２８）及び（３８）はゲート酸化物層とも呼ばれる二酸化シリコン層（４６）により、基板（９）から分離されている。図１（及び本発明書の他の図面）は、集積回路の一部を簡略化して示すことを目的としているから、各種の接触、相互接続、ビア及び金属層は図示されておらず、相対的な寸法は実際と異なる。
チップの隣接した領域に、ｎチャネル及びｐチャネルＭＯＳＦＥＴの組合せを作製することは、有利であり、ディジタル用途では特に有利である。この相補ＭＯＳＦＥＴ（ＣＭＯＳ）形態が、図２中の基本インバータ回路の形で示されている。ＭＯＳＦＥＴ（たとえば図１中のＭＯＳＦＥＴ（２）及び（４））のドレインは、ともに結合され、出力を形成する。入力端子は、ＭＯＳＦＥＴゲート（たとえば図１のゲート（１４）及び（２８））を共通に接続したものである。図２の概略図において、ＭＯＳＦＥＴ（２）はＰＭＯＳデバイスで、ＭＯＳＦＥＴ（４）は図１に断面で示されたＮＭＯＳデバイスである。
本発明の簡単な要約
ＣＭＯＳ半導体デバイスの使用を更に進展させるために、望ましい空間の節約及びＶＧＲデバイスに付随した作製上の進歩とともに、どこにもあるＣＭＯＳデバイスの両方の利点を提供する垂直置換ゲート（ＶＲＧ）ＣＭＯＳデバイスを生成する形態を供する。
ＣＭＯＳ半導体デバイスの使用を更に進展させるために、望ましい空間の節約及びＶＧＲデバイスに付随した作製上の進歩とともに、どこにもあるＣＭＯＳデバイスの両方の利点を提供する垂直置換ゲート（ＶＲＧ）ＣＭＯＳデバイスを生成する形態を供する。
本発明の一実施例に従うと、半導体デバイスは半導体材料の第１の層及びその中に形成された第１及び第２の空間的に分離され、かつ絶縁されたドープ領域を含む。この場合、第１及び第２のドープ領域は、相対する伝導形をもつ。第１及び第２の領域とは異なる伝導形の第３のドープ領域が、第１の領域上に形成される。第２のドープ領域上に第４のドープ領域が形成され、第２のドープ領域とは異なる伝導形を有する。第１及び第２の酸化物層が、それぞれ第３及び第４のドープ領域に近接して、形成される。
第１のドープ領域は、第１の電界効果トランジスタのソース／ドレイン領域で、第３のドープ領域はチャネルである。第２の電界効果トランジスタのソース／ドレイン領域は、第２のドープ領域を含み、第４のドープ領域はそのチャネルを形成する。各ＭＯＳＦＥＴの第２のソース／ドレイン領域は、チャネルのそれぞれの上に形成される。
作製の付随した方法において、集積回路構造はデバイス形成に適し、第１の面に沿って形成された表面を有する半導体層を形成することによって、作製される。第１の電界効果トランジスタの場合、第１のデバイス領域は半導体層中に形成され、デバイス領域はソース及びドレイン領域の中から選択される。第２の電界効果トランジスタの場合、第２のデバイス領域は半導体層中に形成され、第２のデバイス領域はソース及びドレイン領域の中から選択され、更に第１のデバイス領域から分離される。第１及び第２の電界効果トランジスタのそれぞれのチャネル領域は、第１及び第２のデバイス領域上の複数の領域中に形成されたトレンチ内の第１及び第２のデバイス領域上に、それぞれ形成される。少くとも２つの複数の層はドープされた絶縁層を含み、それからソース／ドレイン延長部が形成される。第１のデバイス領域上に第１の伝導形の第１のドープ絶縁層が形成され、続いて構造全体上に、第２の伝導形のドープ絶縁層が形成される。次に、第１のデバイス領域上の領域の第２のドープ絶縁層が除去され、得られた構造が第１のデバイス領域上の第１のドープ絶縁層と第２のデバイス領域上の第２のドープ絶縁層を含むようにする。同様に、第１及び第２のドープ絶縁層上に、第３及び第４のドープ領域をそれぞれ形成するために、プロセス工程が用いられる。第１／第２及び第３／第４のドープ絶縁領域間に、犠牲層が配置され、それは後に、チャネルの露出された部分中にゲート酸化物材料が形成できるよう、除去される。
本発明の詳細な記述
ここで述べる実施例には、ＣＭＯＳ構造と付随した作製技術が含まれる。ＣＭＯＳ垂直ＭＯＳＦＥＴを作製するプロセスについては、１９９９年１月１８日に出願され、ここに参照文献として含まれる“垂直トランジスタを有するＣＭＯＳ集積回路及びその作製プロセス”と題する権利者を同じくする特許出願、米国第２９０，５３３号に述べられている。（ＮＭＯＳ又はＰＭＯＳ形の）垂直ＭＯＳＦＥＴの構造及び作製に関するより一般的な記述は、権利者を同じくし、ここに参照文献として含まれる米国特許第６，０２７，９７５号及び６，１９７，６４１号に述べられている。
ここで述べる実施例には、ＣＭＯＳ構造と付随した作製技術が含まれる。ＣＭＯＳ垂直ＭＯＳＦＥＴを作製するプロセスについては、１９９９年１月１８日に出願され、ここに参照文献として含まれる“垂直トランジスタを有するＣＭＯＳ集積回路及びその作製プロセス”と題する権利者を同じくする特許出願、米国第２９０，５３３号に述べられている。（ＮＭＯＳ又はＰＭＯＳ形の）垂直ＭＯＳＦＥＴの構造及び作製に関するより一般的な記述は、権利者を同じくし、ここに参照文献として含まれる米国特許第６，０２７，９７５号及び６，１９７，６４１号に述べられている。
トランジスタ及び集積回路の作製に関して、“主表面”という用語はたとえばプレーナプロセスで、中及び周辺に複数のトランジスタが作製される半導体層の表面をさす。ここで用いるように、“垂直”という用語は主表面に対して本質的に垂直であることを意味する。典型的な場合、主表面は単結晶シリコン層の＜１００＞面に沿い、その上に電界効果トランジスタデバイスが作製される。“垂直トランジスタ”という用語は、ソースからドレインへ電流が垂直に流れるように、個々の半導体要素が主表面に対して、垂直方向を向いたトランジスタを意味する。例として、垂直ＭＯＳＦＥＴの場合、ソース、チャネル及びドレイン領域は、主表面に対して相対的に垂直な配置で形成される。
図３ないし３４は本発明の一実施例に従う回路機能の例を実現するために作製する各種工程中の集積回路構造（１０）の断面図を示す。ここでの説明から、複数の垂直ＣＭＯＳトランジスタがそれだけかあるいはたとえばバイポーラ接合トランジスタ、プレーナＭＯＳＦＥＴ、容量又は抵抗といった他のデバイスと組合さり、集積回路を構成するために、いかに形成されるかが、明らかになるであろう。ここで述べる各種の半導体形状及び領域はシリコンから成るのが好ましいが、当業者には、本発明の他の実施例は、化合物又はヘテロ接合半導体それのみ、又は組合せを含む他の半導体材料に基いてよいことがわかる。
図３を参照すると、層（１００）の上部の結晶面に沿って形成された露出された主表面（１０６）を有する単結晶半導体層（１００）が示されている。エピタキシャル層（１０８）は従来の手段により、露出された主表面（１０６）上に成長させる。一実施例において、基板（１００）は高濃度ドープｐ形材料（ｐ＋ドーピングと呼ばれる）で、エピタキシャル層（１０８）は低濃度ｐ形（ｐ−ドーピングと呼ぶ）である。基板（１００）及びエピタキシャル層（１０８）の厚さ、その中のドーパント濃度及びドーパントの形（たとえば、ｎ形又はｐ形）はすべて設計上の選択である。
図４に示されるように、二酸化シリコン（Ｓｉ２０４）の層（１１０）を、従来のプロセスにより、エピタキシャル層（１０８）上に堆積又は成長させる。
次に、好ましくはシリコン窒化物（Ｓｉ３Ｎ４）である層（１１２）を、二酸化シリコン層（１１０）上に堆積させる。図５参照。従来通り、シリコン窒化物層は低圧化学気相堆積により、約２０ｎｍの厚さに形成する。
次に、層（１１０）及び（１１２）がフォトレジストにより被覆され、このＣＭＯＳデバイスにｎ形領域を注入するために、エッチングにより窓を開ける。図６参照。層（１１０）及び（１１２）をマスクとして用いて、リン（又はヒ素のような別のドナ材料）を注入し、ｎ領域を形成する。リンはヒ素より軽く、より高い注入レンジを持つため好ましい。また、リンはエピタキシャル層（１０８）中に、より速く拡散する。この速い拡散は、ドーパントをエピタキシャル層（１０８）中にかなり深く追いやり、ｎ領域を形成するのに有利である。リンは約１ｋｅＶないし５００ＭｅＶのエネルギーで、１Ｅ１２ないし１Ｅ１７原子／ｃｍ２の範囲の濃度に注入できる。
注入プロセスの後、薄いｎ領域（１１４）が形成される。次に、たとえば湿式酸化により、約２００ｎｍの層厚にフィールド又はタンク酸化物層（１１６）が形成される。図７は残った薄いｎ形層（１１４）上に形成された得られたタンク酸化物層（１１６）を示す。タンク酸化物層（１１６）の形成には下のエピタキシャル層（１０８）からシリコンを消費し、従って得られた酸化物は膨張する。これにより、図７に示されるように、二酸化シリコン層（１１０）の底面を規定する面（１１８）に沿って、不連続が生じる。そのため、タンク酸化物層（１１６）は面（１１８）の下に延びる。シリコン窒化物は酸素及び水分子の拡散を阻止し、それによってその領域中のシリコンの酸化及び二酸化シリコンの形成が防止されるため、シリコン窒化物層（１１２）により保護され、タンク酸化物は本質的にウエハ領域中に成長しない。
図８に示されるように、二酸化シリコン層（１１０）及びシリコン窒化物層（１１２）が、エッチングにより除去される。タンク酸化物層（１１６）を自己整合注入マスクとして用いて、ホウ素を注入することにより、ｐ形領域を形成する。
図９に示されるように、次に非常に高い温度（約１０００℃）におけるドライブ−イン拡散プロセスにより、リン及びヒ素注入種の両方を、エピタキシャル層（１０８）中に拡散させる。拡散後、タンク酸化物層（１１６）は除去される。タンク酸化物の形成はエピタキシャル層（１１８）からシリコンを消費するから、ｎ領域（１１４）及びｐ領域（１２０）を区切る段差（１２２）がある。
好ましくは、ＣＭＯＳ回路のＰＭＯＳ及びＮＭＯＳデバイスは、浅いトレンチ分離プロセスを通して分離される。この場合、トレンチ（１３０）（図１０参照）は従来の技術により、表面（１３２）中に形成される。トレンチ（１３０）は２つの領域間を電気的に分離し、領域上には相補電界効果トランジスタの対の例が、形成される。トレンチ（１３０）は約１ミクロンの深さに、反応性イオンエッチングにより形成するのが好ましい。トレンチの代りに、２つのトランジスタを分離するために、シリコンの局所酸化（ＬＯＣＯＳ）プロセスが使用できる。
図１１に示されるように、トレンチ（１３０）はたとえば低圧化学気相堆積により、二酸化シリコン層（１３４）を堆積させることにより、完全に満される。次に、上部表面を平坦化し、図１２に示される構造が生成するよう、デバイスを化学／機械研磨する。
図１３に示されるように、図１２に示された二酸化シリコン層（１３６）を含む全デバイス上に、二酸化シリコン層（１４０）を堆積又は形成する。二酸化シリコン層（１４０）はソース領域（１１４）及び（１２０）を最終的にゲートの上になる所から絶縁する。このように、二酸化シリコン層（１４０）はこの絶縁目的に合致する材料から成り、厚さをもつ。
次に（図１４参照）、ｐ−ドープテトラエチレン−オルト−シリケート（ＰＴＥＯＳ）層（１４２）を、二酸化シリコン層（１４０）上に形成する。ＰＴＥＯＳ層（１４２）はテトラエチル−オルトシリケートプリカーサは又はＴＥＯＳ、すなわちＳｉ（ＯＣ２Ｈ５）４の分解により形成する。シリコン酸化物薄膜（ここではＴＥＯＳ堆積酸化物と呼ぶ）を形成するための気化した液体ＴＥＯＳの分解は、酸素雰囲気中、６５０℃ないし７５０℃において、典型的な場合化学気相堆積により起る。そのようなＴＥＯＳ分解は必要な場合、段差被覆に良好な均一性をもたらすことが知られている。一般に、堆積した薄膜は、しばしば二酸化シリコンと呼ばれるが、シリコンの非化学量論的酸化物と理解される。反応酸素のたとえば１０％までのオゾン（Ｏ３）を含むことによって、より低温での堆積が可能になることが知られている。オゾンを含む典型的な反応は、４００°及び３００Ｔｏｒｒで、毎分４標準リットルの酸素で行われ、酸素は６％のオゾン、毎分１．５標準リットルのヘリウム及び毎分３００標準立方センチメートルのＴＥＯＳを含む。ＴＥＯＳの堆積にはドーパントを含められることが知られており、この場合、図示されたＰＴＥＯＳ層（１４２）を形成するために約０．０１％ないし１５％の範囲の濃度を有するアクセプタドーパントである。
当業者には知られているように、エッチストップはエッチングが下又は上又は複数の層に進むのを防止するよう設計される。従って、エッチストップはエッチング除去すべき隣接した層又は複数の層より、選択されたエッチャントに対し、著しく大きなエッチング抵抗をもつ。具体的にはこの場合、選択されたエッチャントに対し、エッチストップ層（１４４）は隣接したＰＴＥＯＳ層（１４２）より、はるかに遅いエッチ速度をもつ。従って、本発明に従うと、ＰＴＥＯＳ層の一部はエッチングにより除去されるが、エッチストップ層は他の部分を保護する。下のＰＴＥＯＳ層に対するエッチャントの作用を制限する適切なエッチストップ材料は、図１５中で（１４４）と示されたシリコン窒化物である。
これらのシリコン窒化物層（１４４）をエッチストップとして用い、ＰＴＥＯＳ層（１４２）の一部が、図１６に示されるように除去される。図示されるように、ＰＴＥＯＳ層（１４２）の約半分が除去され、ｎ領域（１１４）の上の部分が残る。以下に更に示すように、ｎ領域（１１４）はｐ−チャネルＭＯＳＦＥＴデバイスのソース／ドレイン領域を形成し、ｐ領域（１２０）はｎ−チャネルＭＯＳＦＥＴデバイスのソース／ドレイン領域を形成する。
図１７に示されるように、ＢＴＥＯＳ（ホウ素ドープＴＥＯＳ）層（１４６）を二酸化シリコン層（１４０）及びシリコン窒化物層（１４４）の露出された部分上に形成する。形成プロセスは上述のＰＴＥＯＳ層を形成するために用いたものと同じであるが、ドナ原子の代りにアクセプタドーパントを用いる点が異なる。
ｎ領域（１１４）上のＢＴＥＯＳ材料の部分が、反応性イオンエッチャントプロセス中のエッチングにより除去される。シリコン窒化物層（１４４）が同様に除去される。ｐ領域（１２０）上のＢＴＥＯＳ層（１４６）及びｎ領域（１１４）上のＰＴＥＯＳ層（１４２）の両方を含む得られる構造が、図１８に示されている。
エッチストップ層（１５０）（図１９参照）がＰＴＥＯＳ及びＢＴＥＯＳ層（１４２）及び（１４６）上に形成される。シリコン窒化物（Ｓｉ３Ｎ４）がエツチストップ材料として適している。エッチストップ層の厚さは、エッチングプロセスを通して除去すべき材料の厚さに比べ、選択されたエッチャントに対するエッチストップ材料の抵抗に依存する。エッチャントが下の層に作用するのを防止するのに加え、エッチストップ層（１５０）は後にソース／ドレイン延長部を形成するために用いられるドーパントに対する拡散障壁として働き、それによってデバイスゲートに対するソース／ドレイン延長部の間隔及び長さが規定される。更に以下で述べるように、一実施例において、ソース／ドレイン延長部を形成するドーパントは、ＰＴＥＯＳ及びＢＴＥＯＳ層（１４２）及び（１４６）から拡散させる。一実施例において、エッチストップ層（１５０）は約５ｎｍないし５０ｎｍの範囲の厚さをもつ。
図１９に示されるように、エッチストップ層（１５０）上に犠牲層（１５２）が（たとえばＴＥＯＳ堆積プロセスにより）形成される。その後のプロセス工程において、犠牲層（１５２）が除去され、犠牲層（１５２）により空になった空間中に、ＣＭＯＳデバイスのゲートが形成される。従って、犠牲層（１５２）の材料は、エッチャントがエッチストップ層（１５０）に比べ犠牲層（１５２）を除去するのに、著しく高い選択性を有するように選択される。犠牲層（１５２）の厚さは、最終的なＭＯＳＦＥＴデバイスの所望のチャネル長に対応して、選択される。多結晶シリコンは犠牲層（１５２）の適当な材料の例である。二酸化シリコンも適している。
エッチストップ層（１５４）を犠牲層（１５２）上に形成する。エッチストップ層（１５４）はエッチストップ層（１５０）と同様の目的を果すが、たとえばシリコン窒化物で形成してもよい。
ＰＴＥＯＳ絶縁層（１６０）をエッチストップ層（１５４）上に形成する。ＰＴＥＯＳ層（１６０）は（共通のエッチャントに対し）ＰＴＥＯＳ層（１４２）と同じエッチング速度を持つと有利であるから、ＰＴＥＯＳ層（１４２）及び（１６０）は同じ材料で形成するのが好ましい。ＰＴＥＯＳ層（１４２）及び（１６０）の両方は、その後のプロセス工程で、ドーパント源として働く。
次に、シリコン窒化物層（１６２）をＰＴＥＯＳ層（１６０）上に形成する。ＰＴＥＯＳ層（１６０）及びシリコン窒化物層（１６２）の両方がマスク及びエッチングされる。シリコン窒化物（１５４）はエッチストップとして働く。得られる形態が図２１に示されている。
図２２に示されるように、ＢＴＥＯＳ層（１６４）をデバイス上、シリコン窒化物層（１５４）及びシリコン窒化物層（１６２）の両方の上に形成する。次に、シリコン窒化物層（１６２）をエッチストップとして働かせ、シリコン窒化物層（１６２）上の材料を除去するため、ＢＴＥＯＳ層（１６４）をマスクし、パターン形成（すなわちエッチング）する。次に、シリコン窒化物層（１６２）を除去する。得られる構造が図２３に示されている。ＢＴＥＯＳ層（１６４）は犠牲層（１５２）の左の領域上にあり、ＰＴＥＯＳ層（１６０）は犠牲層（１５２）の右の領域上にある。ＢＴＥＯＳ層（１６４）及びＰＴＥＯＳ層（１６０）の両方は、以下で述べるように形成される上のドレイン領域を、やはり以下で述べるように形成される下のゲート領域から絶縁する働きをする。ＢＴＥＯＳ層（１６４）及びＰＴＥＯＳ層（１６０）の材料組成及び厚さは、この絶縁目的を果すとともに、延長領域がＢＴＥＯＳ層（１６４）及びＰＴＥＯＳ層（１６０）中のドーパントで形成されることを考慮して、選択される。
ある技術例を好ましいものとして述べてきたが、全ての層（１４２，１４４，１５０，１５２，１５４，１６０，１６４）を従来の化学気相堆積（ＣＶＤ）プロセス又は他の周知の堆積技術を用いて、堆積させてよい。先に述べた一連の層について、他の実施例では変形を含んでよいことに注意する必要がある。たとえば、堆積層を少くしてもよい。いずれの場合も、得られる構造は２つの垂直チャネル領域を形成する。１つはｎ−チャネルＭＯＳＦＥＴデバイス用で、他方はｐ−チャネルデバイス用である。
図２４を参照すると、ＢＴＥＯＳ層（１４４）及び（１６４）、シリコン窒化物層（１５０）及び（１５４）、犠牲層（１５２）及び二酸化シリコン層（１４０）を貫いて、開口又は窓（２００）を非等方的にエッチングする。二酸化シリコン層（１４０）、ＰＴＥＯＳ層（１４２）及び（１６０）、シリコン窒化物層（１５０）及び（１５４）、犠牲層（１５２）を貫いて、開口又は窓（２０２）が非等方的にエッチングされる。各窓（２００）及び（２０２）の直径は、作製中のデバイスの動作特性及び寸法、窓（２００）及び（２０２）を形成するために用いるリソグラフィプロセスの限界により決る。窓（２００）及び（２０２）の長さ（トレンチとも呼ばれる）、すなわち図２４の断面中の水平及び垂直の寸法の両方に垂直な長さは、主な設計上の選択事項で、窓の長さは必ずしも同一でない。与えられた水平方向の寸法に対し、窓（２００）及び（２０２）中に後に形成されるドープ領域の電流容量は、窓長とともに増加する。
一実施例において、窓（２００）及び（２０２）の底面におけるシリコンを浄化するために、化学的浄化プロセス（たとえばＲＣＡ又はピラニア浄化）を施す。この浄化工程の結果、窓（２００）及び（２０２）と境界を形成する絶縁層（１４０）の小さな部分が除去される。そのようにして生じた形状はプロセスの加工によるもので、従って図２４中には示されていない。
図２５を参照すると、窓（２００）及び（２０２）はデバイス品質の結晶半導体材料、たとえば（２０４）及び（２０６）により、それぞれ満される。使用できる結晶半導体材料の他の例には、シリコン−ゲルマニウム及びシリコン−ゲルマニウム−カーボンが含まれる。窓（２０４）及び（２０６）は、アンドープ又は低濃度ドープ状態に形成できる。窓中に結晶半導体材料を形成する技術は、よく知られている。たとえば、結晶半導体材料（２０４）及び（２０６）は、シード層としてｐ形材料（１２０）及びｎ形材料（１１４）をそれぞれ用いて、窓（２０４）及び（２０６）中にエピタキシャル成長できる。別の実施例において、アモルファス又は多結晶シリコンを基板（１０６）全体上に堆積させ、次に窓（２００）及び（２０２）中の結晶半導体（２０４）及び（２０６）を除いて、すべてを除去することができる。次に、アモルファス又は多結晶半導体材料を、たとえばレーザーでアニールし、結晶化させる。窓（２００）中に形成される結晶半導体材料（２０４）は、ｐチャネルＭＯＳＦＥＴデバイスのチャネルを形成する。窓（２０２）中に形成される結晶半導体材料（２０６）は、ｎチャネルＭＯＳＦＥＴデバイスのチャネルを形成する。従って、結晶半導体材料（２０４）及び（２０６）は、チャネル内のソース及びドレイン延長部とともに、チャネルを形成するためにドープしなければならない。
１つの形（ｎ形又はｐ形）のドーパントが結晶半導体材料（２０４）又は（２０６）中に導入され、ソース及びドレイン延長部が形成され、相対する伝導形のドーパントが結晶半導体材料（２０４）及び（２０６）中に導入され、チャネルを形成する。結晶半導体材料（２０４）及び（２０６）をドープするための各種の技術が、適当と考えられる。形成中の結晶半導体材料（２０４）及び（２０６）の同時ドーピング又は形成後の結晶半導体材料（２０４）及び（２０６）中へのドーパント注入が、適当なプロセスである。同時ドーパント導入、すなわち化学気相堆積中に材料層が形成されることは、よく知られており、ここで詳細には述べない。層の深さの関数として、所望の濃度を生成するために、堆積プロセス中の適当な点で、ドーパントが雰囲気中に導入されることに、注意すべきである。ソース／ドレイン延長部を形成するために、ドーパントはｐ形領域（１２０）及びｎ形領域（１１４）から上方に、各結晶半導体材料（２０４）及び（２０６）の底部中に拡散させる。イオン注入はまた、結晶半導体材料（２０４）及び（２０６）の最上部に、ソース／ドレイン延長領域を生成するために適当な手段である。また、以下で述べるように、ソース／ドレイン延長領域は構造のＰＴＥＯＳ及びＢＴＥＯＳ層からの横方向拡散により生成させることができる。
このように結晶半導体材料（２０４）及び（２０６）がドープされ、ドーパントがその中に分布した後、集積回路構造をその中のドーパント分布に著しく影響を与える条件下に置いてはいけない。この工程後、集積回路構造は１１００℃を越える温度に露出させないのが好ましいが、必要ではない。事実、集積回路構造を１０００℃を越える温度に露出しないことは、有利である。ある実施例において、９００℃を越える温度に長時間（たとえば数分以上）露出しない。しかし、集積回路構造は約１０００℃の温度で急速熱アニールすることができ、ドーパントの分布に悪影響はない。あるいは、その後の高温プロセスは、ある所望のドーパント分布を生じるように、設計してよい。
結晶半導体材料（２０４）及び（２０６）を形成するために用いるプロセスに依存して、その最上部表面を平坦化するために、化学／機械研磨工程を必要とすることがある。この結果が図２５に示されている。後にソース／ドレイン延長部を形成する時、ＰＴＥＯＳ層（１６０）及びＢＴＥＯＳ層（１６４）から上方への拡散を防止するため、図２５に示されるように、構造全体上にシリコン窒化物層（２０７）を形成する。構造中に次の層を形成する準備として、シリコン窒化物層（２０７）中に窓が形成される。すなわち、ソース／ドレイン層は結晶半導体材料（２０４）及び（２０６）と電気的接触を作らなくてはならない。
適合ポリシリコン層（２０８）をシリコン窒化物層（２０７）及び結晶半導体材料（２０４）及び（２０６）上に形成する。図２６参照。ポリシリコン層（２０８）は自己整合最上部接触（この実施例ではドレイン領域）を作る。ポリシリコン（２０８）に適当な材料の一例は、ドープ多結晶シリコンで、別のマスク及び注入工程中、相対する形のドーパントが導入される。すなわち、ポリシリコン層（２０８）の左側がマスクされ、ｎ領域（１１４）上のポリシリコン層の右側に、アクセプタ形ドーパントが導入され、ドレイン領域（２０８）が生成される。次に、ドレイン領域（２０８）がマスクされ、ｐ形領域（１２０）上のポリシリコン層の左側に、ドナ形ドーパントが注入され、ドレイン領域（２１０）が生成する。ドレイン領域（２０８）及び（２１０）中のドーパントの濃度は、約１×１０２０原子／ｃｍ３より高い。あるいは、ポリシリコン層（２１０）はｎ形及びｐ形領域を形成するため、２つの別々のプロセスで形成できる。
更に図２６に示されるように、適合エッチストップ層（２１２）をｎ形及びｐ形ドレイン領域（２０８）及び（２１０）上に、堆積させる。エッチストップ層（２１２）に選択される材料は、犠牲層（１５２）のエッチング速度より著しく小さいエッチング速度を持つように、選択される。層（２１２）に選択された材料はエッチストップ層（１５０）及び（１５４）と同じ材料が好ましいが、層（１５０）及び（１５４）より厚いのが好ましい。適当な材料の一例は、シリコン窒化物である。周知の技術を用いて、ｎ形及びｐ形ドレイン領域上に、エッチストップ層（２１２）を形成する。
図２７に従うと、残った部分が結晶半導体材料（２０４）及び（２０６）の上あるいは隣接するように、１ないし複数のドライエッチング工程を用いて、従来のリソグラフィ技術で、ドレイン領域（２０８）及び（２１０）、エッチストップ層（２１２）、ＢＴＥＯＳ層（１６４）及びＰＴＥＯＳ層（１６０）がパターン形成される。
図２８に示されるように、次に適合エッチストップ層（２２０）を堆積させる。与えられたエッチング化学剤に対し、エッチストップ層（２２０）の材料は、犠牲層（１５２）のエッチング速度より著しく低いエッチング速度を持つよう選択される。エッチストップ層に適当な材料の一例は、シリコン窒化物である。エッチストップ層（２２０）の厚さは、ドレイン領域（２０８）及び（２１０）、ＰＴＥＯＳ層（１６０）及びＢＴＥＯＳ層（１６４）の残った部分が、その後のエッチャントに接触しないように選択される。
次に、ドライプラズマエッチのような非等方性エッチングを用いて、エッチストップ層（２２０）がエッチングされ、それによってエッチストップ層（１５４）の一部も除去される。従って、図２９に示されるように、非等方性エッチング後に残ったエッチストップ層（２２０）の部分のみが、ＢＴＥＯＳ層（１６４）及びドレイン領域（２１０）に横方向に隣接した側壁部と、ＰＴＥＯＳ層（１６０）及びドレイン領域（２０８）に横方向に隣接した側壁部である。このエッチングプロセスの結果、犠牲層（１５２）が露出され、エッチストップ層（１５４）の部分が除去されている。
次に、犠牲層（１５２）の露出された残った部分を除去する湿式エッチ（フッ化水素酸水溶液）又は等方性ドライエッチ（たとえば無水フッ化水素酸）をし、結晶半導体材料（２０４）及び（２０６）の部分を露出する。得られた結果が図３０に示されており、ＰＴＥＯＳ層（１４２）及びＢＴＥＯＳ層（１４４）がエッチストップ層（１５０）により被覆されたままである。図３０の左側で、ＢＴＥＯＳ層（１６４）及びドレイン領域（２１０）はエッチストップ層（１５４，２１２，２２０）の残った部分により、封じられている。図３０の右側で、ＰＴＥＯＳ層（１６０）及びドレイン領域（２０８）もエッチストップ層（１５４，２１２，２２０）の残った部分により、封じられている。その結果、ＰＴＥＯＳ層（１６０）、ＢＴＥＯＳ層（１６４）及びドレイン領域（２０８）及び（２１０）は、その後のエッチング手段と接触しないよう保たれる。
本発明の一実施例に従うと、熱二酸化シリコンの犠牲層を結晶半導体材料（２０４）及び（２０６）の露出された表面上に、約１０ｎｍの厚さに成長させる。次に、従来の等方性エッチング、たとえばフッ化水素酸水溶液を用いて、二酸化シリコン犠牲層が除去される。二酸化シリコン犠牲層の形成及び除去の結果、結晶半導体材料（２０４）及び（２０６）のそれぞれの表面は、より滑らかになり、側壁のある程度の欠陥が除去される。エッチストップ層（１５０）及び（１５４）は、熱二酸化シリコンを除去するために用いられるエッチング手段が、ＢＴＥＯＳ層（１４４）及び（１６４）及びＰＴＥＯＳ層（１４２）及び（１６０）に接触するのを妨げる。この工程はデバイス作製に必ずしも必要ではないが、たとえば界面トラップを減すことにより、ゲート誘電体特性を改善するために有用でありうる。もしシリコン欠陥が作製中のデバイスに有害でないことが知られているなら、この工程は省いてよい。
結晶半導体材料（２０４）の露出された部分は、形成中のｐチャネルＭＯＳＦＥＴの物理的チャネル長を規定する。結晶半導体材料（２０６）の露出された部分は、形成中のｎチャネルデバイスの物理的チャネル長を規定する。図３１に示されるように、ゲート誘電体（２２６）の層が、結晶半導体材料（２０４）の露出された部分上に形成され、ゲート誘電体（２２７）が結晶半導体材料（２０６）の露出された部分上に形成される。適当な誘電体材料には、たとえば熱成長二酸化シリコン、シリコンオキシナイトライド、シリコン窒化物及び金属酸化物が含まれる。ゲート誘電体（２２６）及び（２２７）の厚さは、約ｌｎｍないし約２０ｎｍである。適当な厚さの一例は、６ｎｍである。一実施例において、ゲート誘電体（２２６）及び（２２７）を形成する二酸化シリコン層は、集積構造を酸素を含む雰囲気中で、約７００℃ないし約１０００℃の範囲の温度に加熱することにより、成長させる。ゲート誘電体（２２６）及び（２２７）を形成する他の手段には、化学気相堆積、ジェット気相堆積又は原子層体積が含まれ、全てが適当と考えられる。所望の厚さのゲート誘電体（２２６）及び（２２７）を形成する条件は、当業者にはよく知られている。
図３２を参照すると、ｐチャネルＭＯＳＦＥＴの領域中に、十分適合し、適当なゲート材料の層を堆積させることにより、ゲート誘電体（２２６）を囲んで、ゲート電極（２３０）が形成されている。たとえば、ドーパントが同時に導入されるドープされたアモルファスシリコンの層を堆積させ、次に結晶化させ、ドープされたポリシリコン結晶を形成する。この工程は結晶半導体材料（２０４）及び（２０６）中のドーパント分布に著しい影響を及ぼさないように、行わなければならない。適当なゲート電極材料の他の例には、シリコン−ゲルマニウム及びシリコン−ゲルマニウム−カーボンが含まれる。適切な低抵抗率をもち、ゲート電極材料及び他の半導体プロセス工程と両立する金属及び金属を含む化合物が、適当なゲート電極材料と考えられる。ゲート材料が結晶半導体材料（２０４）の禁制帯の中央付近の仕事関数を持つと有利である。そのような材料の例には、チタン、チタン窒化物、タングステン、タングステンシリサイド、タンタル、タンタル窒化物及びモリブデンが含まれる。ゲート電極材料を形成する適当な手段には、化学気相堆積、電解メッキ及びそれらの組合せが含まれる。同様に、ゲート電極（２３２）はｎチャネルＭＯＳＦＥＴの領域中に、ゲート誘電体（２２７）を囲んで形成される。
図３３を参照すると、層（２３０）及び（２３２）はｐチャネルＭＯＳＦＥＴデバイスのゲート（２４０）及びｎチャネルＭＯＳＦＥＴデバイスのゲート（２４２）を形成するために、パターン形成（すなわち、エッチング及びマスク形成）される。ゲート形態は主に設計上の選択である。ゲート（２４０）及び（２４２）は結晶半導体材料（２０４）及び（２０６）の部分を囲み、各デバイスのチャネルを形成する。
図３４は完成したｎ及びｐチャネルＭＯＳＦＥＴデバイス構造を示す。次に、ｐ形ドーパントはＢＴＥＯＳ層（１４４）及び（１６４）から固相拡散により、結晶半導体材料（２０４）中に追いやられ、ソース／ドレイン延長部（２５０）を形成する。Ｎ形ドーパントはＰＴＥＯＳ層（１４２）及び（１６０）から固相拡散により、結晶半導体材料（２０６）中に追いやられ、ｐ−チャネルＭＯＳＦＥＴデバイスのソース／ドレイン延長部（２５２）を形成する。固相拡散プロセス中、酸化物（たとえばシリコン酸化物）はドーパント源として働く。高温において、ドーパントはドープされた酸化物から隣接した結晶半導体材料（２０４）及び（２０６）のアンドープ（又は低濃度ドープ）領域へ、追いやられる。ドープされた領域、従って延長部は結晶半導体材料（２０４）及び（２０６）とＢＴＥＯＳ／ＰＴＥＯＳ層（１４４）及び（１６４）／（１４２）及び（１６０）間の境界により規定される。このプロセスにより、自己整合したソース／ドレイン延長部の形成が可能になる。（すなわち、ソース／ドレイン延長部は、ゲートと位置合せされる。）固相拡散技術の例は、オノ・エム（Ｏｎｏ Ｍ）ら、１ｎｍリンソース及びドレイン接合を有するサブ５０ｎｍゲート長Ｎ−ＭＯＳＦＥＴ、アイイーディーエム（ＩＥＤＭ）９３、１１９−１２２頁（１９９３）及びサイトー・エム（Ｓａｉｔｏ Ｍ．）ら、サブ０．１ミクロンチャネル長に適したＳＰＤＤ Ｄ−ＭＯＳＦＥＴ構造及びその電気的特性、アイイーディーエム（ＩＥＤＭ）９２、８９７ー９００頁（１９９２）に述べられており、これらはここに参照文献として含まれる。
ソース／ドレイン延長部（２５０）及び（２５２）中のドーパントの濃度は、典型的な場合少くとも約１×１０１９／ｃｍ３で、約５×１０１９／ｃｍ３のドーパント濃度が有利と考えられる。この固相拡散技術を用いることにより、非常に浅いソース及びドレイン延長部が得られる。ソース／ドレイン延長部（２５０）及び（２５２）はそれぞれ結晶半導体材料（２０４）中に、好ましくは結晶半導体材料（２０４）及び（２０６）の幅の半分以下まで浸透するように示されている。このようにドーパントの浸透を制限することにより、ドープされた領域が結晶半導体材料（２０４）及び（２０６）の相対する側と著しく重畳するのが避けられる。また、ソース／ドレイン延長部（２５０）及び（２５２）がゲート下に延びる距離は、ゲート長の４分の１に限定されるのが好ましい。得られた構造において、ソース／ドレイン延長部（２５０）及び（２５２）中の正味のドーパント濃度は、チャネル（２６０）及び（２６２）中に存在するものとは、相対する形である。二酸化シリコン層（１４０）はＢＴＥＯＳ層（１４４）及びＰＴＥＯＳ層（１４２）からそれぞれｐ形領域（１２０）及びｎ形領域（１４４）中へのドーパントの下方への動き、及びその後のそれぞれ結晶半導体材料（２０４）及び（２０６）中への下方への動きを防止する。エッチストップ層（１５０）はＢＴＥＯＳ層（１４４）からゲート（２４０）中へ、ＰＴＥＯＳ層（１４２）からゲート（２４２）中へのドーパントの上方への拡散を妨げる。エッチストップ層（１５４）はＢＴＥＯＳ層（１６４）からゲート（２４０）中へ、ＰＴＥＯＳ層（１６０）からゲート（２４２）中へのドーパントの下方への拡散を妨げる。
図２のＣＭＯＳ回路を形成するために、ドレイン領域（２０８）及び（２１０）は三次元的に電気的に接続される。すなわち、図の断面図で二次元的に描かれた外側で接続される。ソース接触も三次元的に接続する。
別の実施例は、図１４ないし１７に示された作製工程に置き代る第２の作製方法を供する。図３５は別の作製プロセスを始める前の集積回路デバイスを示す。図３５は図１３と同じであることに注意する必要がある。ＴＥＯＳ層（３００）を図３６に示されるように、構造全体上に堆積させる。残ったシリコン窒化物がｎ領域（１１４）のみを被覆するように、次にシリコン窒化物層（３０２）を堆積させ、マスクし、エッチングする。図３７参照。図３８において、アクセプタ不純物（たとえばホウ素）がＴＥＯＳ層（３００）のマスクされない部分中に注入され、図３９に示されるように、ＢＴＥＯＳ層（３０６）を形成する。別のシリコン窒化物層が構造上に形成され、シリコン窒化物層（３０８）がＢＴＥＯＳ層（３０６）上にのみ残るように、パターン形成される。次に、ドナ形不純物がＴＥＯＳ層（３００）の露出された部分中に注入される。リンは好ましいドナ形で、ＰＴＥＯＳ層（３１０）が図４０に示されるように、形成される。図４０の構造は図１８の構造と同一で、ＢＴＥＯＳ層（３０６）は図１８中のＢＴＥＯＳ層（１４６）を表わし、ＰＴＥＯＳ層（３１０）は図１８中のＰＴＥＯＳ層（１４２）を表わす。この時点で、プロセスは図１９で始まり、図３４で完了するまで続く。図２３のＰＴＥＯＳ層（１６０）及びＢＴＥＯＳ層（１６４）を形成するために、同様の窒化物−注入−窒化物−注入プロセスが使える。
ＣＭＯＳデバイスを形成するために接続されるｐチャネル及びｎチャネルＭＯＳＦＥＴを形成するのに有用な構成及びプロセスを述べてきた。本発明の具体的な応用を示してきたが、ここで述べた原理は、ＩＩＩ−Ｖ族化合物及び他の半導体材料で形成された構造を含む各種の回路構造に、各種の方法で本発明を実施する基本となる。実施例は電圧置換ゲートＭＯＳＦＥＴに関してであるが、本発明の視野の中で、多くの変形が可能である。本発明は特許請求の範囲によってのみ、限定される。
２，４，６ ＭＯＳＦＥＴ
９ 基板
１０，１２ ＬＯＣＯＳ領域
１４ ゲート
１６ ソース領域
１８ ドレイン領域
２０ ｎ形井戸
２８ ゲート
３０ ソース領域
３２ ドレイン領域
３４ ｐ形井戸
３８ ゲート
４０ ソース領域
４２ ドレイン領域
４４ ｎ形井戸
４６ 二酸化シリコン層
５０ ｐ＋領域
５２ ｐ層
１００ 層、単結晶半導体層、基板
１０６ 主表面
１０８ エピタキシャル層
１１０ 二酸化シリコン層、層
１１２ 層、シリコン窒化物層
１１４ ｎ領域
１１６ タンク酸化物層
１１８ 面
１２０ ｐ領域
１２２ 段差
１３０ トレンチ
１３２ 表面
１３４ 二酸化シリコン層
１４０ 二酸化シリコン層
１４２ テトラエチレン−オルト−シリケート層、ＰＴＥＯＳ層、層
１４４ シリコン窒化物、層
１４６ ＢＴＥＯＳ層
１５０ エッチストップ層、層
１５２ 犠牲層、層
１５４ エッチストップ層
１６０ ＰＴＥＯＳ絶縁層、ＰＴＥＯＳ層、層
１６２ シリコン窒化物層
１６４ ＢＴＥＯＳ層、層
２００，２０２ 窓
２０４，２０６ 結晶半導体材料、結晶半導体
２０７ シリコン窒化物層
２０８，２１０ ポリシリコン層、ドレイン領域
２１２，２２０ エッチストップ層
２２６，２２７ ゲート誘電体
２３０ 層
２３２ ゲート電極、層
２４０，２４２ ゲート
２５０，２５２ ソース／ドレイン延長部
２６０，２６２ チャネル
３００ ＴＥＯＳ層
３０２ シリコン窒化物
３０６ ＰＴＥＯＳ層
３０８ シリコン窒化物層
３１０ ＰＴＥＯＳ層
９ 基板
１０，１２ ＬＯＣＯＳ領域
１４ ゲート
１６ ソース領域
１８ ドレイン領域
２０ ｎ形井戸
２８ ゲート
３０ ソース領域
３２ ドレイン領域
３４ ｐ形井戸
３８ ゲート
４０ ソース領域
４２ ドレイン領域
４４ ｎ形井戸
４６ 二酸化シリコン層
５０ ｐ＋領域
５２ ｐ層
１００ 層、単結晶半導体層、基板
１０６ 主表面
１０８ エピタキシャル層
１１０ 二酸化シリコン層、層
１１２ 層、シリコン窒化物層
１１４ ｎ領域
１１６ タンク酸化物層
１１８ 面
１２０ ｐ領域
１２２ 段差
１３０ トレンチ
１３２ 表面
１３４ 二酸化シリコン層
１４０ 二酸化シリコン層
１４２ テトラエチレン−オルト−シリケート層、ＰＴＥＯＳ層、層
１４４ シリコン窒化物、層
１４６ ＢＴＥＯＳ層
１５０ エッチストップ層、層
１５２ 犠牲層、層
１５４ エッチストップ層
１６０ ＰＴＥＯＳ絶縁層、ＰＴＥＯＳ層、層
１６２ シリコン窒化物層
１６４ ＢＴＥＯＳ層、層
２００，２０２ 窓
２０４，２０６ 結晶半導体材料、結晶半導体
２０７ シリコン窒化物層
２０８，２１０ ポリシリコン層、ドレイン領域
２１２，２２０ エッチストップ層
２２６，２２７ ゲート誘電体
２３０ 層
２３２ ゲート電極、層
２４０，２４２ ゲート
２５０，２５２ ソース／ドレイン延長部
２６０，２６２ チャネル
３００ ＴＥＯＳ層
３０２ シリコン窒化物
３０６ ＰＴＥＯＳ層
３０８ シリコン窒化物層
３１０ ＰＴＥＯＳ層
Claims (15)
- 平面に沿って形成された主表面を有する半導体層；
表面中に形成された第１及び第２の空間的に分離されたドープ領域；
前記第１及び第２の領域を電気的に絶縁するために、前記第１及び前記第２の領域間に配置された分離領域、前記分離領域は第１及び第２のドープ領域間に配置された電気的に絶縁性材料のトレンチと、第１及び第２のドープ領域上の電気的に絶縁性材料の層を含み；
第１及び第２のトレンチを中に含む前記第１及び前記第２のドープ領域上の複数のドープされた絶縁層；
前記第１のドープ領域とは異なる伝導形の前記第１のドープ領域上の前記第１のトレンチ中に形成された第３のドープ領域；
前記第２のドープ領域とは異なる伝導形の前記第２のドープ領域上の前記第２のトレンチ中に形成された第４のドープ領域；
前記第３のドープ領域に近接した第１の酸化物層；及び前記第４のドープ領域に近接した第２の酸化物層を含む集積回路構造であって、
前記第１のドープ領域は第１のＭＯＳＦＥＴの第１のソース／ドレイン領域で、前記第３のドープ領域は第１のＭＯＳＦＥＴのチャネル領域で、前記第２のドープ領域は第２のＭＯＳＦＥＴの第１のソース／ドレイン領域で、前記第４のドープ領域は第２のＭＯＳＦＥＴのチャネル領域であり、
前記第１のトレンチ中の前記第３のドープ領域上の部分及び前記第２のトレンチ中の前記第４のドープ領域上の部分を露出させるため、複数の層の１つを除去し、前記第１の酸化物層は前記第３のドープ領域の前記露出された部分に近接し、前記第２の酸化物層は前記第４のドープ領域の前記露出された部分に近接し、
前記第１のドープ領域上にあり、前記第１のドープ領域と同じ伝導形をもつ第５のドープ領域が更に含まれ、前記第１のドープ領域は前記第１のＭＯＳＦＥＴの第１のソース／ドレイン領域で、前記第５のドープ領域は前記第１のＭＯＳＦＥＴの第２のソース／ドレイン領域で、前記第３のドープ領域は前記第１のＭＯＳＦＥＴのチャネルであり、前記第２のドープ領域上にあり、前記第２のドープ領域と同じ伝導形をもつ第６のドープ領域が更に含まれ、前記第２のドープ領域は前記第２のＭＯＳＦＥＴの第１のソース／ドレイン領域で、前記第６のドープ領域は前記第２のＭＯＳＦＥＴの第２のソース／ドレイン領域で、前記第１の酸化物層は前記第１のＭＯＳＦＥＴのゲート酸化物であり、前記第２の酸化物層は前記第２のＭＯＳＦＥＴのゲート酸化物層であり、
前記第１及び第２のＭＯＳＦＥＴの各動作を制御するため、それぞれ第１及び第２のゲート酸化物層に隣接した第１及び第２の導電性要素を更に含む集積回路構造。
- 第１及び第２のＭＯＳＦＥＴはトランジスタの相補ＭＯＳＦＥＴ対を形成する請求項１記載の集積回路構造。
- 分離領域の材料は、電気的に絶縁性の材料を含む請求項１記載の集積回路構造。
- 分離領域の材料は、二酸化シリコンを含む請求項１記載の集積回路構造。
- 第１及び第２の導電性要素はポリシリコンを含み、それぞれ第１及び第２のＭＯＳＦＥＴのゲートとして動作する請求項１記載の集積回路構造。
- 複数の層の少くとも１つは、第３及び第４のドープ領域中にドーパントを拡散させるためのドーパント源として働くドープ絶縁層を含む請求項１記載の集積回路構造。
- 第３及び第４のドープ領域のそれぞれは、チャネル領域を形成し、ドープ絶縁領域から拡散したドーパントは、各チャネル領域内にソース／ドレイン延長部を形成する請求項６記載の集積回路構造。
- 半導体層上の第１の電界効果トランジスタのソース領域及びドレイン領域から成るグループから選択された第１のデバイス領域を形成する工程；
半導体層上の第２の電界効果トランジスタのソース領域及びドレイン領域から成るグループから選択された第２のデバイス領域を形成する工程；
前記第１及び第２のデバイス領域間に配置された分離領域を形成する工程、前記分離領域は前記第１及び第２のデバイス領域間に配置された電気的に絶縁性材料のトレンチと、前記第１及び第２のデバイス領域上の電気的に絶縁性材料の層を含み；
前記第１のデバイス領域上に第１のドープされた絶縁層を形成する工程；
前記第２のデバイス領域上に第２のドープされた絶縁層を形成する工程；
前記第１及び第２のドープされた絶縁層及び前記第１及び第２のデバイス領域上に犠牲層を形成する工程；
前記第１のデバイス領域上に第３のドープされた絶縁層を形成する工程；
前記第２のデバイス領域上に第４のドープされた絶縁層を形成する工程；
前記第３のドープされた絶縁層を貫いて、前記第１のデバイス領域の上部表面まで第１の垂直トレンチを形成する工程；
前記第４のドープされた絶縁層を貫いて、前記第２のデバイス領域の上部表面まで第２の垂直トレンチを形成する工程；
前記第１及び第２のトレンチ中にドープされた半導体材料を形成する工程、ここで、第１及び第２のトレンチ中のドープされた半導体材料の伝導形は、第１及び第２の下のデバイス領域の伝導形と相対するもので、前記第１のトレンチ中のドープされた半導体材料は第１の電界効果トランジスタのチャネル領域を形成し、前記第２のトレンチ中のドープされた半導体材料は第２の電界効果トランジスタのチャネル領域を形成し；
前記第１のデバイス領域上に第１の半導体層を形成する工程；
前記第２のデバイス領域上に第２の半導体層を形成する工程；
前記第３及び４のドープされた絶縁層及び前記第１及び第２の半導体層の一部を残して、前記第３及び４のドープされた絶縁層及び前記第１及び第２の半導体層を除去し、犠牲層を露出する工程；
エッチングを用いて、前記第３及び４のドープされた絶縁層及び前記第１及び第２の半導体層の残りの部分下の犠牲層部分を含む犠牲層を除去して、前記第１及び第２のトレンチのドープされた半導体材料の一部を露出する工程；
前記第１及び第２のトレンチ中のドープされた半導体の露出された一部上に、第１及び第２のゲート酸化物材料を形成する工程；
及び第１及び第２のゲートを形成し、前記第１のゲートは第１のゲート酸化物材料と電気的に接触し、前記第２のゲートは第２のゲート酸化物材料と電気的に接触する工程を含む複数の電界効果トランジスタを有する半導体構造の作製方法。
- ドーパントは第１、第２、第３及び第４のドープされた絶縁層から拡散し、第１及び第２の電界効果トランジスタのチャネル内に延長部を形成する請求項８記載の方法。
- 分離領域の材料は二酸化シリコンを含む請求項８記載の方法。
- 分離領域の形成工程は更に、第１及び第２の半導体領域上に分離領域の一部を形成することを含む請求項８記載の方法。
- 第１及び第３のドープされた絶縁層の材料はＢＴＥＯＳを含み、第２及び第４のドープされた絶縁層の材料はＰＴＥＯＳを含み、犠牲層の材料は二酸化シリコンを含む請求項８記載の方法。
- 第１及び第２のドープされた絶縁層の形成工程は、第１及び第２のデバイス領域上に絶縁層を形成すること；第１のドープされた絶縁層を形成するために、第１のデバイス領域のドーパント形を、第１のデバイス領域上の絶縁層の一部にドーピングすること；第２のドープされた絶縁層を形成するために、第２のデバイス領域のドーパント形を、第２のデバイス領域上の絶縁層の一部にドーピングすることを含む請求項８記載の方法。
- 第１のデバイス領域上の絶縁層の一部をドーピングする工程及び第２のデバイス領域上の絶縁層の一部をドーピングする工程は、アンドープ領域をマスクすること及びマスクされない領域中に、所望のドーパント形を注入することを含む請求項１３記載の方法。
- 第１のデバイス領域上の一部にドーピングする工程及び第２のデバイス領域上の一部にドーピングする工程は、アンドープ領域をマスクし、マスクされない領域中に所望のドーパント形を注入することを含む請求項１３記載の方法。
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