JP2003224202A - Ｃｍｏｓ垂直置換ゲート（ｖｒｇ）トランジスタ - Google Patents
Ｃｍｏｓ垂直置換ゲート（ｖｒｇ）トランジスタInfo
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- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
Abstract
(57)【要約】
【課題】 本発明は、ＣＭＯＳ垂直置換ゲート（ＶＲ
Ｇ）トランジスタを提供する。 【解決手段】 集積回路構造は平面に沿って形成された
主表面を有する半導体領域及び表面中に形成された第１
及び第２のソース／ドレインドープ領域を含む。絶縁ト
レンチが第１及び第２のソース／ドレイン領域間に形成
される。第１のソース／ドレイン領域とは異なる伝導形
のチャネルを形成する第３のドープ領域が、第１のソー
ス／ドレイン領域上に配置される。第４のドープ領域が
第２のソース／ドレイン領域上に形成され、第２のソー
ス／ドレイン領域とは相対する伝導形をもち、チャネル
領域を形成する。第５及び第６のソース／ドレイン領域
が、それぞれ第３及び第４のドープ領域上に形成され
る。
Ｇ）トランジスタを提供する。 【解決手段】 集積回路構造は平面に沿って形成された
主表面を有する半導体領域及び表面中に形成された第１
及び第２のソース／ドレインドープ領域を含む。絶縁ト
レンチが第１及び第２のソース／ドレイン領域間に形成
される。第１のソース／ドレイン領域とは異なる伝導形
のチャネルを形成する第３のドープ領域が、第１のソー
ス／ドレイン領域上に配置される。第４のドープ領域が
第２のソース／ドレイン領域上に形成され、第２のソー
ス／ドレイン領域とは相対する伝導形をもち、チャネル
領域を形成する。第５及び第６のソース／ドレイン領域
が、それぞれ第３及び第４のドープ領域上に形成され
る。
Description
【０００１】本発明の分野
本発明は電流を流すよう設計された伝導形の変化した接
合を組込んだ半導体デバイス及びそのようなデバイスの
作製方法に関する。より具体的には、本発明は相補金属
−酸化物電界効果トランジスタ（ＣＭＯＳ）垂直置換ゲ
ート（ＶＲＧ）電界効果トランジスタを含む集積回路及
びそのようなデバイスを含んだ集積回路の作製方法に関
する。
合を組込んだ半導体デバイス及びそのようなデバイスの
作製方法に関する。より具体的には、本発明は相補金属
−酸化物電界効果トランジスタ（ＣＭＯＳ）垂直置換ゲ
ート（ＶＲＧ）電界効果トランジスタを含む集積回路及
びそのようなデバイスを含んだ集積回路の作製方法に関
する。
【０００２】本発明の背景
半導体デバイスの特性を向上させ、デバイス密度（単位
面積当りのデバイスの数）を上げることは、半導体産業
の重要な目標であり続ける。デバイス密度は個々のデバ
イスをより小さくし、よりコンパクトにデバイスを充填
することによって、増大する。しかし、デバイス寸法
（形状寸法あるいは設計則とも呼ばれる）が減少するに
つれ、デバイス及びそれらの要素の形成方法は、適合さ
せなければならない。たとえば、生産デバイス寸法は現
在０．２５ミクロンないし０．１８ミクロンの範囲で、
より寸法を小さくする冷酷な傾向がある。しかし、デバ
イスの寸法が縮小されるにつれ、ある種の製造限界が生
じる。特に付随したリソグラフィプロセスに限界が生じ
る。事実、現在のリソグラフィプロセスは今日のデバイ
スユーザに要求される最小寸法で正確にデバイス作製を
することが不可能になる点に近づきつつある。
面積当りのデバイスの数）を上げることは、半導体産業
の重要な目標であり続ける。デバイス密度は個々のデバ
イスをより小さくし、よりコンパクトにデバイスを充填
することによって、増大する。しかし、デバイス寸法
（形状寸法あるいは設計則とも呼ばれる）が減少するに
つれ、デバイス及びそれらの要素の形成方法は、適合さ
せなければならない。たとえば、生産デバイス寸法は現
在０．２５ミクロンないし０．１８ミクロンの範囲で、
より寸法を小さくする冷酷な傾向がある。しかし、デバ
イスの寸法が縮小されるにつれ、ある種の製造限界が生
じる。特に付随したリソグラフィプロセスに限界が生じ
る。事実、現在のリソグラフィプロセスは今日のデバイ
スユーザに要求される最小寸法で正確にデバイス作製を
することが不可能になる点に近づきつつある。
【０００３】現在ほとんどの金属−酸化物−半導体電界
効果トランジスタ（ＭＯＳＦＥＴ）は、横方向の形態に
形成され、電流は基板の面又は基体表面に平行に流れ
る。デバイス密度を増すためにこれらＭＯＳＦＥＴデバ
イスの寸法が小さくなるにつれ、作製プロセスは次第に
難しくなりつつある。特に、リソグラフィパターン中の
像を描画するために用いられる放射の波長がデバイス寸
法に近づくにつれ、ゲートチャネルを生成させるための
リソグラフィプロセスは、問題である。従って、そのよ
うな横方向ＭＯＳＦＥＴの場合、ゲート長はリソグラフ
ィ技術を通して精密に制御できない点に近づきつつあ
る。
効果トランジスタ（ＭＯＳＦＥＴ）は、横方向の形態に
形成され、電流は基板の面又は基体表面に平行に流れ
る。デバイス密度を増すためにこれらＭＯＳＦＥＴデバ
イスの寸法が小さくなるにつれ、作製プロセスは次第に
難しくなりつつある。特に、リソグラフィパターン中の
像を描画するために用いられる放射の波長がデバイス寸
法に近づくにつれ、ゲートチャネルを生成させるための
リソグラフィプロセスは、問題である。従って、そのよ
うな横方向ＭＯＳＦＥＴの場合、ゲート長はリソグラフ
ィ技術を通して精密に制御できない点に近づきつつあ
る。
【０００４】充填密度が最近進展したことにより、垂直
ＭＯＳＦＥＴのいくつかの変形が生れた。具体的には、
タカト・エイチ（Ｔａｋａｔｏ．Ｈ）ら、“超高密度Ｌ
ＳＩ用包囲ゲートトランジスタ（ＳＧＴ）のインパク
ト”アイ・イーイーイー・トランスアクションズ・オン
・エレクトロン・デバイス（ＩＥＥＥ Ｔｒａｎｓａｃ
ｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ
ｓ），第３８（３）巻，５７３−５７７頁（１９９１）
に述べられている垂直デバイスは、プレーナＭＯＳＦＥ
Ｔデバイスに代るものとして、提案されている。最近、
垂直置換ゲートトランジスタとして特徴的なＭＯＳＦＥ
Ｔが述べられている。ハーゲンロザー（Ｈｅｒｇｅｎｒ
ｏｔｈｅｒ）ら、“垂直置換ゲート（ＶＲＧ）ＭＯＳＦ
ＥＴ−リソグラフィに依存しないゲート長を有する５０
ｎｍ垂直ＭＯＳＦＥＴ”，インターナショナル・エレク
トロン・デバイス・ミーティング・テクニカル・ダイジ
ェスト（Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｏｆ ｔ
ｈｅ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ），７５頁、１９９
９を参照のこと。
ＭＯＳＦＥＴのいくつかの変形が生れた。具体的には、
タカト・エイチ（Ｔａｋａｔｏ．Ｈ）ら、“超高密度Ｌ
ＳＩ用包囲ゲートトランジスタ（ＳＧＴ）のインパク
ト”アイ・イーイーイー・トランスアクションズ・オン
・エレクトロン・デバイス（ＩＥＥＥ Ｔｒａｎｓａｃ
ｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ
ｓ），第３８（３）巻，５７３−５７７頁（１９９１）
に述べられている垂直デバイスは、プレーナＭＯＳＦＥ
Ｔデバイスに代るものとして、提案されている。最近、
垂直置換ゲートトランジスタとして特徴的なＭＯＳＦＥ
Ｔが述べられている。ハーゲンロザー（Ｈｅｒｇｅｎｒ
ｏｔｈｅｒ）ら、“垂直置換ゲート（ＶＲＧ）ＭＯＳＦ
ＥＴ−リソグラフィに依存しないゲート長を有する５０
ｎｍ垂直ＭＯＳＦＥＴ”，インターナショナル・エレク
トロン・デバイス・ミーティング・テクニカル・ダイジ
ェスト（Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｏｆ ｔ
ｈｅ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ），７５頁、１９９
９を参照のこと。
【０００５】集積回路チップ上に作製された複数のプレ
ーナＭＯＳＦＥＴ能動デバイスが、図１中に断面で示さ
れている。基板（９）はｐ＋領域（５０）及びｐ層（５
２）を含み、後者は典型的な場合、エピタキシャル技術
により、成長させる。ＭＯＳＦＥＴ（２，４）及び
（６）が基板（９）上に作製されている。ＭＯＳＦＥＴ
（２）はＬＯＣＯＳ（シリコン基板の局所酸化）領域
（１０）により、ＭＯＳＦＥＴ（４）から分離されてい
る。同様に、ＭＯＳＦＥＴ（６）はＬＯＣＯＳ領域（１
２）により、ＭＯＳＦＥＴ（４）から分離されている。
あるいは、ＭＯＳＦＥＴ（２，４）及び（６）は浅いト
レンチ分離（ＳＴＩ）技術により、電気的に分離しても
よい。ＭＯＳＦＥＴ（２）はゲート（１４）ｎ形井戸
（２０）中に拡散させたソース領域（１６）及びドレイ
ン領域（１８）を含む。ＭＯＳＦＥＴ（４）はゲート
（２８）、ｐ形井戸（３４）中に拡散させたソース領域
（３０）及びドレイン領域（３２）を含む。最後に、Ｍ
ＯＳＦＥＴ（６）はゲート（３８）及びｎ形井戸（４
４）中に拡散させたソース領域（４０）及びドレイン領
域（４２）を含む。ゲート（１４，２８）及び（３８）
はゲート酸化物層とも呼ばれる二酸化シリコン層（４
６）により、基板（９）から分離されている。図１（及
び本発明書の他の図面）は、集積回路の一部を簡略化し
て示すことを目的としているから、各種の接触、相互接
続、ビア及び金属層は図示されておらず、相対的な寸法
は実際と異なる。
ーナＭＯＳＦＥＴ能動デバイスが、図１中に断面で示さ
れている。基板（９）はｐ＋領域（５０）及びｐ層（５
２）を含み、後者は典型的な場合、エピタキシャル技術
により、成長させる。ＭＯＳＦＥＴ（２，４）及び
（６）が基板（９）上に作製されている。ＭＯＳＦＥＴ
（２）はＬＯＣＯＳ（シリコン基板の局所酸化）領域
（１０）により、ＭＯＳＦＥＴ（４）から分離されてい
る。同様に、ＭＯＳＦＥＴ（６）はＬＯＣＯＳ領域（１
２）により、ＭＯＳＦＥＴ（４）から分離されている。
あるいは、ＭＯＳＦＥＴ（２，４）及び（６）は浅いト
レンチ分離（ＳＴＩ）技術により、電気的に分離しても
よい。ＭＯＳＦＥＴ（２）はゲート（１４）ｎ形井戸
（２０）中に拡散させたソース領域（１６）及びドレイ
ン領域（１８）を含む。ＭＯＳＦＥＴ（４）はゲート
（２８）、ｐ形井戸（３４）中に拡散させたソース領域
（３０）及びドレイン領域（３２）を含む。最後に、Ｍ
ＯＳＦＥＴ（６）はゲート（３８）及びｎ形井戸（４
４）中に拡散させたソース領域（４０）及びドレイン領
域（４２）を含む。ゲート（１４，２８）及び（３８）
はゲート酸化物層とも呼ばれる二酸化シリコン層（４
６）により、基板（９）から分離されている。図１（及
び本発明書の他の図面）は、集積回路の一部を簡略化し
て示すことを目的としているから、各種の接触、相互接
続、ビア及び金属層は図示されておらず、相対的な寸法
は実際と異なる。
【０００６】チップの隣接した領域に、ｎチャネル及び
ｐチャネルＭＯＳＦＥＴの組合せを作製することは、有
利であり、ディジタル用途では特に有利である。この相
補ＭＯＳＦＥＴ（ＣＭＯＳ）形態が、図２中の基本イン
バータ回路の形で示されている。ＭＯＳＦＥＴ（たとえ
ば図１中のＭＯＳＦＥＴ（２）及び（４））のドレイン
は、ともに結合され、出力を形成する。入力端子は、Ｍ
ＯＳＦＥＴゲート（たとえば図１のゲート（１４）及び
（２８））を共通に接続したものである。図２の概略図
において、ＭＯＳＦＥＴ（２）はＰＭＯＳデバイスで、
ＭＯＳＦＥＴ（４）は図１に断面で示されたＮＭＯＳデ
バイスである。
ｐチャネルＭＯＳＦＥＴの組合せを作製することは、有
利であり、ディジタル用途では特に有利である。この相
補ＭＯＳＦＥＴ（ＣＭＯＳ）形態が、図２中の基本イン
バータ回路の形で示されている。ＭＯＳＦＥＴ（たとえ
ば図１中のＭＯＳＦＥＴ（２）及び（４））のドレイン
は、ともに結合され、出力を形成する。入力端子は、Ｍ
ＯＳＦＥＴゲート（たとえば図１のゲート（１４）及び
（２８））を共通に接続したものである。図２の概略図
において、ＭＯＳＦＥＴ（２）はＰＭＯＳデバイスで、
ＭＯＳＦＥＴ（４）は図１に断面で示されたＮＭＯＳデ
バイスである。
【０００７】本発明の簡単な要約
ＣＭＯＳ半導体デバイスの使用を更に進展させるため
に、望ましい空間の節約及びＶＧＲデバイスに付随した
作製上の進歩とともに、どこにもあるＣＭＯＳデバイス
の両方の利点を提供する垂直置換ゲート（ＶＲＧ）ＣＭ
ＯＳデバイスを生成する形態を供する。
に、望ましい空間の節約及びＶＧＲデバイスに付随した
作製上の進歩とともに、どこにもあるＣＭＯＳデバイス
の両方の利点を提供する垂直置換ゲート（ＶＲＧ）ＣＭ
ＯＳデバイスを生成する形態を供する。
【０００８】本発明の一実施例に従うと、半導体デバイ
スは半導体材料の第１の層及びその中に形成された第１
及び第２の空間的に分離され、かつ絶縁されたドープ領
域を含む。この場合、第１及び第２のドープ領域は、相
対する伝導形をもつ。第１及び第２の領域とは異なる伝
導形の第３のドープ領域が、第１の領域上に形成され
る。第２のドープ領域上に第４のドープ領域が形成さ
れ、第２のドープ領域とは異なる伝導形を有する。第１
及び第２の酸化物層が、それぞれ第３及び第４のドープ
領域に近接して、形成される。
スは半導体材料の第１の層及びその中に形成された第１
及び第２の空間的に分離され、かつ絶縁されたドープ領
域を含む。この場合、第１及び第２のドープ領域は、相
対する伝導形をもつ。第１及び第２の領域とは異なる伝
導形の第３のドープ領域が、第１の領域上に形成され
る。第２のドープ領域上に第４のドープ領域が形成さ
れ、第２のドープ領域とは異なる伝導形を有する。第１
及び第２の酸化物層が、それぞれ第３及び第４のドープ
領域に近接して、形成される。
【０００９】第１のドープ領域は、第１の電界効果トラ
ンジスタのソース／ドレイン領域で、第３のドープ領域
はチャネルである。第２の電界効果トランジスタのソー
ス／ドレイン領域は、第２のドープ領域を含み、第４の
ドープ領域はそのチャネルを形成する。各ＭＯＳＦＥＴ
の第２のソース／ドレイン領域は、チャネルのそれぞれ
の上に形成される。
ンジスタのソース／ドレイン領域で、第３のドープ領域
はチャネルである。第２の電界効果トランジスタのソー
ス／ドレイン領域は、第２のドープ領域を含み、第４の
ドープ領域はそのチャネルを形成する。各ＭＯＳＦＥＴ
の第２のソース／ドレイン領域は、チャネルのそれぞれ
の上に形成される。
【００１０】作製の付随した方法において、集積回路構
造はデバイス形成に適し、第１の面に沿って形成された
表面を有する半導体層を形成することによって、作製さ
れる。第１の電界効果トランジスタの場合、第１のデバ
イス領域は半導体層中に形成され、デバイス領域はソー
ス及びドレイン領域の中から選択される。第２の電界効
果トランジスタの場合、第２のデバイス領域は半導体層
中に形成され、第２のデバイス領域はソース及びドレイ
ン領域の中から選択され、更に第１のデバイス領域から
分離される。第１及び第２の電界効果トランジスタのそ
れぞれのチャネル領域は、第１及び第２のデバイス領域
上の複数の領域中に形成されたトレンチ内の第１及び第
２のデバイス領域上に、それぞれ形成される。少くとも
２つの複数の層はドープされた絶縁層を含み、それから
ソース／ドレイン延長部が形成される。第１のデバイス
領域上に第１の伝導形の第１のドープ絶縁層が形成さ
れ、続いて構造全体上に、第２の伝導形のドープ絶縁層
が形成される。次に、第１のデバイス領域上の領域の第
２のドープ絶縁層が除去され、得られた構造が第１のデ
バイス領域上の第１のドープ絶縁層と第２のデバイス領
域上の第２のドープ絶縁層を含むようにする。同様に、
第１及び第２のドープ絶縁層上に、第３及び第４のドー
プ領域をそれぞれ形成するために、プロセス工程が用い
られる。第１／第２及び第３／第４のドープ絶縁領域間
に、犠牲層が配置され、それは後に、チャネルの露出さ
れた部分中にゲート酸化物材料が形成できるよう、除去
される。
造はデバイス形成に適し、第１の面に沿って形成された
表面を有する半導体層を形成することによって、作製さ
れる。第１の電界効果トランジスタの場合、第１のデバ
イス領域は半導体層中に形成され、デバイス領域はソー
ス及びドレイン領域の中から選択される。第２の電界効
果トランジスタの場合、第２のデバイス領域は半導体層
中に形成され、第２のデバイス領域はソース及びドレイ
ン領域の中から選択され、更に第１のデバイス領域から
分離される。第１及び第２の電界効果トランジスタのそ
れぞれのチャネル領域は、第１及び第２のデバイス領域
上の複数の領域中に形成されたトレンチ内の第１及び第
２のデバイス領域上に、それぞれ形成される。少くとも
２つの複数の層はドープされた絶縁層を含み、それから
ソース／ドレイン延長部が形成される。第１のデバイス
領域上に第１の伝導形の第１のドープ絶縁層が形成さ
れ、続いて構造全体上に、第２の伝導形のドープ絶縁層
が形成される。次に、第１のデバイス領域上の領域の第
２のドープ絶縁層が除去され、得られた構造が第１のデ
バイス領域上の第１のドープ絶縁層と第２のデバイス領
域上の第２のドープ絶縁層を含むようにする。同様に、
第１及び第２のドープ絶縁層上に、第３及び第４のドー
プ領域をそれぞれ形成するために、プロセス工程が用い
られる。第１／第２及び第３／第４のドープ絶縁領域間
に、犠牲層が配置され、それは後に、チャネルの露出さ
れた部分中にゲート酸化物材料が形成できるよう、除去
される。
【００１１】本発明の詳細な記述
ここで述べる実施例には、ＣＭＯＳ構造と付随した作製
技術が含まれる。ＣＭＯＳ垂直ＭＯＳＦＥＴを作製する
プロセスについては、１９９９年１月１８日に出願さ
れ、ここに参照文献として含まれる“垂直トランジスタ
を有するＣＭＯＳ集積回路及びその作製プロセス”と題
する権利者を同じくする特許出願、米国第２９０，５３
３号に述べられている。（ＮＭＯＳ又はＰＭＯＳ形の）
垂直ＭＯＳＦＥＴの構造及び作製に関するより一般的な
記述は、権利者を同じくし、ここに参照文献として含ま
れる米国特許第６，０２７，９７５号及び６，１９７，
６４１号に述べられている。
技術が含まれる。ＣＭＯＳ垂直ＭＯＳＦＥＴを作製する
プロセスについては、１９９９年１月１８日に出願さ
れ、ここに参照文献として含まれる“垂直トランジスタ
を有するＣＭＯＳ集積回路及びその作製プロセス”と題
する権利者を同じくする特許出願、米国第２９０，５３
３号に述べられている。（ＮＭＯＳ又はＰＭＯＳ形の）
垂直ＭＯＳＦＥＴの構造及び作製に関するより一般的な
記述は、権利者を同じくし、ここに参照文献として含ま
れる米国特許第６，０２７，９７５号及び６，１９７，
６４１号に述べられている。
【００１２】トランジスタ及び集積回路の作製に関し
て、“主表面”という用語はたとえばプレーナプロセス
で、中及び周辺に複数のトランジスタが作製される半導
体層の表面をさす。ここで用いるように、“垂直”とい
う用語は主表面に対して本質的に垂直であることを意味
する。典型的な場合、主表面は単結晶シリコン層の＜１
００＞面に沿い、その上に電界効果トランジスタデバイ
スが作製される。“垂直トランジスタ”という用語は、
ソースからドレインへ電流が垂直に流れるように、個々
の半導体要素が主表面に対して、垂直方向を向いたトラ
ンジスタを意味する。例として、垂直ＭＯＳＦＥＴの場
合、ソース、チャネル及びドレイン領域は、主表面に対
して相対的に垂直な配置で形成される。
て、“主表面”という用語はたとえばプレーナプロセス
で、中及び周辺に複数のトランジスタが作製される半導
体層の表面をさす。ここで用いるように、“垂直”とい
う用語は主表面に対して本質的に垂直であることを意味
する。典型的な場合、主表面は単結晶シリコン層の＜１
００＞面に沿い、その上に電界効果トランジスタデバイ
スが作製される。“垂直トランジスタ”という用語は、
ソースからドレインへ電流が垂直に流れるように、個々
の半導体要素が主表面に対して、垂直方向を向いたトラ
ンジスタを意味する。例として、垂直ＭＯＳＦＥＴの場
合、ソース、チャネル及びドレイン領域は、主表面に対
して相対的に垂直な配置で形成される。
【００１３】図３ないし３４は本発明の一実施例に従う
回路機能の例を実現するために作製する各種工程中の集
積回路構造（１０）の断面図を示す。ここでの説明か
ら、複数の垂直ＣＭＯＳトランジスタがそれだけかある
いはたとえばバイポーラ接合トランジスタ、プレーナＭ
ＯＳＦＥＴ、容量又は抵抗といった他のデバイスと組合
さり、集積回路を構成するために、いかに形成されるか
が、明らかになるであろう。ここで述べる各種の半導体
形状及び領域はシリコンから成るのが好ましいが、当業
者には、本発明の他の実施例は、化合物又はヘテロ接合
半導体それのみ、又は組合せを含む他の半導体材料に基
いてよいことがわかる。
回路機能の例を実現するために作製する各種工程中の集
積回路構造（１０）の断面図を示す。ここでの説明か
ら、複数の垂直ＣＭＯＳトランジスタがそれだけかある
いはたとえばバイポーラ接合トランジスタ、プレーナＭ
ＯＳＦＥＴ、容量又は抵抗といった他のデバイスと組合
さり、集積回路を構成するために、いかに形成されるか
が、明らかになるであろう。ここで述べる各種の半導体
形状及び領域はシリコンから成るのが好ましいが、当業
者には、本発明の他の実施例は、化合物又はヘテロ接合
半導体それのみ、又は組合せを含む他の半導体材料に基
いてよいことがわかる。
【００１４】図３を参照すると、層（１００）の上部の
結晶面に沿って形成された露出された主表面（１０６）
を有する単結晶半導体層（１００）が示されている。エ
ピタキシャル層（１０８）は従来の手段により、露出さ
れた主表面（１０６）上に成長させる。一実施例におい
て、基板（１００）は高濃度ドープｐ形材料（ｐ＋ドー
ピングと呼ばれる）で、エピタキシャル層（１０８）は
低濃度ｐ形（ｐ−ドーピングと呼ぶ）である。基板（１
００）及びエピタキシャル層（１０８）の厚さ、その中
のドーパント濃度及びドーパントの形（たとえば、ｎ形
又はｐ形）はすべて設計上の選択である。
結晶面に沿って形成された露出された主表面（１０６）
を有する単結晶半導体層（１００）が示されている。エ
ピタキシャル層（１０８）は従来の手段により、露出さ
れた主表面（１０６）上に成長させる。一実施例におい
て、基板（１００）は高濃度ドープｐ形材料（ｐ＋ドー
ピングと呼ばれる）で、エピタキシャル層（１０８）は
低濃度ｐ形（ｐ−ドーピングと呼ぶ）である。基板（１
００）及びエピタキシャル層（１０８）の厚さ、その中
のドーパント濃度及びドーパントの形（たとえば、ｎ形
又はｐ形）はすべて設計上の選択である。
【００１５】図４に示されるように、二酸化シリコン
（Ｓｉ２０４）の層（１１０）を、従来のプロセスによ
り、エピタキシャル層（１０８）上に堆積又は成長させ
る。
（Ｓｉ２０４）の層（１１０）を、従来のプロセスによ
り、エピタキシャル層（１０８）上に堆積又は成長させ
る。
【００１６】次に、好ましくはシリコン窒化物（Ｓｉ３
Ｎ４）である層（１１２）を、二酸化シリコン層（１１
０）上に堆積させる。図５参照。従来通り、シリコン窒
化物層は低圧化学気相堆積により、約２０ｎｍの厚さに
形成する。
Ｎ４）である層（１１２）を、二酸化シリコン層（１１
０）上に堆積させる。図５参照。従来通り、シリコン窒
化物層は低圧化学気相堆積により、約２０ｎｍの厚さに
形成する。
【００１７】次に、層（１１０）及び（１１２）がフォ
トレジストにより被覆され、このＣＭＯＳデバイスにｎ
形領域を注入するために、エッチングにより窓を開け
る。図６参照。層（１１０）及び（１１２）をマスクと
して用いて、リン（又はヒ素のような別のドナ材料）を
注入し、ｎ領域を形成する。リンはヒ素より軽く、より
高い注入レンジを持つため好ましい。また、リンはエピ
タキシャル層（１０８）中に、より速く拡散する。この
速い拡散は、ドーパントをエピタキシャル層（１０８）
中にかなり深く追いやり、ｎ領域を形成するのに有利で
ある。リンは約１ｋｅＶないし５００ＭｅＶのエネルギ
ーで、１Ｅ１２ないし１Ｅ１７原子／ｃｍ ２の範囲の濃
度に注入できる。
トレジストにより被覆され、このＣＭＯＳデバイスにｎ
形領域を注入するために、エッチングにより窓を開け
る。図６参照。層（１１０）及び（１１２）をマスクと
して用いて、リン（又はヒ素のような別のドナ材料）を
注入し、ｎ領域を形成する。リンはヒ素より軽く、より
高い注入レンジを持つため好ましい。また、リンはエピ
タキシャル層（１０８）中に、より速く拡散する。この
速い拡散は、ドーパントをエピタキシャル層（１０８）
中にかなり深く追いやり、ｎ領域を形成するのに有利で
ある。リンは約１ｋｅＶないし５００ＭｅＶのエネルギ
ーで、１Ｅ１２ないし１Ｅ１７原子／ｃｍ ２の範囲の濃
度に注入できる。
【００１８】注入プロセスの後、薄いｎ領域（１１４）
が形成される。次に、たとえば湿式酸化により、約２０
０ｎｍの層厚にフィールド又はタンク酸化物層（１１
６）が形成される。図７は残った薄いｎ形層（１１４）
上に形成された得られたタンク酸化物層（１１６）を示
す。タンク酸化物層（１１６）の形成には下のエピタキ
シャル層（１０８）からシリコンを消費し、従って得ら
れた酸化物は膨張する。これにより、図７に示されるよ
うに、二酸化シリコン層（１１０）の底面を規定する面
（１１８）に沿って、不連続が生じる。そのため、タン
ク酸化物層（１１６）は面（１１８）の下に延びる。シ
リコン窒化物は酸素及び水分子の拡散を阻止し、それに
よってその領域中のシリコンの酸化及び二酸化シリコン
の形成が防止されるため、シリコン窒化物層（１１２）
により保護され、タンク酸化物は本質的にウエハ領域中
に成長しない。
が形成される。次に、たとえば湿式酸化により、約２０
０ｎｍの層厚にフィールド又はタンク酸化物層（１１
６）が形成される。図７は残った薄いｎ形層（１１４）
上に形成された得られたタンク酸化物層（１１６）を示
す。タンク酸化物層（１１６）の形成には下のエピタキ
シャル層（１０８）からシリコンを消費し、従って得ら
れた酸化物は膨張する。これにより、図７に示されるよ
うに、二酸化シリコン層（１１０）の底面を規定する面
（１１８）に沿って、不連続が生じる。そのため、タン
ク酸化物層（１１６）は面（１１８）の下に延びる。シ
リコン窒化物は酸素及び水分子の拡散を阻止し、それに
よってその領域中のシリコンの酸化及び二酸化シリコン
の形成が防止されるため、シリコン窒化物層（１１２）
により保護され、タンク酸化物は本質的にウエハ領域中
に成長しない。
【００１９】図８に示されるように、二酸化シリコン層
（１１０）及びシリコン窒化物層（１１２）が、エッチ
ングにより除去される。タンク酸化物層（１１６）を自
己整合注入マスクとして用いて、ホウ素を注入すること
により、ｐ形領域を形成する。
（１１０）及びシリコン窒化物層（１１２）が、エッチ
ングにより除去される。タンク酸化物層（１１６）を自
己整合注入マスクとして用いて、ホウ素を注入すること
により、ｐ形領域を形成する。
【００２０】図９に示されるように、次に非常に高い温
度（約１０００℃）におけるドライブ−イン拡散プロセ
スにより、リン及びヒ素注入種の両方を、エピタキシャ
ル層（１０８）中に拡散させる。拡散後、タンク酸化物
層（１１６）は除去される。タンク酸化物の形成はエピ
タキシャル層（１１８）からシリコンを消費するから、
ｎ領域（１１４）及びｐ領域（１２０）を区切る段差
（１２２）がある。
度（約１０００℃）におけるドライブ−イン拡散プロセ
スにより、リン及びヒ素注入種の両方を、エピタキシャ
ル層（１０８）中に拡散させる。拡散後、タンク酸化物
層（１１６）は除去される。タンク酸化物の形成はエピ
タキシャル層（１１８）からシリコンを消費するから、
ｎ領域（１１４）及びｐ領域（１２０）を区切る段差
（１２２）がある。
【００２１】好ましくは、ＣＭＯＳ回路のＰＭＯＳ及び
ＮＭＯＳデバイスは、浅いトレンチ分離プロセスを通し
て分離される。この場合、トレンチ（１３０）（図１０
参照）は従来の技術により、表面（１３２）中に形成さ
れる。トレンチ（１３０）は２つの領域間を電気的に分
離し、領域上には相補電界効果トランジスタの対の例
が、形成される。トレンチ（１３０）は約１ミクロンの
深さに、反応性イオンエッチングにより形成するのが好
ましい。トレンチの代りに、２つのトランジスタを分離
するために、シリコンの局所酸化（ＬＯＣＯＳ）プロセ
スが使用できる。
ＮＭＯＳデバイスは、浅いトレンチ分離プロセスを通し
て分離される。この場合、トレンチ（１３０）（図１０
参照）は従来の技術により、表面（１３２）中に形成さ
れる。トレンチ（１３０）は２つの領域間を電気的に分
離し、領域上には相補電界効果トランジスタの対の例
が、形成される。トレンチ（１３０）は約１ミクロンの
深さに、反応性イオンエッチングにより形成するのが好
ましい。トレンチの代りに、２つのトランジスタを分離
するために、シリコンの局所酸化（ＬＯＣＯＳ）プロセ
スが使用できる。
【００２２】図１１に示されるように、トレンチ（１３
０）はたとえば低圧化学気相堆積により、二酸化シリコ
ン層（１３４）を堆積させることにより、完全に満され
る。次に、上部表面を平坦化し、図１２に示される構造
が生成するよう、デバイスを化学／機械研磨する。
０）はたとえば低圧化学気相堆積により、二酸化シリコ
ン層（１３４）を堆積させることにより、完全に満され
る。次に、上部表面を平坦化し、図１２に示される構造
が生成するよう、デバイスを化学／機械研磨する。
【００２３】図１３に示されるように、図１２に示され
た二酸化シリコン層（１３６）を含む全デバイス上に、
二酸化シリコン層（１４０）を堆積又は形成する。二酸
化シリコン層（１４０）はソース領域（１１４）及び
（１２０）を最終的にゲートの上になる所から絶縁す
る。このように、二酸化シリコン層（１４０）はこの絶
縁目的に合致する材料から成り、厚さをもつ。
た二酸化シリコン層（１３６）を含む全デバイス上に、
二酸化シリコン層（１４０）を堆積又は形成する。二酸
化シリコン層（１４０）はソース領域（１１４）及び
（１２０）を最終的にゲートの上になる所から絶縁す
る。このように、二酸化シリコン層（１４０）はこの絶
縁目的に合致する材料から成り、厚さをもつ。
【００２４】次に（図１４参照）、ｐ−ドープテトラエ
チレン−オルト−シリケート（ＰＴＥＯＳ）層（１４
２）を、二酸化シリコン層（１４０）上に形成する。Ｐ
ＴＥＯＳ層（１４２）はテトラエチル−オルトシリケー
トプリカーサは又はＴＥＯＳ、すなわちＳｉ（ＯＣ２Ｈ
５）４の分解により形成する。シリコン酸化物薄膜（こ
こではＴＥＯＳ堆積酸化物と呼ぶ）を形成するための気
化した液体ＴＥＯＳの分解は、酸素雰囲気中、６５０℃
ないし７５０℃において、典型的な場合化学気相堆積に
より起る。そのようなＴＥＯＳ分解は必要な場合、段差
被覆に良好な均一性をもたらすことが知られている。一
般に、堆積した薄膜は、しばしば二酸化シリコンと呼ば
れるが、シリコンの非化学量論的酸化物と理解される。
反応酸素のたとえば１０％までのオゾン（Ｏ３）を含む
ことによって、より低温での堆積が可能になることが知
られている。オゾンを含む典型的な反応は、４００°及
び３００Ｔｏｒｒで、毎分４標準リットルの酸素で行わ
れ、酸素は６％のオゾン、毎分１．５標準リットルのヘ
リウム及び毎分３００標準立方センチメートルのＴＥＯ
Ｓを含む。ＴＥＯＳの堆積にはドーパントを含められる
ことが知られており、この場合、図示されたＰＴＥＯＳ
層（１４２）を形成するために約０．０１％ないし１５
％の範囲の濃度を有するアクセプタドーパントである。
チレン−オルト−シリケート（ＰＴＥＯＳ）層（１４
２）を、二酸化シリコン層（１４０）上に形成する。Ｐ
ＴＥＯＳ層（１４２）はテトラエチル−オルトシリケー
トプリカーサは又はＴＥＯＳ、すなわちＳｉ（ＯＣ２Ｈ
５）４の分解により形成する。シリコン酸化物薄膜（こ
こではＴＥＯＳ堆積酸化物と呼ぶ）を形成するための気
化した液体ＴＥＯＳの分解は、酸素雰囲気中、６５０℃
ないし７５０℃において、典型的な場合化学気相堆積に
より起る。そのようなＴＥＯＳ分解は必要な場合、段差
被覆に良好な均一性をもたらすことが知られている。一
般に、堆積した薄膜は、しばしば二酸化シリコンと呼ば
れるが、シリコンの非化学量論的酸化物と理解される。
反応酸素のたとえば１０％までのオゾン（Ｏ３）を含む
ことによって、より低温での堆積が可能になることが知
られている。オゾンを含む典型的な反応は、４００°及
び３００Ｔｏｒｒで、毎分４標準リットルの酸素で行わ
れ、酸素は６％のオゾン、毎分１．５標準リットルのヘ
リウム及び毎分３００標準立方センチメートルのＴＥＯ
Ｓを含む。ＴＥＯＳの堆積にはドーパントを含められる
ことが知られており、この場合、図示されたＰＴＥＯＳ
層（１４２）を形成するために約０．０１％ないし１５
％の範囲の濃度を有するアクセプタドーパントである。
【００２５】当業者には知られているように、エッチス
トップはエッチングが下又は上又は複数の層に進むのを
防止するよう設計される。従って、エッチストップはエ
ッチング除去すべき隣接した層又は複数の層より、選択
されたエッチャントに対し、著しく大きなエッチング抵
抗をもつ。具体的にはこの場合、選択されたエッチャン
トに対し、エッチストップ層（１４４）は隣接したＰＴ
ＥＯＳ層（１４２）より、はるかに遅いエッチ速度をも
つ。従って、本発明に従うと、ＰＴＥＯＳ層の一部はエ
ッチングにより除去されるが、エッチストップ層は他の
部分を保護する。下のＰＴＥＯＳ層に対するエッチャン
トの作用を制限する適切なエッチストップ材料は、図１
５中で（１４４）と示されたシリコン窒化物である。
トップはエッチングが下又は上又は複数の層に進むのを
防止するよう設計される。従って、エッチストップはエ
ッチング除去すべき隣接した層又は複数の層より、選択
されたエッチャントに対し、著しく大きなエッチング抵
抗をもつ。具体的にはこの場合、選択されたエッチャン
トに対し、エッチストップ層（１４４）は隣接したＰＴ
ＥＯＳ層（１４２）より、はるかに遅いエッチ速度をも
つ。従って、本発明に従うと、ＰＴＥＯＳ層の一部はエ
ッチングにより除去されるが、エッチストップ層は他の
部分を保護する。下のＰＴＥＯＳ層に対するエッチャン
トの作用を制限する適切なエッチストップ材料は、図１
５中で（１４４）と示されたシリコン窒化物である。
【００２６】これらのシリコン窒化物層（１４４）をエ
ッチストップとして用い、ＰＴＥＯＳ層（１４２）の一
部が、図１６に示されるように除去される。図示される
ように、ＰＴＥＯＳ層（１４２）の約半分が除去され、
ｎ領域（１１４）の上の部分が残る。以下に更に示すよ
うに、ｎ領域（１１４）はｐ−チャネルＭＯＳＦＥＴデ
バイスのソース／ドレイン領域を形成し、ｐ領域（１２
０）はｎ−チャネルＭＯＳＦＥＴデバイスのソース／ド
レイン領域を形成する。
ッチストップとして用い、ＰＴＥＯＳ層（１４２）の一
部が、図１６に示されるように除去される。図示される
ように、ＰＴＥＯＳ層（１４２）の約半分が除去され、
ｎ領域（１１４）の上の部分が残る。以下に更に示すよ
うに、ｎ領域（１１４）はｐ−チャネルＭＯＳＦＥＴデ
バイスのソース／ドレイン領域を形成し、ｐ領域（１２
０）はｎ−チャネルＭＯＳＦＥＴデバイスのソース／ド
レイン領域を形成する。
【００２７】図１７に示されるように、ＢＴＥＯＳ（ホ
ウ素ドープＴＥＯＳ）層（１４６）を二酸化シリコン層
（１４０）及びシリコン窒化物層（１４４）の露出され
た部分上に形成する。形成プロセスは上述のＰＴＥＯＳ
層を形成するために用いたものと同じであるが、ドナ原
子の代りにアクセプタドーパントを用いる点が異なる。
ウ素ドープＴＥＯＳ）層（１４６）を二酸化シリコン層
（１４０）及びシリコン窒化物層（１４４）の露出され
た部分上に形成する。形成プロセスは上述のＰＴＥＯＳ
層を形成するために用いたものと同じであるが、ドナ原
子の代りにアクセプタドーパントを用いる点が異なる。
【００２８】ｎ領域（１１４）上のＢＴＥＯＳ材料の部
分が、反応性イオンエッチャントプロセス中のエッチン
グにより除去される。シリコン窒化物層（１４４）が同
様に除去される。ｐ領域（１２０）上のＢＴＥＯＳ層
（１４６）及びｎ領域（１１４）上のＰＴＥＯＳ層（１
４２）の両方を含む得られる構造が、図１８に示されて
いる。
分が、反応性イオンエッチャントプロセス中のエッチン
グにより除去される。シリコン窒化物層（１４４）が同
様に除去される。ｐ領域（１２０）上のＢＴＥＯＳ層
（１４６）及びｎ領域（１１４）上のＰＴＥＯＳ層（１
４２）の両方を含む得られる構造が、図１８に示されて
いる。
【００２９】エッチストップ層（１５０）（図１９参
照）がＰＴＥＯＳ及びＢＴＥＯＳ層（１４２）及び（１
４６）上に形成される。シリコン窒化物（Ｓｉ３Ｎ４）
がエッチストップ材料として適している。エッチストッ
プ層の厚さは、エッチングプロセスを通して除去すべき
材料の厚さに比べ、選択されたエッチャントに対するエ
ッチストップ材料の抵抗に依存する。エッチャントが下
の層に作用するのを防止するのに加え、エッチストップ
層（１５０）は後にソース／ドレイン延長部を形成する
ために用いられるドーパントに対する拡散障壁として働
き、それによってデバイスゲートに対するソース／ドレ
イン延長部の間隔及び長さが規定される。更に以下で述
べるように、一実施例において、ソース／ドレイン延長
部を形成するドーパントは、ＰＴＥＯＳ及びＢＴＥＯＳ
層（１４２）及び（１４６）から拡散させる。一実施例
において、エッチストップ層（１５０）は約５ｎｍない
し５０ｎｍの範囲の厚さをもつ。
照）がＰＴＥＯＳ及びＢＴＥＯＳ層（１４２）及び（１
４６）上に形成される。シリコン窒化物（Ｓｉ３Ｎ４）
がエッチストップ材料として適している。エッチストッ
プ層の厚さは、エッチングプロセスを通して除去すべき
材料の厚さに比べ、選択されたエッチャントに対するエ
ッチストップ材料の抵抗に依存する。エッチャントが下
の層に作用するのを防止するのに加え、エッチストップ
層（１５０）は後にソース／ドレイン延長部を形成する
ために用いられるドーパントに対する拡散障壁として働
き、それによってデバイスゲートに対するソース／ドレ
イン延長部の間隔及び長さが規定される。更に以下で述
べるように、一実施例において、ソース／ドレイン延長
部を形成するドーパントは、ＰＴＥＯＳ及びＢＴＥＯＳ
層（１４２）及び（１４６）から拡散させる。一実施例
において、エッチストップ層（１５０）は約５ｎｍない
し５０ｎｍの範囲の厚さをもつ。
【００３０】図１９に示されるように、エッチストップ
層（１５０）上に犠牲層（１５２）が（たとえばＴＥＯ
Ｓ堆積プロセスにより）形成される。その後のプロセス
工程において、犠牲層（１５２）が除去され、犠牲層
（１５２）により空になった空間中に、ＣＭＯＳデバイ
スのゲートが形成される。従って、犠牲層（１５２）の
材料は、エッチャントがエッチストップ層（１５０）に
比べ犠牲層（１５２）を除去するのに、著しく高い選択
性を有するように選択される。犠牲層（１５２）の厚さ
は、最終的なＭＯＳＦＥＴデバイスの所望のチャネル長
に対応して、選択される。多結晶シリコンは犠牲層（１
５２）の適当な材料の例である。二酸化シリコンも適し
ている。
層（１５０）上に犠牲層（１５２）が（たとえばＴＥＯ
Ｓ堆積プロセスにより）形成される。その後のプロセス
工程において、犠牲層（１５２）が除去され、犠牲層
（１５２）により空になった空間中に、ＣＭＯＳデバイ
スのゲートが形成される。従って、犠牲層（１５２）の
材料は、エッチャントがエッチストップ層（１５０）に
比べ犠牲層（１５２）を除去するのに、著しく高い選択
性を有するように選択される。犠牲層（１５２）の厚さ
は、最終的なＭＯＳＦＥＴデバイスの所望のチャネル長
に対応して、選択される。多結晶シリコンは犠牲層（１
５２）の適当な材料の例である。二酸化シリコンも適し
ている。
【００３１】エッチストップ層（１５４）を犠牲層（１
５２）上に形成する。エッチストップ層（１５４）はエ
ッチストップ層（１５０）と同様の目的を果すが、たと
えばシリコン窒化物で形成してもよい。
５２）上に形成する。エッチストップ層（１５４）はエ
ッチストップ層（１５０）と同様の目的を果すが、たと
えばシリコン窒化物で形成してもよい。
【００３２】ＰＴＥＯＳ絶縁層（１６０）をエッチスト
ップ層（１５４）上に形成する。ＰＴＥＯＳ層（１６
０）は（共通のエッチャントに対し）ＰＴＥＯＳ層（１
４２）と同じエッチング速度を持つと有利であるから、
ＰＴＥＯＳ層（１４２）及び（１６０）は同じ材料で形
成するのが好ましい。ＰＴＥＯＳ層（１４２）及び（１
６０）の両方は、その後のプロセス工程で、ドーパント
源として働く。
ップ層（１５４）上に形成する。ＰＴＥＯＳ層（１６
０）は（共通のエッチャントに対し）ＰＴＥＯＳ層（１
４２）と同じエッチング速度を持つと有利であるから、
ＰＴＥＯＳ層（１４２）及び（１６０）は同じ材料で形
成するのが好ましい。ＰＴＥＯＳ層（１４２）及び（１
６０）の両方は、その後のプロセス工程で、ドーパント
源として働く。
【００３３】次に、シリコン窒化物層（１６２）をＰＴ
ＥＯＳ層（１６０）上に形成する。ＰＴＥＯＳ層（１６
０）及びシリコン窒化物層（１６２）の両方がマスク及
びエッチングされる。シリコン窒化物（１５４）はエッ
チストップとして働く。得られる形態が図２１に示され
ている。
ＥＯＳ層（１６０）上に形成する。ＰＴＥＯＳ層（１６
０）及びシリコン窒化物層（１６２）の両方がマスク及
びエッチングされる。シリコン窒化物（１５４）はエッ
チストップとして働く。得られる形態が図２１に示され
ている。
【００３４】図２２に示されるように、ＢＴＥＯＳ層
（１６４）をデバイス上、シリコン窒化物層（１５４）
及びシリコン窒化物層（１６２）の両方の上に形成す
る。次に、シリコン窒化物層（１６２）をエッチストッ
プとして働かせ、シリコン窒化物層（１６２）上の材料
を除去するため、ＢＴＥＯＳ層（１６４）をマスクし、
パターン形成（すなわちエッチング）する。次に、シリ
コン窒化物層（１６２）を除去する。得られる構造が図
２３に示されている。ＢＴＥＯＳ層（１６４）は犠牲層
（１５２）の左の領域上にあり、ＰＴＥＯＳ層（１６
０）は犠牲層（１５２）の右の領域上にある。ＢＴＥＯ
Ｓ層（１６４）及びＰＴＥＯＳ層（１６０）の両方は、
以下で述べるように形成される上のドレイン領域を、や
はり以下で述べるように形成される下のゲート領域から
絶縁する働きをする。ＢＴＥＯＳ層（１６４）及びＰＴ
ＥＯＳ層（１６０）の材料組成及び厚さは、この絶縁目
的を果すとともに、延長領域がＢＴＥＯＳ層（１６４）
及びＰＴＥＯＳ層（１６０）中のドーパントで形成され
ることを考慮して、選択される。
（１６４）をデバイス上、シリコン窒化物層（１５４）
及びシリコン窒化物層（１６２）の両方の上に形成す
る。次に、シリコン窒化物層（１６２）をエッチストッ
プとして働かせ、シリコン窒化物層（１６２）上の材料
を除去するため、ＢＴＥＯＳ層（１６４）をマスクし、
パターン形成（すなわちエッチング）する。次に、シリ
コン窒化物層（１６２）を除去する。得られる構造が図
２３に示されている。ＢＴＥＯＳ層（１６４）は犠牲層
（１５２）の左の領域上にあり、ＰＴＥＯＳ層（１６
０）は犠牲層（１５２）の右の領域上にある。ＢＴＥＯ
Ｓ層（１６４）及びＰＴＥＯＳ層（１６０）の両方は、
以下で述べるように形成される上のドレイン領域を、や
はり以下で述べるように形成される下のゲート領域から
絶縁する働きをする。ＢＴＥＯＳ層（１６４）及びＰＴ
ＥＯＳ層（１６０）の材料組成及び厚さは、この絶縁目
的を果すとともに、延長領域がＢＴＥＯＳ層（１６４）
及びＰＴＥＯＳ層（１６０）中のドーパントで形成され
ることを考慮して、選択される。
【００３５】ある技術例を好ましいものとして述べてき
たが、全ての層（１４２，１４４，１５０，１５２，１
５４，１６０，１６４）を従来の化学気相堆積（ＣＶ
Ｄ）プロセス又は他の周知の堆積技術を用いて、堆積さ
せてよい。先に述べた一連の層について、他の実施例で
は変形を含んでよいことに注意する必要がある。たとえ
ば、堆積層を少くしてもよい。いずれの場合も、得られ
る構造は２つの垂直チャネル領域を形成する。１つはｎ
−チャネルＭＯＳＦＥＴデバイス用で、他方はｐ−チャ
ネルデバイス用である。
たが、全ての層（１４２，１４４，１５０，１５２，１
５４，１６０，１６４）を従来の化学気相堆積（ＣＶ
Ｄ）プロセス又は他の周知の堆積技術を用いて、堆積さ
せてよい。先に述べた一連の層について、他の実施例で
は変形を含んでよいことに注意する必要がある。たとえ
ば、堆積層を少くしてもよい。いずれの場合も、得られ
る構造は２つの垂直チャネル領域を形成する。１つはｎ
−チャネルＭＯＳＦＥＴデバイス用で、他方はｐ−チャ
ネルデバイス用である。
【００３６】図２４を参照すると、ＢＴＥＯＳ層（１４
４）及び（１６４）、シリコン窒化物層（１５０）及び
（１５４）、犠牲層（１５２）及び二酸化シリコン層
（１４０）を貫いて、開口又は窓（２００）を非等方的
にエッチングする。二酸化シリコン層（１４０）、ＰＴ
ＥＯＳ層（１４２）及び（１６０）、シリコン窒化物層
（１５０）及び（１５４）、犠牲層（１５２）を貫い
て、開口又は窓（２０２）が非等方的にエッチングされ
る。各窓（２００）及び（２０２）の直径は、作製中の
デバイスの動作特性及び寸法、窓（２００）及び（２０
２）を形成するために用いるリソグラフィプロセスの限
界により決る。窓（２００）及び（２０２）の長さ（ト
レンチとも呼ばれる）、すなわち図２４の断面中の水平
及び垂直の寸法の両方に垂直な長さは、主な設計上の選
択事項で、窓の長さは必ずしも同一でない。与えられた
水平方向の寸法に対し、窓（２００）及び（２０２）中
に後に形成されるドープ領域の電流容量は、窓長ととも
に増加する。
４）及び（１６４）、シリコン窒化物層（１５０）及び
（１５４）、犠牲層（１５２）及び二酸化シリコン層
（１４０）を貫いて、開口又は窓（２００）を非等方的
にエッチングする。二酸化シリコン層（１４０）、ＰＴ
ＥＯＳ層（１４２）及び（１６０）、シリコン窒化物層
（１５０）及び（１５４）、犠牲層（１５２）を貫い
て、開口又は窓（２０２）が非等方的にエッチングされ
る。各窓（２００）及び（２０２）の直径は、作製中の
デバイスの動作特性及び寸法、窓（２００）及び（２０
２）を形成するために用いるリソグラフィプロセスの限
界により決る。窓（２００）及び（２０２）の長さ（ト
レンチとも呼ばれる）、すなわち図２４の断面中の水平
及び垂直の寸法の両方に垂直な長さは、主な設計上の選
択事項で、窓の長さは必ずしも同一でない。与えられた
水平方向の寸法に対し、窓（２００）及び（２０２）中
に後に形成されるドープ領域の電流容量は、窓長ととも
に増加する。
【００３７】一実施例において、窓（２００）及び（２
０２）の底面におけるシリコンを浄化するために、化学
的浄化プロセス（たとえばＲＣＡ又はピラニア浄化）を
施す。この浄化工程の結果、窓（２００）及び（２０
２）と境界を形成する絶縁層（１４０）の小さな部分が
除去される。そのようにして生じた形状はプロセスの加
工によるもので、従って図２４中には示されていない。
０２）の底面におけるシリコンを浄化するために、化学
的浄化プロセス（たとえばＲＣＡ又はピラニア浄化）を
施す。この浄化工程の結果、窓（２００）及び（２０
２）と境界を形成する絶縁層（１４０）の小さな部分が
除去される。そのようにして生じた形状はプロセスの加
工によるもので、従って図２４中には示されていない。
【００３８】図２５を参照すると、窓（２００）及び
（２０２）はデバイス品質の結晶半導体材料、たとえば
（２０４）及び（２０６）により、それぞれ満される。
使用できる結晶半導体材料の他の例には、シリコン−ゲ
ルマニウム及びシリコン−ゲルマニウム−カーボンが含
まれる。窓（２０４）及び（２０６）は、アンドープ又
は低濃度ドープ状態に形成できる。窓中に結晶半導体材
料を形成する技術は、よく知られている。たとえば、結
晶半導体材料（２０４）及び（２０６）は、シード層と
してｐ形材料（１２０）及びｎ形材料（１１４）をそれ
ぞれ用いて、窓（２０４）及び（２０６）中にエピタキ
シャル成長できる。別の実施例において、アモルファス
又は多結晶シリコンを基板（１０６）全体上に堆積さ
せ、次に窓（２００）及び（２０２）中の結晶半導体
（２０４）及び（２０６）を除いて、すべてを除去する
ことができる。次に、アモルファス又は多結晶半導体材
料を、たとえばレーザーでアニールし、結晶化させる。
窓（２００）中に形成される結晶半導体材料（２０４）
は、ｐチャネルＭＯＳＦＥＴデバイスのチャネルを形成
する。窓（２０２）中に形成される結晶半導体材料（２
０６）は、ｎチャネルＭＯＳＦＥＴデバイスのチャネル
を形成する。従って、結晶半導体材料（２０４）及び
（２０６）は、チャネル内のソース及びドレイン延長部
とともに、チャネルを形成するためにドープしなければ
ならない。
（２０２）はデバイス品質の結晶半導体材料、たとえば
（２０４）及び（２０６）により、それぞれ満される。
使用できる結晶半導体材料の他の例には、シリコン−ゲ
ルマニウム及びシリコン−ゲルマニウム−カーボンが含
まれる。窓（２０４）及び（２０６）は、アンドープ又
は低濃度ドープ状態に形成できる。窓中に結晶半導体材
料を形成する技術は、よく知られている。たとえば、結
晶半導体材料（２０４）及び（２０６）は、シード層と
してｐ形材料（１２０）及びｎ形材料（１１４）をそれ
ぞれ用いて、窓（２０４）及び（２０６）中にエピタキ
シャル成長できる。別の実施例において、アモルファス
又は多結晶シリコンを基板（１０６）全体上に堆積さ
せ、次に窓（２００）及び（２０２）中の結晶半導体
（２０４）及び（２０６）を除いて、すべてを除去する
ことができる。次に、アモルファス又は多結晶半導体材
料を、たとえばレーザーでアニールし、結晶化させる。
窓（２００）中に形成される結晶半導体材料（２０４）
は、ｐチャネルＭＯＳＦＥＴデバイスのチャネルを形成
する。窓（２０２）中に形成される結晶半導体材料（２
０６）は、ｎチャネルＭＯＳＦＥＴデバイスのチャネル
を形成する。従って、結晶半導体材料（２０４）及び
（２０６）は、チャネル内のソース及びドレイン延長部
とともに、チャネルを形成するためにドープしなければ
ならない。
【００３９】１つの形（ｎ形又はｐ形）のドーパントが
結晶半導体材料（２０４）又は（２０６）中に導入さ
れ、ソース及びドレイン延長部が形成され、相対する伝
導形のドーパントが結晶半導体材料（２０４）及び（２
０６）中に導入され、チャネルを形成する。結晶半導体
材料（２０４）及び（２０６）をドープするための各種
の技術が、適当と考えられる。形成中の結晶半導体材料
（２０４）及び（２０６）の同時ドーピング又は形成後
の結晶半導体材料（２０４）及び（２０６）中へのドー
パント注入が、適当なプロセスである。同時ドーパント
導入、すなわち化学気相堆積中に材料層が形成されるこ
とは、よく知られており、ここで詳細には述べない。層
の深さの関数として、所望の濃度を生成するために、堆
積プロセス中の適当な点で、ドーパントが雰囲気中に導
入されることに、注意すべきである。ソース／ドレイン
延長部を形成するために、ドーパントはｐ形領域（１２
０）及びｎ形領域（１１４）から上方に、各結晶半導体
材料（２０４）及び（２０６）の底部中に拡散させる。
イオン注入はまた、結晶半導体材料（２０４）及び（２
０６）の最上部に、ソース／ドレイン延長領域を生成す
るために適当な手段である。また、以下で述べるよう
に、ソース／ドレイン延長領域は構造のＰＴＥＯＳ及び
ＢＴＥＯＳ層からの横方向拡散により生成させることが
できる。
結晶半導体材料（２０４）又は（２０６）中に導入さ
れ、ソース及びドレイン延長部が形成され、相対する伝
導形のドーパントが結晶半導体材料（２０４）及び（２
０６）中に導入され、チャネルを形成する。結晶半導体
材料（２０４）及び（２０６）をドープするための各種
の技術が、適当と考えられる。形成中の結晶半導体材料
（２０４）及び（２０６）の同時ドーピング又は形成後
の結晶半導体材料（２０４）及び（２０６）中へのドー
パント注入が、適当なプロセスである。同時ドーパント
導入、すなわち化学気相堆積中に材料層が形成されるこ
とは、よく知られており、ここで詳細には述べない。層
の深さの関数として、所望の濃度を生成するために、堆
積プロセス中の適当な点で、ドーパントが雰囲気中に導
入されることに、注意すべきである。ソース／ドレイン
延長部を形成するために、ドーパントはｐ形領域（１２
０）及びｎ形領域（１１４）から上方に、各結晶半導体
材料（２０４）及び（２０６）の底部中に拡散させる。
イオン注入はまた、結晶半導体材料（２０４）及び（２
０６）の最上部に、ソース／ドレイン延長領域を生成す
るために適当な手段である。また、以下で述べるよう
に、ソース／ドレイン延長領域は構造のＰＴＥＯＳ及び
ＢＴＥＯＳ層からの横方向拡散により生成させることが
できる。
【００４０】このように結晶半導体材料（２０４）及び
（２０６）がドープされ、ドーパントがその中に分布し
た後、集積回路構造をその中のドーパント分布に著しく
影響を与える条件下に置いてはいけない。この工程後、
集積回路構造は１１００℃を越える温度に露出させない
のが好ましいが、必要ではない。事実、集積回路構造を
１０００℃を越える温度に露出しないことは、有利であ
る。ある実施例において、９００℃を越える温度に長時
間（たとえば数分以上）露出しない。しかし、集積回路
構造は約１０００℃の温度で急速熱アニールすることが
でき、ドーパントの分布に悪影響はない。あるいは、そ
の後の高温プロセスは、ある所望のドーパント分布を生
じるように、設計してよい。
（２０６）がドープされ、ドーパントがその中に分布し
た後、集積回路構造をその中のドーパント分布に著しく
影響を与える条件下に置いてはいけない。この工程後、
集積回路構造は１１００℃を越える温度に露出させない
のが好ましいが、必要ではない。事実、集積回路構造を
１０００℃を越える温度に露出しないことは、有利であ
る。ある実施例において、９００℃を越える温度に長時
間（たとえば数分以上）露出しない。しかし、集積回路
構造は約１０００℃の温度で急速熱アニールすることが
でき、ドーパントの分布に悪影響はない。あるいは、そ
の後の高温プロセスは、ある所望のドーパント分布を生
じるように、設計してよい。
【００４１】結晶半導体材料（２０４）及び（２０６）
を形成するために用いるプロセスに依存して、その最上
部表面を平坦化するために、化学／機械研磨工程を必要
とすることがある。この結果が図２５に示されている。
後にソース／ドレイン延長部を形成する時、ＰＴＥＯＳ
層（１６０）及びＢＴＥＯＳ層（１６４）から上方への
拡散を防止するため、図２５に示されるように、構造全
体上にシリコン窒化物層（２０７）を形成する。構造中
に次の層を形成する準備として、シリコン窒化物層（２
０７）中に窓が形成される。すなわち、ソース／ドレイ
ン層は結晶半導体材料（２０４）及び（２０６）と電気
的接触を作らなくてはならない。
を形成するために用いるプロセスに依存して、その最上
部表面を平坦化するために、化学／機械研磨工程を必要
とすることがある。この結果が図２５に示されている。
後にソース／ドレイン延長部を形成する時、ＰＴＥＯＳ
層（１６０）及びＢＴＥＯＳ層（１６４）から上方への
拡散を防止するため、図２５に示されるように、構造全
体上にシリコン窒化物層（２０７）を形成する。構造中
に次の層を形成する準備として、シリコン窒化物層（２
０７）中に窓が形成される。すなわち、ソース／ドレイ
ン層は結晶半導体材料（２０４）及び（２０６）と電気
的接触を作らなくてはならない。
【００４２】適合ポリシリコン層（２０８）をシリコン
窒化物層（２０７）及び結晶半導体材料（２０４）及び
（２０６）上に形成する。図２６参照。ポリシリコン層
（２０８）は自己整合最上部接触（この実施例ではドレ
イン領域）を作る。ポリシリコン（２０８）に適当な材
料の一例は、ドープ多結晶シリコンで、別のマスク及び
注入工程中、相対する形のドーパントが導入される。す
なわち、ポリシリコン層（２０８）の左側がマスクさ
れ、ｎ領域（１１４）上のポリシリコン層の右側に、ア
クセプタ形ドーパントが導入され、ドレイン領域（２０
８）が生成される。次に、ドレイン領域（２０８）がマ
スクされ、ｐ形領域（１２０）上のポリシリコン層の左
側に、ドナ形ドーパントが注入され、ドレイン領域（２
１０）が生成する。ドレイン領域（２０８）及び（２１
０）中のドーパントの濃度は、約１×１０２０原子／ｃ
ｍ３より高い。あるいは、ポリシリコン層（２１０）は
ｎ形及びｐ形領域を形成するため、２つの別々のプロセ
スで形成できる。
窒化物層（２０７）及び結晶半導体材料（２０４）及び
（２０６）上に形成する。図２６参照。ポリシリコン層
（２０８）は自己整合最上部接触（この実施例ではドレ
イン領域）を作る。ポリシリコン（２０８）に適当な材
料の一例は、ドープ多結晶シリコンで、別のマスク及び
注入工程中、相対する形のドーパントが導入される。す
なわち、ポリシリコン層（２０８）の左側がマスクさ
れ、ｎ領域（１１４）上のポリシリコン層の右側に、ア
クセプタ形ドーパントが導入され、ドレイン領域（２０
８）が生成される。次に、ドレイン領域（２０８）がマ
スクされ、ｐ形領域（１２０）上のポリシリコン層の左
側に、ドナ形ドーパントが注入され、ドレイン領域（２
１０）が生成する。ドレイン領域（２０８）及び（２１
０）中のドーパントの濃度は、約１×１０２０原子／ｃ
ｍ３より高い。あるいは、ポリシリコン層（２１０）は
ｎ形及びｐ形領域を形成するため、２つの別々のプロセ
スで形成できる。
【００４３】更に図２６に示されるように、適合エッチ
ストップ層（２１２）をｎ形及びｐ形ドレイン領域（２
０８）及び（２１０）上に、堆積させる。エッチストッ
プ層（２１２）に選択される材料は、犠牲層（１５２）
のエッチング速度より著しく小さいエッチング速度を持
つように、選択される。層（２１２）に選択された材料
はエッチストップ層（１５０）及び（１５４）と同じ材
料が好ましいが、層（１５０）及び（１５４）より厚い
のが好ましい。適当な材料の一例は、シリコン窒化物で
ある。周知の技術を用いて、ｎ形及びｐ形ドレイン領域
上に、エッチストップ層（２１２）を形成する。
ストップ層（２１２）をｎ形及びｐ形ドレイン領域（２
０８）及び（２１０）上に、堆積させる。エッチストッ
プ層（２１２）に選択される材料は、犠牲層（１５２）
のエッチング速度より著しく小さいエッチング速度を持
つように、選択される。層（２１２）に選択された材料
はエッチストップ層（１５０）及び（１５４）と同じ材
料が好ましいが、層（１５０）及び（１５４）より厚い
のが好ましい。適当な材料の一例は、シリコン窒化物で
ある。周知の技術を用いて、ｎ形及びｐ形ドレイン領域
上に、エッチストップ層（２１２）を形成する。
【００４４】図２７に従うと、残った部分が結晶半導体
材料（２０４）及び（２０６）の上あるいは隣接するよ
うに、１ないし複数のドライエッチング工程を用いて、
従来のリソグラフィ技術で、ドレイン領域（２０８）及
び（２１０）、エッチストップ層（２１２）、ＢＴＥＯ
Ｓ層（１６４）及びＰＴＥＯＳ層（１６０）がパターン
形成される。
材料（２０４）及び（２０６）の上あるいは隣接するよ
うに、１ないし複数のドライエッチング工程を用いて、
従来のリソグラフィ技術で、ドレイン領域（２０８）及
び（２１０）、エッチストップ層（２１２）、ＢＴＥＯ
Ｓ層（１６４）及びＰＴＥＯＳ層（１６０）がパターン
形成される。
【００４５】図２８に示されるように、次に適合エッチ
ストップ層（２２０）を堆積させる。与えられたエッチ
ング化学剤に対し、エッチストップ層（２２０）の材料
は、犠牲層（１５２）のエッチング速度より著しく低い
エッチング速度を持つよう選択される。エッチストップ
層に適当な材料の一例は、シリコン窒化物である。エッ
チストップ層（２２０）の厚さは、ドレイン領域（２０
８）及び（２１０）、ＰＴＥＯＳ層（１６０）及びＢＴ
ＥＯＳ層（１６４）の残った部分が、その後のエッチャ
ントに接触しないように選択される。
ストップ層（２２０）を堆積させる。与えられたエッチ
ング化学剤に対し、エッチストップ層（２２０）の材料
は、犠牲層（１５２）のエッチング速度より著しく低い
エッチング速度を持つよう選択される。エッチストップ
層に適当な材料の一例は、シリコン窒化物である。エッ
チストップ層（２２０）の厚さは、ドレイン領域（２０
８）及び（２１０）、ＰＴＥＯＳ層（１６０）及びＢＴ
ＥＯＳ層（１６４）の残った部分が、その後のエッチャ
ントに接触しないように選択される。
【００４６】次に、ドライプラズマエッチのような非等
方性エッチングを用いて、エッチストップ層（２２０）
がエッチングされ、それによってエッチストップ層（１
５４）の一部も除去される。従って、図２９に示される
ように、非等方性エッチング後に残ったエッチストップ
層（２２０）の部分のみが、ＢＴＥＯＳ層（１６４）及
びドレイン領域（２１０）に横方向に隣接した側壁部
と、ＰＴＥＯＳ層（１６０）及びドレイン領域（２０
８）に横方向に隣接した側壁部である。このエッチング
プロセスの結果、犠牲層（１５２）が露出され、エッチ
ストップ層（１５４）の部分が除去されている。
方性エッチングを用いて、エッチストップ層（２２０）
がエッチングされ、それによってエッチストップ層（１
５４）の一部も除去される。従って、図２９に示される
ように、非等方性エッチング後に残ったエッチストップ
層（２２０）の部分のみが、ＢＴＥＯＳ層（１６４）及
びドレイン領域（２１０）に横方向に隣接した側壁部
と、ＰＴＥＯＳ層（１６０）及びドレイン領域（２０
８）に横方向に隣接した側壁部である。このエッチング
プロセスの結果、犠牲層（１５２）が露出され、エッチ
ストップ層（１５４）の部分が除去されている。
【００４７】次に、犠牲層（１５２）の露出された残っ
た部分を除去する湿式エッチ（フッ化水素酸水溶液）又
は等方性ドライエッチ（たとえば無水フッ化水素酸）を
し、結晶半導体材料（２０４）及び（２０６）の部分を
露出する。得られた結果が図３０に示されており、ＰＴ
ＥＯＳ層（１４２）及びＢＴＥＯＳ層（１４４）がエッ
チストップ層（１５０）により被覆されたままである。
図３０の左側で、ＢＴＥＯＳ層（１６４）及びドレイン
領域（２１０）はエッチストップ層（１５４，２１２，
２２０）の残った部分により、封じられている。図３０
の右側で、ＰＴＥＯＳ層（１６０）及びドレイン領域
（２０８）もエッチストップ層（１５４，２１２，２２
０）の残った部分により、封じられている。その結果、
ＰＴＥＯＳ層（１６０）、ＢＴＥＯＳ層（１６４）及び
ドレイン領域（２０８）及び（２１０）は、その後のエ
ッチング手段と接触しないよう保たれる。
た部分を除去する湿式エッチ（フッ化水素酸水溶液）又
は等方性ドライエッチ（たとえば無水フッ化水素酸）を
し、結晶半導体材料（２０４）及び（２０６）の部分を
露出する。得られた結果が図３０に示されており、ＰＴ
ＥＯＳ層（１４２）及びＢＴＥＯＳ層（１４４）がエッ
チストップ層（１５０）により被覆されたままである。
図３０の左側で、ＢＴＥＯＳ層（１６４）及びドレイン
領域（２１０）はエッチストップ層（１５４，２１２，
２２０）の残った部分により、封じられている。図３０
の右側で、ＰＴＥＯＳ層（１６０）及びドレイン領域
（２０８）もエッチストップ層（１５４，２１２，２２
０）の残った部分により、封じられている。その結果、
ＰＴＥＯＳ層（１６０）、ＢＴＥＯＳ層（１６４）及び
ドレイン領域（２０８）及び（２１０）は、その後のエ
ッチング手段と接触しないよう保たれる。
【００４８】本発明の一実施例に従うと、熱二酸化シリ
コンの犠牲層を結晶半導体材料（２０４）及び（２０
６）の露出された表面上に、約１０ｎｍの厚さに成長さ
せる。次に、従来の等方性エッチング、たとえばフッ化
水素酸水溶液を用いて、二酸化シリコン犠牲層が除去さ
れる。二酸化シリコン犠牲層の形成及び除去の結果、結
晶半導体材料（２０４）及び（２０６）のそれぞれの表
面は、より滑らかになり、側壁のある程度の欠陥が除去
される。エッチストップ層（１５０）及び（１５４）
は、熱二酸化シリコンを除去するために用いられるエッ
チング手段が、ＢＴＥＯＳ層（１４４）及び（１６４）
及びＰＴＥＯＳ層（１４２）及び（１６０）に接触する
のを妨げる。この工程はデバイス作製に必ずしも必要で
はないが、たとえば界面トラップを減すことにより、ゲ
ート誘電体特性を改善するために有用でありうる。もし
シリコン欠陥が作製中のデバイスに有害でないことが知
られているなら、この工程は省いてよい。
コンの犠牲層を結晶半導体材料（２０４）及び（２０
６）の露出された表面上に、約１０ｎｍの厚さに成長さ
せる。次に、従来の等方性エッチング、たとえばフッ化
水素酸水溶液を用いて、二酸化シリコン犠牲層が除去さ
れる。二酸化シリコン犠牲層の形成及び除去の結果、結
晶半導体材料（２０４）及び（２０６）のそれぞれの表
面は、より滑らかになり、側壁のある程度の欠陥が除去
される。エッチストップ層（１５０）及び（１５４）
は、熱二酸化シリコンを除去するために用いられるエッ
チング手段が、ＢＴＥＯＳ層（１４４）及び（１６４）
及びＰＴＥＯＳ層（１４２）及び（１６０）に接触する
のを妨げる。この工程はデバイス作製に必ずしも必要で
はないが、たとえば界面トラップを減すことにより、ゲ
ート誘電体特性を改善するために有用でありうる。もし
シリコン欠陥が作製中のデバイスに有害でないことが知
られているなら、この工程は省いてよい。
【００４９】結晶半導体材料（２０４）の露出された部
分は、形成中のｐチャネルＭＯＳＦＥＴの物理的チャネ
ル長を規定する。結晶半導体材料（２０６）の露出され
た部分は、形成中のｎチャネルデバイスの物理的チャネ
ル長を規定する。図３１に示されるように、ゲート誘電
体（２２６）の層が、結晶半導体材料（２０４）の露出
された部分上に形成され、ゲート誘電体（２２７）が結
晶半導体材料（２０６）の露出された部分上に形成され
る。適当な誘電体材料には、たとえば熱成長二酸化シリ
コン、シリコンオキシナイトライド、シリコン窒化物及
び金属酸化物が含まれる。ゲート誘電体（２２６）及び
（２２７）の厚さは、約１ｎｍないし約２０ｎｍであ
る。適当な厚さの一例は、６ｎｍである。一実施例にお
いて、ゲート誘電体（２２６）及び（２２７）を形成す
る二酸化シリコン層は、集積構造を酸素を含む雰囲気中
で、約７００℃ないし約１０００℃の範囲の温度に加熱
することにより、成長させる。ゲート誘電体（２２６）
及び（２２７）を形成する他の手段には、化学気相堆
積、ジェット気相堆積又は原子層体積が含まれ、全てが
適当と考えられる。所望の厚さのゲート誘電体（２２
６）及び（２２７）を形成する条件は、当業者にはよく
知られている。
分は、形成中のｐチャネルＭＯＳＦＥＴの物理的チャネ
ル長を規定する。結晶半導体材料（２０６）の露出され
た部分は、形成中のｎチャネルデバイスの物理的チャネ
ル長を規定する。図３１に示されるように、ゲート誘電
体（２２６）の層が、結晶半導体材料（２０４）の露出
された部分上に形成され、ゲート誘電体（２２７）が結
晶半導体材料（２０６）の露出された部分上に形成され
る。適当な誘電体材料には、たとえば熱成長二酸化シリ
コン、シリコンオキシナイトライド、シリコン窒化物及
び金属酸化物が含まれる。ゲート誘電体（２２６）及び
（２２７）の厚さは、約１ｎｍないし約２０ｎｍであ
る。適当な厚さの一例は、６ｎｍである。一実施例にお
いて、ゲート誘電体（２２６）及び（２２７）を形成す
る二酸化シリコン層は、集積構造を酸素を含む雰囲気中
で、約７００℃ないし約１０００℃の範囲の温度に加熱
することにより、成長させる。ゲート誘電体（２２６）
及び（２２７）を形成する他の手段には、化学気相堆
積、ジェット気相堆積又は原子層体積が含まれ、全てが
適当と考えられる。所望の厚さのゲート誘電体（２２
６）及び（２２７）を形成する条件は、当業者にはよく
知られている。
【００５０】図３２を参照すると、ｐチャネルＭＯＳＦ
ＥＴの領域中に、十分適合し、適当なゲート材料の層を
堆積させることにより、ゲート誘電体（２２６）を囲ん
で、ゲート電極（２３０）が形成されている。たとえ
ば、ドーパントが同時に導入されるドープされたアモル
ファスシリコンの層を堆積させ、次に結晶化させ、ドー
プされたポリシリコン結晶を形成する。この工程は結晶
半導体材料（２０４）及び（２０６）中のドーパント分
布に著しい影響を及ぼさないように、行わなければなら
ない。適当なゲート電極材料の他の例には、シリコン−
ゲルマニウム及びシリコン−ゲルマニウム−カーボンが
含まれる。適切な低抵抗率をもち、ゲート電極材料及び
他の半導体プロセス工程と両立する金属及び金属を含む
化合物が、適当なゲート電極材料と考えられる。ゲート
材料が結晶半導体材料（２０４）の禁制帯の中央付近の
仕事関数を持つと有利である。そのような材料の例に
は、チタン、チタン窒化物、タングステン、タングステ
ンシリサイド、タンタル、タンタル窒化物及びモリブデ
ンが含まれる。ゲート電極材料を形成する適当な手段に
は、化学気相堆積、電解メッキ及びそれらの組合せが含
まれる。同様に、ゲート電極（２３２）はｎチャネルＭ
ＯＳＦＥＴの領域中に、ゲート誘電体（２２７）を囲ん
で形成される。
ＥＴの領域中に、十分適合し、適当なゲート材料の層を
堆積させることにより、ゲート誘電体（２２６）を囲ん
で、ゲート電極（２３０）が形成されている。たとえ
ば、ドーパントが同時に導入されるドープされたアモル
ファスシリコンの層を堆積させ、次に結晶化させ、ドー
プされたポリシリコン結晶を形成する。この工程は結晶
半導体材料（２０４）及び（２０６）中のドーパント分
布に著しい影響を及ぼさないように、行わなければなら
ない。適当なゲート電極材料の他の例には、シリコン−
ゲルマニウム及びシリコン−ゲルマニウム−カーボンが
含まれる。適切な低抵抗率をもち、ゲート電極材料及び
他の半導体プロセス工程と両立する金属及び金属を含む
化合物が、適当なゲート電極材料と考えられる。ゲート
材料が結晶半導体材料（２０４）の禁制帯の中央付近の
仕事関数を持つと有利である。そのような材料の例に
は、チタン、チタン窒化物、タングステン、タングステ
ンシリサイド、タンタル、タンタル窒化物及びモリブデ
ンが含まれる。ゲート電極材料を形成する適当な手段に
は、化学気相堆積、電解メッキ及びそれらの組合せが含
まれる。同様に、ゲート電極（２３２）はｎチャネルＭ
ＯＳＦＥＴの領域中に、ゲート誘電体（２２７）を囲ん
で形成される。
【００５１】図３３を参照すると、層（２３０）及び
（２３２）はｐチャネルＭＯＳＦＥＴデバイスのゲート
（２４０）及びｎチャネルＭＯＳＦＥＴデバイスのゲー
ト（２４２）を形成するために、パターン形成（すなわ
ち、エッチング及びマスク形成）される。ゲート形態は
主に設計上の選択である。ゲート（２４０）及び（２４
２）は結晶半導体材料（２０４）及び（２０６）の部分
を囲み、各デバイスのチャネルを形成する。
（２３２）はｐチャネルＭＯＳＦＥＴデバイスのゲート
（２４０）及びｎチャネルＭＯＳＦＥＴデバイスのゲー
ト（２４２）を形成するために、パターン形成（すなわ
ち、エッチング及びマスク形成）される。ゲート形態は
主に設計上の選択である。ゲート（２４０）及び（２４
２）は結晶半導体材料（２０４）及び（２０６）の部分
を囲み、各デバイスのチャネルを形成する。
【００５２】図３４は完成したｎ及びｐチャネルＭＯＳ
ＦＥＴデバイス構造を示す。次に、ｐ形ドーパントはＢ
ＴＥＯＳ層（１４４）及び（１６４）から固相拡散によ
り、結晶半導体材料（２０４）中に追いやられ、ソース
／ドレイン延長部（２５０）を形成する。Ｎ形ドーパン
トはＰＴＥＯＳ層（１４２）及び（１６０）から固相拡
散により、結晶半導体材料（２０６）中に追いやられ、
ｐ−チャネルＭＯＳＦＥＴデバイスのソース／ドレイン
延長部（２５２）を形成する。固相拡散プロセス中、酸
化物（たとえばシリコン酸化物）はドーパント源として
働く。高温において、ドーパントはドープされた酸化物
から隣接した結晶半導体材料（２０４）及び（２０６）
のアンドープ（又は低濃度ドープ）領域へ、追いやられ
る。ドープされた領域、従って延長部は結晶半導体材料
（２０４）及び（２０６）とＢＴＥＯＳ／ＰＴＥＯＳ層
（１４４）及び（１６４）／（１４２）及び（１６０）
間の境界により規定される。このプロセスにより、自己
整合したソース／ドレイン延長部の形成が可能になる。
（すなわち、ソース／ドレイン延長部は、ゲートと位置
合せされる。）固相拡散技術の例は、オノ・エム（Ｏｎ
ｏ Ｍ）ら、１ｎｍリンソース及びドレイン接合を有す
るサブ５０ｎｍゲート長Ｎ−ＭＯＳＦＥＴ、アイイーデ
ィーエム（ＩＥＤＭ）９３、１１９−１２２頁（１９９
３）及びサイトー・エム（Ｓａｉｔｏ Ｍ．）ら、サブ
０．１ミクロンチャネル長に適したＳＰＤＤ Ｄ−ＭＯ
ＳＦＥＴ構造及びその電気的特性、アイイーディーエム
（ＩＥＤＭ）９２、８９７−９００頁（１９９２）に述
べられており、これらはここに参照文献として含まれ
る。
ＦＥＴデバイス構造を示す。次に、ｐ形ドーパントはＢ
ＴＥＯＳ層（１４４）及び（１６４）から固相拡散によ
り、結晶半導体材料（２０４）中に追いやられ、ソース
／ドレイン延長部（２５０）を形成する。Ｎ形ドーパン
トはＰＴＥＯＳ層（１４２）及び（１６０）から固相拡
散により、結晶半導体材料（２０６）中に追いやられ、
ｐ−チャネルＭＯＳＦＥＴデバイスのソース／ドレイン
延長部（２５２）を形成する。固相拡散プロセス中、酸
化物（たとえばシリコン酸化物）はドーパント源として
働く。高温において、ドーパントはドープされた酸化物
から隣接した結晶半導体材料（２０４）及び（２０６）
のアンドープ（又は低濃度ドープ）領域へ、追いやられ
る。ドープされた領域、従って延長部は結晶半導体材料
（２０４）及び（２０６）とＢＴＥＯＳ／ＰＴＥＯＳ層
（１４４）及び（１６４）／（１４２）及び（１６０）
間の境界により規定される。このプロセスにより、自己
整合したソース／ドレイン延長部の形成が可能になる。
（すなわち、ソース／ドレイン延長部は、ゲートと位置
合せされる。）固相拡散技術の例は、オノ・エム（Ｏｎ
ｏ Ｍ）ら、１ｎｍリンソース及びドレイン接合を有す
るサブ５０ｎｍゲート長Ｎ−ＭＯＳＦＥＴ、アイイーデ
ィーエム（ＩＥＤＭ）９３、１１９−１２２頁（１９９
３）及びサイトー・エム（Ｓａｉｔｏ Ｍ．）ら、サブ
０．１ミクロンチャネル長に適したＳＰＤＤ Ｄ−ＭＯ
ＳＦＥＴ構造及びその電気的特性、アイイーディーエム
（ＩＥＤＭ）９２、８９７−９００頁（１９９２）に述
べられており、これらはここに参照文献として含まれ
る。
【００５３】ソース／ドレイン延長部（２５０）及び
（２５２）中のドーパントの濃度は、典型的な場合少く
とも約１×１０１９／ｃｍ３で、約５×１０１９／ｃｍ
３のドーパント濃度が有利と考えられる。この固相拡散
技術を用いることにより、非常に浅いソース及びドレイ
ン延長部が得られる。ソース／ドレイン延長部（２５
０）及び（２５２）はそれぞれ結晶半導体材料（２０
４）中に、好ましくは結晶半導体材料（２０４）及び
（２０６）の幅の半分以下まで浸透するように示されて
いる。このようにドーパントの浸透を制限することによ
り、ドープされた領域が結晶半導体材料（２０４）及び
（２０６）の相対する側と著しく重畳するのが避けられ
る。また、ソース／ドレイン延長部（２５０）及び（２
５２）がゲート下に延びる距離は、ゲート長の４分の１
に限定されるのが好ましい。得られた構造において、ソ
ース／ドレイン延長部（２５０）及び（２５２）中の正
味のドーパント濃度は、チャネル（２６０）及び（２６
２）中に存在するものとは、相対する形である。二酸化
シリコン層（１４０）はＢＴＥＯＳ層（１４４）及びＰ
ＴＥＯＳ層（１４２）からそれぞれｐ形領域（１２０）
及びｎ形領域（１４４）中へのドーパントの下方への動
き、及びその後のそれぞれ結晶半導体材料（２０４）及
び（２０６）中への下方への動きを防止する。エッチス
トップ層（１５０）はＢＴＥＯＳ層（１４４）からゲー
ト（２４０）中へ、ＰＴＥＯＳ層（１４２）からゲート
（２４２）中へのドーパントの上方への拡散を妨げる。
エッチストップ層（１５４）はＢＴＥＯＳ層（１６４）
からゲート（２４０）中へ、ＰＴＥＯＳ層（１６０）か
らゲート（２４２）中へのドーパントの下方への拡散を
妨げる。
（２５２）中のドーパントの濃度は、典型的な場合少く
とも約１×１０１９／ｃｍ３で、約５×１０１９／ｃｍ
３のドーパント濃度が有利と考えられる。この固相拡散
技術を用いることにより、非常に浅いソース及びドレイ
ン延長部が得られる。ソース／ドレイン延長部（２５
０）及び（２５２）はそれぞれ結晶半導体材料（２０
４）中に、好ましくは結晶半導体材料（２０４）及び
（２０６）の幅の半分以下まで浸透するように示されて
いる。このようにドーパントの浸透を制限することによ
り、ドープされた領域が結晶半導体材料（２０４）及び
（２０６）の相対する側と著しく重畳するのが避けられ
る。また、ソース／ドレイン延長部（２５０）及び（２
５２）がゲート下に延びる距離は、ゲート長の４分の１
に限定されるのが好ましい。得られた構造において、ソ
ース／ドレイン延長部（２５０）及び（２５２）中の正
味のドーパント濃度は、チャネル（２６０）及び（２６
２）中に存在するものとは、相対する形である。二酸化
シリコン層（１４０）はＢＴＥＯＳ層（１４４）及びＰ
ＴＥＯＳ層（１４２）からそれぞれｐ形領域（１２０）
及びｎ形領域（１４４）中へのドーパントの下方への動
き、及びその後のそれぞれ結晶半導体材料（２０４）及
び（２０６）中への下方への動きを防止する。エッチス
トップ層（１５０）はＢＴＥＯＳ層（１４４）からゲー
ト（２４０）中へ、ＰＴＥＯＳ層（１４２）からゲート
（２４２）中へのドーパントの上方への拡散を妨げる。
エッチストップ層（１５４）はＢＴＥＯＳ層（１６４）
からゲート（２４０）中へ、ＰＴＥＯＳ層（１６０）か
らゲート（２４２）中へのドーパントの下方への拡散を
妨げる。
【００５４】図２のＣＭＯＳ回路を形成するために、ド
レイン領域（２０８）及び（２１０）は三次元的に電気
的に接続される。すなわち、図の断面図で二次元的に描
かれた外側で接続される。ソース接触も三次元的に接続
する。
レイン領域（２０８）及び（２１０）は三次元的に電気
的に接続される。すなわち、図の断面図で二次元的に描
かれた外側で接続される。ソース接触も三次元的に接続
する。
【００５５】別の実施例は、図１４ないし１７に示され
た作製工程に置き代る第２の作製方法を供する。図３５
は別の作製プロセスを始める前の集積回路デバイスを示
す。図３５は図１３と同じであることに注意する必要が
ある。ＴＥＯＳ層（３００）を図３６に示されるよう
に、構造全体上に堆積させる。残ったシリコン窒化物が
ｎ領域（１１４）のみを被覆するように、次にシリコン
窒化物層（３０２）を堆積させ、マスクし、エッチング
する。図３７参照。図３８において、アクセプタ不純物
（たとえばホウ素）がＴＥＯＳ層（３００）のマスクさ
れない部分中に注入され、図３９に示されるように、Ｂ
ＴＥＯＳ層（３０６）を形成する。別のシリコン窒化物
層が構造上に形成され、シリコン窒化物層（３０８）が
ＢＴＥＯＳ層（３０６）上にのみ残るように、パターン
形成される。次に、ドナ形不純物がＴＥＯＳ層（３０
０）の露出された部分中に注入される。リンは好ましい
ドナ形で、ＰＴＥＯＳ層（３１０）が図４０に示される
ように、形成される。図４０の構造は図１８の構造と同
一で、ＢＴＥＯＳ層（３０６）は図１８中のＢＴＥＯＳ
層（１４６）を表わし、ＰＴＥＯＳ層（３１０）は図１
８中のＰＴＥＯＳ層（１４２）を表わす。この時点で、
プロセスは図１９で始まり、図３４で完了するまで続
く。図２３のＰＴＥＯＳ層（１６０）及びＢＴＥＯＳ層
（１６４）を形成するために、同様の窒化物−注入−窒
化物−注入プロセスが使える。
た作製工程に置き代る第２の作製方法を供する。図３５
は別の作製プロセスを始める前の集積回路デバイスを示
す。図３５は図１３と同じであることに注意する必要が
ある。ＴＥＯＳ層（３００）を図３６に示されるよう
に、構造全体上に堆積させる。残ったシリコン窒化物が
ｎ領域（１１４）のみを被覆するように、次にシリコン
窒化物層（３０２）を堆積させ、マスクし、エッチング
する。図３７参照。図３８において、アクセプタ不純物
（たとえばホウ素）がＴＥＯＳ層（３００）のマスクさ
れない部分中に注入され、図３９に示されるように、Ｂ
ＴＥＯＳ層（３０６）を形成する。別のシリコン窒化物
層が構造上に形成され、シリコン窒化物層（３０８）が
ＢＴＥＯＳ層（３０６）上にのみ残るように、パターン
形成される。次に、ドナ形不純物がＴＥＯＳ層（３０
０）の露出された部分中に注入される。リンは好ましい
ドナ形で、ＰＴＥＯＳ層（３１０）が図４０に示される
ように、形成される。図４０の構造は図１８の構造と同
一で、ＢＴＥＯＳ層（３０６）は図１８中のＢＴＥＯＳ
層（１４６）を表わし、ＰＴＥＯＳ層（３１０）は図１
８中のＰＴＥＯＳ層（１４２）を表わす。この時点で、
プロセスは図１９で始まり、図３４で完了するまで続
く。図２３のＰＴＥＯＳ層（１６０）及びＢＴＥＯＳ層
（１６４）を形成するために、同様の窒化物−注入−窒
化物−注入プロセスが使える。
【００５６】ＣＭＯＳデバイスを形成するために接続さ
れるｐチャネル及びｎチャネルＭＯＳＦＥＴを形成する
のに有用な構成及びプロセスを述べてきた。本発明の具
体的な応用を示してきたが、ここで述べた原理は、ＩＩ
Ｉ−Ｖ族化合物及び他の半導体材料で形成された構造を
含む各種の回路構造に、各種の方法で本発明を実施する
基本となる。実施例は電圧置換ゲートＭＯＳＦＥＴに関
してであるが、本発明の視野の中で、多くの変形が可能
である。本発明は特許請求の範囲によってのみ、限定さ
れる。
れるｐチャネル及びｎチャネルＭＯＳＦＥＴを形成する
のに有用な構成及びプロセスを述べてきた。本発明の具
体的な応用を示してきたが、ここで述べた原理は、ＩＩ
Ｉ−Ｖ族化合物及び他の半導体材料で形成された構造を
含む各種の回路構造に、各種の方法で本発明を実施する
基本となる。実施例は電圧置換ゲートＭＯＳＦＥＴに関
してであるが、本発明の視野の中で、多くの変形が可能
である。本発明は特許請求の範囲によってのみ、限定さ
れる。
【図１】従来技術のＣＭＯＳ集積回路の断面図である。
【図２】ＣＭＯＳデバイスで形成されたインバータ回路
の概略図である。
の概略図である。
【図３】一連の工程中の本発明の第１の実施例に従う回
路構造を断面で示す図である。
路構造を断面で示す図である。
【図４】一連の工程中の本発明の第１の実施例に従う回
路構造を断面で示す図である。
路構造を断面で示す図である。
【図５】一連の工程中の本発明の第１の実施例に従う回
路構造を断面で示す図である。
路構造を断面で示す図である。
【図６】一連の工程中の本発明の第１の実施例に従う回
路構造を断面で示す図である。
路構造を断面で示す図である。
【図７】一連の工程中の本発明の第１の実施例に従う回
路構造を断面で示す図である。
路構造を断面で示す図である。
【図８】一連の工程中の本発明の第１の実施例に従う回
路構造を断面で示す図である。
路構造を断面で示す図である。
【図９】一連の工程中の本発明の第１の実施例に従う回
路構造を断面で示す図である。
路構造を断面で示す図である。
【図１０】一連の工程中の本発明の第１の実施例に従う
回路構造を断面で示す図である。
回路構造を断面で示す図である。
【図１１】一連の工程中の本発明の第１の実施例に従う
回路構造を断面で示す図である。
回路構造を断面で示す図である。
【図１２】一連の工程中の本発明の第１の実施例に従う
回路構造を断面で示す図である。
回路構造を断面で示す図である。
【図１３】一連の工程中の本発明の第１の実施例に従う
回路構造を断面で示す図である。
回路構造を断面で示す図である。
【図１４】一連の工程中の本発明の第１の実施例に従う
回路構造を断面で示す図である。
回路構造を断面で示す図である。
【図１５】一連の工程中の本発明の第１の実施例に従う
回路構造を断面で示す図である。
回路構造を断面で示す図である。
【図１６】一連の工程中の本発明の第１の実施例に従う
回路構造を断面で示す図である。
回路構造を断面で示す図である。
【図１７】一連の工程中の本発明の第１の実施例に従う
回路構造を断面で示す図である。
回路構造を断面で示す図である。
【図１８】一連の工程中の本発明の第１の実施例に従う
回路構造を断面で示す図である。
回路構造を断面で示す図である。
【図１９】一連の工程中の本発明の第１の実施例に従う
回路構造を断面で示す図である。
回路構造を断面で示す図である。
【図２０】一連の工程中の本発明の第１の実施例に従う
回路構造を断面で示す図である。
回路構造を断面で示す図である。
【図２１】一連の工程中の本発明の第１の実施例に従う
回路構造を断面で示す図である。
回路構造を断面で示す図である。
【図２２】一連の工程中の本発明の第１の実施例に従う
回路構造を断面で示す図である。
回路構造を断面で示す図である。
【図２３】一連の工程中の本発明の第１の実施例に従う
回路構造を断面で示す図である。
回路構造を断面で示す図である。
【図２４】一連の工程中の本発明の第１の実施例に従う
回路構造を断面で示す図である。
回路構造を断面で示す図である。
【図２５】一連の工程中の本発明の第１の実施例に従う
回路構造を断面で示す図である。
回路構造を断面で示す図である。
【図２６】一連の工程中の本発明の第１の実施例に従う
回路構造を断面で示す図である。
回路構造を断面で示す図である。
【図２７】一連の工程中の本発明の第１の実施例に従う
回路構造を断面で示す図である。
回路構造を断面で示す図である。
【図２８】一連の工程中の本発明の第１の実施例に従う
回路構造を断面で示す図である。
回路構造を断面で示す図である。
【図２９】一連の工程中の本発明の第１の実施例に従う
回路構造を断面で示す図である。
回路構造を断面で示す図である。
【図３０】一連の工程中の本発明の第１の実施例に従う
回路構造を断面で示す図である。
回路構造を断面で示す図である。
【図３１】一連の工程中の本発明の第１の実施例に従う
回路構造を断面で示す図である。
回路構造を断面で示す図である。
【図３２】一連の工程中の本発明の第１の実施例に従う
回路構造を断面で示す図である。
回路構造を断面で示す図である。
【図３３】一連の工程中の本発明の第１の実施例に従う
回路構造を断面で示す図である。
回路構造を断面で示す図である。
【図３４】一連の工程中の本発明の第１の実施例に従う
回路構造を断面で示す図である。
回路構造を断面で示す図である。
【図３５】一連の工程中の本発明の第２の実施例に従う
回路構造を断面で示す図である。
回路構造を断面で示す図である。
【図３６】一連の工程中の本発明の第２の実施例に従う
回路構造を断面で示す図である。
回路構造を断面で示す図である。
【図３７】一連の工程中の本発明の第２の実施例に従う
回路構造を断面で示す図である。
回路構造を断面で示す図である。
【図３８】一連の工程中の本発明の第２の実施例に従う
回路構造を断面で示す図である。
回路構造を断面で示す図である。
【図３９】一連の工程中の本発明の第２の実施例に従う
回路構造を断面で示す図である。
回路構造を断面で示す図である。
【図４０】一連の工程中の本発明の第２の実施例に従う
回路構造を断面で示す図である。
回路構造を断面で示す図である。
２，４，６ ＭＯＳＦＥＴ
９ 基板
１０，１２ ＬＯＣＯＳ領域
１４ ゲート
１６ ソース領域
１８ ドレイン領域
２０ ｎ形井戸
２８ ゲート
３０ ソース領域
３２ ドレイン領域
３４ ｐ形井戸
３８ ゲート
４０ ソース領域
４２ ドレイン領域
４４ ｎ形井戸
４６ 二酸化シリコン層
５０ ｐ＋領域
５２ ｐ層
１００ 層、単結晶半導体層、基板
１０６ 主表面
１０８ エピタキシャル層
１１０ 二酸化シリコン層、層
１１２ 層、シリコン窒化物層
１１４ ｎ領域
１１６ タンク酸化物層
１１８ 面
１２０ ｐ領域
１２２ 段差
１３０ トレンチ
１３２ 表面
１３４ 二酸化シリコン層
１４０ 二酸化シリコン層
１４２ テトラエチレン−オルト−シリケート層、ＰＴ
ＥＯＳ層、層 １４４ シリコン窒化物、層 １４６ ＢＴＥＯＳ層 １５０ エッチストップ層、層 １５２ 犠牲層、層 １５４ エッチストップ層 １６０ ＰＴＥＯＳ絶縁層、ＰＴＥＯＳ層、層 １６２ シリコン窒化物層 １６４ ＢＴＥＯＳ層、層 ２００，２０２ 窓 ２０４，２０６ 結晶半導体材料、結晶半導体 ２０７ シリコン窒化物層 ２０８，２１０ ポリシリコン層、ドレイン領域 ２１２，２２０ エッチストップ層 ２２６，２２７ ゲート誘電体 ２３０ 層 ２３２ ゲート電極、層 ２４０，２４２ ゲート ２５０，２５２ ソース／ドレイン延長部 ２６０，２６２ チャネル ３００ ＴＥＯＳ層 ３０２ シリコン窒化物 ３０６ ＰＴＥＯＳ層 ３０８ シリコン窒化物層 ３１０ ＰＴＥＯＳ層
ＥＯＳ層、層 １４４ シリコン窒化物、層 １４６ ＢＴＥＯＳ層 １５０ エッチストップ層、層 １５２ 犠牲層、層 １５４ エッチストップ層 １６０ ＰＴＥＯＳ絶縁層、ＰＴＥＯＳ層、層 １６２ シリコン窒化物層 １６４ ＢＴＥＯＳ層、層 ２００，２０２ 窓 ２０４，２０６ 結晶半導体材料、結晶半導体 ２０７ シリコン窒化物層 ２０８，２１０ ポリシリコン層、ドレイン領域 ２１２，２２０ エッチストップ層 ２２６，２２７ ゲート誘電体 ２３０ 層 ２３２ ゲート電極、層 ２４０，２４２ ゲート ２５０，２５２ ソース／ドレイン延長部 ２６０，２６２ チャネル ３００ ＴＥＯＳ層 ３０２ シリコン窒化物 ３０６ ＰＴＥＯＳ層 ３０８ シリコン窒化物層 ３１０ ＰＴＥＯＳ層
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 マイケル ジェームス ケリー
アメリカ合衆国 18069 ペンシルヴァニ
ア，オレフィールド コロンバス ブウル
ヴァード 2970
Ｆターム(参考） 5F048 AA01 AC01 AC03 BA04 BA14
BB01 BB04 BB08 BB09 BC01
BC03 BC15 BD07 BD09 BF15
BF16 BG13 DB01 DB02 DB03
5F140 AA00 AB03 BA01 BA05 BA16
BB04 BC06 BC12 BC13 BD07
BD09 BD11 BE07 BE10 BF01
BF04 BF07 BF08 BF10 BF42
BG27 BG28 BH05 BH14 BH28
BH49 BJ04 BK16 BK17 CB04
CE07 CE18 CE20
Claims (24)
- 【請求項１】 平面に沿って形成された主表面を有する
半導体層；表面中に形成された第１及び第２の空間的に
分離されたドープ領域；前記第１及び第２の領域を電気
的に絶縁するために、前記第１及び前記第２の領域間に
配置された分離領域；第１及び第２のトレンチを中に含
む前記第１及び前記第２のドープ領域上の複数の層；前
記第１のドープ領域とは異なる伝導形の前記第１のドー
プ領域上の前記第１のトレンチ中に形成された第３のド
ープ領域；前記第２のドープ領域とは異なる伝導形の前
記第２のドープ領域上の前記第２のトレンチ中に形成さ
れた第４のドープ領域；前記第３のドープ領域に近接し
た第１の酸化物層；及び前記第４のドープ領域に近接し
た第２の酸化物層を含む集積回路構造。 - 【請求項２】 第１のドープ領域は第１のＭＯＳＦＥＴ
の第１のソース／ドレイン領域で、第３のドープ領域は
第１のＭＯＳＦＥＴのチャネル領域で、第３のドープ領
域は第２のＭＯＳＦＥＴの第１のソース／ドレイン領域
で、第４のドープ領域は第２のＭＯＳＦＥＴのチャネル
領域である請求項１記載の集積回路構造。 - 【請求項３】 第１及び第２のＭＯＳＦＥＴはトランジ
スタの相補ＭＯＳＦＥＴ対を形成する請求項２記載の集
積回路構造。 - 【請求項４】 分離領域は第１及び第２のドープ領域間
に配置された電気的に絶縁性材料のトレンチと、第１及
び第２のドープ領域上の電気的に絶縁性材料の層を含む
請求項１記載の集積回路構造。 - 【請求項５】 分離領域の材料は、電気的に絶縁性の材
料を含む請求項１記載の集積回路構造。 - 【請求項６】 分離領域の材料は、二酸化シリコンを含
む請求項１記載の集積回路構造。 - 【請求項７】 第１のトレンチ中の第３のドープ領域上
の部分及び第２のトレンチ中の第４のドープ領域上の部
分を露出させるため、複数の層の１つを除去し、第１の
酸化物層は第３のドープ領域の前記露出された部分に近
接し、第２の酸化物層は第４のドープ領域の前記露出さ
れた部分に近接する請求項１記載の集積回路構造。 - 【請求項８】 第１のドープ領域上にあり、第１のドー
プ領域と同じ伝導形をもつ第５のドープ領域が更に含ま
れ、第１のドープ領域は第１のＭＯＳＦＥＴの第１のソ
ース／ドレイン領域で、前記第５のドープ領域は前記第
１のＭＯＳＦＥＴの第２のソース／ドレイン領域で、第
３のドープ領域は前記第１のＭＯＳＦＥＴのチャネルで
あり、 第２のドープ領域上にあり、第２のドープ領域と同じ伝
導形をもつ第６のドープ領域が更に含まれ、第２のドー
プ領域は第２のＭＯＳＦＥＴの第１のソース／ドレイン
領域で、前記第６のドープ領域は前記第２のＭＯＳＦＥ
Ｔの第２のソース／ドレイン領域で、第１の酸化物層は
前記第１のＭＯＳＦＥＴのゲート酸化物であり、 第２の酸化物層は前記第２のＭＯＳＦＥＴのゲート酸化
物層である請求項１記載の集積回路構造。 - 【請求項９】 第１及び第２のＭＯＳＦＥＴの各動作を
制御するため、それぞれ第１及び第２のゲート酸化物層
に隣接した第１及び第２の導電性要素を更に含む請求項
８記載の集積回路構造。 - 【請求項１０】 第１及び第２の導電性要素はポリシリ
コンを含み、それぞれ第１及び第２のＭＯＳＦＥＴのゲ
ートとして動作する請求項９記載の集積回路構造。 - 【請求項１１】 第１及び第２のソース／ドレイン領域
を電気的に接続する第３の導電性要素が更に含まれる請
求項８記載の集積回路構造。 - 【請求項１２】 複数の層の少くとも１つは、第３及び
第４のドープ領域中にドーパントを拡散させるためのド
ーパント源として働くドープ絶縁層を含む請求項１記載
の集積回路構造。 - 【請求項１３】 第３及び第４のドープ領域のそれぞれ
は、チャネル領域を形成し、ドープ絶縁領域から拡散し
たドーパントは、各チャネル領域内にソース／ドレイン
延長部を形成する請求項１２記載の集積回路構造。 - 【請求項１４】 平面に沿って形成された主表面を有す
る半導体層；主表面中に形成された第１及び第２のドー
プソース／ドレイン領域；前記第１及び第２のソース／
ドレイン領域を電気的に絶縁するための前記第１及び前
記第２のソース／ドレイン領域間に配置された分離領
域；中に形成された第１及び第２のトレンチを含む前記
第１及び前記第２のソース／ドレイン領域上の複数の
層；前記第１のソース／ドレイン領域上の前記第１のト
レンチ中に形成され、前記第１のソース／ドレイン領域
とは異なる伝導形をもつ第１のドープチャネル領域；前
記第２のソース／ドレイン領域上の前記第２のトレンチ
中に形成され、前記第２のソース／ドレイン領域とは異
なる伝導形をもつ第２のドープチャネル領域；第３及び
第４の空間的に分離されたドープされたソース／ドレイ
ン領域が含まれ、前記第３のソース／ドレイン領域は前
記第１のチャネル領域及び前記第１のソース／ドレイン
領域と垂直に位置合せされ、前記第４のソース／ドレイ
ン領域は前記第２のソース／ドレイン領域及び前記第２
のチャネル領域と垂直に位置合せされ、前記第３のソー
ス／ドレイン領域は第１のソース／ドレイン領域と同じ
伝導形をもち、前記第４のソース／ドレイン領域は前記
第２のソース／ドレイン領域と同じ伝導形をもち；前記
チャネル領域に近接した第１の酸化物層；及び前記第２
のチャネル領域に近接した第２の酸化物層が含まれる集
積回路構造。 - 【請求項１５】 半導体層上の第１の電界効果トランジ
スタのソース領域及びドレイン領域から成るグループか
ら選択された第１のデバイス領域を形成する工程；半導
体層上の第２の電界効果トランジスタのソース領域及び
ドレイン領域から成るグループから選択された第２のデ
バイス領域を形成する工程；第１及び第２のデバイス領
域間に配置された分離領域を形成する工程；第１のデバ
イス領域上に第１のドープされた絶縁層を形成する工
程；第１及び第２のデバイス領域上に第２のドープされ
た絶縁層を形成する工程；第１のデバイス領域上の第２
のドープされた絶縁層の一部を除去する工程；第１及び
第２のデバイス領域上に犠牲層を形成する工程；第１の
デバイス領域上に第３のドープされた絶縁層を形成する
工程；第１及び第２のデバイス領域上に第４のドープさ
れた絶縁層を形成する工程；第１のデバイス領域上の第
４のドープされた絶縁層の一部を除去する工程；第３の
ドープされた絶縁層の上部表面から第１のデバイス領域
の上部表面へ下方に延びる第１の垂直トレンチを形成す
る工程；第４のドープされた絶縁層の上部表面から第２
のデバイス領域の上部表面へ下方に延びる第２の垂直ト
レンチを形成する工程；第１及び第２のトレンチ中にド
ープされた半導体材料を形成し、第１及び第２のトレン
チ中のドープされた半導体材料の伝導形は、第１及び第
２の下のデバイス領域の伝導形と相対するもので、第１
のトレンチ中のドープされた半導体材料は第１の電界効
果トランジスタのチャネル領域を形成し、第２のトレン
チ中のドープされた半導体材料は第２の電界効果トラン
ジスタのチャネル領域を形成する工程；第１及び第２の
トレンチ中のドープされた半導体の一部を露出させるた
め、犠牲層を除去する工程；第１及び第２のトレンチ中
のドープされた半導体の露出された一部上に、第１及び
第２のゲート酸化物材料を形成する工程；及び第１及び
第２のゲートを形成し、第１のゲートは第１のゲート酸
化物材料と電気的に接触し、第２のゲートは第２のゲー
ト酸化物材料と電気的に接触する工程を含む複数の電界
効果トランジスタを有する半導体構造の作製方法。 - 【請求項１６】 ドーパントは第１、第２、第３及び第
４のドープされた絶縁層から拡散し、第１及び第２の電
界効果トランジスタのチャネル内に延長部を形成する請
求項１５記載の方法。 - 【請求項１７】 分離領域を形成する工程は更に、第１
及び第２のデバイス領域間にトレンチを形成すること及
びトレンチ内に電気的に絶縁性の材料を形成することを
含む請求項１５記載の方法。 - 【請求項１８】 分離領域の材料は二酸化シリコンを含
む請求項１５記載の方法。 - 【請求項１９】 分離領域の形成工程は更に、第１及び
第２の半導体領域上に分離領域の一部を形成することを
含む請求項１５記載の方法。 - 【請求項２０】 第１及び第３のドープされた絶縁層の
材料はＢＴＥＯＳを含み、第２及び第４のドープされた
絶縁層の材料はＰＴＥＯＳを含み、犠牲層の材料は二酸
化シリコンを含む請求項１５記載の方法。 - 【請求項２１】 第１及び第２のドープされた絶縁層の
形成工程は、 第１及び第２のデバイス領域上に絶縁層を形成するこ
と；第１のドープされた絶縁層を形成するために、第１
のデバイス領域のドーパント形を、第１のデバイス領域
上の絶縁層の一部にドーピングすること；第２のドープ
された絶縁層を形成するために、第２のデバイス領域の
ドーパント形を、第２のデバイス領域上の絶縁層の一部
にドーピングすることを含む請求項１５記載の方法。 - 【請求項２２】 第１のデバイス領域上の絶縁層の一部
をドーピングする工程及び第２のデバイス領域上の絶縁
層の一部をドーピングする工程は、アンドープ領域をマ
スクすること及びマスクされない領域中に、所望のドー
パント形を注入することを含む請求項２１記載の方法。 - 【請求項２３】 第３及び第４のドープされた絶縁層の
形成工程は、 第１及び第２のデバイス領域上に絶縁層を形成するこ
と；第３のドープされた絶縁層を形成するために、第１
のデバイス領域のドーパント形を、第１のデバイス領域
上の絶縁層の一部にドーピングすること；及び第４のド
ープされた絶縁層を形成するために、第２のデバイス領
域のドーパント形を、第２のデバイス領域上の絶縁層の
一部にドーピングすることを含む請求項１５記載の方
法。 - 【請求項２４】 第１のデバイス領域上の一部にドーピ
ングする工程及び第２のデバイス領域上の一部にドーピ
ングする工程は、アンドープ領域をマスクし、マスクさ
れない領域中に所望のドーパント形を注入することを含
む請求項２３記載の方法。
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|---|---|---|---|
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|---|---|---|---|
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|---|---|
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|---|---|---|---|
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| JP2013003034A Expired - Lifetime JP5579280B2 (ja) | 2001-12-26 | 2013-01-11 | Ｃｍｏｓ垂直置換ゲート（ｖｒｇ）トランジスタ |
Family Applications After (1)
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|---|---|---|---|
| JP2013003034A Expired - Lifetime JP5579280B2 (ja) | 2001-12-26 | 2013-01-11 | Ｃｍｏｓ垂直置換ゲート（ｖｒｇ）トランジスタ |
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| Country | Link |
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