CN106328589A - 在氧化物衬底上的FinFET沟道和相关方法 - Google Patents

在氧化物衬底上的FinFET沟道和相关方法 Download PDF

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Abstract

本发明涉及在氧化物衬底上的FinFET沟道和相关方法。本发明提供一种用于制造半导体组件的方法，所述组件具有基本上为零掺杂剂的沟道区域，所述方法包含从衬底处形成多个鳍。在各种实施例中，多个鳍中的每一个包含：衬底的一部分，在所述衬底部分上的第一磊晶层的一部分，和在第一磊晶层的所述部分上的第二磊晶层的一部分。氧化所述多个鳍中的每一个的所述第一磊晶层的所述部分，并且在所述多个鳍中的每一个之上形成衬垫层。然后，形成邻接于所述衬垫层的凹陷的隔离区。在其后，可蚀刻所述衬垫层，以暴露残余材料部分，所述残余材料部分邻接于所述多个鳍中的每一个的所述第二磊晶层的所述部分的底部，和移除所述残余材料部分。

Description

在氧化物衬底上的FinFET沟道和相关方法
技术领域
本发明涉及半导体领域，更具体的，涉及在氧化物衬底上的FinFET沟道和相关方法。
背景技术
随着电子工业的发展，需要面积更小、运行更快的电子组件，所述电子电子组件同时能够支持大量渐增的复杂且精准的功能。因此，在半导体工业中的持续趋势是制造低成本、高性能且低能耗的集成电路器(ICs)。迄今，在很大程度上已实现了：通过按比例缩小半导体IC尺寸(例如最小特征尺寸)从而提高了生产效率并且降低了相关成本。然而，这种缩放比例也使得半导体制造工艺增加了其复杂性。因此，实现半导体ICs和电子组件的持续发展，则需要半导体制造工艺的类似改进。
近来，引入了多闸电子组件以试图降低关闭状态的电流、减少短沟道效应(SCEs)并且通过增加闸-沟道耦合以改进闸控制。所引入的一个这样的多闸电子组件是鳍场效应晶体管(FinFET)。FinFET得名于其鳍状结构，所述鳍状结构从其上形成的板材延伸，并且用于形成场效应晶体管(FET)沟道。FinFET与传统的互补金属氧化物半导体(CMOS)工艺兼容，并且其三维结构在维持闸的控制能力且减轻SCEs的同时，允许其能够任意地缩放。在传统工艺中，通过FinFET鳍组件而实现抗穿通现象(APT)离子注入，以防止FinFET源极/漏极耗尽区的穿通。然而，通过对FinFET电子组件的鳍而注入掺杂剂离子(例如，用于注入APT的掺杂剂)，直接导致在FinFET沟道区域中形成缺陷并且将杂质带入FinFET沟道区域中。这种沟道缺陷和杂质可导致载体流经FinFET时发生散射，从而降低了沟道的迁移率并且对电子组件性能产生不良影响。通过FinFET鳍注入掺杂剂也可导致掺杂剂分布不均匀，并且可引起FinFET电子组件参数变化等其它问题。因此，现有技术充分地表明其在各方面还有待改进。
发明内容
根据本发明一实施例的制造半导体组件的方法，其包含：形成多个从衬底延伸的鳍，其中多个鳍中的每一个包含衬底的一部分、在衬底上的第一外延层的一部分，和在第一外延层的部分上的第二外延层的一部分；氧化多个鳍中的每一个的第一外延层的部分；在氧化第一外延层的部分之后，在多个鳍中的每一个之上形成衬垫层；形成邻接于衬垫层的凹陷的隔离区；蚀刻衬垫层，以暴露残余材料部分，残余材料部分邻接于多个鳍中的每一个的第二外延层的部分的底部；和移除残余材料部分。
根据本发明另一实施例的制造半导体组件的方法，其中残余材料部分包含锗(Ge)残余物；
根据本发明又一实施例的制造半导体组件的方法还包含：在氧化第一外延层的部分之前，修整多个鳍中的每一个的第一外延层的部分。
根据本发明又一实施例的制造半导体组件的方法还包含：在形成多个鳍之前，在衬底中施行抗穿通APT离子布植；并且在施行APT离子布植之后且在形成多个鳍之前，将第一外延层沉积在衬底上并且将第二外延层沉积在第一外延层上。
根据本发明又一实施例的制造半导体组件的方法，其中多个鳍中的每一个的第二外延层的部分包含无掺杂外延层；第一外延层具有第一氧化速率，并且其中第二外延层具有低于第一氧化速率的第二氧化速率。
本发明又一实施例还提供一种方法，其包含：在衬底上沉积第一外延层，并且在第一外延层上沉积第二外延层；形成从衬底延伸的多个鳍，其中多个鳍中的每一个包含衬底的一部分、在衬底的部分上的第一外延层的一部分，和在第一外延层的部分上的第二外延层的一部分，其中第二外延层的部分具有高度；在多个鳍中的每一个上沉积衬垫层；形成隔离区，隔离区邻接于衬垫层并且与衬垫层接触；蚀刻衬垫层，以暴露残余材料部分，残余材料部分邻接于第二外延层的部分的底部；和清洗残余材料层部分。
根据本发明又一实施例的方法，其中第一外延层包含锗化硅(SiGe)，其中第二外延层包含硅(Si)，并且其中残余材料部分包含锗(Ge)残余物。
本发明又一实施例还提供半导体组件，其包含：从衬底延伸的多个鳍，其中多个鳍的每一个包含第一半导体层、在第一半导体层上的介电层，和在介电层上的第二半导体层，其中第二半导体层包含底面，底面界定了第一水平面；凹陷的隔离区，凹陷的隔离区邻接于多个鳍，其中凹陷的隔离区包含邻接于第二半导体层的顶部，其中顶部界定了第二水平面，并且其中第二水平面设置在第一水平面上；和栅极堆栈，栅极堆栈形成在第二半导体层上。
根据本发明又一实施例的半导体组件，其还包含：该凹陷的隔离区，其中凹陷的隔离区包含第一介电材料，并且其中第一介电材料包含空隙，空隙介于第二半导体层的底部和凹陷的隔离区之间；和第二介电材料，第二介电材料填充空隙。
附图说明
为协助读者达到最佳理解效果，建议在阅读本揭露时同时应阅读以下具体描述。应理解的是，根据工业中的常规标准，各种特征并未按比例示出。事实上，为更清楚地论述，各种特征尺寸可任意地增大或减小。
图1是根据本揭露的一个或多个方面制造FinFET组件或其部分的方法的流程图；
图2A、3、4A、5A、6A、7A、8、9、10A、11A、12A、13A和14-18是根据图1所示的方法方面，组件200的实施例的等距视图；和
图2B、4B、5B、6B、7B、10B、11B、12B和13B是根据图1所示的方法方面，对应于上述各自的等距视图，组件200的实施例的截面图。
具体实施方式
本说明书提供了数个不同的实施方法或实施例，可用于实现本发明的不同特征。以下所描述的组件和装置的具体示例用以简化本揭露。当然，这些只是示例并且旨在不局限于此。例如，以下所描述的在第二特征之上或在第二特征上形成第一特征，则包含了以直接接触的方式形成所述第一和第二特征的实施例，并且也包含了在所述第一和第二特征之间形成附加特征的实施例，而这样的所述第一和第二特征可以不是直接接触的。另外，本揭露在不同示例中可重复参考数字和/或参考字母。所述重复的目的在于简明及清楚，但其本身不决定所描述的实施例和/或构造之间的关系。
此外，空间上的相关术语，例如“在…的下面”、“在…的下方”、“低于”、“在…的上方”和“上面”等，此处可用于简单地描述如图中所示的一个组件或特征相对于另一(多个)组件或另一(多个)特征的关系。所述空间上的相关术语旨在包含除了图中所描述的方向外，还包含在使用或操作中的组件的不同方向。另外，装置可被定向(旋转90度或以其它方向定向)，并且此处所用的空间上的相关描述符号可同样作相应地说明。
还应注意的是本揭露所呈现的实施例以参照此处所用FinFET组件的多闸晶体管或鳍型多闸晶体管的形式示出。这种组件可包含P型金属氧化物半导体FinFET组件或N型金属氧化物半导体FinFET组件。FinFET组件可以是双闸组件、三闸组件、整体组件、硅上绝缘(SOI)组件和/或其它构造。常规技术的一可理解的是半导体组件的其它示例能够用于本揭露的其它方面。例如，此处描述的一些实施例也可应用与闸围绕(GAA)组件、欧米茄闸(Ω闸)组件或Pi闸(II闸)组件。
图1示出的是制造半导体的方法100，制造半导体包含制造设置在板材上的具有无掺杂剂沟道的鳍。此处所使用的术语“无掺杂剂”材料是用于描述一种具有浓度约0cm-3至约1x1017cm-3的外在掺杂剂的材料(例如，半导体材料)。在一些示例中，此处所用的术语“零掺杂剂”可与具有相似含义的“无掺杂剂”交换使用。另外，在一些实施例中，此处所用的术语“零掺杂剂”和“无掺杂剂”可适用于板材区域、鳍区域或非人为掺杂(例如，通过离子注入工艺、扩散工艺或其它掺杂工艺而形成的非人为掺杂)的其它区域。如下所述，电子组件沟道中掺杂剂的存在可导致载体在有源电子组件中分散，由此在很大程度上降低了电子组件的性能。如下所述，具有在实质上无掺杂剂的外延生长的零掺杂沟道区域的电子组件，例如FinFET电子组件，在很大程度上改善了电子组件的性能(例如，增加了电子组件运行中的电流)。此处所用的“掺杂剂”或“外在掺杂剂”用于描述可引入至半导体晶格中的杂质(例如，B、P、As等)，从而改变半导体的电学性能。例如，N型杂质可用于一种形成N型材料的半导体，和P型杂质可用于一种形成P型材料的半导体。应理解的是，所述方法100包含了具有互补金属氧化物半导体(CMOS)的技术工艺流程特征的步骤，并且因此此处只做简要描述。其它步骤可在方法100前、后和/或期间实施。
图2A、3、4A、5A、6A、7A、8、9、10A、11A、12A、13A和14-18是根据图1所示的方法100的各阶段，半导体组件200的实施例的等距视图。图2B、4B、5B、6B、7B、10B、11B、12B和13B是根据图1所示的方法100的各阶段，对应于上述各自的等距视图，半导体组件200的实施例的截面图。应理解的是半导体组件200可通过CMOS技术工艺制作而成，并且因此一些工艺在此处只作简要描述。另外，半导体组件200可包含各种其它组件和结构，例如组件(例如附加晶体管、双极面结型晶体管、电阻器、电容、电感器、二极管、熔断器、静态随机接入存储器(SRAM)和/或其它逻辑电路等)的其它类型。但为了更好地理解本揭露而将其简化。在一些实施例中，半导体组件200包含了可以互连的多个半导体组件(例如，晶体管)，其包含PFETs、NFETs等。此外，应理解的是方法100的工艺步骤(包含参照图2-18所给出的描述)仅是示范性的，并且旨在不局限于下列权利要求中所特别描述的范围。
方法100始于方框102，即提供衬底。参照图2中的示例，在方框102的实施例中，提供了衬底202。在一些实施例中，衬底202可以是半导体衬底，例如硅衬底。衬底202可包含各种层，其包含形成在半导体衬底上的传导层和绝缘层。根据设计所需，衬底202可包含本领域所熟知的各种掺杂构造。衬底202还可包含其它半导体，例如锗、碳化硅(SiC)、锗化硅(SiGe)或金刚石。作为选择，衬底202可包含化合物半导体和/或合金半导体。此外，衬底202可任意地包含外延层(epi层)，其用于应对提高性能，也可包含硅上绝缘(SOI)结构，和/或其它具有适合的精进结构。
方法100然后进入至方框104，即实施APT布植。参照图2A和2B中的示例，示出了方框104的实施例。在一些实施例中，实施第一光刻(照片)步骤以图案化P型抗穿通(anti-punch through,APT)区域204。例如，在一些实施例中，实施第一照片步骤可包含在衬底202上形成光阻层(光阻)，将光阻暴露至图案(例如，P型APT布植屏蔽)，实施显影后烘烤工艺，并且发展所述光阻以形成图案化光阻层208。如图2A所示，在形成图案化光阻层208之后，在衬底202的P型APT区域206中实施离子布植工艺212，同时N型APT区域204保持由光阻层208屏蔽。例如，通过离子布植工艺212而布植进入至P型APT区域206中的P型掺杂剂可包含硼、铝、镓、铟或其它P型受体材料。在离子布植工艺212之后，例如，可通过溶剂、光阻剥离液、灰化或其它适合的技术而移除光阻层208。其后，在一些实施例中，实施第二照片步骤，其中第二照片技术可包含在衬底202上形成光阻层，将光阻暴露至图案(例如，N型APT布植屏蔽)，实施显影后烘烤工艺，并且发展所述光阻以形成图案化光阻层210。如图2B所示，在形成图案化光阻层210之后，在衬底202的N型APT区域204中实施离子布植工艺214，同时P型APT区域206保持由光阻层210屏蔽。例如，通过离子布植工艺214而布植进入至N型APT区域204中的N型掺杂剂可包含砷、磷、锑或其它N型施体材料。在离子布植工艺214之后，例如，可通过溶剂、光阻剥离液、灰化或其它适合的技术而移除光阻层210。应理解的是，第一和第二照片步骤可以任意顺序实施，例如，N型APT区域204可在P型APT区域206之前布植。此外，在各种实施例中，APT布置可具有高掺杂剂浓度，例如，在约1x1018cm-3和1x1019cm-3之间。如下所述，由于在APT布植衬底上存在后续形成的介电层，其用于防止掺杂剂扩散，所以这种高APT掺杂剂浓度可被更好地利用。
在形成FinFET鳍结构之前实施APT布植工艺212、214，可避免FinFET鳍损坏和组件劣化。例如，以下将描述，在现有的半导体工艺流程中，通过FinFET鳍组件而实施离子布植工艺(例如，APT离子布植工艺)，这可造成鳍组件损坏，包含对FinFET沟道区域造成损坏，其可导致载体散射并且因此而降低组件性能。尽管高温退火可用于试图移除这种缺陷(也用于掺杂剂活化)，但却不能移除由于离子布植而造成的所有缺陷，并且衬底(或鳍组件)可因此而不能回复至其离子布植之前的状态。此外，通过FinFET鳍组件的掺杂剂布植可造成不均匀的掺杂轮廓，其包含分布在FinFET沟道区域内的掺杂剂。本领域所熟知的是，在组件沟道中增加掺杂浓度可由于离子布植溅射而导致增加组件的移动性。
本揭露的实施例在现有技术的基础上提供了有益效果，但应理解的是，其它实施例可提供不同的有益效果，并且此处所描述的有益效果并不都是必要的，而且没有特殊的有益效果能用于所有的实施例。例如，此处所描述的实施例包含用于防止半导体组件劣化的方法和结构，所述劣化由于离子布植工艺(例如APT离子布植工艺)，包含形成缺陷和引入沟道杂质而产生。在一些实施例中，在形成FinFET鳍组件之前(如下所述)布植N型APT区域204和/或P型APT区域206(如上所述)。因此，避免了APT离子布植发生劣化。在一些实施例中，如下所述，在APT布植衬底上形成外延生长的零掺杂剂沟道层。此外，在各种实施例中，外延生长的零掺杂剂沟道层通过氧化层与APT布植衬底分离，其用于防止APT掺杂剂扩散。由于氧化阻碍层的这种有益效果，APT布植可具有高掺杂剂浓度，例如，在约1x1018cm-3和1x1019cm-3之间。在一些实施例中，由于外延生长的零掺杂剂沟道层基本上没有掺杂剂，所以减轻了载体沟道溅射，并且改进了组件的移动性和驱动电流。在各种实施例中，零掺杂剂沟道层(和有源组件沟道)具有小于1x1017cm-3的掺杂剂浓度。在一些工艺(包含将氧化的SiGe层用于防止扩散)中，SiGe层可以不被完全氧化，其造成Ge残余而不利于组件的性能。因此，如下所述，本揭露的实施例进一步提供了用于完全氧化SiGe层的方法，同时也提供了在不损坏FinFET高度或宽度的情况下减少和/或消除如上Ge残余的方法。另外，应注意的是此处所描述的方法和结构可用于NFET或PFET组件。此外，虽然此处所描述的主要针对于FinFET组件，但本揭露中所涉及的本领域常规技术之一应知晓：此处所描述的方法和结构在不背离本揭露范围的情况下可同样应用于组件的其它类型。另外，在阅读本揭露的同时，本领域技术人员可容易地理解其它实施例和有益效果。
参照图1，方法100然后进入至方框106，即生长一个或多个外延层。同时参照图3中的示例，在方框106的实施例中，外延层302形成在APT布植衬底202上，并且外延层304形成在外延层302上。在一些实施例中，外延层302具有范围在约2-10nm的厚度。在一些实施例中，外延层304具有范围在约30-60nm的厚度。例如，层302、304的外延生长可通过分子束外延(MBE)工艺、金属有机化学蒸镀(MOCVD)工艺和/或其它适合的外延生长工艺实施。在一些实施例中，外延生长层302、304具有与衬底202相同的材料。在一些实施例中，外延生长层302、304具有不同于衬底202的材料。在至少一些示例中，外延层302包含外延生长的锗化硅(SiGe)层，并且外延层304包含外延生长的硅(Si)层。作为选择，在一些实施例中，外延层302、304任意一个可包含(例如锗)的其它材料；(例如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟)的化合物半导体；(例如SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP和/或GaInAsP)的合金半导体，或其组合。在各种实施例中，外延层302、304基本上为无掺杂剂(即，具有约从0cm-3至1x1017cm-3的外在掺杂剂浓度)，其中例如，在外延生长工艺中没有实施故意掺杂步骤。如下更详细的描述，外延生长的零掺杂剂外延层304可用作后续形成FinFET组件的沟道区域。因此，通过FinFET沟道的载体散射对于FinFET组件(包含此处所描述的实质上为无掺杂剂的外延生长的零掺杂剂外延层304)来说可大幅度地减少。
在各种实施例中，外延层302具有第一氧化速率，并且外延层304具有低于第一外延速率的第二外延速率。例如，在(外延层302包含SiGe并且外延层304包含Si)的实施例中，外延层304中Si的氧化速率低于外延层302中SiGe的氧化速率。在后续氧化工艺期间(在形成FinFET鳍组件之后)，如下所述，鳍组件包含外延层302的部分可完全被氧化，同时只有鳍组件包含外延层304的侧壁部分可被氧化。在一些实施例中，例如，鳍组件中外延层302的完全被氧化的部分用于在APT掺杂剂布植进入衬底202之前防止APT掺杂剂扩散，从而使APT掺杂剂将不会扩散至后续形成的FinFET沟道中。同样，在一些实施例中，鳍组件中外延层304的被氧化的侧壁用于在形成FinFET沟道的同时微调整鳍组件的形状。
同样在图3所示的示例中，硬质屏蔽(HM)层306可形成在外延层304上。在一些实施例中，HM层306包含氧化物层308(例如，可包含SiO2的垫片氧化物层)和形成在氧化层物308上的氮化物层310(例如，可包含Si3N4的垫片氮化物层)。在一些示例中，氧化层308可包含热生长的氧化物、CVD沉积的氧化物和/或ALD沉积的氧化物，氮化物层310可包含由CVD或其它适合的技术沉积而成的氮化物层。例如，氧化物层308可具有在约5nm和约40nm之间的厚度。在一些实施例中，氮化物层310可具有在约20nm和约160nm之间的厚度。
方法100然后进入至方框108，即形成用于后续FinFET形成的鳍组件。参照图4A和4B中的示例，在方框108的实施例中，形成从衬底202延伸的多个鳍组件402。在各种实施例中，鳍组件402中的每一个包含从衬底202处形成的衬底部分202A、从外延层302处形成的第一外延层302A、从外延层304处形成的第二外延层304A和从HM层处形成的HM层部分306A(包含氧化物层部分308A和氮化物层部分310A)。
与衬底202一样，鳍402可包含硅或另一元素(例如锗)半导体；(例如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟)的化合物半导体；(例如SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP和/或GaInAsP)的合金半导体，或其组合。鳍402可采用核实的工艺(包含光刻和蚀刻工艺)制作而成。光刻工艺可包含在衬底202上(例如，在图3中的HM层306上)形成光阻层，将光阻暴露至图案，实施显影后烘烤工艺，并且发展所述光阻以形成具有光阻的屏蔽组件。在一些实施例中，图案化所述光阻以形成屏蔽组件可采用电子束(e-束)光刻技术而实施。然后，屏蔽组件可用于保护衬底202的区域和由此而形成的层，同时，在未保护的区域中用蚀刻工艺形成穿过HM层306、穿过外延层302、304并且进入至衬底202的沟道404，由此而留下多个延伸的鳍402。沟道402可采用干蚀刻(例如，反应离子蚀刻)、湿蚀刻和/或其它适合的工艺蚀刻而成。也可采用形成所述鳍方法的许多其它实施例。如下更详细地描述，在一些实施例中，第二外延层部分304A可用作FinFET组件沟道。另外，由于第二外延层部分304A是零掺杂剂的，并且如下所述在组件制造的过程中一直保持零掺杂剂，所以FinFET沟道区域因此而基本上保持了无掺杂剂。因此，根据本揭露的实施例，减轻了FinFET载体沟道散射，并且改进了组件的移动性和驱动电流。
如图4A和4B所示，鳍402的侧壁，特别是第二外延层部分304A，基本上是垂直的。在各种实施例中，这种垂直的鳍轮廓改进了FinFET的组件性能。在某些情况下，形成鳍402，最初可使鳍402具有楔形形状。然而，在一些实施例中，如下所述，可采用后续实施的氧化工艺以调整鳍402的轮廓并且由此而形成垂直的侧壁。
方法100然后进入至方框110，即实施修整工艺。参照图4A/5A中的示例，在方框110的实施例中，修整第一外延层部分302A以形成修整后的外延层部分302B。在各种实施例中，如下所述。形成修整后的外延层部分302B确保在后续的氧化工艺期间外延层部分302B能够完全地被氧化。例如，在外延层302包含SiGe的实施例中，修整后的外延层部分302B也同样可包含SiGe。因此，在后续的氧化工艺期间，所述SiGe修整后的外延层部分302B将完全地被氧化。在一些实施例中，用于形成修整后的外延层部分302B的修整工艺包含例如湿蚀刻工艺的蚀刻工艺。例如，用于修整工艺的蚀刻剂可包含硫酸(H2SO4)和过氧化氢(H2O2)的混合物(称为过氧化硫混合物(SPM))、氢氧化铵(NH4OH)、H2O2和水(H2O)的混合物(称为过氧化铵混合物(APM))、NH4OH和H2O2的混合物、H2O2和/或其它本领域熟知的蚀刻剂。作为选择，在一些实施例中，修整工艺可包含干蚀刻工艺或干/湿蚀刻工艺的组合。
方法100然后进入至方框112，，即实施氧化工艺。参照图5A/6A和5B/6B中的示例，在方框112的实施例中，组件200暴露至氧化工艺，所述工艺完全氧化多个鳍组件402中的每一个的修整后的外延层部分302，从而形成被氧化层302C。在一些实施例中，被氧化层302C(例如，可包含SiGe氧化层)具有范围在约5-20nm的厚度。在各种实施例中，氧化工艺也可在一个或多个衬底202、衬底部分202A、第二外延层部分304A和HM层部分306A上形成氧化物层602。在一些示例中，氧化工艺可实施为将原件200暴露至湿氧化工艺、干氧化工艺或其组合。在至少一些实施例中，组件200在压强约1ATM、温度范围在约400-600℃，并且时间在约0.5-2小时的情况下，采用水蒸气或水流作为氧化剂而使其暴露至湿氧化工艺。应理解的是此处所提供的氧化工艺环境只是示范性的，并且旨在不局限于此。如图6A/6B所示，氧化工艺也同时氧化第二外延层部分304A的侧壁304SW(例如，而不是氧化第二外延层部分304A的全部)。在一些实施例中，提供侧壁304SW的氧化可调整鳍402的轮廓，例如，减小和/或调整鳍402之前形成的楔形轮廓(例如，在方框108处形成鳍组件之后)。
如上所述，在一些实施例中，第一外延层部分302A(和修整后的外延层部分302B)可包含具有第一氧化速率的材料，并且第二外延层部分304A可包含具有第二氧化速率的材料，其中第二氧化速率低于第一氧化速率。例如，在(第一外延层部分302A(和修整后的外延层部分302B)包含SiGe，并且第二外延层部分304A包含Si)的实施例中，较高的SiGe氧化速率(即，与Si相比)确保SiGe层(即，修整后的外延层部分302B)能够完全被氧化，同时，只有Si层的侧壁部分(即，第二外延层部分304A)被氧化。应理解的是，上述多个材料中的任意一种均可选作用于第一和第二外延层部分302A和304A，只要第二外延层部分304的氧化速率低于低于第一外延层部分302A的氧化速率(并且低于修整后的外延层部分302B的氧化速率)。以这种方式，鳍组件402中每一个的完全被氧化层302C用于防止APT掺杂剂在布植进入衬底202之前扩散，同时，呈现出衬底部分202A直接低于被氧化层302C。因此，在各种实施例中，被氧化层302C用于防止衬底部分202A中的APT掺杂剂扩散进入至第二外延层部分304A中，同时用作后续形成FinFET组件的沟道区域。此外，在一些实施例中，通过调整在第二外延层部分304A的侧壁304SW上的氧化，鳍402的轮廓也可被调整。本领域技术人员还应理解的是，根据所希望的给出组件的设计、工艺技术或其它工艺条件，可以选择氧化工艺环境从而使鳍402调整为任意多个轮廓。
返回至对氧化修整后的外延层部分302B的描述，其中修整后的外延层部分302包含SiGe，应理解的是，再给出的SiGe层中，相比较Si来说Ge的氧化相对更复杂。因此，如上所述，在氧化工艺期间，修整后的外延层部分302B中的部分材料(例如，Ge)可扩散进入至第二外延层部分304A和衬底部分202A中的一个或二者中，从而形成残余材料部分302R。在各种实施例中，残余材料部分302R包含非氧化的Ge残余和/或仅部分被氧化的Ge。在各种示例中，对于后续制造FinFET组件来说，残余材料部分302R中的这种残余Ge(和第二外延层部分304A中残余材料部分302R中个别残余的Ge)呈现出可靠度问题。因此，所希望的是移除残余材料部分302R中残余的Ge，尤其是对于第二外延层部分304A来说，因为第二外延层部分304A将用作后续制造组件的组件沟道。因此，如下所述，在不损坏鳍402高度和/或鳍402宽度的情况下，本揭露的实施例提供了移除这种Ge残余的方法，同时也用于改进FinFET组件的性能。
方法100然后进入至方框114，即实施氧化物蚀刻工艺。在方框114的实施例中，组件200可暴露至蚀刻工艺，所述蚀刻工艺用于从衬底202、衬底部分202A、第二外延层部分304A(例如，侧壁304SW)和HM层部分306A的一或更多中移除氧化物层602。在一些实施例中，蚀刻工艺也可移除被氧化层302C的一部分。在一些实施例中，氧化物蚀刻工艺包含湿蚀刻工艺，其中用于湿蚀刻的蚀刻剂可包含氢氟酸(HF)(例如，HF重量占H2O重量的49％)和去离子(DI)H2O的稀释混合物，其中HF:H2O的比约为1:50、约为1:100或其它适合的比例。作为选择，在一些实施例中，蚀刻工艺可包含干蚀刻工艺或干/湿蚀刻工艺的组合。
方法100然后进入至方框116，即沉积衬垫层并使其退火。参照图6A/7A和6B/7B中的示例，在通过方框114中的氧化蚀刻工艺和方框116中的一个实施例而移除氧化物层602之后，衬垫层702然后可沉积在组件200上并且进入至沟道404中。在一些实施例中，衬垫层702包含由CVD或其它适合技术沉积而成的氮化硅。在一些实施例中，衬垫层702可包含另一材料，例如氮氧化硅、氧化铝(Al2O3)、氮化铝(AlN)、氮氧化铝(AlON)和/或本领域熟知的其它适合的材料。在各种实施例中，选择用于衬垫层702的材料包含通过湿蚀刻工艺能够容易移除的材料。在一些示例中，选择用于衬垫层702的材料包含具有阻止氧化能力(例如，在退火工艺期间阻止退火)的材料。在一些实施例中，由于氧化物层602在方框114中被完全地移除，所以沉积后的衬垫层702可至少直接与第二外延层部分304A、被氧化层302C和衬底部分202A接触，如图7A/7B所示。例如，衬垫层702可具有在约3nm和约8nm之间的厚度。在一些实施例中，在形成衬垫层702之后，组件200可经受退火工艺以从其移除缺陷并且改进衬垫层702的质量。例如，在一些实施例中，可在温度约750℃-1050℃，时间约30s-30min的情况下退火衬垫层702。在各种实施例中，可在压强约1ATM的情况下退火衬垫层，并且在一些情况下，在氮气(N2)环境下实施。
方法100然后进入至方框118，即形成隔离区。参照图7A/7B、8和9中的示例，在方框118的实施例中，形成多个隔离区902(图9)。在一些实施例中，多个隔离区902可包含多个浅沟道隔离(STI)结构。例如，在一些实施例中，介电层802(图8)首先沉积在衬底202上，用介电层802填充沟道404。在一些实施例中，介电层802可包含SiO2、氮化硅、氮氧化硅、氟掺杂硅酸盐玻璃(FSG)、低介电材料、其组合和/或本领域熟知的其它适合的材料。在各种示例中，介电层802可通过CVD工艺、低气压CVD(SACVD)工艺、可流动CVD工艺、ALD工艺、PVD工艺或其它适合的工艺沉积而成。在一些实施例中，在沉积介电层802之后，退火组件200以改进介电层802的质量。在一些实施例中，氧化物领域、LOCOS结构和/或其它适合的隔离结构可附加地或可选择地布植在衬底上和/或布植在衬底内。然而，其它实施例也是可能的。例如，在一些实施例中，介电层802(和后续形成的隔离区902)可包含多层结构，例如，具有一个或多个衬垫层。在沉积介电层802之后，例如，通过CMP工艺使沉积后的介电层802变薄并且研磨所述沉积后的介电层802。参照图9，其中示出的是组件200在中间工艺阶段，即实施CMP工艺以移除介电层802多余的材料，研磨组件200的顶面，并且由此而形成隔离区902。在一些实施例中，隔离区902构造为隔离鳍活性区域(例如，第二外延层部分304A)。
参照图8和9，并且在一些实施例中，用于研磨组件200顶面和形成隔离区902的CMP工艺也可用于从多个鳍组件402移除HM层部分306A。在一些实施例中，移除HM层部分306A包含移除氧化物层部分308A和氮化物层部分310A。移除HM层部分306A(包含移除氧化物层部分308A和氮化物层部分310A)可选择性地通过采用适合的蚀刻工艺(例如，干或湿蚀刻)而实施。无论采用CMP工艺或蚀刻工艺，经历从鳍组件402中的每一个的顶部移除HM层部分306A后，则暴露了在鳍组件402中的每一个下方的第二外延层部分304A。
方法100然后进入至方框120，即使隔离区凹陷。参照图9和10A/10B中的示例，在方框120的实施例中，使围绕鳍组件402的隔离区902凹陷，以横向地暴露鳍组件402的上部分402A。在一些实施例中，凹陷工艺可包含干蚀刻工艺、湿蚀刻工艺和/或其组合。例如，凹陷工艺可包含干性无离子凹陷工艺，所述工艺采用反应气体或反应气体组合(例如HF+NH3、NF3+NH3和/或其它适合的反应气体)。在一些实施例中，干性无离子凹陷工艺采用气体化学蚀刻系统(其可通过Tokyo Electron Limited,Tokyo,Japan公司获得)而实施。在一些实施例中，干性无离子凹陷工艺采用系统(其可通过Applied Materials,Inc.,Santa Clara,CA公司获得)而实施。在一些示例中，凹陷工艺可包含湿蚀刻，其采用氢氟酸(HF)(例如，HF重量占H2O重量的49％)和去离子(DI)H2O的稀释混合物而实施，其中HF:H2O的比约为1:50、约为1:100或其它适合的比例。
在一些实施例中，控制凹陷深度(例如，通过控制蚀刻时间)以得到鳍组件402已暴露的上部分402A的所需高度“H”。如图10B所示，例如，多个鳍402中的每一个具有高度“HFIN”和宽度“WFIN”，其在方框108中的形成鳍组件期间界定至少一部分。在一些示例中，鳍高度“HFIN”可在约30nm-60nm之间(例如，其由外延层304的厚度而界定)，并且鳍宽度“WFIN”可在约4nm-10nm之间(例如，其由方框108中的形成鳍工艺期间而界定)。在各种实施例中，控制隔离区902的凹陷深度，从而确定已凹陷的隔离区902的顶面904在水平面402BP上延水平面设置，其中水平面402BP由鳍底面402B界定。因此，在这种实施例中，鳍402已暴露的上部分402A的高度“H”可小于鳍高度“HFIN”(例如，小于在约30nm-60nm之间)。在一些实施例中，控制隔离区902的凹陷深度，从而使已凹陷的隔离区902的顶面904延水平面设置，所述水平面与由鳍底面402B界定的水平面402BP基本上共面。因此，在这种实施例中，鳍402已暴露的上部分402A的高度“H”与鳍高度“HFIN”基本上相同(例如，基本上在约30nm-60nm之间)。因此，总体来说，已凹陷的隔离区902的顶面904可与平面402BP对齐或也可在平面402BP之上(所述平面402BP由鳍底面402B界定)。通过控制此处所描述的已凹陷的隔离区902的高度，可避免所不希望的寄生电容。此外，减少和/或避免这种寄生电容，可避免高质量AC组件性能的损失(例如，由于减小的RC延迟而造成的损失)。
方法100然后进入至方框122，即蚀刻衬垫层。参照图10A/10B和11A/11B中的示例，在方框122的实施例中，蚀刻衬垫层702以暴露第二外延层部分304A中残余材料部分302R的残余Ge。在一些实施例中，用于蚀刻衬垫层702的工艺可包含湿蚀刻工艺、干蚀刻工艺和/或其组合。在一些实施例中，衬垫层702可采用实施加热的磷酸(H3PO3)的湿蚀刻工艺而被蚀刻。然而，在一些实施例中，在不背离本揭露的范围的情况下，其它湿和/或干蚀刻剂也可用于蚀刻衬垫层702。此外，在一些实施例中，蚀刻工艺(例如，衬垫层702的蚀刻工艺)可包含过蚀刻工艺，其可导致形成邻接于第二外延层部分304A的空隙1102，所述第二外延层部分304A暴露了其中残余材料部分302R的残余Ge。在一些实施例中，过蚀刻工艺也可暴露鳍底面402B的至少一部分。在一些实施例中，衬垫层702可被过蚀刻约2nm-6nm。在一些示例中，过蚀刻工艺还可包含蚀刻被氧化层302C的蚀刻剂，甚至由此而蚀刻更多的鳍底面402B。在一些情况下，被氧化层302C也可采用蚀刻衬垫层702所用的相同蚀刻剂。在一些实施例中，被氧化层302C可采用不同于蚀刻衬垫层702所用的蚀刻剂。在一些示例中，蚀刻剂是选择性的，即仅可蚀刻衬垫层702而不能蚀刻被氧化层302C。因此，在蚀刻衬垫层702之后，暴露了第二外延层部分304A中残余材料部分302R的残余Ge，并且可被随后移除。
应注意的是，至少在一些现有的方案中，为了暴露这种残余材料部分302R中的残余Ge(例如，在第二外延层部分304A中)，则有必要使隔离区902凹陷，从而使已凹陷的隔离区902的顶面904低于由鳍底面402B所界定的平面402BP(图10B)。这可导致由于如上所述的计生电容的产生而使随后制造的组件的AC性能降低。此外，通过在形成隔离区902之前形成衬垫层702，本揭露的实施例有助于避免产生如上问题。特别是，如上所述，包含了衬垫层702的本揭露实施例确保了已凹陷的隔离区902的顶面904保持与由鳍底面402B界定的平面402BP基本上对齐或在其之上(避免降低高效的AC性能)，同时也提供了经由用于衬垫层702的蚀刻和/或过蚀刻，在鳍底面402处和/或邻接于鳍底面402B处暴露残余材料部分302R的残余Ge。
方法100然后进入至方框124，即清理残余Ge。参照图11A/11B和12A/12B中的示例，在方框124的实施例中，可通过方框122中蚀刻衬垫层702所用的蚀刻工艺而移除暴露的残余Ge。在一些实施例中，用于清理Ge残余的所述工艺可包含湿蚀刻工艺、干蚀刻工艺和/或其组合。在一些实施例中，暴露的Ge残余采用以下一种清理(即，蚀刻或移除)：硫酸(H2SO4)和过氧化氢(H2O2)的混合物(称为过氧化硫混合物(SPM))、氢氧化铵(NH4OH)、H2O2和水(H2O)的混合物(称为过氧化铵混合物(APM))、NH4OH和H2O2的混合物、H2O2和/或其它本领域熟知的蚀刻剂。作为选择，在一些实施例中和在方框122中所实施的过蚀刻中的至少一部分中，可从残余材料部分302R中移除残余Ge，也可从鳍底面402B的至少一部分中移除残余Ge。因此，根据此处所述的实施例，清理残余Ge改进了后续制造的FinFET组件的性能。
方法100然后进入至方框126，即形成虚拟栅极堆栈。参照图13A/13B中的示例，在方框126的实施例中，形成介电层1302。在一些实施例中，介电层1302沉积在衬底202和鳍402上，包含在相邻的鳍402之间的沟道内。在一些实施例中，介电层1302可包含SiO2、氮化硅、高介电系数材料或其它适合的材料。在各种示例中，介电层1302可通过CVD工艺、低气压CVD(SACVD)工艺、可流动CVD工艺、ALD工艺、PVD工艺或其它适合的工艺沉积而成。例如，介电层1302通过后续工艺(例如，后续形成的虚拟栅极堆栈)可用于防止鳍组件402损坏。
现参照图14中的示例，在方框126的另一实施例中，继续进行栅极堆栈。例如，在一些实施例中，形成栅极堆栈1402并且形成设置在栅极堆栈1402侧壁上的侧壁垫片1404。在一个实施例中，栅极堆栈是虚拟栅极堆栈。然而，在方法100的一些实施例中，栅极堆栈1402可以是高介电系数/金属栅极堆栈。一下将参照替换栅极工艺描述方法100，本领域技术人员将容易地理解此处所描述的方法和结构也同样应用与栅极优先工艺。在一些示例中，栅极优先工艺包含在形成源极/漏极之前或在活化源极/漏极掺杂剂之前形成栅极堆栈。仅作为示例，栅极优先工艺可包含栅极介电质和金属栅极沉积，其在用于界定栅极临界尺寸的栅极堆栈蚀刻工艺之后进行。在栅极优先工艺的一些实施例中，形成栅极堆栈可在形成源极/漏极(其包含掺杂源极/漏极区域)之后进行，并且在一些示例中其在活化源极/漏极掺杂剂之后进行。
在采用栅极后续工艺的一些实施例中，栅极堆栈1402是虚拟栅极堆栈，并且将在组件200的随后工艺阶段中被最终栅极堆栈所代替。特别是，栅极堆栈1402可在后续工艺阶段中被高介电系数层(HK)和金属栅极电极(MG)所代替。在一些实施例中，栅极堆栈1402形成在衬底202上，并且至少部分设置在鳍组件402上。另外，在各种实施例中，栅极堆栈1402形成在介电层1302上，其在形成栅极堆栈1402之前形成如上沉积。在一些实施例中，栅极堆栈1402包含介电层1406、电极层1408和硬质屏蔽1410，所述硬质屏蔽1410可包含氧化物层1412和形成在氧化物层1412上的氮化物层1414。在一些实施例中，栅极堆栈1402通过各种工艺步骤(例如层沉积、图案化、蚀刻和其它适合的工艺步骤)而形成。在一些示例中，层沉积工艺包含CVD(其包含低压CVD和等离子增强CVD)、PVD、ALD、热氧化、e-束蒸发、或其它适合的沉积技术，或其组合。在一些实施例中，图案化工艺包含平版印刷技术(例如，光刻或e-束平板印刷)，其还可包含光阻涂覆(例如，旋涂式涂覆)、软烘焙、屏蔽校准、暴露、显影后烘烤、光阻发展、漂洗、干化(例如，旋涂式干化和/或硬质烘焙)、其它适合的平版印刷技术和/或其组合。在一些实施例中，蚀刻技术科包含干蚀刻(例如，RIE蚀刻)、湿蚀刻和/或其它蚀刻方法。
在一些实施例中，栅极堆栈1402的介电层1406包含氧化硅。可选择地或另外一种情况，栅极堆栈1402的介电层1406可包含氮化硅、高介电系数材料或其它适合的材料。在一些实施例中，栅极堆栈的电极层1408可包含多晶硅(多晶硅(polysilicon))。在一些实施例中，硬质屏蔽1410的氧化物层1412包含垫片氧化物层，其包含SiO2。在一些实施例中，硬质屏蔽1410的氮化物层1414包含垫片氮化物层，其包含Si3N4、氮氧化硅或碳化硅。
在各种实施例中，侧壁垫片1404设置在栅极堆栈1402的侧壁上。侧壁垫片1404可包含例如氧化硅、氮化硅、碳化硅、氮氧化硅或其组合的介电材料。在一些实施例中，侧壁垫片1404包含例如主要垫片侧壁和衬垫层等的多层。例如，侧壁垫片1404可通过在栅极堆栈1402上沉积介电材料和通过异向回蚀介电材料而形成。在一些实施例中，回蚀工艺(例如，用于形成垫片的回蚀工艺)可包含多步骤蚀刻工艺用以改进蚀刻选择性并且提供过蚀刻控制。在一些实施例中，在形成侧壁垫片1404之前，实施离子布植工艺，从而在半导体组件200中形成少量掺杂漏极(LDD)结构。在其它实施例中，这种LDD结构可在形成侧壁垫片1404之前，通过原位掺杂层的外延生长而形成。在一些实施例中，可采用等离子掺杂(PLAD)以形成LDD结构。同样，在其它实施例中，在形成侧壁垫片1404之后可实施离子布植工艺以形成LDD结构。在一些实施例中，在形成LDD结构之后，半导体组件200可经受高温预加热工艺(退火)以消除缺陷并且活化掺杂剂(即，将掺杂剂置于替换的位置)。应理解的是，根据各种实施例，预先布植的并且设置在衬底区域202A中的任何潜在的APT掺杂剂扩散(例如，由于高温预加热工艺而引起的)，将通过完全被氧化的层302C阻止其扩散进入至FinFET沟道区域(即，第二外延层部分304A)中。
在一些实施例中，仍参照图14中的示例，在形成虚拟栅极堆栈(例如，栅极堆栈1402)之后，可回蚀介电层1302以形成介电区域1302A，并且由此而暴露鳍组件402没有被栅极堆栈1402覆盖的部分。在一些实施例中，回蚀介电层1302可包含湿蚀刻工艺、干蚀刻工艺、多步骤蚀刻工艺和/或其组合。因此，在形成栅极堆栈1402期间保留介电层1302，可有助于在这种工艺期间有效地保护鳍组件402。
100然后进入至方框128，即蚀刻鳍组件。参照图14和15中的示例，在方框128的实施例中，可蚀刻在栅极堆栈1402任何一侧(由于形成介电区域1302A而暴露的部分)上的鳍组件402的部分。鳍组件402的被蚀刻部分可包含在栅极堆栈1402任何一侧上的源极/漏极区域1502、1504中的鳍组件402的部分。在一些实施例中，蚀刻鳍组件402的部分可采用干蚀刻工艺、湿蚀刻工艺和/或其组合而实施。此外，在一些实施例中，同样也蚀刻在鳍组件402被蚀刻部分下方的氧化物区域部分，所述部分可包含(例如，邻接于衬垫层702)的氧化物层302C。在一些实施例中，蚀刻在鳍组件402被蚀刻部分下方的氧化物区域暴露了底下的衬底区域202A。在各种实施例中，在鳍组件402被蚀刻部分下方而蚀刻氧化物区域(例如，氧化物层302C)可采用干蚀刻工艺、湿蚀刻工艺和/或其组合而实施，应注意的是，在此处所描述的实施例中，氧化物层302C保留了现有的在下方的栅极堆栈1402，其有助于防止APT掺杂剂从衬底区域202A中扩散进入至组件沟道区域(即，由栅极堆栈1402覆盖的第二外延层部分304A)。
方法100然后进入至方框130，即形成源极/漏极结构。参照图15和16中的示例，在方框130的实施例中，源极/漏极结构1602、1604形成在源极/漏极区域1502、1504中。在一些实施例中，源极/漏极结构1602、1604通过在源极/漏极区域1502、1504中外延生长半导体材料层而形成。在一些示例中，虚拟侧壁垫片可在外延源极/漏极生长之前形成，并且在外延源极/漏极之后移除。另外，在一些实施例中，如上所述，主要侧壁垫片可在外延源极/漏极生长之后形成。在各种实施例中，在源极/漏极区域1502、1504中生长的半导体材料层可包含Ge,Si,GaAs,AlGaAs,SiGe,GaAsP,SiP或其它适合的材料。源极/漏极结构1602、1604可在epi工艺期间原位掺杂。例如，在一些实施例中，外延生长SiGe源极/漏极结构1602、1604可掺杂硼。在一些实施例中，外延生长Si epi源极/漏极结构1602、1604可掺杂碳以形成Si:C源极/漏极结构，掺杂磷以形成Si:P源极/漏极结构，或者掺杂碳和磷两者以形成SiCPU源极/漏极结构。在一些实施例中，源极/漏极结构1602、1604可以不在原位掺杂，并且可采用布置工艺来代替以掺杂源极/漏极结构1602、1604。在各种实施例中，用于掺杂源极/漏极结构1602、1604的掺杂量大于用于掺杂LDD结构的掺杂量。在一些实施例中，形成源极/漏极结构1602、1604可通过单独的工艺顺序而实施，所述顺序对应于N型和P型的源极/漏极结构1602、1604中的每一个。在一些实施例中，在形成源极/漏极结构1602、1604之后，实施epi退火工艺，即，使半导体组件200经受高温预加热工艺。然而，如上所述，氧化物层(例如，氧化物层302C)，其保留在栅极堆栈1402的下方，在这种高温预加热工艺期间将阻止任何潜在的APT掺杂剂从衬底区域202A中扩散进入至组件沟道区域(即，由栅极堆栈1402覆盖的第二外延层部分304A)中。
方法然后进入至方框132，即形成夹层介电质(ILD)层并且移除虚拟栅极堆栈。参照图16和17中的示例，在方框132的实施例中，ILD层1702形成在衬底202上。在一些实施例中，接触蚀刻终止层(CESL)在形成ILD层1702之前形成在衬底202上。在一些示例中，CESL包含氮化硅层、氧化硅层、氮氧化硅层和/或本领域熟知的其它材料。CESL可通过等离子增强化学蒸镀(PECVD)工艺和/或其它适合的沉积或氧化工艺而形成。在一些实施例中，ILD层1702包含以下材料：例如正硅酸乙酯(TEOS)氧化物、零掺杂硅玻璃或掺杂硅的氧化物，例如硼磷硅酸盐玻璃(BPSG)、熔石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硅中掺杂硼的玻璃(BSG)和/或其它适合的介电材料。ILD层1702可通过PECVD工艺或其它适合的沉积技术沉积而成。在一些实施例中，在形成ILD层1702之后，半导体组件200可经受高温预加热工艺以退火ILD层。如上所述，氧化物层(例如，氧化物层302C)在这种高温预加热工艺期间防止任何潜在的APT掺杂剂从衬底区域202A中扩散进入至组件沟道区域。在一些示例中，可实施研磨工艺以暴露虚拟栅极堆栈1402的顶面。例如，研磨工艺包含化学机械研磨(CMP)工艺，其移除覆盖在虚拟栅极堆栈1402上的ILD层1702(和CESL层(其如果存在))的部分，并且研磨半导体组件200的顶面。另外，CMP工艺可移除覆盖在虚拟栅极堆栈1402上的硬质屏蔽1410以暴露电极层1408，例如多晶硅层。在此之后，在一些实施例中，可从衬底处移除之前形成的虚拟栅极堆栈1402结构(例如，介电层1406和电极层1408)。在一些实施例中，可移除电极层1408而不移除介电层1406。如下所述，从栅极堆栈1402移除电极层1408(或移除电极层1408和介电层1406)可因此而形成沟道1704，并且在沟道1704中可随后形成最终栅极结构(例如，包含高介电系数层和金属栅极电极)。移除虚拟栅极堆栈结构可采用选择性蚀刻工艺(例如选择性湿蚀刻、讯则行干蚀刻或其组合)而实施。
方法100然后进入至方框134，即形成高介电系数/金属栅极堆栈。参照图17和18中的示例，在方框134的实施例中，高介电系数/金属栅极堆栈1802形成在组件200的沟道1704中。在各种实施例中，高介电系数/金属栅极堆栈包含接口层(其基本上形成在鳍的无掺杂剂沟道材料(即，第二外延层部分304A)上)、形成在所述接口层上的高介电系数栅极介电层，和形成在所述高介电系数栅极介电层上的金属层。此处所用及所描述的高介电系数介电质包含具有高介电常数(例如热氧化硅的介电常数(～3.9))的介电材料。采用高介电系数/金属栅极堆栈的金属层可包含金属、金属合金或金属硅化物。另外，形成高介电系数/金属栅极堆栈可包含沉积工艺以形成各种栅极材料、一个或多个衬垫层，和包含一个或过个CMP工艺从而可以移除多余的栅极材料并且而由此研磨半导体组件200的顶面。
在一些实施例中，高介电系数/金属栅极堆栈1802的接口层可包含例如氧化硅(SiO2)、HfSiO或氮氧化硅(SiON)的介电材料。接口层可通过化学氧化、原子层沉积(ALD)、化学蒸镀(CVD)和/或其它适合的方法而形成。高介电系数/金属栅极堆栈1802的栅极介电层可包含例如氧化铪(HfO2)的高介电系数层。作为选择，高介电系数/金属栅极堆栈1802的栅极介电层可包含其它高介电系数介电质，例如TiO2,HfZrO,Ta2O3,HfSiO4,ZrO2,ZrSiO2,LaO,AlO,ZrO,TiO,Ta2O5,Y2O3,SrTiO3(STO),BaTiO3(BTO),BaZrO,HfZrO,HfLaO,HfSiO,LaSiO,AlSiO,HfTaO,HfTiO,(Ba,Sr)TiO3(BST),Al2O3,Si3N4,氮氧化物(SiON)，其组合，或其它适合的材料。高介电系数栅极介电层可通过ALD、物理蒸镀(PVD)、CVD、氧化和/或其它适合的方法而形成。高介电系数/金属栅极堆栈1802的金属层可包含单一层或可选择地包含多层结构，例如一种金属层(具有选择性功函数以提高组件性能(功函数金属层))、衬垫层、润湿层、粘合层、金属合金或金属硅化物的各种组合。例如，高介电系数/金属栅极堆栈1802的金属层可包含Ti,Ag,Al,TiAlN,TaC,TaCN,TaSiN,Mn,Zr,TiN,TaN,Ru,Mo,Al,WN,Cu,W,Re,Ir,Co,Ni，其它适合的金属材料或其组合。另外，金属层提供N型或P型功函数，其可晶体管(例如，FinFET)栅极电极，并且在至少一些实施例中，高介电系数/金属栅极堆栈1802的金属层可包含多晶硅层。在各种实施例中，高介电系数/金属栅极堆栈1802的金属层可通过ALD、PVD、CVD、e-束蒸发或其它适合的工艺而形成。另外，可采用不同的金属层单独地形成用于N-FET和P-FET晶体管的高介电系数/金属栅极堆栈1802的金属层。在各种实施例中，实施CMP工艺，从而从高介电系数/金属栅极堆栈1802的金属层移除多余的金属，并且由此而提供了高介电系数/金属栅极堆栈1802基本上平坦的金属层表面。
半导体组件200还可经历本领域所熟知的形成各种结构和区域的工艺。例如，后续工艺可在衬底202上形成夹层介电质(ILD)层(或多个所述层)、触点开口、触点金属，和形成各种触体/孔/线和多层互连结构(例如，金属层和夹层介电质)，其构造为连接各种结构以形成包含一个或多个FinFET组件的函数电路。所述实例有利的一面在于可包含垂直互连(例如孔或触点)和水平互连(例如金属线)。各种互连结构可采用包含铜、钨和/或硅的各种传导材料。在一个示例中，镶嵌和/或双镶嵌工艺用于形成与铜相关的多层互连结构。此外，其它工艺步骤可在方法100之前、期间和在其之后实施，并且根据方法100的各种实施例，如上所述的一些工艺步骤可被代替或省略。
关于此处所提供的描述，本揭露提供了一种方法和结构，其用于避免由于离子布植工艺(包含形成缺陷和引入沟道杂质(即，所不希望的沟道掺杂剂))所产生的半导体组件的退化。在一些示例中，一个或多个APT离子布植工艺在形成FinFET鳍组件之前实施。在一些实施例中，外延生长的零掺杂剂沟道层形成在APT布植衬底上。此外，在各种实施例中，外延生长的零掺杂剂沟道层通过介电层与APT布植衬底分离，其中所述介电层用于阻止APT掺杂剂。由于氧化物阻碍层的有益效果，APT布植可具有高掺杂剂浓度，例如，所述浓度在约1x1018cm-3和1x1019cm-3之间。在一些实施例中，由于外延生长的零掺杂剂沟道层基本上没有掺杂剂，所以减轻了所述载体沟道的溅射，并且改进了组件的移动性和驱动电流。本揭露的实施例也提供了用于完全氧化SiGe层的方法，所述层基本上用作氧化阻碍层(例如，通过在氧化之前修整SiGe层)，也提供了用于在不损坏FinFET高度或宽度的情况下减少和/或排除Ge残余的方法(例如，在形成隔离区之前通过插入氮化硅衬垫层)。本揭露也确保了已凹陷的隔离区的顶面可以基本上与由鳍底面界定的平面对齐或在其之上(例如，在氧化物阻碍层之上)，因此避免了AC性能的降低。本领域技术人员将容易理解的是：在不背离本揭露的范围的情况下，此处所描述的方法和结构可应用与多种其它半导体组件，从而使这些其它组件也达到相同的有益效果。
因此，本揭露的实施例之一描述了用于制造半导体组件(例如，FinFET组件)，所述组件具有基本上为零掺杂剂的沟道区域。在一些实施例中，所述方法包含从衬底处形成多个鳍。在各种实施例中，多个鳍中的每一个包含：衬底的一部分，在衬底所述部分上的第一外延层的一部分，和在第一外延层的所述部分上的第二外延层的一部分。例如，氧化所述多个鳍中的每一个的所述第一外延层的所述部分。在一些实施例中，在氧化所述第一外延层的所述部分之后，在所述多个鳍中的每一个之上形成衬垫层。在各种示例中，形成邻接于所述衬垫层的凹陷的隔离区。在其后，可蚀刻所述衬垫层，以暴露残余材料部分(例如，Ge残余)，所述残余材料部分邻接于所述多个鳍中的每一个的所述第二外延层的所述部分的底部，和移除所述残余材料部分。
在另一实施例中，所描述的是一种在衬底上沉积第一外延层和在第一外延层上沉积第二外延层的方法。在一些实施例中，形成从所述衬底延伸的多个鳍。在各种示例中，所述多个鳍中的每一个包含所述衬底的一部分、在所述衬底的所述部分上的第一外延层的一部分，和在所述第一外延层的所述部分上的第二外延层的一部分。所述第二外延层的所述部分具有一高度。在一些示例中，在所述多个鳍中的每一个上沉积衬垫层。可形成隔离区，所述隔离区邻接于所述衬垫层并且与所述衬垫层接触。在一些实施例中，蚀刻所述衬垫层，以暴露剩余材料部分，所述剩余材料部分邻接于所述第二外延层的所述部分的底部，并且清洗所述残余材料层部分。在一些情况下，在蚀刻所述衬垫层之前，凹陷所述隔离区，其凹陷的量小于第二外延层部分的高度。
在另一实施例中，所描述的一种半导体组件，其包含从衬底延伸的多个鳍。在一些示例中，所述多个鳍的每一个包含第一半导体层、在所述第一半导体层上的介电层，和在所述介电层上的第二半导体层。例如，所述第二半导体层包含一底面，所述底面界定了第一水平面。在各种实施例中，所述半导体组件还包含凹陷的隔离区，所述凹陷的隔离区邻接于所述多个鳍，其中所述凹陷的隔离区包含邻接于所述第二半导体层的顶部，其中所述顶部界定了第二水平面，并且其中所述第二水平面设置在所述第一水平面上。另外，所述半导体组件可包含栅极堆栈，所述栅极堆栈形成在所述第二半导体层上。
上述概括了几个实施例的特征，从而使本领域技术人员可以更好地理解本揭露的各方面。本领域技术人员应理解的是，其可容易地将本揭露作为设计或修改其它工艺的基础，从而达到此处所引用的实施例的相同目的和/或实现相同的有益效果。本领域技术人员还应理解的是，这种等同的构造不能背离本揭露的精神和范围，并且在不背离本揭露的精神和范围的情况下可进行各种改变、替换和更改。

Claims (10)

1.一种制造半导体组件的方法，其包含：
形成多个从衬底延伸的鳍，其中所述多个鳍中的每一个包含所述衬底的一部分、在所述衬底上的第一外延层的一部分，和在所述第一外延层的所述部分上的第二外延层的一部分；
氧化所述多个鳍中的每一个的所述第一外延层的所述部分；
在氧化所述第一外延层的所述部分之后，在所述多个鳍中的每一个之上形成衬垫层；
形成邻接于所述衬垫层的凹陷的隔离区；
蚀刻所述衬垫层，以暴露残余材料部分，所述残余材料部分邻接于所述多个鳍中的每一个的所述第二外延层的所述部分的底部；和
移除所述残余材料部分。
2.根据权利要求1所述的方法，其中所述残余材料部分包含锗(Ge)残余物。
3.根据权利要求1所述的方法，其还包含：
在氧化所述第一外延层的所述部分之前，修整所述多个鳍中的每一个的所述第一外延层的所述部分。
4.根据权利要求1所述的方法，其还包含：
在形成多个鳍之前，在所述衬底中施行抗穿通APT离子布植；并且
在施行APT离子布植之后且在形成所述多个鳍之前，将所述第一外延层沉积在所述衬底上并且将所述第二外延层沉积在所述第一外延层上。
5.根据权利要求1所述的方法，其中所述多个鳍中的每一个的所述第二外延层的所述部分包含无掺杂外延层。
6.根据权利要求1所述的方法，其中所述第一外延层具有第一氧化速率，并且其中所述第二外延层具有低于所述第一氧化速率的第二氧化速率。
7.一种方法，其包含：
在衬底上沉积第一外延层，并且在所述第一外延层上沉积第二外延层；
形成从所述衬底延伸的多个鳍，其中所述多个鳍中的每一个包含所述衬底的一部分、在所述衬底的所述部分上的第一外延层的一部分，和在所述第一外延层的所述部分上的第二外延层的一部分，其中所述第二外延层的所述部分具有高度；
在所述多个鳍中的每一个上沉积衬垫层；
形成隔离区，所述隔离区邻接于所述衬垫层并且与所述衬垫层接触；
蚀刻所述衬垫层，以暴露残余材料部分，所述残余材料部分邻接于所述第二外延层的所述部分的底部；和
清洗所述残余材料层部分。
8.根据权利要求7所述的方法，其中所述第一外延层包含锗化硅(SiGe)，其中所述第二外延层包含硅(Si)，并且其中所述残余材料部分包含锗(Ge)残余物。
9.一种半导体组件，其包含：
从衬底延伸的多个鳍，其中所述多个鳍的每一个包含第一半导体层、在所述第一半导体层上的介电层，和在所述介电层上的第二半导体层，其中所述第二半导体层包含底面，所述底面界定了第一水平面；
凹陷的隔离区，所述凹陷的隔离区邻接于所述多个鳍，其中所述凹陷的隔离区包含邻接于所述第二半导体层的顶部，其中所述顶部界定了第二水平面，并且其中所述第二水平面设置在所述第一水平面上；和
栅极堆栈，所述栅极堆栈形成在所述第二半导体层上。
10.根据权利要求9所述的半导体组件，其还包含：
该所述凹陷的隔离区，其中所述凹陷的隔离区包含第一介电材料，并且其中所述第一介电材料包含空隙，所述空隙介于所述第二半导体层的底部和所述凹陷的隔离区之间，和
第二介电材料，所述第二介电材料填充所述空隙。
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