CN113471147A - 制造半导体器件的方法和静电放电器件 - Google Patents

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叶致锴
苏子昂
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Abstract

本发明提供了制造半导体器件的方法。该方法包括提供具有前侧和背侧的结构，该结构包括衬底以及交替地堆叠在衬底之上的具有不同材料组分的第一类型外延层和第二类型外延层的堆叠件，其中该堆叠件位于衬底的前侧处，并且衬底位于结构的背侧处；图案化堆叠件，从而在衬底之上形成鳍；将第一掺杂剂注入到鳍的第一区域中，该第一掺杂剂具有第一导电类型；将第二掺杂剂注入到鳍的第二区域中，该第二掺杂剂具有与第一导电类型相反的第二导电类型；在第一区域上形成第一接触件，以及在第二区域上形成第二接触件。本发明的实施例还涉及静电放电器件。

Description

制造半导体器件的方法和静电放电器件
技术领域
本发明的实施例涉及制造半导体器件的方法和静电放电器件。
背景技术
半导体集成电路(IC)行业经历了指数增长。IC材料和设计的技术进步已经产生了多代IC，其中每一代都具有比前一代更小和更复杂的电路。在IC发展的过程中，功能密度(即，每个芯片区域的互连器件的数量)通常增加，而几何尺寸(即，可以使用制造工艺产生的最小组件(或线))减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。这种按比例缩小也增加了处理和制造IC的复杂性。
例如，随着IC技术向更小的技术节点发展，已经引入了多栅极器件，以通过增加栅极沟道耦接，减小截止状态电流和减小短沟道效应(SCE)来改善栅极控制。多栅极器件通常是指具有设置在沟道区域的多于一侧的栅极结构或其部分的器件。全环栅(GAA)晶体管是多栅极器件的示例，多栅极器件已成为用于高性能和低泄漏应用的流行和有前景的候选。GAA晶体管因其栅极结构而得名，该栅极结构可以在沟道区域周围延伸，在四个侧面上提供对堆叠的半导体沟道层的访问。与平面晶体管相比，这种配置提供了更好的沟道控制，并且极大地降低了SCE(特别是通过减小亚阈值泄漏)。
IC包括具有不同功能的半导体器件，诸如核心功能和静电放电(ESD)功能。这些不同的功能要求半导体器件具有不同的构造。同时，具有类似的工艺和类似的工艺窗口以制造这些不同的半导体器件以降低成本并且提高良率是有利的。虽然现有的多栅极(例如，GAA)晶体管和工艺对于它们的预期目的通常已经足够，但它们不是在每个方面都已完全令人满意。例如，在IC发展过程中，除了前侧互连之外，还引入了背侧电源轨，以增加可用于更大的电源驱动能力和简化的金属路由的金属轨的数量。如何形成与多栅极工艺兼容并且也支持背侧电源轨的形成的ESD器件(例如，ESD二极管)是半导体工业面临的挑战。本发明旨在解决以上问题和其他相关问题。
发明内容
本发明的实施例提供了一种制造半导体器件的方法，包括：提供具有前侧和背侧的结构，所述结构包括衬底以及交替地堆叠在所述衬底之上的具有不同材料组分的第一类型外延层和第二类型外延层的堆叠件，其中，所述堆叠件位于所述结构的所述前侧处，并且所述衬底位于所述结构的所述背侧处；图案化所述堆叠件，从而在所述衬底之上形成鳍；将第一掺杂剂注入到所述鳍的第一区域中，所述第一掺杂剂具有第一导电类型；将第二掺杂剂注入到所述鳍的第二区域中，所述第二掺杂剂具有与所述第一导电类型相反的第二导电类型；以及在所述第一区域上形成第一接触件，并且在所述第二区域上形成第二接触件。
本发明的另一实施例提供了一种制造半导体器件的方法，包括：形成从半导体衬底突出的鳍，其中，所述鳍包括位于所述半导体衬底上的第一类型外延层和第二类型外延层，所述第一类型外延层和所述第二类型外延层具有不同的材料组分并且在垂直方向上交替地设置；在所述鳍之上形成第一栅极结构和第二栅极结构；用第一导电类型的第一掺杂剂掺杂所述鳍的第一区域；用与所述第一导电类型相反的第二导电类型的第二掺杂剂掺杂所述鳍的第二区域，其中，所述第一区域和所述第二区域位于所述第一栅极结构和所述第二栅极结构之间；在所述第一栅极结构和所述第二栅极结构的侧壁上形成介电层；在所述介电层中形成接触孔，所述接触孔暴露所述第一区域和所述第二区域；以及在所述接触孔中形成导电接触件。
本发明的又一实施例提供了一种静电放电(ESD)器件，包括：半导体衬底；第一类型外延层和第二类型外延层的堆叠件，位于所述半导体衬底上，所述第一类型外延层和所述第二类型外延层具有不同的材料组分，并且所述第一类型外延层和所述第二类型外延层在垂直方向上交替地设置；所述堆叠件中的第一注入区域，其中，所述第一注入区域具有第一导电类型；以及所述堆叠件中的第二注入区域，其中，所述第二注入区域具有与所述第一导电类型相反的第二导电类型。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且进用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A、图1B和图1C示出了根据本发明的各个方面的形成具有ESD器件和背侧电源轨的半导体结构的方法的流程图。
图2、图3和图4示出了根据本发明的一些实施例的根据图1A至图1C的方法在制造工艺期间的半导体结构的部分的立体图。
图5A、图5B、图16A和图16B示出了根据本发明的一些实施例的根据图1A至图1C的方法在制造工艺期间的半导体器件的部分的顶视图。
图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图17A、图18A、图19A、图20A、图21A、图22A和图23A示出了根据本发明的一些实施例的根据图1A至图1C的方法在制造工艺期间的图5A中的半导体器件的部分的沿着A-A线的截面图。
图6B、图7B、图8B、图9B、图10B、图11B、图12B、图13B、图14B、图15B、图17B、图18B、图19B、图20B、图21B、图22B和图23B示出了根据本发明的一些实施例的根据图1A至图1C的方法在制造工艺期间的图5A中的半导体器件的部分的沿着B-B线的截面图。
具体实施方式
以下公开提供了许多用于实现所提供主题的不同特征的不同的实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间相对描述符可以同样地作相应地解释。更进一步地，根据本文公开的具体技术，根据本领域技术人员的知识，除非另有说明，当用“约”、“近似”等描述数值或数值范围时，该术语涵盖在描述的数值的某些变化(诸如+/-10％或其他变化)内的数值。例如，术语“约5nm”可以涵盖从4.5nm至5.5nm、从4.0nm至5.0nm等的尺寸范围。
本申请总体上涉及半导体结构和制造工艺，并且更具体地涉及与多栅晶体管工艺流程兼容的静电放电(ESD)保护器件及其制造方法。
众所周知，由于静电荷的积累，可能在集成电路(IC)附近产生极高的电压。可能会向集成电路的输入或输出缓冲器生成高电势，这可能是由于人触摸与输入或输出缓冲器电接触的封装引脚而引起的。当静电电荷放电时，在集成电路的封装节点处会产生高电流，并且称为静电放电(ESD)。ESD对于半导体器件来说是严重的问题，因为它有可能破坏整个集成电路。ESD瞬态的持续时间非常短，通常为纳秒级，并且常规断路器无法足够迅速地做出反应以提供足够的保护。因此，将ESD器件结合到IC中已成为已知的做法。在各个实施例中，IC可以具有放置在提供核心功能(例如，逻辑和存储器应用)的核心区域中的多栅极晶体管(例如，全环栅(GAA)晶体管和/或FinFET晶体管)和放置在提供ESD保护的ESD区域中的ESD器件。
然而，除了结构的前侧(或前面)上的互连结构(也可以包括电源轨)之外，IC发展的最新趋势包括在包含晶体管的结构的背侧(或背面)上提供电源轨(或电源路由)。这增加了结构中可用于直接连接至源极/漏极接触件和通孔的金属轨的数量。与没有背侧电源轨的现有结构相比，它还增加了栅极密度以实现更大的器件集成度。背侧电源轨可以具有比结构的前侧上的第一层级金属(M0)轨宽的尺寸，这有利地降低了电源轨的电阻。不幸的是，这种方法面临设计和工艺问题。特别地，在去除体半导体衬底时的背侧减薄工艺基本上消除了用于包括多个鳍元件的ESD器件的电流路径。因此，本领域需要一种ESD保护器件，该ESD保护器件的形成工艺与多栅极工艺流程的形成兼容，同时克服现有技术的缺陷。
下面结合附图描述本发明的结构和制造方法的细节，附图示出了根据一些实施例的在核心区域中制造GAA器件和在ESD区域中制造ESD器件的工艺。GAA器件是指具有垂直堆叠的水平定向的多沟道晶体管的器件，诸如纳米线晶体管和纳米片晶体管。由于GAA器件的更好的栅极控制能力、更低的泄漏电流以及完全的FinFET器件布局兼容性，因此GAA器件是将CMOS推向路线图的下一个阶段的有前景的候选。为了简单起见，本发明使用GAA器件作为示例。本领域普通技术人员应该理解，他们可以容易地将本发明用作设计或修改其他工艺和结构(诸如FinFET器件)的基础以实现本文介绍的相同的目的和/或实现相同的优点。
图1A至图1C中示出了半导体制造的方法100，包括与ESD器件(例如，ESD二极管)一起形成多栅极晶体管。方法100仅是示例，并且不旨在将本发明内容限制于权利要求中明确记载的内容。可以在方法100之前、期间和之后提供附加操作，并且对于该方法的附加实施例，可以替换、消除或移动所描述的一些操作。下面结合图2至图23B描述方法100。为了清楚起见，已经简化了图2至图23B以更好地理解本发明的发明构思。图2至图4示出了根据方法100的各个阶段的半导体器件(或器件或结构)200的立体图。图5A、图5B、图16A和图16B示出了根据方法100的各个阶段的器件200的顶视图。图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图17A、图18A、图19A、图20A、图21A、图22A和图23A示出了根据方法100的各个阶段的图5A中的器件200的部分的沿着A-A线的截面图，A-A线位于GAA晶体管的沟道区域中并且沿着GAA晶体管的沟道层的纵向方向。图6B、图7B、图8B、图9B、图10B、图11B、图12B、图13B、图14B、图15B、图17B、图18B、图19B、图20B、图21B、图22B和图23B示出了图5A中的器件200的部分的沿着B-B线的截面图，B-B线沿着ESD器件中的鳍元件(或鳍)的纵向方向。
在一些实施例中，器件200是IC芯片的部分、片上系统(SoC)或其部分，包括各种无源和有源微电子器件，诸如电阻器、电容器、电感器、二极管、p型场效应晶体管(PFET)、n型场效应晶体管(NFET)、FinFET、纳米片FET、纳米线FET、其他类型的多栅极FET、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结晶体管(BJT)、横向扩散MOS(LDMOS)晶体管、高压晶体管、高频晶体管、存储器器件、其他合适的组件或它们的组合。可以在器件200中添加附加部件，并且在器件200的其他实施例中可以替换、修改或消除以下描述的一些部件。
方法100在操作102(图1A)处提供(或提供有)器件200。参考图2，器件200包括用于形成晶体管的区域I和用于形成ESD器件的区域II。在区域I中形成的晶体管用于核心应用，诸如用于形成逻辑电路、存储器电路和其他核心电路。形成在区域II中的ESD器件(诸如ESD二极管)用于保护器件200免受静电放电事件的影响。器件200包括衬底202和位于衬底202之上的外延堆叠件204。衬底202和外延堆叠件204从区域I连续地延伸至区域II。此外，在外延堆叠件204上方形成硬掩模(HM)层212。
在一些实施例中，衬底202是诸如硅衬底的半导体衬底。衬底202可以包括各个层，包括形成在半导体衬底上的导电层或绝缘层。在所示的实施例中，衬底202包括介电覆盖层203。在一些实施例中，介电覆盖层203是氧化物层。可以使用化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)或氧化来沉积介电覆盖层203。介电覆盖层203将衬底202分成顶部衬底部分202a和底部衬底部分202b。在一些实施例中，介电覆盖层203在背侧减薄工艺期间用作蚀刻停止层或化学机械抛光(CMP)停止件。
取决于本领域已知的设计要求，衬底202还可以包括各种掺杂配置。例如，可以在衬底202上的针对不同器件类型(例如，n型场效应晶体管(N-FET)、p型场效应晶体管(P-FET))而设计的区域中形成不同的掺杂轮廓(例如，n阱、p阱)。合适的掺杂可以包括掺杂剂的离子注入和/或扩散工艺。衬底202可以具有插入提供不同器件类型的区域的隔离部件(例如，浅沟槽隔离(STI)部件)。衬底202还可以包括其他半导体，诸如锗、碳化硅(SiC)、硅锗(SiGe)或金刚石。可选地，衬底202可以包括化合物半导体和/或合金半导体。此外，衬底202可以可选地包括外延层(epi层)，可以被应变以用于性能增强，可以包括绝缘体上硅(SOI)结构，和/或可以具有其他合适的增强部件。
外延堆叠件204包括插入在第一组分的外延层206之间的第二组分的外延层208。第一组分和第二组分可以不同。外延层208可以包括与衬底202相同的组分。在所示的实施例中，外延层206是硅锗(SiGe)，而外延层208是硅(Si)。然而，其他实施例也是可能的，包括提供具有不同氧化速率和/或蚀刻选择性的第一组分和第二组分的那些实施例。例如，在一些实施例中，第一组分的外延层206或第二组分的外延层208中的任一个可以包括其他材料，诸如锗；化合物半导体，诸如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，诸如SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP和/或GaInAsP；或它们的组合。在一些实施例中，外延层206和208是基本上无掺杂剂的(即，具有约0cm-3至约1×1017cm-3的非本征掺杂剂浓度)，例如，在外延生长工艺期间不执行有意掺杂。作为示例，可以通过分子束外延(MBE)工艺、金属有机化学气相沉积(MOCVD)工艺和/或其他合适的外延生长工艺来执行第一组分的外延层206或第二组分的外延层208的外延生长。在各个实施例中，衬底202是晶体衬底，外延层206、208是晶体半导体层，并且外延堆叠件204形成为超晶格结构。
在一些实施例中，每个外延层206的厚度在约2纳米(nm)至约6nm的范围内。外延层206的厚度可以基本均匀。仍在所示的实施例中，顶部外延层206比下方的其他外延层206更薄(例如，厚度的一半)。在一些实施例中，每个外延层208的厚度在约6nm至约12nm的范围内。在一些实施例中，堆叠件的外延层208的厚度基本均匀。如下面更详细描述的，外延层208或其部分可以在区域I中形成随后形成的GAA晶体管的沟道层，并且基于晶体管性能考虑来选择厚度。术语沟道层在本文中用于指代具有纳米级甚至微米级尺寸并且具有伸长的形状的晶体管中的沟道的任何材料部分，而与该部分的横截面形状无关。因此，该术语既指圆形和基本上圆形的横截面伸长材料部分，也指包括例如圆柱形或基本上矩形的横截面的梁形或条形材料部分。沟道区域中的外延层206可以最终被去除并且用于限定随后形成的多栅极器件的相邻沟道构件之间的垂直距离，并且基于器件性能考虑来选择厚度。因此，外延层206也可以称为牺牲层，并且外延层208也可以称为沟道层。
注意，如图2所示，外延层206的三(3)层和外延层208的三(3)层交替地布置，图2仅用于说明目的，并且不旨在限制于权利要求中具体记载的内容。可以理解，可以在外延堆叠件204中形成任意数量的外延层；层的数量取决于器件200的沟道层的期望数量。在一些实施例中，外延层208的数量在2和10之间。还应注意，虽然外延层206、208示出为具有特定的堆叠顺序，其中外延层208是外延堆叠件204的最顶层，其他配置也是可能的。例如，在一些情况下，外延层206可以可选地是外延堆叠件204的最顶层。换句话说，可以切换外延层206、208的生长顺序以及因此可以切换它们的堆叠顺序，或者以其他方式切换为与附图中所示的不同，同时仍保留在本发明的范围内。
在所示的实施例中，在形成半导体鳍的图案化之前，在外延堆叠件204上方形成硬掩模(HM)层212。在一些实施例中，HM层212包括氧化物层212A(例如，可以包括SiO2的衬垫氧化物层)和形成在氧化物层212A上方的氮化物层212B(例如，可以包括Si3N4的衬垫氮化物层)。氧化物层212A可以用作外延堆叠件204和氮化物层212B之间的粘合层，并且可以用作用于蚀刻氮化物层212B的蚀刻停止层。在一些示例中，HM层212包括热生长的氧化物、CVD沉积的氧化物和/或ALD沉积的氧化物。在一些实施例中，HM层212包括通过CVD和/或其他合适的技术沉积的氮化物层。
然后，方法100进行到操作104(图1A)，其中通过使用图案化的掩模层212图案化外延堆叠件204来形成鳍元件(或鳍)210。参考图3的示例，在操作104的实施例中，形成在X方向上纵向延伸的从衬底202延伸的多个鳍210，鳍210包括区域I中的鳍210a和区域II中的鳍210b。在所示的实施例中，在区域I中在Y方向上布置两个鳍210a，并且在区域II中示出一个鳍210b。但是鳍210a或210b的数量不限于此，并且可以小至一个或三个或更多。在各个实施例中，每个鳍210包括由堆叠的外延层206和208构成的上部，以及由衬底202形成的下部。在一些实施例中，沿着Y方向的区域I中的鳍210a的上部的宽度W1在约10nm至约40nm的范围内。在一些实施例中，沿着Y方向的区域II中的鳍210b的上部的宽度W2比W1宽，诸如在约50nm至约1000nm的范围内。在一些实施例中，沿着X方向的区域I中的鳍210a的上部的长度L1和沿着X方向的区域II中的鳍210b的上部的长度L2可以分别在约90nm至约900nm的范围内。在区域I中，鳍210a可以被设计用于形成NFET或PFET。在区域II中，鳍210b可以被设计用于形成ESD二极管。鳍210b的大宽度W2提供了较低的ESD电阻和较强的ESD电流传导性。
可以使用包括光刻和蚀刻工艺的合适的工艺来制造鳍210。光刻工艺可以包括在HM层212上方形成光刻胶层(未示出)，将光刻胶曝光成图案，执行曝光后烘烤工艺以及显影光刻胶以形成包括光刻胶的掩模元件。在一些实施例中，可以使用电子束(e束)光刻工艺来执行图案化光刻胶以形成掩模元件。然后可以使用掩模元件来保护衬底202的区域以及在该区域上形成的层，同时蚀刻工艺在未保护的区域中穿过HM层212、穿过外延堆叠件204并且进入衬底202中而形成沟槽214，从而留下多个延伸的鳍210。可以使用干蚀刻、湿蚀刻、RIE和/或其他合适的工艺来蚀刻沟槽214。
还可以使用在衬底上形成半导体鳍的方法的许多其他实施例，包括例如限定鳍区域(例如，通过掩模或隔离区域)并且以鳍210的形式外延生长外延堆叠件204。在一些实施例中，形成鳍210可以包括修整工艺以减小鳍210的宽度。修整工艺可以包括湿和/或干蚀刻工艺。在一些实施例中，可以使用包括双重图案或多重图案化工艺的合适的工艺来制造鳍210。通常，双重图案化或多重图案化工艺将光刻和自对准工艺相结合，允许创建具有例如节距小于使用单个直接光刻工艺可获得的节距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件或芯轴以通过蚀刻外延堆叠件204和衬底202来图案化鳍210。蚀刻工艺可以包括干蚀刻、湿蚀刻、反应离子蚀刻(RIE)和/或其他合适的工艺。
在操作106处，方法100(图1A)在鳍210之间形成隔离结构，诸如浅沟槽隔离(STI)部件。仍参考图3，STI部件220设置在插入鳍210的衬底202上。作为示例，在一些实施例中，首先在衬底202上方沉积介电层，用介电材料填充沟槽214。在一些实施例中，介电层可以包括氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k电介质、它们的组合和/或其他合适的材料。在各种示例中，可以通过CVD工艺、SACVD工艺、可流动CVD工艺、ALD工艺、PVD工艺和/或其他合适的工艺来沉积介电层。在一些实施例中，在沉积介电层之后，可以使器件200退火，以例如改善介电层的质量。在一些实施例中，介电层可以包括例如具有一个或多个衬里层的多层结构。在形成STI部件220的一些实施例中，在沉积介电层之后，例如通过化学机械抛光(CMP)工艺来减薄并且平坦化沉积的介电材料，使得最顶部的外延层208的上表面暴露。随后，使插入鳍210的介电层凹进。如图3所示，使STI部件220凹进，以提供在STI部件220之上延伸的鳍210。在一些实施例中，凹进工艺可以包括干蚀刻工艺、湿蚀刻工艺和/或它们的组合。在一些实施例中，控制凹进深度(例如，通过控制蚀刻时间)，以产生鳍210的暴露的上部的期望高度。在所示的实施例中，外延堆叠件204的每个层均暴露。在进一步的实施例中，使STI部件220的顶面凹进至外延堆叠件204的底面下方。
然后，方法100进行到操作108(图1A)，在其中形成牺牲层/部件，特别是伪栅极结构(或伪栅极堆叠件)。虽然本讨论针对替换栅极(或后栅极)工艺，由此形成伪栅极结构并且随后对其进行替换，但是其他配置也是可能的。
参考图4、图5A至图5B和图6A至图6B，形成栅极堆叠件232。图4是器件200的立体图，图5A和图5B是器件200的两个实施例的顶视图，图6A是指在鳍210a中并且沿着鳍210a的纵向方向(例如，沿着图4中的A-A线)截取的区域I中的截面图，并且图6B是指在鳍210b中并且沿着鳍210b的纵向方向(例如，沿着图4中的B-B线)截取的区域II中的截面图。栅极堆叠件232沿着Y方向纵向定向。在一些实施例中，栅极堆叠件232具有在约10nm至约100nm的范围内的宽度W3和在约40nm至约950nm的范围内的长度L3。在区域I中，栅极堆叠件232的长度L3大于鳍210a的宽度W1，并且栅极堆叠件232从鳍210a的顶面和侧壁接合鳍210。鳍210a的位于伪栅极堆叠件232下方的部分可以称为沟道区域。伪栅极堆叠件232还可以限定鳍210a的源极/漏极(S/D)区域，例如，鳍210a的与沟道区域相邻并且位于沟道区域的相对侧上的区域。相邻栅极堆叠件232之间的距离D1可以在从约30nm到约200nm的范围内。在区域II中，栅极堆叠件232的长度L3小于鳍210b的宽度W2，并且栅极堆叠件232沉积在鳍210b的顶面之上，但不沉积在鳍210b的侧壁上(图5A)。在一些实施例中，区域II中的两个相邻的栅极堆叠件232之间的距离D2在从约110nm到约1020nm的范围内，该距离D2大于D1。在一些实施例中，D2/L2的比率不小于约0.7。如果比率D2/L2小于70％，则两个相邻的栅极堆叠件232之间的相对近距离会引入不期望的杂散电容并且降低ESD性能。在进一步的一些实施例中，比率D2/L2大于1，这是指距离D2大于鳍210b的长度L2，并且栅极堆叠件232沉积在围绕鳍210b的STI部件220上(图5B)。栅极堆叠件232和鳍210b的两个相对边缘之间的间隙G1可以在约10nm至约60nm的范围内。
在各个实施例中，栅极堆叠件232是随后被去除的伪(牺牲)栅极堆叠件。因此，在使用后栅极工艺的一些实施例中，栅极堆叠件232是伪栅极堆叠件，并且将在器件200的后续处理阶段处由最终的栅极堆叠件替换。特别地，如下面将更详细地讨论的，伪栅极堆叠件232可以在之后的处理阶段由高K介电层(HK)和金属栅电极(MG)替换。
在一些实施例中，伪栅极堆叠件232包括伪介电层234和伪电极层236。在一些实施例中，伪介电层234可以包括SiO2、氮化硅、高K介电材料和/或其他合适的材料。在各种示例中，可以通过CVD工艺、次大气压CVD(SACVD)工艺、可流动CVD工艺、ALD工艺、PVD工艺或其他合适的工艺来沉积伪介电层234。作为示例，伪介电层234可以用于防止后续工艺(例如，伪栅极堆叠件的后续形成)对鳍210的损坏。随后，形成伪栅极堆叠件232的其他部分，包括伪电极层236和硬掩模240，硬掩模240可以包括多个层240A和240B(例如，氧化物层240A和氮化物层240B)。在一些实施例中，伪栅极堆叠件232通过各种工艺步骤形成，诸如层沉积、图案化、蚀刻以及其他合适的处理步骤。示例性层沉积工艺包括CVD(包括低压CVD和等离子体增强CVD)、PVD、ALD、热氧化、电子束蒸发或其他合适的沉积技术或它们的组合。例如，在形成栅极堆叠件时，图案化工艺包括光刻工艺(例如，光刻或电子束光刻)，光刻可以进一步包括光刻胶涂布(例如、旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、光刻胶显影、冲洗、干燥(例如，旋转干燥和/或硬烘烤)、其他合适的光刻技术和/或它们的组合。在一些实施例中，蚀刻工艺可以包括干蚀刻(例如，RIE蚀刻)、湿蚀刻和/或其他蚀刻方法。在一些实施例中，伪电极层236可以包括多晶体硅(多晶硅)。在一些实施例中，硬掩模240包括氧化物层240A，诸如可以包括SiO2的衬垫氧化物层。在一些实施例中，硬掩模240包括氮化物层240B，诸如可以包括Si3N4、氮氧化硅和/或碳化硅的衬垫氮化物层。
在下面的附图中，为了简洁起见，解释了在形成图5A所示的结构之后的制造操作，其中说明伪栅极堆叠件沉积在鳍210b正上方。然而，相同的操作可以施加至图5B所示的结构，其中伪栅极堆叠件沉积在STI部件220正上方。
在操作110中，方法100(图1A)在伪栅极堆叠件232的侧壁上形成栅极间隔件242。参考图7A和图7B，栅极间隔件242可以具有约2-10nm的厚度。在一些示例中，栅极间隔件242可以包括介电材料，诸如氧化硅、氮化硅、碳化硅、氮氧化硅、SiCN、碳氧化硅、SiOCN、低K材料和/或它们的组合。在一些实施例中，栅极间隔件242包括多个层，诸如衬里间隔件层242A和主间隔件层242B等。作为示例，可以通过使用诸如CVD工艺、次大气压CVD(SACVD)工艺、可流动CVD工艺、ALD工艺、PVD工艺或其他合适的工艺的工艺在器件200上方共形地沉积介电材料来形成栅极间隔件242。在介电材料的共形沉积之后，可以回蚀刻用于形成栅极间隔件242的介电材料的部分，以暴露未由伪栅极堆叠件232覆盖的鳍210的部分。在一些情况下，该回蚀刻工艺沿着伪栅极堆叠件232的顶面去除用于形成栅极间隔件242的介电材料的部分。在一些实施例中，回蚀刻工艺可以包括湿蚀刻工艺、干蚀刻工艺、多步骤蚀刻工艺和/或它们的组合。注意，在回蚀刻工艺之后，栅极间隔件242保持设置在伪栅极堆叠件232的侧壁上。
在操作112处，方法100(图1A)蚀刻区域I中的S/D区域以形成凹槽246。凹槽246也称为S/D沟槽246。参考图8A和图8B，在操作112的一些实施例中，在器件200之上形成蚀刻掩模(未示出)。蚀刻掩模在区域I上方提供开口，允许通过开口使鳍210a的S/D区域凹进，同时保护区域II免受蚀刻损失。然后，操作112施加蚀刻工艺，该蚀刻工艺被调节为对鳍210a中的半导体材料(例如，硅和硅锗)的材料具有选择性，并且对伪栅极堆叠件232和STI部件220不进行蚀刻(或最小蚀刻)。在本实施例中，蚀刻工艺使S/D区域中的鳍210a凹进至低于最底部外延层206的水平。外延层206和208的末端暴露在S/D沟槽246中。蚀刻工艺可以是干蚀刻、湿蚀刻、反应离子蚀刻或其他蚀刻方法。随后例如通过光刻胶剥离工艺或其他合适的工艺来去除蚀刻掩模。
在操作114处，方法100(图1A)在区域I中的外延层206的末端上形成内部间隔件248。参考图9A和图9B，在一些实施例中，内部间隔件248包括介电材料，该介电材料包括硅、氧、碳、氮、其他合适的材料或它们的组合(例如，氧化硅、氮化硅、氮氧化硅、碳化硅或碳氮氧化硅)。内部间隔件248可以通过沉积和蚀刻工艺形成。例如，在形成S/D沟槽246之后，可以使用横向蚀刻工艺来使外延层206凹进以在相邻的外延层208之间垂直地形成腔。然后，沉积一种或多种介电材料(例如，使用CVD或ALD)以填充腔。执行另一蚀刻工艺以去除腔外部的介电材料，从而形成内部间隔件248。
在操作116处，方法100(图1A)在蚀刻工艺中将源极区域中的S/D沟槽246(从而作为源极沟槽246)进一步向下延伸至顶部衬底部分202a中并且在源极沟槽246中形成底部S/D层252。根据实施例，在图10A和图10B中示出了所得的结构。在所示的实施例中，操作114首先在器件200上方形成蚀刻掩模250。在一些实施例中，蚀刻掩模250是共形地沉积在器件200上的衬里层。蚀刻掩模250在相邻的伪栅极堆叠件232之间的源极沟槽246上方的区域I中提供开口，而漏极沟槽246和区域II保持被覆盖。在各个实施例中，可以仅在漏极沟槽、仅在源极沟槽或在源极沟槽和漏极沟槽两者上方提供蚀刻掩模250的开口。在本发明中，源极和漏极可互换地使用。蚀刻掩模250包括与顶部衬底部分202a中的半导体材料不同的材料，以在进一步蚀刻源极沟槽246期间实现蚀刻选择性。例如，蚀刻掩模250包括光刻胶材料(因此可以称为图案化的光刻胶层和/或图案化的光刻胶层)。操作116还包括通过蚀刻掩模250蚀刻顶部衬底部分202a以向下延伸源极沟槽246。蚀刻工艺可以是干蚀刻、湿蚀刻、反应离子蚀刻或其他合适的蚀刻方法，以选择性地使源极沟槽246凹进至期望的水平。随后，操作116用底部S/D层252填充延伸的源极沟槽246的底部，该底部S/D层252与顶部衬底部分202a中的半导体材料具有蚀刻选择性。在一些实施例中，底部S/D层252是介电层，介电层可以包括选自La2O3、Al2O3、SiOCN、SiOC、SiCN、SiO2、SiC、ZnO、ZrN、Zr2Al3O9、TiO2、TaO2、ZrO2、HfO2、Si3N4、Y2O3、AlON、TaCN、ZrSi、它们的组合以及其他合适的材料的一种或多种介电材料，并且可以通过PE-CVD、F-CVD或其他合适的方法形成。在一些实施例中，底部S/D层252可以包括半导体材料，只要在底部S/D层252和顶部衬底部分202a之间实现蚀刻选择性即可。例如，底部S/D层252可以包括SiGe，并且可以通过包括化学气相沉积(CVD)技术(例如，气相外延和/或超高真空CVD)、分子束外延、其他合适的外延生长工艺或它们的组合的任何外延工艺形成。底部S/D层252为随后形成的背侧S/D接触件保留空间。在示出的实施例中，底部S/D层252填充源极沟槽246的底部并且在最底部外延层206下方。随后，例如，通过光刻胶剥离工艺或其他合适的工艺来去除蚀刻掩模250。
在操作118处，方法100(图1B)在区域I中的S/D沟槽246中形成S/D部件260。根据实施例，在图11A和图11B中示出了所得的结构。在一些实施例中，操作118可以包括外延生长半导体材料，诸如外延生长的硅、锗或硅锗。可以通过包括化学气相沉积(CVD)技术(例如，气相外延和/或超高真空CVD)、分子束外延、其他合适的外延生长工艺或它们的组合的任何外延工艺来形成S/D部件260。S/D部件260可以掺杂有n型掺杂剂和/或p型掺杂剂。在一些实施例中，对于n型晶体管，S/D部件260包括硅并且可以掺杂有碳、磷、砷、其他n型掺杂剂或它们的组合(例如，形成Si：C外延S/D部件、Si：P外延S/D部件或Si：C：P外延S/D部件)。在一些实施例中，对于p型晶体管，S/D部件260包括硅锗或锗，并且可以掺杂有硼、其他p型掺杂剂或它们的组合(例如，形成Si：Ge：B外延S/D部件)。S/D部件260可以包括具有不同水平的掺杂剂密度的多个外延半导体层。在一些实施例中，执行退火工艺(例如，快速热退火(RTA)和/或激光退火)以激活S/D部件260中的掺杂剂。
在操作120处，方法100(图1B)在区域II中的鳍210b中形成注入的P+区域和N+区域，以形成ESD器件。根据实施例，在图12A和图12B中示出了所得的结构。操作120可以包括：执行n型杂质注入(或掺杂)以形成重掺杂的n型区域262(或N+区域262)；以及执行p型杂质注入以形成重掺杂的p型区域264(或P+区域264)。在整个说明书中，术语“重掺杂”表示大于约1020/cm3的杂质浓度。然而，应当理解，术语“重掺杂”是本领域的术语，并且涉及用于形成实施例的集成电路的特定技术世代。当导电类型为p型时，合适的杂质包括硼、铝或其他合适的p型掺杂剂。当导电类型为n型时，合适的杂质包括磷、砷或其他合适的n型掺杂剂。在所示的实施例中，注入被限制在区域II中的相邻伪栅极堆叠件232之间的区域中。如本领域中已知的，可以形成诸如光刻胶的掩模以覆盖不被注入的区域。在一些实施例中，P+区域264和N+区域262中的每个沿着Y方向的宽度可以基本等于鳍210b的宽度W2，并且沿着X方向的长度L4可以在约30nm至约200nm的范围内。在所示的实施例中，P+区域264和N+区域262的掺杂深度延伸超过最底部的外延层206并且进入顶部衬底部分202a一段距离d。在一实施例中，距离d在约0nm至约30nm的范围内。这样的距离d提高了实施例中的ESD器件的RC性能。鳍210b的中间部分可以保持未注入。鳍210b的未注入的中间部分位于N+区域262和P+区域264之间并且邻接N+区域262和P+区域264。参考图12B以及图16A的顶视图，在一些实施例中，未注入的中间部分沿着X方向的长度L5可以在约30nm至约500nm的范围内。在各个实施例中，比率L5/L4为约0.2至约2.5。如果该比率小于0.2，则P+/N+区域之间的相对较小的距离可能导致掺杂剂彼此扩散并且减小有效的注入区域宽度。如果该比率大于2.5，则P+/N+区域之间的相对较大的距离可能会增加沿着ESD路径的电阻并且降低ESD性能。在所示的实施例中，伪栅极堆叠件232与P+/N+区域横向地间隔约10nm至约60nm的间隙G2(从栅极间隔件242的侧壁测量)。可选地，伪栅极堆叠件232可以分别与P+/N+区域(G2≈0)邻接，或者甚至与P+/N+区域的边缘部分地重叠。
在操作120之后的所得结构中，在P+区域264和N+区域262之间形成P-N结。P-N结沿着鳍210b的纵向方向。在所示的实施例中，所得的结构是ESD二极管。通过使P+/N+区域位于同一鳍中，而不是与多个鳍交叉，可以增强ESD电流传导率，并且减小ESD寄生电容。通过在P+/N+区域外部具有伪栅极堆叠件以及相应地随后形成的金属栅极堆叠件，进一步减小了ESD二极管和栅极结构之间的ESD寄生电容。鳍210b的相对较大的宽度还提供了低电阻率的ESD电流路径，这增强了ESD器件的性能。
在操作122处，方法100(图1B)在伪栅极堆叠件232的侧壁上形成层间介电(ILD)层268，并且ILD层268覆盖鳍210。参考图13A和图13B，在操作122的一些实施例中，在形成ILD层268之前还形成接触蚀刻停止层(CESL)266。在一些示例中，CESL 266包括氮化硅层、氧化硅层、氮氧化硅层和/或本领域已知的其他材料。可以通过等离子体增强化学气相沉积(PECVD)工艺和/或其他合适的沉积或氧化工艺来形成CESL 266。在一些实施例中，ILD层268包括诸如正硅酸乙酯(TEOS)氧化物、未掺杂硅酸盐玻璃或掺杂的氧化硅，诸如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅酸盐玻璃(BSG)和/或其他合适的介电材料。可以通过PECVD工艺或其他合适的沉积技术来沉积ILD层268。在一些实施例中，在形成ILD层268之后，器件200可以经受高热预算工艺以退火ILD层。在一些示例中，在沉积ILD层268之后，可以执行平坦化工艺以去除过量的介电材料。例如，平坦化工艺包括CMP工艺，该CMP工艺去除CESL 266和ILD层268的位于伪栅极堆叠件232上面的部分并且平坦化器件200的顶面。在一些实施例中，CMP工艺暴露伪电极层236。
在操作124处，方法100(图1B)去除伪栅极堆叠件232以在区域I和II中形成栅极沟槽270，如图13A和图13B所示。可以随后在栅极沟槽270中形成最终的栅极结构(例如，包括高K介电层和金属栅电极)，如将在下面描述的。操作124可以包括对伪栅极堆叠件232的伪介电层234和伪电极层236中的材料具有选择性的一个或多个蚀刻工艺。例如，可以使用选择性蚀刻工艺来执行伪栅极堆叠件232的去除，诸如选择性湿蚀刻、选择性干蚀刻或它们的组合。在栅极沟槽270中暴露区域I中的鳍210a的外延层206和208以及区域II中的鳍210b的最顶部外延层208。
在操作126处，方法100(图1B)从在区域I的栅极沟槽270中暴露的鳍210a去除外延层206。根据实施例，在图13A和图13B中示出了所得的结构。在实施例中，外延层206包括SiGe，并且外延层208包括Si，允许选择性地去除外延层206。在实施例中，通过选择性湿蚀刻工艺来去除外延层206。在一些实施例中，选择性湿蚀刻包括APM蚀刻(例如，氢氧化氨-过氧化氢-水的混合物)。在一些实施例中，选择性去除包括SiGe氧化，然后是SiGeOx去除。例如，可以通过O3清洁提供氧化，然后通过诸如NH4OH的蚀刻剂去除SiGeOx。在区域II中，最顶部的外延层208用作蚀刻停止件，并且保护下面的外延层206免受蚀刻。
然后，方法100进行到操作128(图1B)，其中形成栅极结构。根据实施例，在图14A和图14B中示出了所得的结构。栅极结构可以是高K/金属栅极(HK MG)堆叠件，但是其他组分也是可能的。在一些实施例中，栅极结构形成与由区域I中的沟道区域中的多个沟道层(例如，它们之间具有间隙的纳米片或纳米线)提供的多沟道相关联的栅极。在操作128的实施例中，HK MG堆叠件274形成在器件200的栅极沟槽270内。在各个实施例中，HK MG堆叠件274包括界面层(未示出)、形成在界面层上方的高K栅极介电层276以及形成在高K栅极介电层276上方的栅电极层278。如本文所使用和描述的，高K栅极电介质包括具有高介电常数的介电材料，例如，其介电常数大于热氧化硅的介电常数
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HK MG堆叠件中使用的栅电极层可以包括金属、金属合金或金属硅化物。另外，HK MG堆叠件的形成可以包括沉积以形成各种栅极材料、一个或多个衬里层，以及一个或多个CMP工艺以去除过量的栅极材料并且从而平坦化半导体器件200的顶面。在HK MG堆叠件274和S/D部件260之间插入内部间隔件248，提供隔离。
在一些实施例中，HK MG堆叠件274的界面层可以包括介电材料，诸如氧化硅(SiO2)、HfSiO或氮氧化硅(SiON)。界面层可以通过化学氧化、热氧化、原子层沉积(ALD)、化学气相沉积(CVD)和/或其他合适的方法形成。HK MG堆叠件274的高K栅极介电层276可以包括高K电介质，诸如氧化铪(HfO2)。可选地，HK MG堆叠件274的高K栅极介电层276可以包括其他高K电介质，诸如TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4、氧氮化物(SiON)、它们的组合或其他合适的材料。高K栅极介电层276可以通过ALD、物理气相沉积(PVD)、CVD、氧化和/或其他合适的方法形成。
HK MG堆叠件274的栅电极层278可以包括单层或可选地多层结构，诸如具有所选功函数以增强器件性能的金属层(功函金属层)、衬里层、润湿层、粘合层、金属合金或金属硅化物的各种组合。作为示例，HK MG堆叠件274的栅电极层278可以包括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Re、Ir、Co、Ni、其他合适的金属材料或它们的组合。在各个实施例中，HK MG堆叠件274的栅电极层278可以通过ALD、PVD、CVD、电子束蒸发或其他合适的工艺形成。此外，可以为可使用不同金属层(例如，用于提供N型或P型功函数)的N-FET和P-FET晶体管单独地形成栅电极层278。在各个实施例中，可以执行CMP工艺以从HK MG堆叠件274的栅电极层278去除过量的金属，并且从而提供HK MG堆叠件274的基本平坦的顶面。HK MG堆叠件274包括插入每个外延层(沟道层)208的部分，外延层208形成区域I中的多栅极晶体管的沟道。
在操作130处，方法100(图1B)在器件200的前侧上形成各种部件。例如，操作130可以通过蚀刻ILD层268和CESL 266形成暴露下面的N+区域262/P+区域264的接触开口，通过用导电材料填充接触开口而形成接合在区域I中的S/D部件260上的接触件282a以及接合在区域II中的N+区域262/P+区域264上的接触件282b，以及在器件200的前侧上形成各种其他接触件/通孔/线和多层互连部件(例如，金属层和层间电介质)(表示为金属布线层284)。根据实施例，在图15A和图15B中示出了所得的结构。在进一步的示例中，金属布线层284可以包括多层互连件，诸如垂直互连件(例如，通孔或接触件)和水平互连件(例如，金属线)。各种互连部件可以采用各种导电材料，包括铜、钨和/或硅化物。在一个示例中，镶嵌和/或双镶嵌工艺用于形成铜相关的多层互连结构。
参考图16A，图16A示出了根据实施例的在操作130之后的器件200的顶视图，区域II中的接触件282b沿着X方向间隔开并且沿着Y方向延伸。每个接触件282b可以具有沿着X方向的宽度，在从约10nm到约80nm的范围内，并且可以具有沿着Y方向的长度，在从约40nm到约950nm的范围内。接触件282b可以沉积在P+区域262/N+区域264的部分中，接触件282b分别具有到P+/N+区域的内边缘(即，相对边缘)的边缘到边缘距离L6’和到P+/N+区域的外边缘(即，面对HK MG堆叠件274的边缘)的边缘到边缘距离L6。在各个实施例中，L6’小于L6。换句话说，接触件282b比外部边缘更靠近P+N+区域的内部边缘。在一些实施例中，比率L6’/L6小于约0.4。例如，距离L6’可以小于约10nm，并且距离L6可以在约30nm至约60nm之间的范围内。参考图16B，图16B示出了如如上关于图5B所讨论的又一实施例的在操作130之后的器件200的顶视图，栅极堆叠件274沉积在STI部件220上，并且P+/N+区域延伸至鳍210b的横向端部。栅极堆叠件274的两个相对边缘和鳍210b之间的距离G1也分别是栅极堆叠件274的两个相对边缘和P+/N+区域之间的距离G2，在从约10nm至约60nm的范围内。通过在鳍210b的外部具有栅极堆叠件274，进一步减小了ESD二极管和栅极结构之间的ESD寄生电容。
在操作132处，方法100(图1B)将器件200上下翻转，并且将器件200的前侧附接至载体286，诸如图17A和图17B所示。这使得可以从器件200的背侧访问器件200以进行进一步处理。操作132可以使用任何合适的附接工艺，诸如直接接合、混合接合、使用粘合剂或其他接合方法。操作132还可以包括对准、退火和/或其他工艺。在一些实施例中，载体286可以是硅晶圆。在图2至图23B中，“z”方向从器件200的背侧指向器件200的前侧，而“-z”方向从器件200的前侧指向器件200的背侧。
在操作134处，方法100(图1C)从器件200的背侧减薄器件200，直到底部S/D层252从器件200的背侧暴露。根据实施例，在图18A和图18B中示出了所得的结构。减薄工艺可以包括机械研磨工艺和/或化学减薄工艺。在机械研磨工艺期间，可以首先从衬底202去除大量的衬底材料。在去除底部衬底部分202b期间，介电覆盖层203可以用作CMP停止层。之后，化学减薄工艺可以将蚀刻化学物施加到衬底202的背侧以去除介电覆盖层203，并且进一步减薄顶部衬底部分202a，直到暴露底部S/D层252。
在操作136处，方法100(图1C)从器件200的背侧去除区域I中的顶部衬底部分202a。根据实施例，在图19A和图19B中示出鳄梨所得的结构。操作136可以包括首先形成覆盖区域II的蚀刻掩模(未示出)。然后，操作136施加蚀刻工艺，蚀刻工艺被调节为对顶部衬底部分202a中的半导体材料的材料(例如硅)具有选择性，并且对底部S/D层252不进行(或最小化)蚀刻。蚀刻工艺可以是干蚀刻、湿蚀刻、反应离子蚀刻或其他蚀刻方法。在从区域I去除顶部衬底部分之后，在器件200的背侧处暴露金属栅极堆叠件274、内部间隔件248和S/D部件260。随后例如去除蚀刻掩模，例如，通过光刻胶剥离工艺或其他合适的工艺。顶部衬底部分202a保留在器件200的区域II中。
在操作138处，方法100(图1C)在器件200的背侧上沉积介电层288。根据实施例，在图20A和图20B中示出了所得的结构。操作138可以首先包括化学减薄工艺，以使区域II中的顶部衬底部分202a凹进至低于区域I中的底部S/D层252的水平。然后，操作138沉积覆盖区域I和II的介电层288。介电层288可以包括正硅酸乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃或掺杂的氧化硅，诸如硼磷硅酸盐玻璃(BPSG)、氟掺杂的石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅酸盐玻璃(BSG)、低k介电材料、其他合适的介电材料或它们的组合。介电层288可以通过PE-CVD(等离子体增强CVD)、F-CVD(可流动CVD)或其他合适的方法形成。操作138还可以包括CMP工艺以平坦化介电层288以从器件200的背侧去除过量的介电材料。由于介电层288和底部S/D层252包括不同的材料，使得当通过CMP工艺平坦化介电层288时，底部S/D层252可以用作CMP停止件。在操作138之后，底部S/D层252在区域I中暴露，而顶部衬底部分202a在区域II中保持由介电层288覆盖。
在操作140处，方法100(图1C)选择性地蚀刻底部S/D层252以形成由介电层288围绕的背侧沟槽290。背侧沟槽290从背侧暴露源极部件260的表面。根据实施例，在图21A和图21B中示出了所得的结构。在本实施例中，操作140施加蚀刻工艺，该蚀刻工艺被调节为对底部S/D层252中的材料(例如，SiGe)的材料具有选择性，并且对介电层288不进行(或最小化)蚀刻。在本实施例中，蚀刻工艺还蚀刻源极部件260以使源极部件260凹进至低于仍由介电层288覆盖的漏极部件260的水平。在进一步的实施例中，使源极部件260凹进至介电层288和最底部的内部间隔件248下方。操作140可以施加多于一个蚀刻工艺。例如，它可以施加第一蚀刻工艺以选择性地去除底部S/D层252，然后施加第二蚀刻工艺以使源极部件260选择性地凹进至期望的水平，其中第一蚀刻工艺和第二蚀刻工艺使用不同的蚀刻参数，诸如使用不同的蚀刻剂。蚀刻工艺可以是干蚀刻、湿蚀刻、反应离子蚀刻或其他蚀刻方法。
在操作142处，根据实施例，方法100(图1C)在如图21A和图21B所示的背侧沟槽290的侧壁上沉积介电衬里292。在一些实施例中，共形地沉积介电衬里292以沿着介电层288、内部间隔件248和凹进的源极部件260的各个表面具有基本均匀的厚度。在各个实施例中，介电衬里292可以包括La2O3、Al2O3、SiOCN、SiOC、SiCN、SiO2、SiC、ZnO、ZrN、Zr2Al3O9、TiO2、TaO2、ZrO2、HfO2、Si3N4、Y2O3、AlON、TaCN、ZrSi、它们的组合或其他合适的材料。在各个实施例中，可以使用ALD、CVD或其他合适的方法来沉积介电衬里292，并且介电衬里292可以具有约0.5nm至约10nm的厚度。操作142还包括用于穿透并且去除介电衬里292的大部分水平部分的穿透蚀刻工艺。在一些实施例中，穿透蚀刻工艺可以包括各向异性干蚀刻工艺等。在介电衬垫层292由氧化物化合物形成的一些实施例中，BT蚀刻工艺是利用包括CHF3、Ar、CF4、N2、O2、CH2F2、SF3等或它们的组合的蚀刻工艺气体的反应离子蚀刻(RIE)工艺。在所示的实施例中，由于操作142，介电衬里292的部分保留在背侧沟槽290的侧壁上，包括介电层288和内部间隔件248的表面。在穿透蚀刻工艺之后，在背侧沟槽290中再次暴露凹进的源极部件260。
在操作144处，根据实施例，如图22A和图22B所示，方法100(图1C)在源极部件260上方的背侧沟槽290中形成硅化物部件294。在实施例中，操作144首先将一种或多种金属沉积到背侧沟槽290中，对器件200执行退火工艺以引起一种或多种金属与源极部件260之间的反应以产生硅化物部件294，并且去除一种或多种金属的未反应部分，在背侧沟槽290中留下硅化物部件294。一种或多种金属可以包括钛(Ti)、钽(Ta)、钨(W)、镍(Ni)、铂(Pt)、(Yb)、铱(Ir)、(Er)、钴(Co)或它们的组合(例如，两种或多种金属的合金)，并且可以使用CVD、PVD、ALD或其他合适的方法来沉积。硅化物部件294可以包括硅化钛(TiSi)、硅化镍(NiSi)、硅化钨(WSi)、硅化镍铂(NiPtSi)、硅化镍铂锗(NiPtGeSi)、硅化镍锗(NiGeSi)、硅化镱(YbSi)、硅化铂(PtSi)、硅化铱(IrSi)、硅化铒(ErSi)、硅化钴(CoSi)、它们的组合或其他合适的化合物。
在操作146处，方法100(图1C)在区域I中的硅化物部件294上方的背侧沟槽290中形成背侧S/D接触件296。根据实施例，在图22A和图22B中示出了所得的结构。在实施例中，背侧S/D接触件296可以包括导电阻挡层和位于导电阻挡层上方的金属填充层。导电阻挡层可以包括钛(Ti)、钽(Ta)、钨(W)、钴(Co)、钌(Ru)或导电氮化物，诸如氮化钛(TiN)、氮化钛铝(TiAlN)、氮化钨(WN)、氮化钽(TaN)或它们的组合，并且可以通过CVD、PVD、ALD和/或其他合适的工艺形成。金属填充层可以包括钨(W)、钴(Co)、钼(Mo)、钌(Ru)、镍(Ni)、铜(Cu)或其他金属，并且可以通过CVD、PVD、ALD、镀或其他合适的工艺形成。在一些实施例中，在背侧S/D接触件296中省略了导电阻挡层。介电衬里292用作介电阻挡层，以防止背侧S/D接触件296中的金属材料扩散到介电层288中。
在操作148处，方法100(图1C)对器件200执行进一步的制造工艺。例如，它可以在器件200的背侧上形成金属布线层298，诸如背侧电源线。根据实施例，在图23A和图23B示出了所得的结构。金属布线层298电连接至区域I中的背侧S/D接触件296。在实施例中，可以使用镶嵌工艺、双镶嵌工艺、金属图案化工艺或其他合适的工艺形成金属布线层。金属布线层可以包括钨(W)、钴(Co)、钼(Mo)、钌(Ru)、铜(Cu)、镍(Ni)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)或其他金属，可以通过CVD、PVD、ALD、镀或其他合适的工艺来沉积。具有背侧金属布线层有利地增加了器件200中可用于直接连接至源极/漏极接触件和通孔的金属轨的数量。与没有背侧金属布线层的其他结构相比，它还提高了栅极密度，用于更大的器件集成度。在一些实施例中，ESD二极管的两个接触件282b中的一个(例如，设置在P+区域264上的一个或设置在N+区域262上的一个)电耦接至器件200的前侧上的金属布线层284，而另一接触件282b诸如通过衬底通孔(TSV)电耦接至器件200的背侧上的金属布线层298。方法100在操作148处还可以在器件200的背侧上形成一个或多个互连层，在器件200的背侧上形成钝化层，执行其他BEOL工艺，以及去除载体286。如图23A和图23B所示，即使作为背侧金属布线层形成的部分，在所示的多栅极工艺流程中从区域I去除体半导体衬底，顶部衬底部分202a保留在外延层206/208和N+区域262/P+区域264下方的区域II中，这在衬底中提供额外的ESD电流路径并且因此提供较小的ESD电阻。
虽然不旨在是限制性的，但是本发明的实施例提供以下优点中的一个或多个。例如，本发明的实施例形成了与多栅极晶体管工艺流程兼容的ESD保护器件及其制造方法。在各个实施例中，本发明的方法在背侧衬底减薄工艺之后为ESD保护器件保留了体半导体衬底，这为静电放电事件提供了更多的电流路径。此外，本发明的一些实施例在包括外延层的堆叠件的同一鳍元件上形成注入区域，这增强了ESD电流传导性并且减小了ESD寄生电容。工艺流程的实施例还支持具有背侧金属布线层(诸如背侧电源轨)的多栅极晶体管的形成，以增加集成电路中可用的金属轨的数量并且增大栅极密度以用于更大的器件集成度。本发明的实施例可以容易地集成到现有的半导体制造工艺中。
在一个示例方面中，本发明针对一种制造半导体器件的方法。该方法包括提供具有前侧和背侧的结构，该结构包括衬底以及交替地堆叠在衬底之上的具有不同材料组分的第一类型外延层和第二类型外延层的堆叠件，其中该堆叠件位于结构的前侧处，衬底位于结构的背侧处；图案化堆叠件，从而在衬底之上形成鳍；将第一掺杂剂注入到鳍的第一区域中，该第一掺杂剂具有第一导电类型；将第二掺杂剂注入到鳍的第二区域中，该第二掺杂剂具有与第一导电类型相反的第二导电类型；在第一区域上形成第一接触件，以及在第二区域上形成第二接触件。在一些实施例中，第一区域和第二区域由鳍的中间部分分隔开。在一些实施例中，该方法还包括在鳍上形成第一伪栅极堆叠件和第二伪栅极堆叠件；在第一伪栅极堆叠件和第二伪栅极堆叠件的侧壁上沉积覆盖鳍的层间介电(ILD)层；以及用第一金属栅极堆叠件和第二金属栅极堆叠件替换第一伪栅极堆叠件和第二伪栅极堆叠件。在一些实施例中，第一接触件和第二接触件位于第一金属栅极堆叠件和第二金属栅极堆叠件之间。在一些实施例中，第一金属栅极堆叠件和第二金属栅极堆叠件中的每个的宽度小于鳍的宽度。在一些实施例中，该方法还包括从结构的背侧减薄衬底；以及在结构的背侧处沉积介电层。在一些实施例中，该方法还包括形成围绕鳍的隔离结构；以及在隔离结构正上方形成至少一个栅极堆叠件。在一些实施例中，在鳍为第一鳍并且堆叠件的图案化还形成第二鳍的情况下，该方法还包括从第二鳍去除第二类型外延层，从而暴露第一类型外延层；以及形成与第二鳍中的第一类型外延层接合的金属栅极堆叠件。在一些实施例中，第二鳍的宽度小于第一鳍的宽度。
在另一个示例方面中，本发明针对一种制造半导体器件的方法。该方法包括形成从半导体衬底突出的鳍，其中鳍包括位于半导体衬底上的第一类型外延层和第二类型外延层，该第一类型外延层和第二类型外延层具有不同的材料组分并且在垂直方向上交替设置；在鳍之上形成第一栅极结构和第二栅极结构；用第一导电类型的第一掺杂剂掺杂鳍的第一区域；用与第一导电类型相反的第二导电类型的第二掺杂剂掺杂鳍的第二区域，其中第一区域和第二区域位于第一栅极结构和第二栅极结构之间；在第一栅极结构和第二栅极结构的侧壁上形成介电层；在介电层中形成接触孔，接触孔暴露第一区域和第二区域；以及在接触孔中形成导电接触件。在一些实施例中，第一区域和第二区域的掺杂具有延伸至半导体衬底中的掺杂深度。在一些实施例中，该方法还包括减薄半导体衬底；以及在半导体衬底下方沉积氧化物层。在一些实施例中，鳍的宽度大于第一栅极结构或第二栅极结构的宽度。在一些实施例中，在鳍的第一区域和第二区域的掺杂之后，鳍的中间部分基本上没有第一掺杂剂和第二掺杂剂。
在又一个示例方面中，本发明针对一种静电放电(ESD)器件。ESD器件包括：半导体衬底；第一类型外延层和第二类型外延层的堆叠件，位于半导体衬底上，第一类型外延层和第二类型外延层具有不同的材料组分，并且第一类型外延层和第二类型外延层在垂直方向上交替设置；堆叠件中的第一注入区域，其中第一注入区域具有第一导电类型；以及堆叠件中的第二注入区域，其中第二注入区域具有与第一导电类型相反的第二导电类型。在一些实施例中，ESD器件还包括堆叠件中的中间区域，该中间区域位于第一注入区域和第二注入区域之间并且邻接第一注入区域和第二注入区域。在一些实施例中，ESD器件还包括位于半导体衬底下方的氧化物层。在一些实施例中，ESD器件还包括位于堆叠件之上的第一栅极堆叠件和第二栅极堆叠件，其中第一注入区域和第二注入区域位于第一栅极堆叠件和第二栅极堆叠件之间。在一些实施例中，第一栅极堆叠件和第二栅极堆叠件位于堆叠件正上方。在一些实施例中，ESD器件还包括：隔离结构，位于半导体衬底之上并且围绕堆叠件，其中第一栅极堆叠件和第二栅极堆叠件位于隔离结构正上方。
前面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基底来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种制造半导体器件的方法，包括：
提供具有前侧和背侧的结构，所述结构包括衬底以及交替地堆叠在所述衬底之上的具有不同材料组分的第一类型外延层和第二类型外延层的堆叠件，其中，所述堆叠件位于所述结构的所述前侧处，并且所述衬底位于所述结构的所述背侧处；
图案化所述堆叠件，从而在所述衬底之上形成鳍；
将第一掺杂剂注入到所述鳍的第一区域中，所述第一掺杂剂具有第一导电类型；
将第二掺杂剂注入到所述鳍的第二区域中，所述第二掺杂剂具有与所述第一导电类型相反的第二导电类型；以及
在所述第一区域上形成第一接触件，并且在所述第二区域上形成第二接触件。
2.根据权利要求1所述的方法，其中，所述第一区域和所述第二区域由所述鳍的中间部分分隔开。
3.根据权利要求1所述的方法，还包括：
在所述鳍上形成第一伪栅极堆叠件和第二伪栅极堆叠件；
在所述第一伪栅极堆叠件和所述第二伪栅极堆叠件的侧壁上沉积层间介电(ILD)层，所述层间介电层覆盖所述鳍；以及
用第一金属栅极堆叠件和第二金属栅极堆叠件替换所述第一伪栅极堆叠件和所述第二伪栅极堆叠件。
4.根据权利要求3所述的方法，其中，所述第一接触件和所述第二接触件位于所述第一金属栅极堆叠件和所述第二金属栅极堆叠件之间。
5.根据权利要求3所述的方法，其中，所述第一金属栅极堆叠件和所述第二金属栅极堆叠件中的每个的宽度小于所述鳍的宽度。
6.根据权利要求1所述的方法，还包括：
从所述结构的所述背侧减薄所述衬底；以及
在所述结构的所述背侧处沉积介电层。
7.根据权利要求6所述的方法，还包括：
形成围绕所述鳍的隔离结构；以及
在所述隔离结构正上方形成至少栅极堆叠件。
8.根据权利要求1所述的方法，其中，所述鳍为第一鳍，并且所述堆叠件的图案化还形成第二鳍，还包括：
从所述第二鳍去除所述第二类型外延层，从而暴露所述第一类型外延层；以及
形成与所述第二鳍中的所述第一类型外延层接合的金属栅极堆叠件。
9.一种制造半导体器件的方法，包括：
形成从半导体衬底突出的鳍，其中，所述鳍包括位于所述半导体衬底上的第一类型外延层和第二类型外延层，所述第一类型外延层和所述第二类型外延层具有不同的材料组分并且在垂直方向上交替地设置；
在所述鳍之上形成第一栅极结构和第二栅极结构；
用第一导电类型的第一掺杂剂掺杂所述鳍的第一区域；
用与所述第一导电类型相反的第二导电类型的第二掺杂剂掺杂所述鳍的第二区域，其中，所述第一区域和所述第二区域位于所述第一栅极结构和所述第二栅极结构之间；
在所述第一栅极结构和所述第二栅极结构的侧壁上形成介电层；
在所述介电层中形成接触孔，所述接触孔暴露所述第一区域和所述第二区域；以及
在所述接触孔中形成导电接触件。
10.一种静电放电(ESD)器件，包括：
半导体衬底；
第一类型外延层和第二类型外延层的堆叠件，位于所述半导体衬底上，所述第一类型外延层和所述第二类型外延层具有不同的材料组分，并且所述第一类型外延层和所述第二类型外延层在垂直方向上交替地设置；
所述堆叠件中的第一注入区域，其中，所述第一注入区域具有第一导电类型；以及
所述堆叠件中的第二注入区域，其中，所述第二注入区域具有与所述第一导电类型相反的第二导电类型。
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