KR20190064382A - 핀 다이오드 구조물 및 그 방법 - Google Patents

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Abstract

핀 하단 다이오드를 형성하는 방법 및 그 구조물은 기판으로부터 연장되는 복수의 핀들을 갖는 기판을 제공하는 단계를 포함한다. 복수의 핀들 각각은 기판 부분 및 기판 부분 위의 에피택셜 층 부분을 포함한다. 복수의 핀들 각각의 기판 부분의 제 1 영역의 측벽 상에 제 1 도펀트 층이 형성된다. 제 1 도펀트 층을 형성한 후에, 기판 부분의 제 1 영역 내에 제 1 다이오드 영역을 형성하기 위해 제 1 어닐링 공정이 수행된다. 복수의 핀들 각각의 기판 부분의 제 2 영역의 측벽 상에 제 2 도펀트 층이 형성된다. 제 2 도펀트 층을 형성한 후에, 복수의 핀들 각각의 기판 부분의 제 2 영역 내에 제 2 다이오드 영역을 형성하기 위해 제 2 어닐링 공정이 수행된다.

Description

핀 다이오드 구조물 및 그 방법{FIN DIODE STRUCTURE AND METHODS THEREOF}
관련 출원의 교차 참조
본 출원은 그 전체가 참조에 의해 여기에 통합된, 2017년 11월 30일에 출원된 미국 가출원 제 62/592,821호에 우선권을 청구한다.
전자 산업은 점점 더 복잡하고 정교해진 더 많은 수의 기능들을 동시에 지원할 수 있는 더 작고 빠른 전자 디바이스에 대한 수요가 끊임없이 증가하는 것을 경험하였다. 따라서, 반도체 산업은 저비용, 고성능 및 저전력 집적 회로 (integrated circuit; IC)를 제조하는 추세가 계속되고 있다. 지금까지 이러한 목표는 반도체 IC 치수(예를 들어, 최소 피처 크기)를 축소하여, 그에 따라 생산 효율을 향상시키고 관련 비용을 낮춤으로써 대부분 달성되었다. 그러나, 이러한 스케일링은 또한 반도체 제조 공정의 복잡성을 증가시켰다. 따라서, 반도체 IC 및 디바이스의 지속적인 발전의 실현은 반도체 제조 공정 및 기술에서의 유사한 발전을 필요로 한다.
최근에, 게이트-채널 결합을 증가킴으로써 게이트 제어를 향상시키기고, 오프-상태 전류를 감소시키고, 단 채널 효과(short-channel effect; SCE)를 감소시키기 위한 노력으로 다중 게이트 디바이스가 도입되었다. 도입된 그러한 다중 게이트 디바이스 중 하나는 핀 전계-효과 트랜지스터(fin field-effect transistor; FinFET)이다. FinFET은 FET의 채널을 형성하기 위해 사용되고, 그것이 형성된 기판으로부터 연장되는 핀형 구조물로부터 그 이름을 얻었다. FinFET은 기존의 상보성 금속 산화물 반도체(complementary metal-oxide-semiconductor; CMOS) 공정과 호환가능하며, 3차원 구조는 게이트 제어를 유지하고 SCE를 완화하면서 공격적으로 스케일링하는 것을 가능하게 한다. 불행히도, 공격적으로 스케일링된 FinFET은 일부 경우에 핀형 구조물의 하단 근처에서의 과도한 누설 전류로 어려움을 겪을 수도 있다. 이러한 누설 전류를 완화시키기 위한 노력으로, FinFET 디바이스의 핀형 구조물의 하단 근처에 P-N 다이오드를 생성하기 위해 이온 주입 공정이 수행 될 수 있다 . 그러나, 이온 주입 공정은 결함의 형성, 불순물의 도입에 직접적으로 기여할 수 있고, 원하는 것보다 넓은 기판 면적에 영향을 줄 수 있다. 결과적으로, FinFET 디바이스 성능이 악영향을 받을 수 있다.
따라서, 기존 기술은 모든 면에서 완전히 만족스럽지 못하다.
본 개시의 양상은 그들이 첨부 도면과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업상 표준 시행에 따라 다양한 피처들이 일정한 비율로 그려지지 않았음이 주목된다. 실제, 다양한 피처들의 치수는 설명의 명료함을 위해 임의로 확대 또는 축소될 수 있다.
도 1은 본 발명의 하나 이상의 양상에 따른 FinFET 디바이스의 실시예의 사시도이다.
도 2는 일부 실시예에 따른 핀 하단 다이오드를 형성하는 방법의 흐름도이다.
도 3 내지 도 12는 도 2의 방법에 따라 처리되는 제조 중간 단계에서의 디바이스의 단면도를 제공한다.
도 13은 일부 실시예에 따른 핀 하단 다이오드를 형성하는 대안의 방법의 흐름도이다.
도 14 내지 도 25는 도 13의 방법에 따라 처리되는 제조 중간 단계에서의 디바이스의 단면도를 제공한다.
아래의 발명개시는 제공되는 본 발명내용의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 발명개시를 간략화하기 위해서 컴포넌트 및 배열의 구체적인 예시들이 이하에 설명된다. 물론, 이들은 단지 예시를 위한 것이며 한정을 의도하는 것은 아니다. 예를 들어, 다음의 설명에서 제 2 피처 상부 또는 위에 제 1 피처를 형성하는 것은 제 1 피처와 제 2 피처가 직접 접촉하여 형성된 실시예를 포함할 수 있고, 또한 제 1 피처와 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 추가의 피처가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이고, 그 자체가 개시된 다양한 실시예들 및/또는 구성들 사이의 관계를 설명하는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "하위", "위", "상위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 본 명세서에서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용 또는 동작 중에 있는 디바이스의 상이한 배향들을 포함하도록 의도된 것이다. 장치는 이와 다르게 배향될 수 있고(90° 회전되거나 또는 다른 배향에 있음), 여기서 이용되는 공간 상대적 기술어들은 그에 따라 해석될 수 있다.
또한, 본 개시는 여기서 FinFET 디바이스라고하는 핀형 다중 게이트 트랜지스터 또는 다중 게이트 트랜지스터의 형태의 실시예를 제시한다는 것이 주목된다. 이러한 디바이스는 P형 금속 산화물 반도체 FinFET 디바이스 또는 N형 금속 산화물 반도체 FinFET 디바이스를 포함할 수 있다. FinFET 디바이스는 이중 게이트 디바이스, 삼중 게이트 디바이스, 벌크 디바이스, 실리콘-온-절연체(silicon-on-insulator; SOI) 디바이스, 및/또는 다른 구성일 수 있다. 당업자는 본 개시의 측면으로부터 이익을 얻을 수 있은 반도체 디바이스의 다른 예를 인지할 수 있다. 예를 들어, 본원에 설명된 바와 같은 일부 실시예는 또한 GAA(gate-all-around) 디바이스, 오메가-게이트(Ω-게이트) 디바이스 또는 Pi-게이트(Π-게이트) 디바이스에 적용될 수 있다.
도 1을 참조하면, 일부 실시예에 따른 FinFET 디바이스(150)가 도시되어 있다 . 예로서, FinFET 디바이스(150)는 하나 이상의 핀 기반 다중 게이트 전계 효과 트랜지스터(FET)를 포함한다. FinFET 디바이스(150)는 기판(152), 기판(152)으로부터 연장된 핀 요소(154), 격리 영역(156), 및 핀 요소(154) 상부 및 주위에 배치된 게이트 구조물(158)을 포함한다. 기판(152)은 실리콘 기판 등의 반도체 기판일 수 있다. 기판(152)은 기판(152) 상에 형성된 도전성 층 또는 절연 층을 포함하는 다양한 층들을 포함할 수 있다. 기판(152)은 본 분야에 알려진 바와 같은 설계 요건에 의존한 각종 도핑 구성을 포함할 수 있다. 기판(152)은 또한 게르마늄, 실리콘 탄화물(SiC), 실리콘 게르마늄(SiGe) 또는 다이아몬드와 같은 다른 반도체를 포함할 수 있다. 대안적으로, 기판(152)은 화합물 반도체 및/또는 합금 반도체를 포함할 수 있다. 또한, 일부 실시예에 있어서, 기판(152)은 에피택셜 층(에피 층)을 포함할 수 있고, 기판(152)은 성능 강화를 위해 변형될 수 있고, 기판(152)은 실리콘-온-절연체(SOI) 기판을 포함할 수 있고, 그리고/또는 기판(152)은 다른 적합한 강화 피처를 가질 수 있다.
기판(152)과 같은 핀 요소(154)는 하나 이상의 에피택셜 성장된 층을 포함할 수 있고, 실리콘 또는 게르마늄 등의 다른 원소 반도체; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, InGaAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 그 조합을 포함할 수 있다. 핀(154)은 포토리소그래피 및 에칭 공정을 포함한 적합한 공정을 사용하여 제조될 수 있다. 포토리소 공정은 기판 위에 놓인(예를 들면, 실리콘 층 상에) 포토레지스트 층(레지스트)을 형성하는 것, 패턴에 레지스트를 노광하는 것, 노광후 베이크(post-exposure bake) 공정을 수행하는 것, 및 레지스트를 포함한 마스킹 요소를 형성하기 위해 레지스트를 현상하는 것을 포함할 수 있다. 일부 실시예에 있어서, 마스크 요소를 형성하기 위해 레지스트를 패터닝하는 것은 전자 빔(e-빔) 리소그래피 공정을 사용하여 수행될 수 있다. 그 후, 에칭 공정이 실리콘 층에 리세스를 형성함으로써 연장된 핀(154)을 남기면서 기판의 영역들을 보호하기 위해 마스킹 요소가 사용될 수 있다. 리세스는 건식 에칭(예를 들어, 화학적 산화물 제거), 습식 에칭, 및/또는 다른 적합한 공정을 사용하여 에칭될 수 있다. 기판(152) 상에 핀(154)을 형성하기 위한 다수의 다른 실시예의 방법들이 또한 사용될 수 있다.
복수의 핀(154) 각각은 또한 소스 영역(155) 및 드레인 영역(157)을 포함하고, 소스/드레인 영역(155, 157)은 핀(154) 내에, 그 상부에 그리고/또는 그것을 둘러싸고 형성된다. 소스/드레인 영역(155, 157)은 핀(154) 위에 에피택셜 성장될 수 있다. 또한, 트랜지스터의 채널 영역은 도 1의 단면 AA'에 의해 규정된 평면에 실질적으로 평행한 평면을 따라, 게이트 구조물(158) 아래에 놓인 핀(154) 내에 배치된다. 일부 예에 있어서, FinFET 채널 영역은 에피택셜 성장될 수 있는, 실리콘(Si) 및/또는 게르마늄과 같은 고 이동도 재료뿐만 아니라 본 분야에 잘 알려진 바와 같은 복수의 화합물 반도체 또는 합금 반도체 중 임의의 재료를 포함한다. 고 이동도 재료는 실리콘(Si)보다 큰 전자 및/또는 정공 이동도를 갖는 재료를 포함하며 , 이는 실온(300 K)에서 약 1350 cm2/V-s의 고유 전자 이동도 및 실온(300 K)에서 약 480 cm2/V-s의 고유 정공 이동도를 가진다.
격리 영역(156)은 쉘로우 트렌치 격리(shallow trench isolation; STI) 피처일 수 있다. 대안적으로, 전계 산화물, LOCOS 피처, 및/또는 다른 적합한 격리 피처가 기판(152) 상부 및/또는 내부에 구현될 수 있다. 격리 영역(156)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 불화물-도핑된 실리케이트 글라스(fluoride-doped silicate glass; FSG), 로우-k 유전체, 그 조합 및/또는 본 분야에 알려진 다른 적합한 물질로 구성될 수 있다. 일실시예에 있어서, 격리 영역(156)은 STI 피처이고, 기판(152)에서 트렌치를 에칭함으로써 형성된다. 그 후, 트렌치는 격리 재료로 충진되고, 화학 기계적 연마(chemical mechanical polish; CMP)가 후속될 수 있다. 하지만, 다른 실시예가 가능하다. 일부 실시예에 있어서, 격리 영역(156)은 예를 들어 하나 이상의 라이너 층을 갖는 다층 구조물을 포함할 수 있다.
게이트 구조물(158)은 핀(154)의 채널 영역 위에 형성된 계면 층(160), 계면 층(160) 위에 형성된 게이트 유전체 층(162), 및 게이트 유전체 층(162) 위에 형성된 금속 층(164)을 갖는 게이트 스택을 포함한다. 일부 실시예에 있어서, 계면 층(160)은 실리콘 산화물 층(SiO2) 또는 실리콘 산질화물(SiON) 층을 포함할 수 있고, 그러한 계면 층은 화학적 산화, 열적 산화, 원자 층 증착(atomic layer deposition; ALD), 화학적 기상 증착(chemical vapor deposition; CVD), 및/또는 다른 적합한 방법에 의해 형성될 수 있다. 일부 예에 있어서, 게이트 유전체 층(162)은 하프늄 산화물(HfO2)과 같은 하이-k 유전체 층을 포함한다. 대안적으로, 하이-k 유전체 층은 TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3(STO), BaTiO3(BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba,Sr)TiO3(BST), Al2O3, Si3N4, 산질화물(SiON)과 같은 다른 하이-유전체들, 이들의 조합, 또는 다른 적합한 재료를 포함할 수 있다. 본원에 사용되고 설명된 바와 같이, 하이-k 게이트 유전체는 예를 들어 열적 실리콘 산화물(~ 3.9)보다 큰 고 유전 상수를 갖는 유전체 재료를 포함한다. 또다른 실시예에 있어서, 게이트 유전체 층(162)은 실리콘 이산화물 또는 다른 적합한 유전체를 포함할 수 있다. 게이트 유전체 층(162)은 ALD, 물리적 기상 증착(physical vapor deposition; PVD), CVD, 산화 및/또는 다른 적합한 방법에 의해 형성될 수 있다. 일부 실시예에 있어서, 금속 층(164)은 게이트 퍼스트 또는 게이트 라스트(예를 들어, 대체 게이트) 공정의 일부로서 성막될 수 있다. 다양한 실시예에서, 금속 층(164)은 W, Ti, TiN, TiAl, TiAlN, Ta, TaN, WN, Re, Ir, Ru, Mo, Al, Cu, Co, CoSi, Ni, NiSi, 이들의 조합, 및/또는 다른 적합한 조성물을 포함한다. 일부 실시예에 있어서, 금속 층(164)은 N형 트랜지스터를 위한 제 1 금속 재료 및 P형 트랜지스터를 위한 제 2 금속 재료를 포함할 수 있다. 따라서, FinFET 디바이스(150)는 이중 일 함수 금속 게이트 구성을 포함할 수 있다. 예를 들어, 제 1 금속 재료(예를 들어, N형 디바이스의 경우)는 기판 전도대의 일 함수와 실질적으로 정렬되거나, 또는 디바이스(150)의 채널 영역의 전도대의 일 함수와 적어도 실질적으로 정렬된 일 함수를 갖는 금속을 포함할 수 있다. 마찬가지로, 제 2 금속 재료(예를 들어, P형 디바이스의 경우)는 기판 가전자대(valence band)의 일 함수와 실질적으로 정렬되거나, 또는 디바이스(150)의 채널 영역의 가전자대의 일 함수와 적어도 실질적으로 정렬된 일 함수를 갖는 금속을 포함할 수 있다. 따라서, 금속 층(164)은 N형 디바이스 및 P형 디바이스 모두를 포함하는 디바이스(150)를 위한 게이트 전극을 제공할 수 있다. 일부 실시예에 있어서, 금속 층(164)은 대안적으로 또는 추가적으로 폴리실리콘 층을 포함할 수 있다. 다양한 실시예에 있어서, 금속 층(164)은 PVD, CVD, 전자 빔(e-빔) 증착 및/또는 다른 적합한 공정을 사용하여 형성될 수 있다. 일부 실시예에 있어서, 측벽 스페이서는 게이트 구조물(158)의 측벽 상에 형성된다. 측벽 스페이서는 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물 또는 이들의 조합과 같은 유전체 재료를 포함할 수 있다.
여러 경우에 있어서, 공격적으로 스케일링된 FinFET은, 일부 경우에, 핀형 구조물의 하단 근처에서의 과도한 누설 전류로 어려움을 겪을 수 있다. 일부 예에서, 핀 구조물의 하단이 인가된 전기장에 대해 취약 지점일 수 있기 때문에, 핀 구조물의 하단 근처의 누설 전류의 정전기 제어가 도전 과제이다. 이러한 전기장 취약 지점은 예를 들어, 핀 구조물의 상단의 좁은 폭으로부터 핀 구조물의 하단의 넓은 폭으로 테이퍼드되는 핀 구조물의 경우 더욱 악화될 수 있다. 이러한 누설 전류를 완화시키기 위한 노력으로 적어도 일부 현재의 방법에서, FinFET 디바이스의 핀형 구조물의 하단 근처에 P-N 다이오드를 생성하기 위해 이온 주입 공정이 수행될 수 있다. 작동시, 일부 경우에 P-N 다이오드는 역 바이어스될 수 있으므로 핀 구조물의 하단에서 누설 전류를 감소시킨다. 그러나, 이온 주입 공정을 사용한 이러한 P-N 다이오드의 형성은 결함의 형성, 불순물의 도입에 직접 기여할 수 있으며, 원하는 것보다 더 넓은 기판 면적에 영향을 줄 수 있다. 결과적으로, FinFET 디바이스 성능이 악영향을 받을 수 있다. 따라서, 기존의 방법은 모든 면에서 완전히 만족스럽지 않았다.
본 개시의 실시예들은, 다른 실시예들이 상이한 이점들을 제공할 수 있음을 이해하지만, 기존 기술 이상의 이점들을 제공하며, 모든 이점들이 본원에서 반드시 논의되는 것은 아니고, 모든 실시예들에 대해 특별한 이점이 요구되지 않는다. 예를 들어, 여기에 논의된 실시예는 다중 게이트 디바이스(예를 들어, FinFET 디바이스) 및 관련 구조물을 위한 다이오드를 형성하는 방법을 포함한다. 적어도 일부 실시예에서, 개별 핀 구조물의 하단에 다이오드 구조물이 형성되어 개별 핀 구조물을 사용하여 제조된 FinFET 디바이스에 대한 누설 전류를 효과적으로 감소시킨다. 일부 예에서, 여기에 개시된 다이오드 구조물은 "핀 하단 다이오드" 또는 "핀 하단 P-N 다이오드"로 지칭될 수 있다. 추가적으로, 일부 기존 공정과 달리, 여기에 개시된 핀 하단 다이오드는 이온 주입 공정(예를 들어, Si 기판 사전 주입(pre-implant) 공정)을 이용하지 않고 형성될 수 있고, 그에 따라 이온 주입 공정과 관련된 문제점들을 피할 수 있다. 다양한 예에서, 본원에 개시된 핀 하단 다이오드는 또한 기판 상에 배치된 복수의 핀 각각의 핀에 대해 필요에 따라 설계 및/또는 조정될 수 있다. 본 개시의 실시예의 추가 상세는 이하에 제공되며, 추가 이점 및/또는 다른 이점이 본 개시의 이점을 갖는 분야의 당업자에게 명백해질 것이다.
이제 도 2를 참조하면, 일부 실시예에 따라, 핀 하단 다이오드를 형성하는 방법(200)이 도시된다. 일부 실시예에 있어서, 방법(200)은 도 3 내지 도 12를 참조하여 이하 설명되는 반도체 디바이스 구조물(300)을 제조하는데 사용될 수 있다. 도 1의 다중 게이트 디바이스 구조물(150)과 관련하여 상기 논의된 하나 이상의 양상은 또한 방법(200) 및 디바이스 구조물(300)에도 적용할 수 있다. 추가적으로, 도 3 내지 도 12는 도 2의 방법(200)의 하나 이상의 단계에 따라 제조된 예시적인 반도체 디바이스 구조물(300)의 단면도를 제공한다.
방법(200) 및/또는 디바이스 구조물(300)의 부분들은 잘 알려진 상보성 금속 산화물 반도체(CMOS) 기술 공정 플로우에 의해 제조될 수 있고, 따라서 일부 공정들은 여기에 간단히만 설명된다. 또한, 디바이스 구조물(300)은 추가의 트랜지스터, 양극성 접합 트랜지스터, 저항기, 캐패시터, 다이오드, 퓨즈 등의 각종 다른 디바이스 및 피처를 포함할 수 있지만, 본 개시의 발명적 개념을 더 잘 이해하기 위해 간략화된다. 또한, 일부 실시예에서, 반도체 디바이스 구조물(300)은 상호접속될 수 있는 복수의 반도체 디바이스(예를 들어, 트랜지스터)를 포함한다.
디바이스 구조물(300)은 집적 회로, 또는 그 일부의 처리 동안에 제조된 중간 디바이스일 수 있고, 정적 랜덤 액세스 메모리(SRAM) 및/또는 다른 논리 회로, 저항기, 캐패시터, 및 인덕터 등의 수동 컴포넌트, 및 P-채널 전계 효과 트랜지스터(PFET), N-채널 FET(NFET), 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET), 상보성 금속 산화물 반도체(CMOS) 트랜지스터, 양극성 트랜지스터, 고전압 트랜지스터, 고주파 트랜지스터, 다른 메모리 셀 등의 능동 컴포넌트, 및/또는 이들의 조합을 포함할 수 있다. 또한, 도 3 내지 도 12를 참조하여 주어지는 임의의 설명을 포함하는 방법(200)의 공정 단계는, 단지 예시적인 것이며, 하기의 청구 범위에서 구체적으로 인용된 것 이상으로 제한하도록 의도되지 않음이 주목된다.
방법(200)은 핀 구조물을 포함한 기판이 제공되는 블록(202)에서 시작한다. 도 3을 참조하면, 블록(202)의 실시예에서, 기판(302)을 가지며 핀 구조물(304)을 포함하는 디바이스 구조물(300)이 제공된다. 일부 실시예에 있어서, 기판(302)은 Si 기판을 포함할 수 있다. 일부 경우에, 기판(302)은 도 1을 참조하여 상기 설명된 기판(152)과 실질적으로 동일할 수 있다. 일부 실시예에 있어서, 핀 구조물(304)은 도 1을 참조하여 상기 설명된 핀(154)과 실질적으로 유사한 방식으로 제조될 수 있다. 예를 들어, 일부 실시예에 있어서, 에피택셜 층(306)(예를 들어, Si 또는 Ge 에피택셜 층 등)이 기판(302) 위에 형성될 수 있고, 캡핑 층(308)이 에피택셜 층(306) 위에 형성될 수 있다. 그 후, 포토리소그래피 및 에칭 공정의 조합을 사용하여, 기판(302), 에피택셜 층(306), 및 캡핑 층(308)이 패터닝되어 핀 구조물(304) 및 핀 구조물(304) 사이에 개재된 리세스(305)를 형성할 수 있다. 예로서, 다양한 실시예에서, 핀 구조물(304) 각각은 그러므로 기판 부분(302A), 에피택셜 층 부분(306A), 및 캡핑 층 부분(308A)을 포함한다. 다양한 예에서, 에피택셜 층 부분(306A) 내에 디바이스(300)의 채널 영역(예를 들어, FinFET 채널 영역)이 형성될 수 있다. 일부 실시예에 있어서, 캡핑 층(308), 및 그에 따라 캡핑 층 부분(308A)은 약 100 내지 500 옹스트롬의 두께를 가진다. 일부 경우에, 에피택셜 층(306), 및 그에 따라 에피택셜 층 부분(306A)은 약 300 내지 1000 옹스트롬의 두께를 가진다. 다양한 예에서, 기판 부분(302A)은 약 1 내지 2 마이크로미터의 두께를 가진다.
그 후, 방법(200)은 블록(204)으로 진행하여 제 1 도펀트 층이 성막된다. 도 3 및 도 4의 예를 참조하면, 블록(204)의 일실시예에서, 도펀트 층(402)이 디바이스(300) 위에 성막된다. 다양한 예에서, 도펀트 층(402)은 예를 들어, 제조될 디바이스(300)의 유형에 따라, 그리고 제조될 핀 하단 다이오드의 유형에 따라, N형 도펀트 층 또는 P형 도펀트 층을 포함할 수 있다. 일부 실시예에 있어서, 도펀트 층(402)은 원자 층 증착(ALD)에 의해 성막될 수 있는 포스포-실리케이트 글라스(PSG), 보로-실리케이트 글라스(BSG), 또는 보로-포스포-실리케이트 글라스(BPSG)를 포함할 수 있다. 일부 경우에, 도펀트 층(402)은 대안적으로 스핀-코팅, 화학적 기상 증착(CVD), 또는 다른 적절한 방법에 의해 성막될 수 있다. 일부 실시예에 있어서, 도펀트 층(402)은 리세스(305) 내의 핀 구조물(304)의 측벽 상에 컨포멀하게 성막되는 것을 포함하여 핀 구조물(304) 각각의 위에 컨포멀하게 성막된다. 일부 실시예에 있어서, 도펀트 층(402)은 약 5 내지 20 옹스트롬의 두께를 가진다.
그 후, 방법(200)은 블록(206)으로 진행하여 제 1 산화물 층이 성막된다. 도 4 및 도 5의 예를 참조하면, 블록(206)의 일실시예에서, 산화물 층(502)이 디바이스(300) 위에 성막된다. 다양한 예에서, 산화물 층(502)은 도펀트 층(402) 위와 리세스(305) 내를 포함하여 디바이스(300) 위에 성막된 저온 산화물(low temperature oxide; LTO)을 포함할 수 있다. 일부 경우에, 산화물 층(502)은 실리콘 산화물 층(SiO2) 또는 다른 적절한 LTO를 포함한다. 일부 실시예에 있어서, 산화물 층(502)은 섭씨 300도 미만의 온도에서 성막된 산화물 층을 포함한다. 일부 예에서, 산화물 층(502)은 섭씨 100도 미만의 온도에서 성막된 산화물 층을 포함한다. 다양한 실시예에서, 도펀트 층(402)으로부터의 도펀트의 고상(solid-phase) 확산은 산화물 층(502)의 성막 동안 발생하지 않는다. 일부 경우에, 산화물 층(502)은 ALD 공정에 의해 성막된다. 대안적으로, 일부 실시예에 있어서, 산화물 층(502)은 CVD 또는 다른 적절한 공정에 의해 성막될 수 있다. 일부 실시예에 있어서, 산화물 층(502)의 성막 후에, 화학 기계적 연마(CMP) 공정이 수행되어 과잉 재료를 제거하고 디바이스(300)의 상단 표면을 평탄화한다. 일부 실시예에 있어서, CMP 공정은 핀 구조물(304)의 상단 표면에서 정지하고, 그에 따라 핀 구조물(304)의 상단 표면을 노출시킬 수 있다. 다양한 경우에, CMP 공정은 도펀트 층(402)을 핀 구조물(304)의 상단 표면으로부터 제거하거나 제거하지 않을 수 있다.
그 후, 방법(200)은 블록(208)으로 진행하여 제 1 에치-백(etch-back) 공정이 수행된다. 도 5 및 도 6을 참조하면, 블록(208)의 일실시예에서, 에치-백 공정이 수행되어 산화물 층(502)의 일부분을 제거하고 핀 구조물(304)의 측벽의 부분을 노출키고, 그 결과 리세스된 산화물 층(502A)을 생성한다. 다양한 실시예에 있어서, 에치-백 공정은 기판 부분(302A)의 일부, 에피택셜 층 부분(306A), 및 캡핑 층 부분(308A)의 측면 표면을 노출시키면서 기판 부분(302A)의 또다른 일부(302A')는 도펀트 층(402) 및 리세스된 산화물 층(502A)에 의해 덮여 남아있도록 사용된다. 일부 실시예에 있어서, 블록(208)의 에치-백 공정은 건식 에칭 공정, 습식 에칭 공정 또는 이들의 조합을 포함할 수 있다. 일부 예에서, 리세스 깊이는 핀 구조물(304)의 노출된 부분의 원하는 높이(H)가 되도록 제어된다(예를 들어, 에칭 시간을 제어함으로써).
그 후, 방법(200)은 블록(210)으로 진행하여 제 1 어닐링 공정이 수행된다. 도 6 및 도 7을 참조하면, 블록(210)의 실시예에서, 제 1 어닐링 공정은 약 450 내지 900 ℃의 온도에서 수행될 수 있다. 일부 예에서, 다른 어닐링 온도는 당업계에 공지된 바와 같은, 다양한 공정 조건 및/또는 디바이스 요건에 따라 사용될 수 있다. 예로서, 제 1 어닐링 공정은 도펀트 층(402)으로부터의 도펀트의 고상 확산을 제공한다. 일부 실시예에 있어서, 도펀트 층(402)이 기판 부분(302A)의 일부(302A')의 측벽뿐만 아니라 리세스(305)의 하단 표면을 덮기 때문에, 제 1 어닐링 공정은 도펀트 층(402)으로부터 기판 부분(302A)의 일부(302A')와 리세스(305)의 하단에서의 도펀트 층(402) 아래에 놓인 기판의 부분 모두로의 도펀트 확산을 초래한다. 다르게 말하면, 제 1 어닐링 공정은 도 7에 도시된 바와 같은 도핑된 영역(702)을 초래한다. 다양한 예에서, 도펀트 층(402)에 사용되는 재료에 따라, 도핑된 영역(702)은 N형 또는 P형 도핑된 영역을 포함할 수 있다. 또한, 도핑된 영역(702) 내에 포함되는 기판 부분(302A)의 일부(302A')는 다양한 실시예에 따라 다이오드의 N형 또는 P형 영역 중 하나를 형성할 것이다. 일부 실시예에 있어서, 도핑된 영역(702)의, 그에 따라 기판 부분(302A)의 일부(302A')의 도펀트 농도는 약 1Х1010 원자/cm3 내지 약 1x1020 원자/cm3보다 크다.
그 후, 방법(200)은 블록(212)으로 진행하여 제 2 도펀트 층이 성막된다. 도 7 및 도 8의 예를 참조하면, 블록(212)의 일실시예에서, 도펀트 층(802)이 디바이스(300) 위에 성막된다. 다양한 예에서, 도펀트 층(802)은 예를 들어, 제조될 디바이스(300)의 유형에 따라, 그리고 제조될 핀 하단 다이오드의 유형에 따라, N형 도펀트 층 또는 P형 도펀트 층을 포함할 수 있다. 일부 실시예에 있어서, 도펀트 층(802)은 원자 층 증착(ALD)에 의해 성막될 수 있는 포스포-실리케이트 글라스(PSG), 보로-실리케이트 글라스(BSG), 또는 보로-포스포-실리케이트 글라스(BPSG)를 포함할 수 있다. 일부 경우에, 도펀트 층(802)은 대안적으로 스핀-코팅, 화학적 기상 증착(CVD), 또는 다른 적절한 방법에 의해 성막될 수 있다. 일부 실시예에 있어서, 도펀트 층(802)은 리세스(305) 내의 핀 구조물(304)의 측벽 및 리세스된 산화물 층(502A) 상에 컨포멀하게 성막되는 것을 포함하여 핀 구조물(304) 각각의 위에 컨포멀하게 성막된다. 일부 실시예에 있어서, 도펀트 층(802)은 약 5 내지 20 옹스트롬의 두께를 가진다.
그 후, 방법(200)은 블록(214)으로 진행하여 제 2 산화물 층이 성막된다. 도 8 및 도 9의 예를 참조하면, 블록(214)의 일실시예에서, 산화물 층(902)이 디바이스(300) 위에 성막된다. 다양한 예에서, 산화물 층(902)은 도펀트 층(802) 위와 리세스(305) 내를 포함하여 디바이스(300) 위에 성막된 저온 산화물(LTO)을 포함할 수 있다. 일부 경우에, 산화물 층(902)은 실리콘 산화물 층(SiO2) 또는 다른 적절한 LTO를 포함한다. 일부 실시예에 있어서, 산화물 층(902)은 섭씨 300도 미만의 온도에서 성막된 산화물 층을 포함한다. 일부 예에서, 산화물 층(902)은 섭씨 100도 미만의 온도에서 성막된 산화물 층을 포함한다. 다양한 실시예에서, 도펀트 층(802)으로부터의 도펀트의 고상 확산은 산화물 층(902)의 성막 동안 발생하지 않는다. 일부 경우에, 산화물 층(902)은 ALD 공정에 의해 성막된다. 대안적으로, 일부 실시예에 있어서, 산화물 층(902)은 CVD 또는 다른 적절한 공정에 의해 성막될 수 있다. 일부 실시예에 있어서, 산화물 층(902)의 성막 후에, 화학 기계적 연마(CMP) 공정이 수행되어 과잉 재료를 제거하고 디바이스(300)의 상단 표면을 평탄화한다.
그 후, 방법(200)은 블록(216)으로 진행하여 제 2 에치-백 공정이 수행된다. 도 9 및 도 10을 참조하면, 블록(216)의 일실시예에서, 에치-백 공정이 수행되어 산화물 층(902)의 일부분을 제거하고 핀 구조물(304)의 측벽의 부분을 노출키고, 그 결과 리세스된 산화물 층(902A)을 생성한다. 다양한 실시예에 있어서, 에치-백 공정은 기판 부분(302A)의 일부, 에피택셜 층 부분(306A), 및 캡핑 층 부분(308A)을 노출시키면서 기판 부분(302A)의 또다른 일부(302A")는 도펀트 층(802) 및 리세스된 산화물 층(902A)에 의해 덮여 남아있도록 사용된다. 대안적으로, 일부 실시예에 있어서, 제 2 에치-백 공정은 기판 부분(302A)의 일부를 노출시키지 않을 수 있다. 일부 실시예에 있어서, 블록(216)의 에치-백 공정은 건식 에칭 공정, 습식 에칭 공정 또는 이들의 조합을 포함할 수 있다. 일부 예에서, 리세스 깊이는 핀 구조물(304)의 노출된 부분의 원하는 높이(H')가 되도록 제어된다(예를 들어, 에칭 시간을 제어함으로써).
그 후, 방법(200)은 블록(218)으로 진행하여 제 2 어닐링 공정이 수행된다. 도 10 및 도 11을 참조하면, 블록(218)의 실시예에서, 제 2 어닐링 공정은 약 450 내지 900 ℃의 온도에서 수행될 수 있다. 일부 예에서, 다른 어닐링 온도는 당업계에 공지된 바와 같은, 다양한 공정 조건 및/또는 디바이스 요건에 따라 사용될 수 있다. 예로서, 제 2 어닐링 공정은 도펀트 층(802)으로부터의 도펀트의 고상 확산을 제공한다. 일부 실시예에 있어서, 도펀트 층(802)이 기판 부분(302A)의 일부(302A")의 측벽을 덮기 때문에, 제 2 어닐링 공정은 도펀트 층(802)으로부터 기판 부분(302A)의 일부(302A")로의 도펀트의 확산을 야기한다. 다르게 말하면, 제 2 어닐링 공정은 도 11에 도시된 바와 같은 도핑된 영역(1102)을 초래한다. 다양한 예에서, 도펀트 층(802)에 사용되는 재료에 따라, 도핑된 영역(1102)은 N형 또는 P형 도핑된 영역을 포함할 수 있다. 또한, 도핑된 영역(1102)의 일부인, 기판 부분(302A)의 일부(302A")는 다양한 실시예에 따라 다이오드의 N형 또는 P형 영역 중 하나를 형성할 것이다. 일부 실시예에 있어서, 도핑된 영역(1102)의, 그에 따라 기판 부분(302A)의 일부(302A")의 도펀트 농도는 약 1Х1010 원자/cm3 내지 약 1x1020 원자/cm3보다 크다. 따라서, 기판 부분(302A)의 도핑된 일부(302A')는 다이오드의 N형 또는 P형 영역 중 하나를 형성하고, 기판 부분(302A)의 도핑된 일부(302A")는 다이오드의 N형 또는 P형 영역 중 다른 하나를 형성하며, 그것은 핀 구조물(304) 각각의 하단에 효과적으로 P-N 다이오드(1104)를 형성한다.
그 후, 방법(200)은 블록(220)으로 진행하여 산화물 층 및 도펀트 층의 남아있는 부분이 제거된다. 도 11 및 도 12를 참조하면, 블럭(220)의 실시예에서, 리세스된 산화물 층(902A), 도펀트 층(802), 리세스된 산화물 층(502A) 및 도펀트 층(402)을 제거하기 위해 에칭 공정이 수행된다. 따라서, 블록(220)의 에칭 공정은 핀 구조물(304)의 측벽을 노출시킨다. 또한, 일부 실시예에 있어서, 블록(220)의 에칭 공정은 리세스(305)의 하단에서 기판(302)의 도핑된 영역(702)뿐만 아니라, 기판(304) 각각의 하단에서 P-N 다이오드(1104)의 측벽을 노출시킨다. 다양한 실시예에 있어서, 블록(220)의 에칭 공정은 건식 에칭 공정, 습식 에칭 공정 또는 이들의 조합을 포함할 수 있다. 일부 실시예에 있어서, 블록(220)의 에칭 공정 후에, 핀 구조물(304) 각각을 서로 전기적으로 격리시키기 위해 쉘로우 트렌치 격리(shallow trench isolation; STI) 피처가 형성될 수 있다.
반도체 디바이스(300)는 본 분야에 알려진 다양한 피처 및 영역을 형성하기 위해 추가의 처리를 거칠 수 있다. 예를 들어, 후속 공정은 게이트 스택(예를 들어, 하이-k/금속 게이트 스택), 측벽 스페이서, 소스/드레인 피처(예를 들어, 에피택셜 성장된 소스/드레인 피처), 에칭 정지 층(들), 층간 유전체(ILD) 층(들), 콘택 개구부, 콘택 금속뿐만 아니라, 하나 이상의 FinFET 디바이스를 포함할 수 있는 기능 회로를 형성하기 위해 다양한 피처를 접속시키도록 구성된 기판(302) 상의 다양한 콘택/비아/라인 및 다층 상호접속 피처(예를 들어, 금속 층 및 층간 유전체)를 형성할 수 있다. 이 예에서 나아가서, 다층 상호접속부는 비아 또는 콘택과 같은 수직 상호접속부 및 금속 라인과 같은 수평 상호접속부를 포함할 수 있다 . 다양한 상호접속 피처는 구리, 텅스텐, 및/또는 실리사이드를 포함한 다양한 도전성 물질을 채용할 수 있다. 일례에 있어서, 다마신 및/또는 이중 다마신 공정이 구리 관련된 다층 상호접속 구조물을 형성하기 위해 사용된다. 또한, 방법(200) 이전, 도중 및 이후에 추가의 공정 단계가 구현될 수 있으며, 상술된 일부 공정 단계는 방법(200)의 다양한 실시예에 따라 대체 또는 제거 될 수 있다.
이제 도 13를 참조하면, 일부 실시예에 따라, 핀 하단 다이오드를 형성하는 대안의 방법(1300)이 도시된다. 일부 실시예에 있어서, 방법(1300)은 도 14 내지 도 25를 참조하여 이하 설명되는 반도체 디바이스 구조물(1400)을 제조하는데 사용될 수 있다. 도 1의 다중 게이트 디바이스 구조물(150)과 관련하여, 또는 도 3 내지 도 12의 반도체 디바이스 구조물(300)과 관련하여 상기 논의된 하나 이상의 양상은, 방법(1300) 및 디바이스 구조물(1400)에 또한 적용될 수 있다. 추가적으로, 도 14 내지 도 25는 도 13의 방법(1300)의 하나 이상의 단계에 따라 제조된 예시적인 반도체 디바이스 구조물(1400)의 단면도를 제공한다.
방법(1300) 및/또는 디바이스 구조물(1400)의 일부는 잘 알려진 상보성 금속 산화물 반도체(CMOS) 기술 공정 플로우에 의해 제조될 수 있고, 따라서 일부 공정들은 여기에 간단히만 설명된다. 추가적으로, 방법(200)과 실질적으로 동일한 방법(1300)의 양상은 또한 간단히만 논의될 수 있다. 또한, 디바이스 구조물(1400)은 추가의 트랜지스터, 양극성 접합 트랜지스터, 저항기, 캐패시터, 다이오드, 퓨즈 등의 각종 다른 디바이스 및 피처를 포함할 수 있지만, 본 개시의 발명적 개념을 더 잘 이해하기 위해 간략화된다. 또한, 일부 실시예에서, 반도체 디바이스 구조물(1400)은 상호접속될 수 있는 복수의 반도체 디바이스(예를 들어, 트랜지스터)를 포함한다.
디바이스 구조물(1400)은 집적 회로, 또는 그 일부의 처리 동안에 제조된 중간 디바이스일 수 있고, 정적 랜덤 액세스 메모리(SRAM) 및/또는 다른 논리 회로, 저항기, 캐패시터, 및 인덕터 등의 수동 컴포넌트, 및 P-채널 전계 효과 트랜지스터(PFET), N-채널 FET(NFET), 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET), 상보성 금속 산화물 반도체(CMOS) 트랜지스터, 양극성 트랜지스터, 고전압 트랜지스터, 고주파 트랜지스터, 다른 메모리 셀 등의 능동 컴포넌트, 및/또는 이들의 조합을 포함할 수 있다. 또한, 도 14 내지 도 25를 참조하여 주어지는 임의의 설명을 포함하는 방법(1300)의 공정 단계는, 단지 예시적인 것이며, 하기의 청구 범위에서 구체적으로 인용된 것 이상으로 제한하도록 의도되지 않음이 주목된다.
방법(1300)은 핀 구조물을 포함한 기판이 제공되는 블록(1302)에서 시작한다. 도 14을 참조하면, 블록(1302)의 실시예에서, 기판(1402)을 가지며 핀 구조물(1404)을 포함하는 디바이스 구조물(1400)이 제공된다. 일부 실시예에 있어서, 기판(1402)은 Si 기판을 포함할 수 있다. 일부 경우에, 기판(1402)은 도 1을 참조하여 상기 설명된 기판(152)과 실질적으로 동일할 수 있다. 일부 실시예에 있어서, 핀 구조물(1404)은 도 1을 참조하여 상기 설명된 핀(154)과 실질적으로 유사한 방식으로 제조될 수 있다. 예를 들어, 일부 실시예에 있어서, 에피택셜 층(1406)(예를 들어, Si 또는 Ge 에피택셜 층 등)이 기판(1402) 위에 형성될 수 있고, 캡핑 층(1408)이 에피택셜 층(1406) 위에 형성될 수 있다. 그 후, 포토리소그래피 및 에칭 공정의 조합을 사용하여, 기판(1402), 에피택셜 층(1406), 및 캡핑 층(1408)이 패터닝되어 핀 구조물(1404) 및 핀 구조물(1404) 사이에 개재된 리세스(1405)를 형성할 수 있다. 예로서, 다양한 실시예에서, 핀 구조물(1404) 각각은 그러므로 기판 부분(1402A), 에피택셜 층 부분(1406A), 및 캡핑 층 부분(1408A)을 포함한다. 다양한 예에서, 에피택셜 층 부분(1406A) 내에 디바이스(1400)의 채널 영역(예를 들어, FinFET 채널 영역)이 형성될 수 있다. 일부 실시예에 있어서, 캡핑 층(1408), 및 그에 따라 캡핑 층 부분(1408A)은 약 100 내지 500 옹스트롬의 두께를 가진다. 일부 경우에, 에피택셜 층(1406), 및 그에 따라 에피택셜 층 부분(1406A)은 약 300 내지 1000 옹스트롬의 두께를 가진다. 다양한 예에서, 기판 부분(1402A)은 약 1 내지 2 마이크로미터의 두께를 가진다.
그 후, 방법(1300)은 블록(1304)으로 진행하여 제 1 도펀트 층이 성막된다. 도 14 및 도 15의 예를 참조하면, 블록(1304)의 일실시예에서, 도펀트 층(1502)이 디바이스(1400) 위에 성막된다. 다양한 예에서, 도펀트 층(1502)은 예를 들어, 제조될 디바이스(1400)의 유형에 따라, 그리고 제조될 핀 하단 다이오드의 유형에 따라, N형 도펀트 층 또는 P형 도펀트 층을 포함할 수 있다. 일부 실시예에 있어서, 도펀트 층(1502)은 원자 층 증착(ALD)에 의해 성막될 수 있는 포스포-실리케이트 글라스(PSG), 보로-실리케이트 글라스(BSG), 또는 보로-포스포-실리케이트 글라스(BPSG)를 포함할 수 있다. 일부 경우에, 도펀트 층(1502)은 대안적으로 스핀-코팅, 화학적 기상 증착(CVD), 또는 다른 적절한 방법에 의해 성막될 수 있다. 일부 실시예에 있어서, 도펀트 층(1502)은 리세스(1405) 내의 핀 구조물(1404)의 측벽 상에 컨포멀하게 성막되는 것을 포함하여 핀 구조물(1404) 각각의 위에 컨포멀하게 성막된다. 일부 실시예에 있어서, 도펀트 층(1502)은 약 5 내지 20 옹스트롬의 두께를 가진다.
그 후, 방법(1300)은 블록(1306)으로 진행되어 제 1 도펀트 층의 일부가 에칭된다. 도 15 및 도 16을 참조하면, 블록(1306)의 일실시예에서, 핀 구조물(1404) 각각의 상단 표면 및 리세스(1405)의 하단 표면 상에 배치된 도펀트 층(1502)의 부분들을 제거하면서 핀 구조물(1404)의 측벽 상의 도펀트 층(1502)는 남아있도록 에칭 공정(1602)이 수행된다. 일부 실시예에 있어서, 에칭 공정(1602)은 건식 에칭 공정을 포함한다. 따라서, 방법(200)과 대조적으로, 방법(1300)은 리세스(1405)의 하단 표면을 따라 도펀트 층을 제거하는 것을 제공한다. 그 결과, 리세스(1405)의 하단에서의 기판(1402)의 부분은 후속 어닐링 공정 동안 도펀트 층(1502)으로부터의 고상 확산에 의해 실질적으로 도핑되지 않은 채로 남아있을 것이다.
그 후, 방법(1300)은 블록(1308)으로 진행하여 세정 공정이 수행된다. 도 16 및 도 17을 참조하면, 블록 1308의 일 실시예에서, 캡핑 층(1408A)의 상단 표면, 핀 구조물의 측벽 상에 배치된 도펀트 층(1502)의 부분, 및 리세스(1405)의 하단 표면을 따라 기판(1402)의 노출된 부분과 같은 디바이스(1400)의 노출된 표면을 세정하기 위해 세정 공정이 수행 될 수 있다. 일부 실시예에 있어서, 블록(1308)의 세정 공정은 표준 세정-1(SC-1) 용액에서의 습식 세정, 표준 세정(SC-1) 용액, 표준 세정-2(SC-2) 용액, HF, 탈이온수(DI water) 용액, 용매 또는 다른 적절한 세정 용액에서의 습식 세정을 포함할 수 있다. 일부 실시예에 있어서, 습식 세정 용액은 도펀트 층(1502)과 반응하는 특정 시약을 포함할 수 있다. 예를 들어, 도펀트 층(1502)이 ALD 성막된 층을 포함할 때, 습식 세정의 특정 시약은 ALD 전구체 또는 분해된 ALD 전구체의 노출된 리간드와 반응할 수 있다. 적어도 일부 실시예에 있어서, PSG, BSG 또는 BPSG의 ALD 전구체는 SC-1 용액 또는 HF의 용액과 같은 상술된 습식 세정 용액 중 하나 이상에 의해 에칭 또는 세정될 수 있다.
그 후, 방법(1300)은 블록(1310)으로 진행하여 제 1 산화물 층이 성막된다. 도 17 및 도 18의 예를 참조하면, 블록(1310)의 일실시예에서, 산화물 층(1802)이 디바이스(1400) 위에 성막된다. 다양한 실시예에서, 산화물 층(1802)은 디바이스(1400) 위와 리세스(1405) 내에 성막된 저온 산화물(LTO)을 포함 할 수 있다. 일부 경우에, 산화물 층(1802)은 실리콘 산화물 층(SiO2) 또는 다른 적절한 LTO를 포함한다. 일부 실시예에 있어서, 산화물 층(1802)은 섭씨 300도 미만의 온도에서 성막된 산화물 층을 포함한다. 일부 예에서, 산화물 층(1802)은 섭씨 100도 미만의 온도에서 성막된 산화물 층을 포함한다. 다양한 실시예에서, 도펀트 층(1502)으로부터의 도펀트의 고상 확산은 산화물 층(1802)의 성막 동안 발생하지 않는다. 일부 경우에, 산화물 층(1802)은 ALD 공정에 의해 성막된다. 대안적으로, 일부 실시예에 있어서, 산화물 층(1802)은 CVD 또는 다른 적절한 공정에 의해 성막될 수 있다. 일부 실시예에 있어서, 산화물 층(1802)의 성막 후에, 화학 기계적 연마(CMP) 공정이 수행되어 과잉 재료를 제거하고 디바이스(1400)의 상단 표면을 평탄화한다. 일부 실시예에 있어서, CMP 공정은 캡핑 층 부분(1408A)의 상단 표면을 포함하여 핀 구조물(304)의 상단 표면 상에 정지하고, 그에 따라 상기 상단 표면을 노출시킨다.
그 후, 방법(1300)은 블록(1312)으로 진행하여 제 1 에치-백 공정이 수행된다. 도 18 및 도 19을 참조하면, 블록(1312)의 일실시예에서, 에치-백 공정이 수행되어 산화물 층(1802)의 일부분을 제거하고 핀 구조물(1404)의 측벽의 부분을 노출키고, 그 결과 리세스된 산화물 층(1802A)을 생성한다. 다양한 실시예에 있어서, 에치-백 공정은 기판 부분(1402A)의 일부, 에피택셜 층 부분(1406A), 및 캡핑 층 부분(1408A)의 측면 표면을 노출시키면서 기판 부분(1402A)의 또다른 일부(1402A')는 도펀트 층(1502) 및 리세스된 산화물 층(1802A)에 의해 덮여 남아있도록 사용된다. 일부 실시예에 있어서, 블록(1312)의 에치-백 공정은 건식 에칭 공정, 습식 에칭 공정 또는 이들의 조합을 포함할 수 있다. 일부 예에서, 리세스 깊이는 핀 구조물(1404)의 노출된 부분의 원하는 높이(J)가 되도록 제어된다(예를 들어, 에칭 시간을 제어함으로써).
그 후, 방법(1300)은 블록(1314)으로 진행하여 제 1 어닐링 공정이 수행된다. 도 19 및 도 20을 참조하면, 블록(1314)의 실시예에서, 제 1 어닐링 공정은 약 450 내지 900 ℃의 온도에서 수행될 수 있다. 예로서, 제 1 어닐링 공정은 도펀트 층(1502)으로부터의 도펀트의 고상 확산을 제공한다. 일부 실시예에 있어서, 도펀트 층(1502)이 기판 부분(1402A)의 일부(1402A')의 측벽을 덮기 때문에, 제 1 어닐링 공정은 도펀트 층(1502)으로부터 기판 부분(1402A)의 일부(1402A')로의 도펀트 확산을 초래하면서, 리세스(1405)의 하단에서의 기판(1402)의 부분은 도펀트 층(1502)으로부터의 고상 확산에 의해 실질적으로 도핑되지 않은채 남아있을 것이다. 다르게 말하면, 제 1 어닐링 공정은 도 20에 도시된 바와 같은 도핑된 영역(2002)을 초래한다. 다양한 예에서, 도펀트 층(1502)에 사용되는 재료에 따라, 도핑된 영역(2002)은 N형 또는 P형 도핑된 영역을 포함할 수 있다. 또한, 도핑된 영역(2002)의 일부인, 기판 부분(1402A)의 일부(1402A')는 다양한 실시예에 따라 다이오드의 N형 또는 P형 영역 중 하나를 형성할 것이다. 일부 실시예에 있어서, 도핑된 영역(2002)의, 그에 따라 기판 부분(1402A)의 일부(1402A')의 도펀트 농도는 약 1Х1010 원자/cm3 내지 약 1x1020 원자/cm3보다 크다.
그 후, 방법(1300)은 블록(1316)으로 진행하여 제 2 도펀트 층이 성막된다. 도 20 및 도 21의 예를 참조하면, 블록(1316)의 일실시예에서, 도펀트 층(2102)이 디바이스(1400) 위에 성막된다. 다양한 예에서, 도펀트 층(2102)은 예를 들어, 제조될 디바이스(1400)의 유형에 따라, 그리고 제조될 핀 하단 다이오드의 유형에 따라, N형 도펀트 층 또는 P형 도펀트 층을 포함할 수 있다. 일부 실시예에 있어서, 도펀트 층(2102)은 원자 층 증착(ALD)에 의해 성막될 수 있는 포스포-실리케이트 글라스(PSG), 보로-실리케이트 글라스(BSG), 또는 보로-포스포-실리케이트 글라스(BPSG)를 포함할 수 있다. 일부 경우에, 도펀트 층(2102)은 대안적으로 스핀-코팅, 화학적 기상 증착(CVD), 또는 다른 적절한 방법에 의해 성막될 수 있다. 일부 실시예에 있어서, 도펀트 층(2102)은 리세스(1405) 내의 핀 구조물(1404)의 측벽 및 리세스된 산화물 층(1802A) 상에 컨포멀하게 성막되는 것을 포함하여 핀 구조물(1404) 각각의 위에 컨포멀하게 성막된다. 일부 실시예에 있어서, 도펀트 층(2102)은 약 5 내지 20 옹스트롬의 두께를 가진다.
그 후, 방법(1300)은 블록(1318)으로 진행하여 제 2 산화물 층이 성막된다. 도 21 및 도 22의 예를 참조하면, 블록(1318)의 일실시예에서, 산화물 층(2202)이 디바이스(1400) 위에 성막된다. 다양한 예에서, 산화물 층(2202)은 도펀트 층(2102) 위와 리세스(1405) 내를 포함하여 디바이스(1400) 위에 성막된 저온 산화물(LTO)을 포함할 수 있다. 일부 경우에, 산화물 층(2202)은 실리콘 산화물 층(SiO2) 또는 다른 적절한 LTO를 포함한다. 일부 실시예에 있어서, 산화물 층(2202)은 섭씨 300도 미만의 온도에서 성막된 산화물 층을 포함한다. 일부 예에서, 산화물 층(2202)은 섭씨 100도 미만의 온도에서 성막된 산화물 층을 포함한다. 다양한 실시예에서, 도펀트 층(2102)으로부터의 도펀트의 고상(solid-phase) 확산은 산화물 층(2202)의 성막 동안 발생하지 않는다. 일부 경우에, 산화물 층(2202)은 ALD 공정에 의해 성막된다. 대안적으로, 일부 실시예에 있어서, 산화물 층(2202)은 CVD 또는 다른 적절한 공정에 의해 성막될 수 있다. 일부 실시예에 있어서, 산화물 층(2202)의 성막 후에, 화학 기계적 연마(CMP) 공정이 수행되어 과잉 재료를 제거하고 디바이스(1400)의 상단 표면을 평탄화한다.
그 후, 방법(1300)은 블록(1320)으로 진행하여 제 2 에치-백 공정이 수행된다. 도 22 및 도 23을 참조하면, 블록(1320)의 일실시예에서, 에치-백 공정이 수행되어 산화물 층(2202)의 일부분을 제거하고 핀 구조물(1404)의 측벽의 부분을 노출키고, 그 결과 리세스된 산화물 층(2202A)을 생성한다. 다양한 실시예에 있어서, 에치-백 공정은 기판 부분(1402A)의 일부, 에피택셜 층 부분(1406A), 및 캡핑 층 부분(1408A)의 측면 표면을 노출시키면서 기판 부분(1402A)의 다른 일부(1402A')는 도펀트 층(2102) 및 리세스된 산화물 층(2202A)에 의해 덮여 남아있도록 사용된다. 대안적으로, 일부 실시예에 있어서, 제 2 에치-백 공정은 기판 부분(1402A)의 일부를 노출시키지 않을 수 있다. 일부 실시예에 있어서, 블록(1320)의 에치-백 공정은 건식 에칭 공정, 습식 에칭 공정 또는 이들의 조합을 포함할 수 있다. 일부 예에서, 리세스 깊이는 핀 구조물(1404)의 노출된 부분의 원하는 높이(J')가 되도록 제어된다(예를 들어, 에칭 시간을 제어함으로써).
그 후, 방법(1300)은 블록(1322)으로 진행하여 제 2 어닐링 공정이 수행된다. 도 23 및 도 24를 참조하면, 블록(1322)의 실시예에서, 제 2 어닐링 공정은 약 450 내지 900 ℃의 온도에서 수행될 수 있다. 예로서, 제 2 어닐링 공정은 도펀트 층(2102)으로부터의 도펀트의 고상 확산을 제공한다. 일부 실시예에 있어서, 도펀트 층(2102)이 기판 부분(1402A)의 일부(1402A")의 측벽을 덮기 때문에, 제 2 어닐링 공정은 도펀트 층(2102)으로부터 기판 부분(1402A)의 일부(1402A")로의 도펀트의 확산을 야기한다. 다르게 말하면, 제 2 어닐링 공정은 도 24에 도시된 바와 같은 도핑된 영역(2402)을 초래한다. 다양한 예에서, 도펀트 층(2102)에 사용되는 재료에 따라, 도핑된 영역(2402)은 N형 또는 P형 도핑된 영역을 포함할 수 있다. 또한, 도핑된 영역(2402)의 일부인, 기판 부분(1402A)의 일부(1402A")는 다양한 실시예에 따라 다이오드의 N형 또는 P형 영역 중 하나를 형성할 것이다. 일부 실시예에 있어서, 도핑된 영역(2402)의, 그에 따라 기판 부분(1402A)의 일부(1402A")의 도펀트 농도는 약 1Х1010 원자/cm3 내지 약 1x1020 원자/cm3보다 크다. 따라서, 기판 부분(1402A)의 도핑된 일부(1402A')는 다이오드의 N형 또는 P형 영역 중 하나를 형성하고, 기판 부분(1402A)의 도핑된 일부(1402A")는 다이오드의 N형 또는 P형 영역 중 다른 하나를 형성하며, 그것은 핀 구조물(1404) 각각의 하단에 효과적으로 P-N 다이오드(2404)를 형성한다.
그 후, 방법(1300)은 블록(1324)으로 진행하여 산화물 층 및 도펀트 층의 남아있는 부분이 제거된다. 도 24 및 도 25를 참조하면, 블럭(1324)의 실시예에서, 리세스된 산화물 층(2202A), 도펀트 층(2102), 리세스된 산화물 층(1802A) 및 도펀트 층(1502)을 제거하기 위해 에칭 공정이 수행된다. 따라서, 블록(1324)의 에칭 공정은 핀 구조물(1404)의 측벽을 노출시킨다. 또한, 일부 실시예에 있어서, 블록(1324)의 에칭 공정은 리세스(1405)의 하단에서의 기판(1402)의 부분뿐만 아니라, 기판(1404) 각각의 하단에서의 P-N 다이오드(2404)의 측벽을 노출시킨다. 다양한 실시예에 있어서, 블록(1324)의 에칭 공정은 건식 에칭 공정, 습식 에칭 공정 또는 이들의 조합을 포함할 수 있다. 일부 실시예에 있어서, 블록(1324)의 에칭 공정 후에, 핀 구조물(1404) 각각을 서로 전기적으로 격리시키기 위해 쉘로우 트렌치 격리(shallow trench isolation; STI) 피처가 형성될 수 있다.
반도체 디바이스(1400)는 본 분야에 알려진 다양한 피처 및 영역을 형성하기 위해 추가의 처리를 거칠 수 있다. 예를 들어, 후속 공정은 게이트 스택(예를 들어, 하이-k/금속 게이트 스택), 측벽 스페이서, 소스/드레인 피처(예를 들어, 에피택셜 성장된 소스/드레인 피처), 에칭 정지 층(들), 층간 유전체(ILD) 층(들), 콘택 개구부, 콘택 금속뿐만 아니라, 하나 이상의 FinFET 디바이스를 포함할 수 있는 기능 회로를 형성하기 위해 다양한 피처를 접속시키도록 구성된 기판(1402) 상의 다양한 콘택/비아/라인 및 다층 상호접속 피처(예를 들어, 금속 층 및 층간 유전체)를 형성할 수 있다. 이 예에서 나아가서, 다층 상호접속부는 비아 또는 콘택과 같은 수직 상호접속부 및 금속 라인과 같은 수평 상호접속부를 포함할 수 있다 . 다양한 상호접속 피처는 구리, 텅스텐, 및/또는 실리사이드를 포함한 다양한 도전성 물질을 채용할 수 있다. 일례에 있어서, 다마신 및/또는 이중 다마신 공정이 구리 관련된 다층 상호접속 구조물을 형성하기 위해 사용된다. 또한, 방법(1300) 이전, 도중 및 이후에 추가의 공정 단계가 구현될 수 있으며, 상술된 일부 공정 단계는 방법(1300)의 다양한 실시예에 따라 대체 또는 제거 될 수 있다.
본원에 설명된 다양한 실시예는 기존 기술 이상의 몇몇 장점을 제공한다. 모든 이점이 반드시 여기서 논의되지는 않았으며, 모든 실시예에 대해 특정 이점이 요구되지 않고, 다른 실시예가 상이한 장점을 제공할 수 있음을 이해할 것이다. 일례로서, 본원에 논의된 실시예는 다중 게이트 디바이스(예를 들어, FinFET 디바이스)를 위한 핀 하단 다이오드 및 관련 구조물을 형성하는 것에 관한 방법 및 구조물을 포함한다. 적어도 일부 실시예에서, 개별 핀 구조물의 하단에 다이오드 구조물이 형성되어 개별 핀 구조물을 사용하여 제조된 FinFET 디바이스에 대한 누설 전류를 효과적으로 감소시킨다. 추가적으로, 일부 기존 공정과 달리, 여기에 개시된 핀 하단 다이오드는 이온 주입 공정(예를 들어, Si 기판 사전 주입을 이용하지 않고 형성될 수 있고, 그에 따라 이온 주입 공정과 관련된 문제점들을 피할 수 있다. 다양한 예에서, 본원에 개시된 핀 하단 다이오드는 또한 기판 상에 배치된 복수의 핀 각각의 핀에 대해 필요에 따라 설계 및/또는 조정될 수 있다. 따라서, 본원에 개시된 다양한 실시예는 IC 디바이스의 공격적인 스케일링과 관련된 문제점의 적어도 일부를 완화하도록 설계된 보다 견고한 FinFET 디바이스를 제공한다.
따라서, 본 개시의 실시예 중 하나는 기판으로부터 연장되는 복수의 핀들을 갖는 기판을 제공하는 단계를 포함하는, 반도체 디바이스를 제조하는 방법을 기재하였고, 여기서 복수의 핀들 각각은 기판 부분 및 기판 부분 위의 에피택셜 층 부분을 포함한다. 일부 실시예에 있어서, 복수의 핀들 각각의 기판 부분의 제 1 영역의 측벽 상에 제 1 도펀트 층이 형성된다. 일부 실시예에 있어서, 제 1 도펀트 층을 형성한 후에, 복수의 핀들 각각의 기판 부분의 제 1 영역 내에 제 1 다이오드 영역을 형성하기 위해 제 1 어닐링 공정이 수행된다. 일부 실시예에 있어서, 복수의 핀들 각각의 기판 부분의 제 2 영역의 측벽 상에 제 2 도펀트 층이 형성된다. 일부 실시예에 있어서, 제 2 도펀트 층을 형성한 후에, 복수의 핀들 각각의 기판 부분의 제 2 영역 내에 제 2 다이오드 영역을 형성하기 위해 제 2 어닐링 공정이 수행된다.
실시예 중 다른 하나에서는, 제 1 핀 구조물, 제 2 핀 구조물, 및 제 1 핀 구조물과 제 2 핀 구조물 사이에 개재된 리세스를 갖는 기판이 제공되는 방법이 논의된다. 일부 경우에, 제 1 및 제 2 핀 구조물 각각은 제 1 영역 및 제 1 영역 위에 형성된 제 2 영역을 포함한다. 다양한 실시예에 있어서, 제 1 핀 구조물 및 제 2 핀 구조물 각각의 위와, 제 1 핀 구조물과 제 2 핀 구조물 사이에 개재된 리세스의 하단 표면 상에 제 1 도펀트 층이 컨포멀하게 형성된다. 일부 예에서, 제 1 도펀트 층을 형성한 후에, 리세스 내에 제 1 산화물 층이 형성되고, 제 1 및 제 2 핀 구조물의 제 1 영역의 제 1 부분과 제 1 및 제 2 핀 구조물의 제 2 영역 모두의 측벽을 노출시키기 위해 제 1 에치-백 공정이 수행뇌고, 여기서 제 1 도펀트 층은 제 1 및 제 2 핀 구조물의 제 1 영역의 제 2 부분의 측벽 상에 남아있는다. 일부 실시예에 있어서, 제 1 에치-백 공정을 수행한 후에, 제 1 도펀트 층으로부터 제 1 영역의 제 2 부분으로 제 1 도펀트 종을 확산시키기 위해 제 1 어닐링 공정이 수행되고, 여기서 제 1 영역의 제 2 부분은 제 1 다이오드 영역을 규정한다.
실시예 중 또다른 하나에서는, 기판으로부터 연장되는 제 1 핀 및 제 2 핀을 갖는 기판을 포함하는 반도체 디바이스가 논의되고, 여기서 제 1 핀 및 제 2 핀 각각은 기판 부분, 및 기판 부분 위의 에피택셜 층 부분을 포함한다. 일부 경우에, 반도체 디바이스는 제 1 핀과 제 2 핀 사이에 개재된 리세스, 및 제 1 핀 및 제 2 핀 각각의 기판 부분 내에 형성된 P-N 다이오드를 더 포함한다. 일부 실시예에 있어서, P-N 다이오드는 제 1 핀 및 제 2 핀 각각의 기판 부분의 제 1 영역 내에 제 1 도펀트 종을 포함하고, P-N 다이오드는 제 1 핀 및 제 2 핀 각각의 기판 부분의 제 2 영역 내에 제 2 도펀트 종을 포함하며, 기판 부분의 제 1 영역 및 제 2 영역은 서로 인접한다. 일부 예에서, 리세스의 하단 표면 아래에 배치된 기판의 부분은 제 1 도펀트 종 및 제 2 도펀트 종에 의해 실질적으로 도핑되지 않은 채로 남아있다.
본 발명개시의 양상들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 상기는 여러 실시예들의 피처들을 약술하였다. 당업자는 본 명세서에 개시된 실시예들과 동일한 목적을 수행하고, 그리고/또는 동일한 이점를 성취하는 다른 공정들 및 구조물들을 설계하거나 수정하기 위해 본 발명개시를 기초로서 쉽게 사용할 수 있다는 것을 인지해야 한다. 또한, 당업자는 그러한 동등한 구성이 본 개시의 사상 및 범주로부터 벗어나지 않고, 이들은 본 개시의 사상 및 범주를 벗어나지 않으면서 다양한 수정, 대체 및 변경이 가능하다는 것을 인지해야 한다.
실시예
실시예 1.
반도체 디바이스를 제조하는 방법에 있어서,
기판으로부터 연장되는 복수의 핀들을 갖는 상기 기판을 제공하는 단계 - 상기 복수의 핀들 각각은 기판 부분 및 상기 기판 부분 위의 에피택셜 층 부분을 포함함 - ;
상기 복수의 핀들 각각의 상기 기판 부분의 제 1 영역의 측벽 상에 제 1 도펀트 층을 형성하는 단계;
상기 제 1 도펀트 층을 형성하는 단계 후에, 상기 복수의 핀들 각각의 상기 기판 부분의 상기 제 1 영역 내에 제 1 다이오드 영역을 형성하기 위해 제 1 어닐링 공정을 수행하는 단계;
상기 복수의 핀들 각각의 상기 기판 부분의 제 2 영역의 측벽 상에 제 2 도펀트 층을 형성하는 단계;
상기 제 2 도펀트 층을 형성하는 단계 후에, 상기 복수의 핀들 각각의 상기 기판 부분의 상기 제 2 영역 내에 제 2 다이오드 영역을 형성하기 위해 제 2 어닐링 공정을 수행하는 단계
를 포함하는, 반도체 디바이스 제조 방법.
실시예 2.
실시예 1에 있어서,
상기 복수의 핀들 각각은 상기 기판 부분, 상기 기판 부분 위의 상기 에피택셜 층 부분, 및 상기 에피택셜 층 부분 위의 캡핑 층 부분을 포함하는 것인, 반도체 디바이스 제조 방법.
실시예 3.
실시예 1에 있어서,
상기 복수의 핀들 각각의 상기 기판 부분의 상기 제 1 영역의 측벽 및 상기 복수의 핀들 사이에 개재된 리세스의 하단 표면 상에 상기 제 1 도펀트 층을 형성하는 단계
를 더 포함하는, 반도체 디바이스 제조 방법.
실시예 4.
실시예 1에 있어서,
상기 제 2 도펀트 층을 형성하는 단계 전에, 상기 복수의 핀들 사이에 개재된 리세스 내에 산화물 층을 형성하는 단계
를 더 포함하고, 상기 산화물 층은 상기 제 1 도펀트 층 위에 배치되는 것인, 반도체 디바이스 제조 방법.
실시예 5.
실시예 4에 있어서,
상기 산화물 층을 형성하는 단계 후에, 상기 복수의 핀들 각각의 상기 기판 부분의 상기 에피택셜 층 부분과 상기 제 2 영역 모두의 측면 표면을 노출시키도록 상기 리세스 내의 상기 산화물 층을 에칭하는 단계; 및
상기 산화물 층을 에칭하는 단계 후에, 상기 복수의 핀들 각각의 상기 기판 부분의 상기 제 2 영역의 노출된 측면 표면 상에 상기 제 2 도펀트 층을 형성하는 단계
를 더 포함하는 반도체 디바이스 제조 방법.
실시예 6.
실시예 1에 있어서,
상기 제 2 어닐링 공정을 수행하는 단계 전에, 상기 복수의 핀들 사이에 개재된 리세스 내에 산화물 층을 형성하는 단계
를 더 포함하고, 상기 산화물 층은 상기 제 2 도펀트 층 위에 배치되는 것인, 반도체 디바이스 제조 방법.
실시예 7.
실시예 6에 있어서,
상기 산화물 층을 형성하는 단계 후에, 상기 복수의 핀들 각각의 상기 기판 부분의 상기 에피택셜 층 부분과 상기 제 3 영역 모두의 측면 표면을 노출 시키도록 상기 리세스 내의 상기 산화물 층을 에칭하는 단계; 및
상기 산화물 층을 에칭하는 단계 후에, 상기 제 2 다이오드 영역을 형성하기 위해 상기 제 2 어닐링 공정을 수행하는 단계
를 더 포함하는, 반도체 디바이스 제조 방법.
실시예 8.
실시예 1에 있어서,
상기 제 1 도펀트 층 및 상기 제 2 도펀트 층은 포스포-실리케이트 글라스(PSG), 보로-실리케이트 글라스(BSG) 또는 보로-포스포-실리케이트 글라스(BPSG)를 포함하는 것인, 반도체 디바이스 제조 방법.
실시예 9.
실시예 8에 있어서,
상기 제 1 도펀트 층 및 상기 제 2 도펀트 층은 원자 층 증착(atomic layer deposition; ALD)에 의해 성막되는 것인, 반도체 디바이스 제조 방법.
실시예 10.
실시예 1에 있어서,
상기 제 1 다이오드 영역은 상기 제 1 도펀트 층으로부터 상기 복수의 핀들 각각의 상기 기판 부분의 상기 제 1 영역으로 제 1 도펀트 종을 확산시킴으로써 형성되고, 상기 제 2 다이오드 영역은 상기 제 2 도펀트 층으로부터 상기 복수의 핀들 각각의 상기 기판 부분의 상기 제 2 영역으로 제 2 도펀트 종을 확산시킴으로써 형성되는 것인, 반도체 디바이스 제조 방법.
실시예 11.
실시예 10에 있어서,
상기 복수의 핀들 각각의 상기 에피택셜 층 부분은 FinFET 채널 영역을 포함하는 것인, 반도체 디바이스 제조 방법.
실시예 12.
반도체 디바이스를 제조하는 방법에 있어서,
제 1 핀 구조물, 제 2 핀 구조물, 및 상기 제 1 핀 구조물과 상기 제 2 핀 구조물 사이에 개재된 리세스를 갖는 기판을 제공하는 단계 - 상기 제 1 및 제 2 핀 구조물 각각은 제 1 영역 및 상기 제 1 영역 위에 형성된 제 2 영역을 포함함 - ;
상기 제 1 핀 구조물 및 상기 제 2 핀 구조물 각각의 위와, 상기 제 1 핀 구조물과 상기 제 2 핀 구조물 사이에 개재된 상기 리세스의 하단 표면 상에 컨포멀하게 제 1 도펀트 층을 형성하는 단계;
상기 제 1 도펀트 층을 형성하는 단계 후에, 상기 리세스 내에 제 1 산화물 층을 형성하고 상기 제 1 및 제 2 핀 구조물의 상기 제 1 영역의 제 1 부분과 상기 제 1 및 제 2 핀 구조물의 상기 제 2 영역 모두의 측벽을 노출시키기 위해 제 1 에치-백(etch-back) 공정을 수행하는 단계 - 상기 제 1 도펀트 층은 상기 제 1 및 제 2 핀 구조물의 상기 제 1 영역의 제 2 부분의 측벽 상에 남아있음 - ; 및
상기 제 1 에치-백 공정을 수행하는 단계 후에, 상기 제 1 도펀트 층으로부터 상기 제 1 영역의 상기 제 2 부분으로 제 1 도펀트 종을 확산시키기 위해 제 1 어닐링 공정을 수행하는 단계 - 상기 제 1 영역의 상기 제 2 부분은 제 1 다이오드 영역을 규정함 -
를 포함하는, 반도체 디바이스 제조 방법.
실시예 13.
실시예 12에 있어서,
상기 제 1 산화물 층을 형성하는 단계 전에, 상기 제 1 및 제 2 핀 구조물 각각의 상단 표면 및 상기 리세스의 상기 하단 표면으로부터 상기 제 1 도펀트 층을 제거하는 단계;
상기 상단 표면 및 상기 하단 표면으로부터 상기 제 1 도펀트 층을 제거하는 단계 후에 , 상기 리세스 내에 상기 제 1 산화물 층을 형성하는 단계
를 더 포함하는, 반도체 디바이스 제조 방법.
실시예 14.
실시예 12에 있어서,
상기 제 1 어닐링 공정을 수행하는 단계 후에, 상기 제 1 및 제 2 핀 구조물 각각 위에 컨포멀하게 제 2 도펀트 층을 형성하는 단계;
상기 제 2 도펀트 층을 형성하는 단계 후에, 상기 리세스 내에 제 2 산화물 층을 형성하고 상기 제 1 및 제 2 핀 구조물의 상기 제 1 영역의 제 3 부분과 상기 제 1 및 제 2 핀 구조물의 상기 제 2 영역 모두의 측벽을 노출시키기 위해 제 2 에치-백 공정을 수행하는 단계 - 상기 제 2 도펀트 층은 상기 제 1 및 제 2 핀 구조물의 상기 제 1 영역의 제 1 부분의 측벽 상에 남아있음 - ;
상기 제 2 에치-백 공정을 수행하는 단계 후에, 상기 제 2 도펀트 층으로부터 상기 제 1 영역의 상기 제 1 부분으로 제 2 도펀트 종을 확산시키기 위해 제 2 어닐링 공정을 수행하는 단계 - 상기 제 1 영역의 제 1 부분은 제 2 다이오드 영역을 규정함 -
를 더 포함하는, 반도체 디바이스 제조 방법.
실시예 15.
실시예 13에 있어서,
상기 상단 표면 및 상기 하단 표면으로부터 상기 제 1 도펀트 층을 제거하는 단계 후, 및 상기 리세스 내에 상기 제 1 산화물 층을 형성하는 단계 전에, 상기 반도체 디바이스의 노출된 표면을 세정하는 단계
를 더 포함하는, 반도체 디바이스 제조 방법.
실시예 16.
실시예 14에 있어서,
상기 제 2 어닐링 공정을 수행하는 단계 후에, 상기 제 1 도펀트 층, 상기 제 2 도펀트 층, 상기 제 1 산화물 층, 및 상기 제 2 산화물 층의 남아있는 부분을 제거하는 단계
를 더 포함하는, 반도체 디바이스 제조 방법.
실시예 17.
실시예 14에 있어서,
상기 제 1 도펀트 층 및 상기 제 2 도펀트 층은 원자 층 증착(atomic layer deposition; ALD) 성막된 포스포-실리케이트 글라스(PSG), 보로-실리케이트 글라스(BSG) 또는 보로-포스포-실리케이트 글라스(BPSG)를 포함하는 것인, 반도체 디바이스 제조 방법.
실시예 18.
실시예 14에 있어서,
상기 제 1 어닐링 공정 및 상기 제 2 어닐링 공정은 약 450 내지 900 ℃의 온도에서 수행되는 것인, 반도체 디바이스 제조 방법.
실시예 19.
반도체 디바이스에 있어서,
기판으로부터 연장되는 제 1 핀 및 제 2 핀을 갖는 상기 기판 - 상기 제 1 핀 및 상기 제 2 핀 각각은 기판 부분, 및 상기 기판 부분 위의 에피택셜 층 부분을 포함함 - ; 및
상기 제 1 핀 및 상기 제 2 핀 각각의 상기 기판 부분 내에 형성된 P-N 다이오드
를 포함하고,
상기 P-N 다이오드는 상기 제 1 핀 및 상기 제 2 핀 각각의 상기 기판 부분의 제 1 영역 내에 제 1 도펀트 종을 포함하고, 상기 P-N 다이오드는 상기 제 1 핀 및 상기 제 2 핀 각각의 상기 기판 부분의 제 2 영역 내에 제 2 도펀트 종을 포함하며, 상기 기판 부분의 상기 제 1 영역 및 상기 제 2 영역은 서로 인접하고,
상기 제 1 핀과 상기 제 2 핀 사이에 개재된 상기 기판의 부분은 상기 제 1 도펀트 종 및 상기 제 2 도펀트 종에 의해 실질적으로 도핑되지 않은 채로 남아있는 것인, 반도체 디바이스.
실시예 20.
실시예 19에 있어서,
상기 제 1 핀 및 상기 제 2 핀 각각의 상기 에피택셜 층 부분 위에 형성된 캡핑 층 부분
을 더 포함하는, 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스를 제조하는 방법에 있어서,
    기판으로부터 연장되는 복수의 핀들을 갖는 상기 기판을 제공하는 단계 - 상기 복수의 핀들 각각은 기판 부분 및 상기 기판 부분 위의 에피택셜 층 부분을 포함함 - ;
    상기 복수의 핀들 각각의 상기 기판 부분의 제 1 영역의 측벽 상에 제 1 도펀트 층을 형성하는 단계;
    상기 제 1 도펀트 층을 형성하는 단계 후에, 상기 복수의 핀들 각각의 상기 기판 부분의 상기 제 1 영역 내에 제 1 다이오드 영역을 형성하기 위해 제 1 어닐링 공정을 수행하는 단계;
    상기 복수의 핀들 각각의 상기 기판 부분의 제 2 영역의 측벽 상에 제 2 도펀트 층을 형성하는 단계;
    상기 제 2 도펀트 층을 형성하는 단계 후에, 상기 복수의 핀들 각각의 상기 기판 부분의 상기 제 2 영역 내에 제 2 다이오드 영역을 형성하기 위해 제 2 어닐링 공정을 수행하는 단계
    를 포함하는, 반도체 디바이스 제조 방법.
  2. 제 1 항에 있어서,
    상기 복수의 핀들 각각은 상기 기판 부분, 상기 기판 부분 위의 상기 에피택셜 층 부분, 및 상기 에피택셜 층 부분 위의 캡핑 층 부분을 포함하는 것인, 반도체 디바이스 제조 방법.
  3. 제 1 항에 있어서,
    상기 복수의 핀들 각각의 상기 기판 부분의 상기 제 1 영역의 측벽 및 상기 복수의 핀들 사이에 개재된 리세스의 하단 표면 상에 상기 제 1 도펀트 층을 형성하는 단계
    를 더 포함하는, 반도체 디바이스 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 2 도펀트 층을 형성하는 단계 전에, 상기 복수의 핀들 사이에 개재된 리세스 내에 산화물 층을 형성하는 단계
    를 더 포함하고, 상기 산화물 층은 상기 제 1 도펀트 층 위에 배치되는 것인, 반도체 디바이스 제조 방법.
  5. 제 1 항에 있어서,
    상기 제 2 어닐링 공정을 수행하는 단계 전에, 상기 복수의 핀들 사이에 개재된 리세스 내에 산화물 층을 형성하는 단계
    를 더 포함하고, 상기 산화물 층은 상기 제 2 도펀트 층 위에 배치되는 것인, 반도체 디바이스 제조 방법.
  6. 제 1 항에 있어서,
    상기 제 1 도펀트 층 및 상기 제 2 도펀트 층은 포스포-실리케이트 글라스(PSG), 보로-실리케이트 글라스(BSG) 또는 보로-포스포-실리케이트 글라스(BPSG)를 포함하는 것인, 반도체 디바이스 제조 방법.
  7. 제 1 항에 있어서,
    상기 제 1 다이오드 영역은 상기 제 1 도펀트 층으로부터 상기 복수의 핀들 각각의 상기 기판 부분의 상기 제 1 영역으로 제 1 도펀트 종을 확산시킴으로써 형성되고, 상기 제 2 다이오드 영역은 상기 제 2 도펀트 층으로부터 상기 복수의 핀들 각각의 상기 기판 부분의 상기 제 2 영역으로 제 2 도펀트 종을 확산시킴으로써 형성되는 것인, 반도체 디바이스 제조 방법.
  8. 반도체 디바이스를 제조하는 방법에 있어서,
    제 1 핀 구조물, 제 2 핀 구조물, 및 상기 제 1 핀 구조물과 상기 제 2 핀 구조물 사이에 개재된 리세스를 갖는 기판을 제공하는 단계 - 상기 제 1 및 제 2 핀 구조물 각각은 제 1 영역 및 상기 제 1 영역 위에 형성된 제 2 영역을 포함함 - ;
    상기 제 1 핀 구조물 및 상기 제 2 핀 구조물 각각의 위와, 상기 제 1 핀 구조물과 상기 제 2 핀 구조물 사이에 개재된 상기 리세스의 하단 표면 상에 컨포멀하게 제 1 도펀트 층을 형성하는 단계;
    상기 제 1 도펀트 층을 형성하는 단계 후에, 상기 리세스 내에 제 1 산화물 층을 형성하고 상기 제 1 및 제 2 핀 구조물의 상기 제 1 영역의 제 1 부분과 상기 제 1 및 제 2 핀 구조물의 상기 제 2 영역 모두의 측벽을 노출시키기 위해 제 1 에치-백(etch-back) 공정을 수행하는 단계 - 상기 제 1 도펀트 층은 상기 제 1 및 제 2 핀 구조물의 상기 제 1 영역의 제 2 부분의 측벽 상에 남아있음 - ; 및
    상기 제 1 에치-백 공정을 수행하는 단계 후에, 상기 제 1 도펀트 층으로부터 상기 제 1 영역의 상기 제 2 부분으로 제 1 도펀트 종을 확산시키기 위해 제 1 어닐링 공정을 수행하는 단계 - 상기 제 1 영역의 상기 제 2 부분은 제 1 다이오드 영역을 규정함 -
    를 포함하는, 반도체 디바이스 제조 방법.
  9. 반도체 디바이스에 있어서,
    기판으로부터 연장되는 제 1 핀 및 제 2 핀을 갖는 상기 기판 - 상기 제 1 핀 및 상기 제 2 핀 각각은 기판 부분, 및 상기 기판 부분 위의 에피택셜 층 부분을 포함함 - ; 및
    상기 제 1 핀 및 상기 제 2 핀 각각의 상기 기판 부분 내에 형성된 P-N 다이오드
    를 포함하고,
    상기 P-N 다이오드는 상기 제 1 핀 및 상기 제 2 핀 각각의 상기 기판 부분의 제 1 영역 내에 제 1 도펀트 종을 포함하고, 상기 P-N 다이오드는 상기 제 1 핀 및 상기 제 2 핀 각각의 상기 기판 부분의 제 2 영역 내에 제 2 도펀트 종을 포함하며, 상기 기판 부분의 상기 제 1 영역 및 상기 제 2 영역은 서로 인접하고,
    상기 제 1 핀과 상기 제 2 핀 사이에 개재된 상기 기판의 부분은 상기 제 1 도펀트 종 및 상기 제 2 도펀트 종에 의해 도핑되지 않은 채로 남아있는 것인, 반도체 디바이스.
  10. 제 9 항에 있어서,
    상기 제 1 핀 및 상기 제 2 핀 각각의 상기 에피택셜 층 부분 위에 형성된 캡핑 층 부분
    을 더 포함하는, 반도체 디바이스.
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