CN106486374B - 半导体结构的形成方法 - Google Patents

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Abstract

一种半导体结构的形成方法，包括：提供衬底，衬底表面具有鳍部；在衬底表面、以及鳍部的侧壁和顶部表面形成掺杂层，掺杂层内具有掺杂离子；在掺杂层的部分表面形成前驱介质膜，前驱介质膜覆盖位于衬底表面的掺杂层表面、以及位于鳍部侧壁的掺杂层表面；在前驱介质膜表面和鳍部的顶部形成覆盖介质层，覆盖介质层的密度大于前驱介质膜；去除覆盖介质层和部分前驱介质膜，形成前驱介质层，前驱介质层的表面低于鳍部的顶部表面，且前驱介质层暴露出部分掺杂层；去除高于前驱介质层表面的掺杂层；进行退火工艺，使前驱介质层固化形成介质层，并使掺杂层内的掺杂离子扩散入鳍部内。以所形成的半导体结构形成的半导体器件性能改善、可靠性提高。

Description

半导体结构的形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，平面晶体管的栅极尺寸也越来越短，传统的平面晶体管对沟道电流的控制能力变弱，产生短沟道效应，产生漏电流，最终影响半导体器件的电学性能。
为了克服晶体管的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管(Fin FET)，鳍式场效应晶体管是一种常见的多栅器件。鳍式场效应晶体管的结构包括：位于半导体衬底表面的鳍部和介质层，所述介质层覆盖部分所述鳍部的侧壁，且介质层表面低于鳍部顶部；位于介质层表面、以及鳍部的顶部和侧壁表面的栅极结构；位于所述栅极结构两侧的鳍部内的源区和漏区。
然而，随着半导体器件的尺寸不断缩小，鳍式场效应晶体管的制造工艺受到了挑战，难以保证鳍式场效应晶体管的性能稳定。
发明内容
本发明解决的问题是提供一种半导体结构的形成方法，以所形成的半导体结构形成的半导体器件性能改善、可靠性提高。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底，所述衬底表面具有鳍部；在所述衬底表面、以及鳍部的侧壁和顶部表面形成掺杂层，所述掺杂层内具有掺杂离子；在所述掺杂层的部分表面形成前驱介质膜，所述前驱介质膜覆盖位于衬底表面的掺杂层表面、以及位于鳍部侧壁的掺杂层表面；在所述前驱介质膜表面和鳍部的顶部形成覆盖介质层，所述覆盖介质层的密度大于所述前驱介质膜；去除所述覆盖介质层和部分前驱介质膜，形成前驱介质层，所述前驱介质层的表面低于所述鳍部的顶部表面，且所述前驱介质层暴露出部分掺杂层；去除高于前驱介质层表面的掺杂层；进行退火工艺，使前驱介质层固化形成介质层，并使掺杂层内的掺杂离子扩散入所述鳍部内。
可选的，所述掺杂层内的掺杂离子为N型离子或P型离子。
可选的，所述掺杂层内的掺杂离子为P型离子；所述P型离子为硼离子。
可选的，所述掺杂层的材料为硼硅玻璃；所述掺杂层的厚度为 所述掺杂层内的硼离子浓度为3E20atoms/cm3～5E21atoms/cm3；所述掺杂层的形成工艺为原子层沉积工艺。
可选的，所述衬底包括第一区域和第二区域；所述掺杂层覆盖第一区域的衬底表面和鳍部的侧壁和顶部表面。
可选的，所述前驱介质膜位于第一区域的掺杂层部分表面、以及第二区域的衬底表面和鳍部的侧壁表面。
可选的，在形成所述前驱介质膜之前，在所述掺杂层表面、衬底表面和鳍部的侧壁和顶部表面形成阻挡层；在所述阻挡层表面形成所前驱介质膜；在去除高于前驱介质层表面的掺杂层之前，去除高于前驱介质层的阻挡层。
可选的，所述阻挡层的材料为氮化硅。
可选的，还包括：位于所述鳍部的顶部表面的掩膜层；所述掺杂层位于所述掩膜层的侧壁和顶部表面；所述前驱介质膜的表面低于或齐平于所述掩膜层的顶部表面。
可选的，所述鳍部的形成步骤包括：提供半导体基底；在所述半导体基底的部分表面形成掩膜层；以所述掩膜层为掩膜，刻蚀所述半导体基底，形成所述衬底以及位于衬底表面的鳍部。
可选的，在形成所述介质层之后，去除所述掩膜层。
可选的，在形成所述掺杂层之前，在所述衬底和鳍部表面形成界面层；所述掺杂层形成于所述界面层表面。
如权利要求12所述的半导体结构的形成方法，其特征在于，所述界面层的材料为氧化硅；所述界面层的形成工艺为氧化工艺。
可选的，所述覆盖介质层的材料为氧化硅；所述覆盖介质层的形成工艺为高密度等离子沉积工艺。
可选的，所述前驱介质膜的材料为可流动材料；所述前驱介质膜的形成工艺温度为60℃～70℃。
可选的，所述介质层的材料为氧化硅。
可选的，在所述退火工艺之后，所述掺杂层扩散入所述鳍部内的掺杂离子浓度为5E16atoms/cm3～1E19atoms/cm3。
可选的，所述退火工艺为快速热退火；所述退火工艺的参数包括：温度为950℃～1100℃，退火时间为5秒～20秒。
可选的，去除所述覆盖介质层和部分前驱介质膜的步骤包括：对所述覆盖介质层进行平坦化，直至暴露出位于鳍部顶部的掺杂层表面为止；在所述平坦化工艺之后，刻蚀剩余的覆盖介质层和部分前驱介质膜，形成所述前驱介质层。
可选的，在所述退火工艺之后，形成横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部的部分侧壁和顶部表面；在所述栅极结构两侧的鳍部内形成源区和漏区。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的形成方法中，在所述掺杂层的部分表面形成前驱介质膜之后，在所述前驱介质膜表面和鳍部的顶部形成覆盖介质层；由于所述覆盖介质层的密度大于所述前驱介质膜，能够使去除所述覆盖介质层和部分前驱介质膜之后形成的前驱介质层表面平坦。在去除高于前驱介质层表面的掺杂层之后，在进行退火工艺；所述退火工艺用于使前驱介质层固化，同时，所述前驱介质还用于驱动掺杂层内的掺杂离子向鳍部内扩散。由于固化前驱介质层以及向鳍部内扩散掺杂离子采用同一退火工艺进行，能够简化工艺步骤，并减少热预算。而且，由于去除了高于前驱介质层表面的掺杂层之后再进行退火工艺，则高于所述前驱角质层的鳍部内不会被所述掺杂层内的掺杂离子扩散，使得所述掺杂离子仅扩散入所述鳍部靠近底部的区域。所述掺杂离子扩散的区域能够与后续形成的源区和漏区底部的位置相对应，使所述掺杂离子能够用于防止源区和漏区的底部穿通，从而提高以所述半导体结构形成的鳍式场效应晶体管的性能和可靠性。
附图说明
图1至图4是本发明实施例的一种半导体结构的形成过程；
图5至图11是本发明实施例的半导体结构的形成过程的剖面结构示意图。
具体实施方式
如背景技术所述，随着半导体器件的尺寸不断缩小，鳍式场效应晶体管的制造工艺受到了挑战，难以保证鳍式场效应晶体管的性能稳定。
经过研究发现，随着用于形成鳍式场效应晶体管的鳍部尺寸不断缩小，形成于鳍部内的源区和漏区底部容易发生底部穿通(punch through)现象，即所述源区和漏区的底部之间发生穿通，在所述源区和漏区的底部产生漏电流。为了克服所述底部穿通现象，一种方法是在鳍部内进行防穿通注入，在所述源区和漏区底部之间的区域内注入反型离子，以隔离源区和漏区底部。然而，由于源区和漏区底部到鳍部顶部的距离较大，则所述防穿通注入的深度也较大，使得所述防穿通注入容易对鳍部表面和内部造成注入损伤，依旧会降低鳍式场效应晶体管的性能。
为了克服上述防穿通注入造成的注入损伤问题，图1至图4是本发明实施例的一种半导体结构的形成过程。
请参考图1，提供衬底100，所述衬底100表面具有鳍部101，所述衬底和鳍部101表面具有掺杂膜102，所述掺杂膜102内具有掺杂离子。
请参考图2，在所述掺杂膜102表面形成介质膜103。
请参考图3，回刻蚀所述介质膜103(如图2所示)以形成介质层103a，所述介质层103a表面低于所述鳍部101的顶部表面。
请参考图4，去除高于介质层103a表面的掺杂膜102(如图3所示)，形成掺杂层102a；进行退火工艺，使掺杂层102a内的掺杂离子扩散入鳍部101内。
然而，随着半导体器件的密度提高，相邻鳍部101之间的沟槽尺寸相应缩小，使得相邻鳍部101之间的沟槽深宽比增大，为了使所述介质膜103能够充分填充与相邻鳍部101之间的沟槽内，所述介质膜103的形成工艺通常为流体化学气相沉积工艺(FlowableChemical Vapor Deposition，简称FCVD)。
所述流体化学气相沉积工艺的步骤包括：在所述掺杂膜102表面形成前驱体，所述前驱体为流体状态，且所述前驱体的表面高于所述鳍部101的顶部表面；采用退火工艺对所述前驱体进行固化，以形成介质膜103a。
在所述退火工艺中，退火的温度较高，容易驱动所述掺杂膜102内的掺杂离子向鳍部101内扩散。由于所述掺杂膜102内完全覆盖所述鳍部101的侧壁，因此，在所述鳍部101内，自衬底100表面至鳍部101顶部均具有掺杂离子；所述掺杂离子不仅位于源区和漏区底部的位置，还位于靠近鳍部101顶部的区域内。所述掺杂离子与源区和漏区的离子反型，会导致所形成的启示场效应晶体管的阈值电压等参数发生变化，致使所形成的鳍式场效应晶体管的性能不稳定、可靠性下降。
为了解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底，所述衬底表面具有鳍部；在所述衬底表面、以及鳍部的侧壁和顶部表面形成掺杂层，所述掺杂层内具有掺杂离子；在所述掺杂层的部分表面形成前驱介质膜，所述前驱介质膜覆盖位于衬底表面的掺杂层表面、以及位于鳍部侧壁表面的掺杂层表面；在所述前驱介质膜表面和鳍部的顶部形成覆盖介质层，所述覆盖介质层的密度大于所述前驱介质膜；去除所述覆盖介质层和部分前驱介质膜，形成前驱介质层，所述前驱介质层的表面低于所述鳍部的顶部表面，且所述前驱介质层暴露出部分掺杂层；去除高于前驱介质层表面的掺杂层；进行退火工艺，使前驱介质层固化形成介质层，并使掺杂层内的掺杂离子扩散入所述鳍部内。
其中，在所述掺杂层的部分表面形成前驱介质膜之后，在所述前驱介质膜表面和鳍部的顶部形成覆盖介质层；由于所述覆盖介质层的密度大于所述前驱介质膜，能够使去除所述覆盖介质层和部分前驱介质膜之后形成的前驱介质层表面平坦。在去除高于前驱介质层表面的掺杂层之后，在进行退火工艺；所述退火工艺用于使前驱介质层固化，同时，所述前驱介质还用于驱动掺杂层内的掺杂离子向鳍部内扩散。由于固化前驱介质层以及向鳍部内扩散掺杂离子采用同一退火工艺进行，能够简化工艺步骤，并减少热预算。而且，由于去除了高于前驱介质层表面的掺杂层之后再进行退火工艺，则高于所述前驱角质层的鳍部内不会被所述掺杂层内的掺杂离子扩散，使得所述掺杂离子仅扩散入所述鳍部靠近底部的区域。所述掺杂离子扩散的区域能够与后续形成的源区和漏区底部的位置相对应，使所述掺杂离子能够用于防止源区和漏区的底部穿通，从而提高以所述半导体结构形成的鳍式场效应晶体管的性能和可靠性。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图11是本发明实施例的半导体结构的形成过程的剖面结构示意图。
请参考图5，提供衬底200，所述衬底200表面具有鳍部201。
在本实施例中，所述衬底200包括第一区域210和第二区域220；所述第一区域210和第二区域220的衬底200表面分别具有1个或多个鳍部201。在本实施例中，第一区域210或第二区域220内相邻鳍部201之间的距离小于或等于20纳米。
所述第一区域210用于形成NMOS晶体管；所述第二区域220用于形成PMOS晶体管。在其它实施例中，所述第一区域210用于形成PMOS晶体管，所述第二区域220用于形成NMOS晶体管。
后续掺杂入第一区域210的鳍部201内的防穿通离子为P型离子，掺杂入第二区域220的鳍部201内的防穿通离子为N型离子；所述防穿通离子相对于后续形成于鳍部201内的源区和漏区内的掺杂离子反型，以此避免源区和漏区的底部之间发生穿通。
在本实施例中，所述鳍部201的顶部表面还具有掩膜层202，所述掩膜层202作为刻蚀形成鳍部201的掩膜，而且所述掩膜层202还能够在后续形成介质层的过程中，用于保护鳍部201的顶部表面。在其它实施例中，所述鳍部201的顶部表面还能够不具有掩膜层202。
在本实施例中，所述鳍部201和衬底200通过刻蚀半导体基底形成。所述鳍部201的形成步骤包括：提供半导体基底；在所述半导体基底的部分表面形成掩膜层202；以所述掩膜层202为掩膜，刻蚀所述半导体基底，形成所述衬底200以及位于衬底200表面的鳍部201。所述半导体基底为硅衬底、锗衬底和硅锗衬底。在本实施例中，所述半导体基底为单晶硅衬底，即所述鳍部201和衬底200的材料为单晶硅。
所述掩膜层202的形成步骤包括：在所述半导体基底表面形成掩膜材料膜；在所述掩膜材料膜表面形成图形化层；以图形化层为掩膜刻蚀所述掩膜材料膜直至暴露出半导体基底表面为止，形成所述掩膜层202。
在一实施例中，所述图形化层为图形化的光刻胶层，所述图形化层采用涂布工艺和光刻工艺形成。在另一实施例中，为了缩小所述鳍部201的特征尺寸、以及相邻鳍部201之间的距离，所述图形化层采用多重图形化掩膜工艺形成。所述多重图形化掩膜工艺包括：自对准双重图形化(Self-aligned Double Patterned，SaDP)工艺、自对准三重图形化(Self-aligned Triple Patterned)工艺、或自对准四重图形化(Self-aligned Double DoublePatterned，SaDDP)工艺。
在一实施例中，所述图形化层的形成工艺为自对准双重图形化工艺，包括：在掩膜材料膜表面沉积牺牲膜；在所述牺牲膜表面形成图形化的光刻胶层；以所述光刻胶层为掩膜，刻蚀所述牺牲膜直至暴露出掩膜材料膜表面为止，形成牺牲层，并去除光刻胶层；在掩膜材料膜和牺牲层表面沉积图形化膜；回刻蚀所述图形化膜直至暴露出牺牲层和掩膜材料膜表面为止，在牺牲层两侧的半导体基底表面形成图形化层；在所述回刻蚀工艺之后，去除所述牺牲层。
刻蚀所述半导体基底的工艺为各向异性的干法刻蚀工艺。所述鳍部201的侧壁相对于衬底200的表面垂直或倾斜，且当所述鳍部201的侧壁相对于衬底200表面倾斜时，所述鳍部201的底部尺寸大于顶部尺寸。在本实施例中，所述鳍部201的侧壁相对于衬底200表面倾斜。
在另一实施例中，所述鳍部通过刻蚀形成于衬底表面的半导体层形成；所述半导体层采用选择性外延沉积工艺形成于所述衬底表面。所述衬底为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底，例如氮化镓衬底或砷化镓衬底等；所述半导体层的材料为硅、锗、碳化硅或硅锗。所述衬底和半导体层的选择均不受限制，能够选取适于工艺需求或易于集成的衬底、以及适于鳍部的材料。而且，所述半导体层的厚度能够通过外延工艺进行控制，从而精确控制所形成的鳍部的高度。
请参考图6，在所述衬底200表面、以及鳍部201的侧壁和顶部表面形成掺杂层203，所述掺杂层203内具有掺杂离子。
在所述掺杂层203用于向鳍部201内掺杂所述掺杂离子。本实施例中，所述掺杂层203覆盖第一区域210的衬底200表面和鳍部201的侧壁和顶部表面，用于向第一区域210的鳍部201内掺杂所述掺杂离子。
在本实施例中，掺杂于鳍部201内的所述掺杂离子用于防止源区和漏区底部之间发生穿通。在本实施例中，所述第一区域210用于形成NMOS晶体管，所述掺杂层203内的掺杂离子为P型离子。在其它实施例中，所述第一区域用于形成PMOS晶体管，所述掺杂层内的掺杂离子为N型离子
在本实施例中，所述掺杂层203内的掺杂离子包括为硼离子。由于所述硼离子的粒子尺寸较小，所述硼离子容易发生扩散；若直接采用离子注入工艺在鳍部201内掺杂所述硼离子，不仅容易对鳍部201造成损伤，所注入的硼离子还容易向鳍部201顶部扩散，致使所形成的NMOS晶体管性能不佳。因此，在本实施例中，采用固相掺杂的方法在鳍部201内掺杂所述硼离子，即使所述掺杂层203内的硼离子向鳍部201内扩散，以在鳍部201内掺杂所述硼离子。
所述掺杂层203的形成步骤包括：在所述衬底200、鳍部201和掩膜层202表面形成掺杂膜；在所述掺杂膜表面形成图形化层，所述图形化层暴露出第二区域220；以所述图形化层为掩膜，刻蚀所述掺杂膜，直至暴露出第二区域220的衬底200、鳍部201和掩膜层202表面，形成掺杂层203；在形成所述掺杂层203之后，去除所述图形化层。
所述掺杂层的材料为硼硅玻璃；所述掺杂层的厚度为所述掺杂层内的硼离子浓度为3E20atoms/cm3～5E21atoms/cm3；所述掺杂膜的形成工艺为原子层沉积工艺。所述掺杂层203内的硼离子浓度和掺杂层203的厚度决定了后续扩散入鳍部201内的掺杂离子的剂量。所述原子层沉积工艺具有良好的阶梯覆盖能力，能够使所形成的掺杂膜紧密地贴合于衬底200表面、以及鳍部201的侧壁和顶部表面，而且使所形成的掺杂层203的厚度均匀，则后续扩散入鳍部201内的掺杂离子浓度均匀。
在本实施例中，由于所述鳍部201的顶部表面具有掩膜层202，所述掺杂层203位于所述鳍部201的侧壁表面、以及所述掩膜层202的侧壁和顶部表面。
在本实施例中，在形成所述掺杂层203之前，还包括在所述衬底200和鳍部201表面形成界面层204；所述掺杂层203形成于所述界面层204表面。
所述界面层204的材料为氧化硅；所述界面层204的形成工艺为氧化工艺；所述界面层204的厚度为10埃～30埃。所述界面层204用于增强所述掺杂层203与衬底200和鳍部201之间的结合强度，而且所述界面层204能够在刻蚀去除第二区域220的掺杂膜时保护衬底200和鳍部201表面。
请参考图7，在所述掺杂层203的部分表面形成前驱介质膜205，所述前驱介质膜205覆盖位于衬底200表面的掺杂层203表面、以及位于鳍部201侧壁的掺杂层203表面。
所述前驱介质膜205用于形成隔离相邻鳍部201的介质层。随着相邻鳍部201之间的距离缩小，第一区域210或第二区域220内相邻鳍部201之间的距离小于或等于20纳米，相邻鳍部201之间的沟槽深宽比增大，所述介质层的形成难度增加。为了使所形成的介质层致密均匀、覆盖能力良好，本实施例采用流体化学气相沉积工艺形成所述介质层，而所述前驱介质膜205即所述流体化学气相沉积工艺的前驱体。
所述前驱介质膜205的材料为含硅的可流动材料，所述可流动材料能够为含Si-H键、Si-N键和Si-O键中的一种或多种聚合的聚合体。所述前驱介质膜205的形成工艺参数包括：工艺温度为60℃～70℃，本实施例中为65℃。
所述前驱介质膜205容易伸入相邻鳍部201之间的沟槽并充分填充，所述前驱介质膜205内不易形成缺陷。而且，由于形成所述前驱介质膜205的温度较低，在形成所述前驱介质膜205的过程中，所述掺杂层203内的掺杂离子不易向鳍部201内扩散，从而避免了所述掺杂离子扩散入所述鳍部201靠近顶部的区域内。
在本实施例中，所述掺杂层203位于第一区域210的衬底200、鳍部201和掩膜层202表面，则所述前驱介质膜205位于第一区域210的掺杂层203部分表面、以及第二区域220的衬底200表面和鳍部201的侧壁表面。
在本实施例中，所述前驱介质膜205的表面低于或齐平于所述掩膜层202的顶部表面，则后续能够在所述前驱介质膜205表面和鳍部201顶部形成覆盖介质层，所述覆盖介质层的密度较高，为后续平坦化工艺提供密度较高的工作界面。在其它实施例中，所述前驱介质膜205的表面还能够低于或齐平于所述鳍部201的顶部表面、或高于所述掩膜层202表面。
在本实施例中，还包括在形成所述前驱介质膜205之前，在所述掺杂层203表面、衬底200表面和鳍部201的侧壁和顶部表面形成阻挡层206；在所述阻挡层206表面形成所前驱介质膜205。所述阻挡层206用于隔离所述掺杂层203和前驱介质膜205，避免所述掺杂层203内的掺杂离子向所述前驱介质膜205内扩散。所述阻挡层206的材料为氮化硅；所述阻挡膜206的形成工艺能够为原子层沉积工艺；所述阻挡膜206的厚度为20埃～50埃。
请参考图8，在所述前驱介质膜205表面和鳍部201的顶部形成覆盖介质层207，所述覆盖介质层207的密度大于所述前驱介质膜205。
在本实施例中，第一区域210的鳍部201顶部具有掩膜层202、掺杂层203和阻挡层206，第二区域220的鳍部201顶部具有掩膜层202和阻挡层206；所述覆盖介质层207位于第一区域210和第二区域220的鳍部201顶部的阻挡层206表面。
所述覆盖介质层207的密度较高，用于在后续的抛光工艺中保护所述前驱介质膜205，有利于抛光形成的表面能够保持平坦。
在本实施例中，所述覆盖介质层207的材料为氧化硅；所述覆盖介质层207的形成工艺为高密度等离子沉积(High Density Plasma，简称HDP)工艺；所述高密度等离子沉积工艺的参数包括：气体包括SiH4和O2，所述SiH4的流量为60sccm～130sccm，所述O2的流量为100sccm～300sccm，射频功率为2000W～5000W，气压为2毫托～8毫托。
请参考图9，去除所述覆盖介质层207和部分前驱介质膜205(如图8所示)，形成前驱介质层205a，所述前驱介质层205a的表面低于所述鳍部201的顶部表面，且所述前驱介质层205a暴露出部分掺杂层203。
去除所述覆盖介质层207和部分前驱介质膜205的步骤包括：对所述覆盖介质层207进行平坦化，直至暴露出位于鳍部201顶部的掺杂层203表面为止；在所述平坦化工艺之后，刻蚀剩余的覆盖介质层207和部分前驱介质膜205，形成所述前驱介质层205a。
所述平坦化工艺为化学机械抛光工艺，由于是覆盖介质层207的密度大于所述前驱介质膜205的密度，在所述化学机械抛光工艺中，所述覆盖介质层207各个不同位置的抛光速率均匀，能够使被抛光表面保持平坦，从而使后续刻蚀后形成的前驱介质层205a表面平坦。
刻蚀剩余的覆盖介质层207和部分前驱介质膜205的工艺为各向同性的干法刻蚀工艺、各向异性的干法刻蚀工艺或湿法刻蚀工艺；所述各向同性的干法刻蚀工艺为SICONI工艺。
所述SICONI工艺在各个方向上的刻蚀速率均匀，易于深入相邻鳍部201之间进行刻蚀，即使相邻鳍部201之间的沟槽深宽比较大，也能够使刻蚀后形成的前驱介质层205a表面平坦。
所述SiCoNi刻蚀工艺的参数包括：功率10W～100W，频率小于100kHz，刻蚀温度为40摄氏度～80摄氏度，压强为0.5托～50托，刻蚀气体包括NH3、NF3、He，其中，NH3的流量为0sccm～500sccm，NF3的流量为20sccm～200sccm，He的流量为400sccm～1200sccm，NF3与NH3的流量比为1:20～5:1。
请参考图10，去除高于前驱介质层205a表面的掺杂层203。
在去除高于前驱介质层205a表面的掺杂层203之后，所述掺杂层203仅覆盖衬底200表面和靠近衬底200的部分鳍部201侧壁表面，则所述掺杂层203内的掺杂离子仅向所述鳍部201靠近衬底200的部分区域内扩散，所述掺杂离子扩散的区域与后续形成于鳍部201内的源区和漏区底部的位置相对应，从而使所述掺杂离子能够用于防止源区和漏区的底部穿通。
在本实施例中，所述掺杂层203表面以及第二区域220的衬底200和鳍部201侧壁表面还具有阻挡层206，因此，在去除高于前驱介质层205a表面的掺杂层203之前，还包括去除第一区域210和第二区域220高于前驱介质层205a的阻挡层206。
去除高于前驱介质层205a表面的掺杂层203和阻挡层206的工艺为湿法刻蚀工艺或各向同性的干法刻蚀工艺，以便去除位于鳍部201侧壁表面的掺杂层203和阻挡层206。
在本实施例中，在去除高于前驱介质层205a表面的掺杂层203和阻挡层206之后，去除高于前驱介质层205a表面的界面层204以及掩膜层202，并暴露出高于前驱介质层205a表面的鳍部201侧壁和顶部表面。所述界面层204的材料为氧化硅，去除所述界面层204的工艺能够为SICONI工艺。在其它实施例中，还能够在后续形成所述介质层之后，去除所述掩膜层202。
请参考图11，进行退火工艺，使前驱介质层205a(如图10所示)固化形成介质层，并使掺杂层203内的掺杂离子扩散入所述鳍部201内。
所述退火工艺为快速热退火；所述退火工艺的参数包括：温度为950℃～1100℃，退火时间为5秒～20秒。
所述介质层的材料为氧化硅。所述退火工艺的温度较高，用于使前驱介质层205a在含氧气氛中固化为氧化硅材料；同时，所述退火工艺的温度能够驱动所述掺杂层203内的掺杂离子向所述鳍部201内扩散。在实施例的半导体结构的形成过程不仅减少了退火工艺的次数，而且使掺杂离子的扩散区域更精确易控，使得所形成的鳍式场效应晶体管的性能更稳定。
在本实施例中，由于在退火工艺之前，去除了高于前驱介质层205a表面的掺杂层203，使得所述掺杂层203内的掺杂离子能够仅向所述鳍部201靠近衬底200的部分区域内扩散，所述鳍部201的位置与后续形成于鳍部201内的源区和漏区底部位置对应，所述掺杂离子能够用于避免底部穿通。
所述掺杂离子为硼离子。在所述退火工艺之后，所述掺杂层203扩散入所述鳍部201内的掺杂离子浓度为5E16atoms/cm3～1E19atoms/cm3。
在所述退火工艺之后，还包括：形成横跨所述鳍部201的栅极结构，所述栅极结构覆盖所述鳍部201的部分侧壁和顶部表面；在所述栅极结构两侧的鳍部201内形成源区和漏区。
在本实施例中，所述鳍部201用于形成鳍式场效应晶体管，且所述鳍式场效应晶体管为高K金属栅结构(High K Metal Gate，HKMG)，所述鳍式场效应晶体管采用后栅(GateLast)工艺形成。
所述栅极结构包括：位于鳍部201表面的伪栅氧化层、以及位于伪栅氧化层和隔离层表面的伪栅极层。所述伪栅氧化层的材料为氧化硅，形成工艺为热氧化工艺或原位蒸汽生成(ISSG，)工艺；所述伪栅极层的材料为多晶硅，形成工艺包括化学气相沉积工艺和化学机械抛光工艺。
所述栅极结构还能够包括位于伪栅氧化层和伪栅极层侧壁表面的侧墙。所述侧墙的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合。所述侧墙用于定义源区和漏区与伪栅极层之间的相对位置。
在一实施例中，所述源区和漏区的形成步骤包括：在所述栅极结构两侧的鳍部201内形成开口；采用选择性外延沉积工艺在所述开口内形成应力层；在所述应力层内掺杂P型离子或N型离子。所述应力层的材料为碳化硅或硅锗。
在形成源区和漏区之后，还包括：在所述隔离层202和鳍部201表面形成层间介质层，所述层间介质层覆盖所述栅极结构的侧壁，且所述栅介质层暴露出所述伪栅极层；去除所述伪栅极层和伪栅氧化层，在层间介质层内形成栅极沟槽；在所述栅极沟槽的内壁表面形成栅介质层；在所述栅介质层表面形成填充满所述栅极沟槽的栅极层。其中，所述栅介质层的材料为高k介质材料(介电常数大于3.9)；所述栅极层的材料为金属，所述金属包括铜、钨、铝或银。
在一实施例中，所述栅介质层和鳍部201的侧壁和顶部表面之间还具有界面氧化层；所述界面氧化层的材料为氧化硅；所述界面氧化层的形成工艺能够为热氧化工艺；所述界面氧化层用于增强所述栅介质层与鳍部201表面之间的结合强度。
在其它实施例中，在所述栅极层和栅介质层之间，还能够形成功函数层、覆盖层(cap layer)和阻挡层(barrier layer)中的一种或多种组合。
综上，本实施例中，在所述掺杂层的部分表面形成前驱介质膜之后，在所述前驱介质膜表面和鳍部的顶部形成覆盖介质层；由于所述覆盖介质层的密度大于所述前驱介质膜，能够使去除所述覆盖介质层和部分前驱介质膜之后形成的前驱介质层表面平坦。在去除高于前驱介质层表面的掺杂层之后，在进行退火工艺；所述退火工艺用于使前驱介质层固化，同时，所述前驱介质还用于驱动掺杂层内的掺杂离子向鳍部内扩散。由于固化前驱介质层以及向鳍部内扩散掺杂离子采用同一退火工艺进行，能够简化工艺步骤，并减少热预算。而且，由于去除了高于前驱介质层表面的掺杂层之后再进行退火工艺，则高于所述前驱角质层的鳍部内不会被所述掺杂层内的掺杂离子扩散，使得所述掺杂离子仅扩散入所述鳍部靠近底部的区域。所述掺杂离子扩散的区域能够与后续形成的源区和漏区底部的位置相对应，使所述掺杂离子能够用于防止源区和漏区的底部穿通，从而提高以所述半导体结构形成的鳍式场效应晶体管的性能和可靠性。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底表面具有鳍部；
在所述衬底表面、以及鳍部的侧壁和顶部表面形成掺杂层，所述掺杂层内具有掺杂离子；
在所述掺杂层的部分表面形成前驱介质膜，所述前驱介质膜覆盖位于衬底表面的掺杂层表面、以及位于鳍部侧壁的掺杂层表面；
在所述前驱介质膜表面和鳍部的顶部形成覆盖介质层，所述覆盖介质层的密度大于所述前驱介质膜；
去除所述覆盖介质层和部分前驱介质膜，形成前驱介质层，所述前驱介质层的表面低于所述鳍部的顶部表面，且所述前驱介质层暴露出部分掺杂层；
去除高于前驱介质层表面的掺杂层；
进行退火工艺，使前驱介质层固化形成介质层，并使掺杂层内的掺杂离子扩散入所述鳍部内。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述掺杂层内的掺杂离子为N型离子或P型离子。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述掺杂层内的掺杂离子为P型离子；所述P型离子为硼离子。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述掺杂层的材料为硼硅玻璃；所述掺杂层的厚度为所述掺杂层内的硼离子浓度为3E20atoms/cm3～5E21atoms/cm3；所述掺杂层的形成工艺为原子层沉积工艺。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述衬底包括第一区域和第二区域；所述掺杂层覆盖第一区域的衬底表面和鳍部的侧壁和顶部表面。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述前驱介质膜位于第一区域的掺杂层部分表面、以及第二区域的衬底表面和鳍部的侧壁表面。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，在形成所述前驱介质膜之前，在所述掺杂层表面、衬底表面和鳍部的侧壁和顶部表面形成阻挡层；在所述阻挡层表面形成所述前驱介质膜；在去除高于前驱介质层表面的掺杂层之前，去除高于前驱介质层的阻挡层。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述阻挡层的材料为氮化硅。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：位于所述鳍部的顶部表面的掩膜层；所述掺杂层位于所述掩膜层的侧壁和顶部表面；所述前驱介质膜的表面低于或齐平于所述掩膜层的顶部表面。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，所述鳍部的形成步骤包括：提供半导体基底；在所述半导体基底的部分表面形成掩膜层；以所述掩膜层为掩膜，刻蚀所述半导体基底，形成所述衬底以及位于衬底表面的鳍部。
11.如权利要求9所述的半导体结构的形成方法，其特征在于，在形成所述介质层之后，去除所述掩膜层。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，在形成所述掺杂层之前，在所述衬底和鳍部表面形成界面层；所述掺杂层形成于所述界面层表面。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，所述界面层的材料为氧化硅；所述界面层的形成工艺为氧化工艺。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，所述覆盖介质层的材料为氧化硅；所述覆盖介质层的形成工艺为高密度等离子沉积工艺。
15.如权利要求1所述的半导体结构的形成方法，其特征在于，所述前驱介质膜的材料为可流动材料；所述前驱介质膜的形成工艺温度为60℃～70℃。
16.如权利要求1所述的半导体结构的形成方法，其特征在于，所述介质层的材料为氧化硅。
17.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述退火工艺之后，所述掺杂层扩散入所述鳍部内的掺杂离子浓度为5E16atoms/cm3～1E19atoms/cm3。
18.如权利要求1所述的半导体结构的形成方法，其特征在于，所述退火工艺为快速热退火；所述退火工艺的参数包括：温度为950℃～1100℃，退火时间为5秒～20秒。
19.如权利要求1所述的半导体结构的形成方法，其特征在于，去除所述覆盖介质层和部分前驱介质膜的步骤包括：对所述覆盖介质层进行平坦化，直至暴露出位于鳍部顶部的掺杂层表面为止；在所述平坦化工艺之后，刻蚀剩余的覆盖介质层和部分前驱介质膜，形成所述前驱介质层。
20.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述退火工艺之后，形成横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部的部分侧壁和顶部表面；在所述栅极结构两侧的鳍部内形成源区和漏区。
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US10580863B2 (en) * 2017-10-10 2020-03-03 Globalfoundries Inc. Transistor element with reduced lateral electrical field
US10276692B1 (en) * 2017-11-30 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Fin diode structure and methods thereof
CN110890279B (zh) * 2018-09-11 2023-09-15 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
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US8497171B1 (en) * 2012-07-05 2013-07-30 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET method and structure with embedded underlying anti-punch through layer
CN104022037B (zh) * 2013-02-28 2016-08-31 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法
KR20140148189A (ko) * 2013-06-21 2014-12-31 삼성전자주식회사 반도체 소자 및 그 제조 방법
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