CN110890279B - 半导体结构及其形成方法 - Google Patents
半导体结构及其形成方法 Download PDFInfo
- Publication number
- CN110890279B CN110890279B CN201811059227.8A CN201811059227A CN110890279B CN 110890279 B CN110890279 B CN 110890279B CN 201811059227 A CN201811059227 A CN 201811059227A CN 110890279 B CN110890279 B CN 110890279B
- Authority
- CN
- China
- Prior art keywords
- fin
- layer
- forming
- protective layer
- protection layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 108
- 239000004065 semiconductor Substances 0.000 title claims abstract description 50
- 230000008569 process Effects 0.000 claims abstract description 69
- 150000002500 ions Chemical class 0.000 claims abstract description 67
- 239000000758 substrate Substances 0.000 claims abstract description 50
- 238000005121 nitriding Methods 0.000 claims abstract description 21
- 239000010410 layer Substances 0.000 claims description 320
- 238000002955 isolation Methods 0.000 claims description 58
- 239000000463 material Substances 0.000 claims description 57
- 239000011241 protective layer Substances 0.000 claims description 56
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 27
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 27
- 230000002265 prevention Effects 0.000 claims description 25
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 18
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 17
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 17
- 238000011065 in-situ storage Methods 0.000 claims description 11
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 9
- 238000000231 atomic layer deposition Methods 0.000 claims description 9
- 238000002513 implantation Methods 0.000 claims description 9
- 238000005468 ion implantation Methods 0.000 claims description 8
- 238000006243 chemical reaction Methods 0.000 claims description 7
- 230000001681 protective effect Effects 0.000 claims description 7
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims description 6
- 230000035484 reaction time Effects 0.000 claims description 5
- 229910003697 SiBN Inorganic materials 0.000 claims description 4
- 239000001307 helium Substances 0.000 claims description 4
- 229910052734 helium Inorganic materials 0.000 claims description 4
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 claims description 4
- 229910021529 ammonia Inorganic materials 0.000 claims description 3
- 238000005229 chemical vapour deposition Methods 0.000 claims description 3
- 230000009969 flowable effect Effects 0.000 claims description 3
- QKCGXXHCELUCKW-UHFFFAOYSA-N n-[4-[4-(dinaphthalen-2-ylamino)phenyl]phenyl]-n-naphthalen-2-ylnaphthalen-2-amine Chemical compound C1=CC=CC2=CC(N(C=3C=CC(=CC=3)C=3C=CC(=CC=3)N(C=3C=C4C=CC=CC4=CC=3)C=3C=C4C=CC=CC4=CC=3)C3=CC4=CC=CC=C4C=C3)=CC=C21 QKCGXXHCELUCKW-UHFFFAOYSA-N 0.000 claims description 3
- 230000001590 oxidative effect Effects 0.000 claims description 3
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 abstract description 13
- 238000007254 oxidation reaction Methods 0.000 abstract description 13
- 238000009792 diffusion process Methods 0.000 abstract description 9
- 230000004888 barrier function Effects 0.000 abstract description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 28
- 229910052710 silicon Inorganic materials 0.000 description 28
- 239000010703 silicon Substances 0.000 description 28
- 239000002019 doping agent Substances 0.000 description 7
- 238000005530 etching Methods 0.000 description 7
- 150000004767 nitrides Chemical class 0.000 description 6
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 6
- 229910010271 silicon carbide Inorganic materials 0.000 description 6
- 238000000137 annealing Methods 0.000 description 5
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 4
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 4
- KXNLCSXBJCPWGL-UHFFFAOYSA-N [Ga].[As].[In] Chemical compound [Ga].[As].[In] KXNLCSXBJCPWGL-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 229910052732 germanium Inorganic materials 0.000 description 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 239000001257 hydrogen Substances 0.000 description 3
- 229910052739 hydrogen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 229910003481 amorphous carbon Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 230000008439 repair process Effects 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
- H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
- H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/66803—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with a step of doping the vertical sidewall, e.g. using tilted or multi-angled implants
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明提供一种半导体结构及其形成方法，半导体结构的形成方法包括：提供衬底；在所述衬底上形成多个分立的鳍部；形成覆盖所述鳍部顶面和侧壁的氧化层；对所述氧化层进行氮化处理，形成保形覆盖所述鳍部的鳍部保护层；形成所述鳍部保护层之后，对所述鳍部掺杂离子，以调整阈值电压；形成横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部的部分顶面和部分侧壁。本发明实施例先对鳍部进行热氧化处理再进行掺杂，与先掺杂再进行热氧化的工艺相比，能够避免热氧化过程中掺杂离子扩散造成的掺杂损失，且所述鳍部保护层为氮化处理形成，即所述鳍部保护层为氮化层，所述氮化层能够作为阻止掺杂离子扩散的阻障。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
发明内容
本发明实施例提供一种半导体结构及其形成方法，优化半导体结构的电学性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供衬底；在所述衬底上形成多个分立的鳍部；形成覆盖所述鳍部顶面和侧壁的氧化层；对所述氧化层进行氮化处理，形成保形覆盖所述鳍部的鳍部保护层；形成所述鳍部保护层之后，对所述鳍部掺杂离子，以调整阈值电压；形成横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部的部分顶面和部分侧壁。
可选的，形成覆盖所述鳍部顶面和侧壁的氧化层的步骤包括：采用原位蒸汽产生技术对所述鳍部进行氧化处理，形成覆盖所述鳍部顶面和侧壁的氧化层。
可选的，对所述氧化层进行氮化处理的步骤包括：采用去耦合等离子体氮化工艺对所述氧化层进行氮化处理，形成保形覆盖所述鳍部的鳍部保护层。
可选的，所述半导体结构的形成方法还包括：在形成保形覆盖所述鳍部的所述鳍部保护层后，对所述鳍部掺杂离子前，形成保形覆盖所述鳍部保护层的保护防损层；所述半导体结构的形成方法还包括，在形成横跨所述鳍部的栅极结构前，去除所述鳍部顶部和部分侧壁上的所述保护防损层。
可选的，所述半导体结构的形成方法还包括：对所述鳍部掺杂离子后，形成横跨所述鳍部的栅极结构前，在所述鳍部露出的衬底上形成隔离结构，所述隔离结构覆盖所述鳍部的部分侧壁；去除所述鳍部顶部和部分侧壁上的所述保护防损层的步骤包括：去除露出所述隔离结构的所述保护防损层，形成剩余保护防损层。
可选的，形成保形覆盖所述鳍部保护层的保护防损层的步骤包括：形成保形覆盖所述鳍部保护层的第一保护层；在所述第一保护层上形成第二保护层，用于对所述鳍部掺杂离子时保护所述鳍部保护层；去除所述鳍部顶部和部分侧壁上的所述保护防损层的步骤包括：先去除所述第二保护层，再去除第一保护层，在去除所述第二保护层的过程中，所述第二保护层的被刻蚀速率大于所述第一保护层的被刻蚀速率。
可选的，形成保形覆盖所述鳍部保护层的第一保护层的步骤包括：所述第一保护层的厚度为1纳米至2纳米。
可选的，形成保形覆盖所述鳍部保护层的第一保护层的步骤包括：通过原子层沉积工艺形成所述第一保护层。
可选的，所述第一保护层的材料为氧化硅。
可选的，去除所述第一保护层的工艺参数包括：氦气流量为600sccm至2000sccm，氨气流量为200sccm至500sccm，三氟化氮的流量为20sccm至200sccm，反应时间为20秒至100秒。
可选的，形成第二保护层的步骤包括：所述第二保护层的厚度为1纳米至2.5纳米。
可选的，形成第二保护层的步骤包括：通过原子层沉积工艺或可流动的化学气相沉积工艺形成所述第二保护层。
可选的，所述第二保护层的材料为氮化硅、SiOCN、SiBCN或SiBN。
可选的，去除所述第二保护层的工艺参数包括：反应溶液包括磷酸，所述磷酸溶液中的磷酸与水的体积比为80:100至98:100，反应温度为95至150度。
可选的，对所述鳍部掺杂离子，以调整阈值电压的步骤包括：通过离子注入的方式对所述鳍部掺杂离子，所述离子注入工艺中，注入能量为4KV至40KV，注入剂量为1.0E12原子每平方厘米至5.0E14原子每平方厘米，注入角度为15度至35度。
相应的，本发明实施例还提供一种半导体结构，包括：衬底；多个分立的鳍部，形成在所述衬底上，且所述鳍部中掺杂有用于调整阈值电压的离子；鳍部保护层，保形覆盖在所述鳍部上；栅极结构，位于所述鳍部保护层上且横跨所述鳍部，所述栅极结构覆盖所述鳍部的部分顶面和部分侧壁。
可选的，所述鳍部保护层的材料为氮氧化硅。
可选的，所述鳍部保护层的厚度为1纳米至3纳米。
可选的，所述半导体结构还包括：隔离结构，位于所述鳍部之间露出的衬底上；剩余保护防损层，保形覆盖于所述鳍部露出的衬底和被所述隔离结构覆盖的鳍部侧壁上。
可选的，所述剩余保护防损层包括氧化硅层和形成在所述氧化硅层上的氮化硅层。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供衬底和分立于所述衬底上的鳍部，先对所述鳍部进行热氧化处理，形成覆盖所述鳍部顶面和侧壁的氧化层，对所述氧化层进行氮化处理，形成保形覆盖所述鳍部的鳍部保护层，对所述鳍部掺杂离子，以调整阈值电压，形成横跨所述鳍部的栅极结构；本发明实施例先对鳍部进行热氧化处理再进行掺杂，与先掺杂再进行热氧化的工艺相比，能够避免热氧化过程中掺杂离子扩散造成的掺杂损失，且所述鳍部保护层为氮化处理形成，即所述鳍部保护层为氮化层，所述氮化层能够起到阻止掺杂离子扩散的作用。另外，本发明实施例使得掺杂的离子不易扩散，相应的也就避免为保持所述鳍部中掺杂离子的浓度而多次对所述鳍部进行掺杂而造成的鳍部损伤。
可选方案中，在所述鳍部保护层上形成保护防损层，以减少所述鳍部保护层在掺杂离子过程中收到的损伤。所述保护防损层包括形成在所述鳍部保护层上的第一保护层和在所述第一保护层上形成的第二保护层。所述第二保护层用于在掺杂前保护第一保护层以及所述鳍部保护层，所述第一保护层用于在去除所述第二保护层的过程中减小对所述鳍部保护层的损伤，且所述第一保护层与所述鳍部保护层具有高的刻蚀选择比，在去除所述第一保护层时能够减小对所述鳍部保护层的损伤。
附图说明
图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图；
图4至图13是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，不同的FinFET器件工作时需要不同的阈值电压，阈值电压的大小通过掺杂离子来调整。现结合一种半导体结构的形成方法分析半导体结构的电学性能有待改善的原因。
参考图1至图3，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
如图1所示，形成保形覆盖所述鳍部1的牺牲氧化层2后，对所述鳍部1上进行掺杂3，掺杂后对所述鳍部1进行退火，来修复晶格损伤，并使杂质原子移动到晶格点，以激活掺杂的离子。
如图2所示，在对所述鳍部1进行退火处理后，去除保形覆盖所述鳍部1的牺牲氧化层2。
如图3所示，栅极氧化层4的材料为氧化硅，采用原位蒸汽产生技术形成栅极氧化层4的过程中，所述鳍部1中掺杂的离子在原位蒸汽产生技术提供的热量的作用下扩散至覆盖所述鳍部1顶面和侧壁的栅极氧化层4中或者扩散至所述鳍部1外，使得器件的阈值电压的敏感性降低。另外，为了保持所述鳍部1中掺杂离子的浓度需要对所述鳍部1进行多次离子注入。因为器件尺寸的减小，相应的所述鳍部1的尺寸也缩小，多次对所述鳍部1进行掺杂后，容易造成所述鳍部1的损伤。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供衬底；在所述衬底上形成多个分立的鳍部；形成覆盖所述鳍部顶面和侧壁的氧化层；对所述氧化层进行氮化处理，形成保形覆盖所述鳍部的鳍部保护层；对所述鳍部掺杂离子，以调整阈值电压；形成横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部的部分顶面和部分侧壁。
本发明实施例提供衬底和分立于所述衬底上的鳍部，先对所述鳍部进行热氧化处理，形成覆盖所述鳍部顶面和侧壁的氧化层，对所述氧化层进行氮化处理，形成保形覆盖所述鳍部的鳍部保护层，对所述鳍部掺杂离子，以调整阈值电压，形成横跨所述鳍部的栅极结构。本发明实施例先对鳍部进行热氧化处理再进行掺杂，与先掺杂再进行热氧化的工艺相比，能够避免热氧化过程中掺杂离子扩散造成的掺杂损失，且所述鳍部保护层为氮化处理形成，即所述鳍部保护层为氮化层，所述氮化层能够作为阻止掺杂离子扩散的阻障。另外，本发明实施例使得掺杂的离子不易扩散，相应的也就避免为保持所述鳍部中掺杂离子的浓度而多次对所述鳍部进行掺杂而造成的鳍部损伤。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明实施例的具体实施例做详细的说明。
图4至图13是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图4，提供衬底100。所述衬底100为所述半导体结构的形成提供工艺平台。
本实施例中，所述衬底100的材料为硅，在其他实施例中，所述衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。所述衬底100内还能够形成有半导体器件，例如，PMOS晶体管、CMOS晶体管、NMOS晶体管、电阻器、电容器或电感器等。所述衬底100表面还能够形成有界面层，所述界面层的材料为氧化硅、氮化硅或氮氧化硅等。
继续参考图4，在所述衬底100上形成多个分立的鳍部101。所述鳍部101为后续制程中掺杂离子以调整阈值电压提供工艺平台。
本实施例中，所述鳍部101的材料与所述衬底100的材料相同，均为硅。在其他实施例中，所述鳍部的材料还可以为锗、碳化硅、砷化镓或镓化铟。
参考图5，形成覆盖所述鳍部101顶面和侧壁的氧化层(图未示)，所述氧化层为后续制程中氮化处理做准备。
对所述鳍部101进行氧化处理，形成覆盖所述鳍部101顶面和侧壁的氧化层，为后续对所述氧化层进行氮化处理，形成保形覆盖所述鳍部101的鳍部保护层做准备。
本实施例中，形成覆盖所述鳍部101顶面和侧壁的氧化层的步骤还包括：在所述鳍部101之间露出的衬底上形成氧化层。
本实施例中，形成覆盖所述鳍部101顶面和侧壁的氧化层的步骤包括：采用原位蒸汽产生技术(in situ steam generation，ISSG)对所述鳍部101进行氧化处理。原位蒸汽产生技术的工艺参数包括：温度为900℃～1100℃，压强为4Torr至10Torr，氢气的流量为0.2slm至2slm，氧气的流量为10slm至40slm，反应时间为5S至30S。
原位蒸汽产生技术能够降低热预算以及抑制掺杂离子再分布，另外，原位蒸汽产生技术(ISSG)氧化过程中会导入少许氢气参与反应，氢气的增加可以帮助产生更多的氧自由基，增加原位蒸汽产生技术(ISSG)的氧化速率，而且氧自由基对氧化层的缺陷有修补作用，以原位蒸汽产生技术(ISSG)所制作的氧化层比传统的炉管方式有较好的氧化层质量及可靠度。
本实施例中，所述氧化层的材料为氧化硅。
继续参考图5，对所述氧化层进行氮化处理，形成保形覆盖所述鳍部101的鳍部保护层102。所述鳍部保护层102为氮化层，用于后续制程中防止掺杂离子的扩散，能够降低掺杂离子的损失。
对所述氧化层进行氮化处理，形成保形覆盖所述鳍部101的鳍部保护层102的步骤包括：采用去耦合等离子体氮化工艺(DPN)对所述氧化层进行氮化处理，形成保形覆盖所述鳍部101的鳍部保护层102。所述鳍部保护层102为氮化物层，去耦合等离子体氮化工艺参数包括：功率为600W至3500W，反应时间10S至80S，压强为10mT至90mT，氮气流量为50sccm至920sccm，氦气流量为80sccm至650sccm。
利用去耦合等离子体氮化工艺形成的氮化物层可作为掺杂离子的阻障，因此在掺杂离子后的退火处理步骤中，氮化物层将阻挡掺杂离子扩散出鳍部101，且利用去耦合等离子体氮化工艺形成的氮化物层较厚。
本实施例中，所述氧化层的材料为氧化硅，对所述氧化硅进行氮化处理，形成保形覆盖所述鳍部101的鳍部保护层102的材料为氮氧化硅。
本实施例中，所述鳍部保护层102的厚度不宜过大，也不宜过小。若所述鳍部保护层102过厚，形成时间过长且会占用过多的空间；若所述鳍部保护层102过薄，则形成的鳍部保护层102的致密度差，且所述鳍部保护层102过薄难以起到防止掺杂的离子扩散的作用。为此，本实施例中，所述鳍部保护层102的厚度为1纳米至3纳米。
需要说明的是，后续制程中会对所述鳍部101掺杂离子，以调整阈值电压。本实施例中，先对所述鳍部101进行热氧化处理再进行掺杂，与先掺杂再进行热氧化的工艺相比，能够避免热氧化过程中掺杂离子扩散造成的掺杂离子损失，且形成保形覆盖所述鳍部101的氮氧化硅层能够作为掺杂离子的阻障能够阻止掺杂离子的损失。此外，因为掺杂离子很少损失，也就不必对所述鳍部101多次掺杂来保持鳍部101中掺杂离子的浓度，相应的，所述鳍部101的损伤小。
参考图6至图7，所述半导体结构的形成方法还包括：在形成保形覆盖所述鳍部101的所述鳍部保护层102后，形成保形覆盖所述鳍部保护层102的保护防损层103(如图7所示)。所述保护防损层103的作用是在后续制程中，对所述鳍部101掺杂离子前后过程中，保护所述鳍部保护层102以减少受损伤。
如图6至图7所示，形成保形覆盖所述鳍部保护层102的保护防损层103的步骤包括：形成保形覆盖所述鳍部保护层102的第一保护层104(如图6所示)，在所述第一保护层104上形成第二保护层105(如图7所示)，用于对所述鳍部101掺杂离子时保护所述鳍部保护层102。
本实施例中，所述第一保护层104的被刻蚀速率大于所述鳍部保护层102的被刻蚀速率，后续制程中去除所述第一保护层104时能够降低对所述鳍部保护层102的伤害。
具体的，所述第一保护层104的材料为氧化硅，氧化硅的被刻蚀速率大于所述氮氧化硅的被刻蚀速率。
本实施例中，形成保形覆盖所述鳍部保护层102的第一保护层104的步骤包括：通过原子层沉积工艺形成所述第一保护层104。
原子层淀积工艺(ALD)具有较好的保形覆盖能力，有利于保证在形成所述第一保护层104的步骤中，所述第一保护层104能够保形覆盖于所述鳍部保护层102，而且通过采用原子层淀积工艺，还有利于提高所述第一保护层104的厚度均一性。
本实施例中，所述第一保护层104用于去除所述保护防损层103时保护所述鳍部保护层102。后续制程中，利用湿法刻蚀方式去除所述保护防损层103中的所述第二保护层105时，因为在所述鳍部保护层102和所述第二保护层105之间形成有所述第一保护层104，因此，所述鳍部保护层102不会受损。
另外，在去除所述保护防损层103中的第一保护层104时，所述第一保护层104的被刻蚀速率大于与所述鳍部保护层102的被刻蚀速率。因此在后续制程中去除所述第一保护层104时，可以减小对所述鳍部保护层102的损伤。
具体的，所述第一保护层104的材料为氧化硅，所述鳍部保护层102的材料为氮氧化硅，在去除所述第一保护层104的过程中，所述氧化硅的被刻蚀速率小于所述氮氧化硅的被刻蚀速率。
需要说明的是，所述第一保护层104的厚度不宜过大，也不宜过小。若所述第一保护层104过厚，会占用过多的空间，且后续去除所述第一保护层104时会花费过多的时间；若所述第一保护层104过薄，难以在去除所述第二保护层105时，起到保护鳍部保护层102的作用。为此，本实施例中，所述第一保护层104的厚度为1纳米至2纳米。
本实施例中，所述第二保护层105的材料为氮化硅，在其他实施例中，所述第二保护层的材料还可以为SiOCN、SiBCN或SiBN。
本实施例中，形成保形覆盖所述第一保护层104的第二保护层105的步骤包括：采用原子层沉积工艺形成保形覆盖所述第一保护层104的第二保护层105。在其他实施例中，还可以采用可流动的化学气相沉积(Flowable CVD，FCVD)工艺形成第二保护层105。
本实施例中，所述第二保护层105用于对所述鳍部101掺杂离子前保护所述鳍部保护层102。后续制程还包括：形成覆盖所述鳍部101的隔离材料层，对所述隔离材料层进行平坦化处理，形成填充所述鳍部101露出衬底的隔离层，所述第二保护层105的顶部表面用于定义所述平坦化处理的停止位置，起到保护鳍部保护层102的作用；另外，后续制程中，刻蚀所述隔离层，形成隔离结构的过程中，所述隔离层的被刻蚀速率大于与所述第二保护层105的被刻蚀速率。这样在去除所述隔离层的时候不易对所述第二保护层105造成损伤，就不易对所述鳍部保护层102造成损伤。
需要说明的是，所述第二保护层105的厚度不宜过大，也不宜过小。若所述第二保护层105过厚，会占用过多的空间，且后续去除所述第二保护层105时会花费过多的时间；若所述第二保护层105过薄，使得所述第二保护层105的致密度差，进而难以在后续过程中形成隔离结构时，保护所述鳍部保护层102。为此，本实施例中，所述第二保护层105的厚度为1纳米至2.5纳米。
参考图8，所述半导体结构的形成方法还包括：形成保形覆盖所述鳍部保护层102的保护防损层103后，对所述鳍部101掺杂离子前，在所述鳍部101之间露出的衬底100上形成隔离层106。隔离层106为后续制程中形成隔离结构做准备。
在所述鳍部101之间露出的衬底100上形成隔离层106的步骤包括：形成覆盖所述鳍部101和鳍部101露出衬底的隔离材料层，对所述隔离材料层进行平坦化处理，以所述第二保护层105的顶部表面用于定义所述平坦化处理的停止位置，去除高于所述鳍部101的隔离材料层，形成填充覆盖所述鳍部101露出衬底的隔离层106。
本实施例中，所述隔离层106的材料为氧化硅。在其他实施例中，所述隔离结构例如氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
参考图9，形成所述鳍部保护层102之后，对所述鳍部101掺杂离子，以调整阈值电压。
对所述鳍部101掺杂离子，以调整阈值电压的步骤包括：通过离子注入的方式对所述鳍部掺杂离子，所述离子注入工艺中，注入能量为4KV至40KV，注入剂量为1.0E12原子每平方厘米至5.0E14原子每平方厘米，注入角度为15度至35度。在其他实施例中，还可以通过扩散方式对所述鳍部掺杂离子。
本实施例中，对所述鳍部101掺杂离子的步骤还包括：对所述鳍部101进行退火处理。本实施例中，对鳍部101进行离子掺杂是通过离子注入的方式实现的，离子注入过程中，高能掺杂物离子对靠近晶圆表面的硅晶体结构造成破坏，利用退火工艺可以修复晶格损伤，并使杂质原子移动到晶格点，激活掺杂的离子。
参考图10，后续制程中还需要形成横跨所述鳍部101的栅极结构。所述半导体结构的形成方法还包括：对所述鳍部101掺杂离子后，形成横跨所述鳍部101的栅极结构前，在所述鳍部101露出的衬底上形成隔离结构107，所述隔离结构107覆盖所述鳍部101的部分侧壁。所述隔离结构107用于隔离相邻器件。
在所述鳍部101露出的衬底100上形成隔离结构107的步骤包括：去除部分厚度的所述隔离层106(如图9所示)，形成隔离结构107。
本实施例中，去除部分厚度的所述隔离层106，形成隔离结构107的过程中，所述隔离层106的被刻蚀速率大于与所述第二保护层105的被刻蚀速率。这样在刻蚀所述隔离层106形成隔离结构107的过程中对所述第二保护层105造成的损伤小，就不会对所述鳍部保护层102造成损伤。
具体的，所述隔离结构107的材料与所述隔离层106的材料相同为氧化硅，所述第二保护层105的材料为氮化硅，在去除部分厚度的所述隔离层106，形成隔离结构107的过程中，氧化硅的被刻蚀速率大于所述氮化硅的被刻蚀速率。
本实施例中，在形成隔离层106后，形成隔离结构107之前，对所述鳍部101掺杂离子。在其他实施例中，还可以先刻蚀所述隔离层形成隔离结构，然后对所述鳍部掺杂离子。
参考图11至图12，所述半导体结构的形成方法还包括：在形成横跨所述鳍部101的栅极结构前，去除所述鳍部101顶部和部分侧壁上的所述保护防损层103。
去除所述鳍部101顶部和部分侧壁上的所述保护防损层103的步骤包括：先去除所述第二保护层105，再去除第一保护层104，在去除所述第二保护层105的过程中，所述第二保护层105的被刻蚀速率大于所述第一保护层104的被刻蚀速率。
去除所述第二保护层的工艺参数包括：反应溶液包括磷酸，所述磷酸溶液中的磷酸与水的体积比为80:100至98:100，反应温度为95℃至150℃。
去除所述第一保护层的工艺参数包括：氦气流量为600sccm至2000sccm，氨气流量为200sccm至500sccm，三氟化氮的流量为20sccm至200sccm，反应时间为20S至100S。
本实施例中，去除所述鳍部101顶部和部分侧壁上的所述保护防损层103的步骤还包括：去除露出所述隔离结构107的所述保护防损层103，形成剩余保护防损层110。
具体的，所述剩余保护防损层110包括去除露出所述隔离结构107的所述第二保护层105，形成的剩余第二保护层108，以及去除露出所述隔离结构107的所述第一保护层104，形成的剩余第一保护层109。所述剩余第二保护层108形成在所述剩余第一保护层109上。
参考图13，形成横跨所述鳍部101的栅极结构111，所述栅极结构111覆盖所述鳍部101的部分顶面和部分侧壁。
本实施例中，在所述鳍部101上保形覆盖有鳍部保护层102，所述栅极结构111覆盖所述鳍部101的部分顶面和部分侧壁的意思是，所述栅极结构111覆盖在所述鳍部101部分顶面的鳍部保护层102和部分侧壁的鳍部保护层102上。
本实施例中，所述栅极结构111包括形成在所述鳍部101部分顶面和部分侧壁上的伪栅氧化层(图未示)和位于所述伪栅氧化层上的栅极层(图未示)。所述栅极结构111为后续形成的金属栅极结构占据空间位置。
本实施例中，所述伪栅层的材料为多晶硅。在其他实施例中，所述伪栅层的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。
本实施例中，所述伪栅氧化层的材料为氧化硅。在其他实施例中，所述伪栅氧化层的材料还可以为氮氧化硅。
具体地，形成所述栅极结构111的步骤包括：形成保形覆盖所述鳍部101的伪栅氧化材料层后，在所述伪栅氧化材料层上形成横跨所述鳍部101的伪栅材料层；在所述伪栅材料层表面形成栅极掩膜层112；以所述栅极掩膜层112为掩膜依次刻蚀所述伪栅氧化材料层和伪栅材料层，形成伪栅氧化层和位于所述伪栅氧化层上的伪栅层。
需要说明的是，形成所述伪栅层后，保留位于所述伪栅层顶部的所述栅极掩膜层112。所述栅极掩膜层112的材料为氮化硅，所述栅极掩膜层112用于在后续工艺过程中对所述伪栅层顶部起到保护作用。
本发明实施例还提供一种半导体结构。参考图13，示出了本发明实施例半导体结构第一实施例的结构示意图。
所述半导体结构包括衬底100；多个分立的鳍部101，形成在所述衬底100上，且所述鳍部101中掺杂有用于调整阈值电压的离子；鳍部保护层102，保形覆盖在所述鳍部101上；栅极结构111，位于所述鳍部保护层102上且横跨所述鳍部101，所述栅极结构111覆盖所述鳍部101的部分顶面和部分侧壁。
本实施例中，所述衬底100的材料均为硅，在其他实施例中，所述衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。所述衬底100内还能够形成有半导体器件，例如，PMOS晶体管、CMOS晶体管、NMOS晶体管、电阻器、电容器或电感器等。所述衬底100表面还能够形成有界面层，所述界面层的材料为氧化硅、氮化硅或氮氧化硅等。
所述鳍部101的材料与所述衬底100的材料相同。本实施例中，所述鳍部101的材料为硅。在其他实施例中，所述鳍部的材料还可以为锗、碳化硅、砷化镓或镓化铟。
本实施例中，所述鳍部保护层102保形覆盖在所述鳍部101上的指代的是，所述鳍部保护层102还保形覆盖在所述鳍部101之间露出的衬底100上。
本实施例中，所述鳍部保护层102的材料为氮氧化硅。氮氧化硅属于氮化物层，能作为掺杂离子的屏障，能够阻挡鳍部101中掺杂的离子扩散出所述鳍部101，使得鳍部中掺杂的离子的浓度保持不变。
需要说明的是，所述鳍部保护层102的厚度不宜过大，也不宜过小。若所述鳍部保护层102过厚，会占用过多的空间；若所述鳍部保护层102过薄，则形成的鳍部保护层102的致密度差，且所述鳍部保护层102过薄难以起到防止掺杂的离子扩散的作用。为此，本实施例中，所述鳍部保护层102的厚度为1纳米至3纳米。
本实施例中，所述半导体结构还包括隔离结构107，位于所述鳍部101之间露出的衬底100上。所述隔离结构107用于对相邻器件之间起到隔离作用，所述隔离结构107的材料可以为氧化硅、氮化硅或氮氧化硅。本实施例中，所述隔离结构107的材料为氧化硅。
本实施例中，剩余保护防损层110，保形覆盖于所述鳍部101露出的衬底100和被所述隔离结构107覆盖的鳍部101侧壁上。所述剩余保护防损层110包括剩余第一保护层109和形成在所述剩余第一保护层109上的剩余第二保护层108。
所述半导体结构的形成过程中，去除露出所述隔离结构107的所述第二保护层形成剩余第二保护层108，所述隔离结构107的被刻蚀速率大于与所述剩余第二保护层108的被刻蚀速率。
具体的，本实施例中，所述隔离结构107的材料为氧化硅，所述剩余第二保护层108的材料为氮化硅，在去除露出所述隔离结构107的所述第二保护层形成剩余第二保护层108的过程中，所述氧化硅的被刻蚀速率小于所述氮化硅的被刻蚀速率。在其他实施例中，所述第二保护层的材料还可以为SiOCN、SiBCN或SiBN。
所述半导体结构的形成过程中，去除露出所述隔离结构107的所述第一保护层形成剩余第一保护层109，所述剩余第一保护层109的被刻蚀速率大于与所述鳍部保护层102的被刻蚀速率。
具体的，所述剩余第一保护层109的材料为氧化硅，所述鳍部保护层102的材料为氮氧化硅，在去除露出所述隔离结构107的所述第一保护层形成剩余第一保护层109的过程中，所述氧化硅的被刻蚀速率大于所述氮氧化硅的被刻蚀速率。
本实施例中，所述栅极结构111包括形成在所述鳍部101部分顶面和部分侧壁上的伪栅氧化层(图未示)和位于所述伪栅氧化层上的栅极层(图未示)。所述栅极结构111为后续形成的金属栅极结构占据空间位置。
本实施例中，所述伪栅层的材料为多晶硅。在其他实施例中，所述伪栅层的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。
本实施例中，所述伪栅氧化层的材料为氧化硅。在其他实施例中，所述伪栅氧化层的材料还可以为氮氧化硅。
具体地，形成所述栅极结构111的步骤包括：形成保形覆盖所述鳍部101的伪栅氧化材料层后，在所述伪栅氧化材料层上形成横跨所述鳍部101的伪栅材料层；在所述伪栅材料层表面形成栅极掩膜层112；以所述栅极掩膜层112为掩膜依次刻蚀所述伪栅氧化材料层和伪栅材料层，形成伪栅氧化层和位于所述伪栅氧化层上的伪栅层，所述伪栅层覆盖所述鳍部101的部分顶部和部分侧壁。
需要说明的是，形成所述伪栅层后，保留位于所述伪栅层顶部的所述栅极掩膜层112。所述栅极掩膜层112的材料为氮化硅，所述栅极掩膜层112用于在后续工艺过程中对所述伪栅层顶部起到保护作用。
本实施例所述半导体结构可以采用前述实施例所述的形成方法形成，也可以采用其他形成方法形成。本实施例中，对所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (14)
1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底；
在所述衬底上形成多个分立的鳍部；
采用原位蒸汽产生技术对所述鳍部进行氧化处理，形成覆盖所述鳍部顶面和侧壁的氧化层；
对所述氧化层进行氮化处理，形成保形覆盖所述鳍部的鳍部保护层；
形成所述鳍部保护层之后，对所述鳍部掺杂离子，以调整阈值电压；
形成横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部的部分顶面和部分侧壁。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，对所述氧化层进行氮化处理的步骤包括：采用去耦合等离子体氮化工艺对所述氧化层进行氮化处理，形成保形覆盖所述鳍部的鳍部保护层。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：在形成保形覆盖所述鳍部的所述鳍部保护层后，对所述鳍部掺杂离子前，形成保形覆盖所述鳍部保护层的保护防损层；
所述半导体结构的形成方法还包括，在形成横跨所述鳍部的栅极结构前，去除所述鳍部顶部和部分侧壁上的所述保护防损层。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：对所述鳍部掺杂离子后，形成横跨所述鳍部的栅极结构前，在所述鳍部露出的衬底上形成隔离结构，所述隔离结构覆盖所述鳍部的部分侧壁；
去除所述鳍部顶部和部分侧壁上的所述保护防损层的步骤包括：去除露出所述隔离结构的所述保护防损层，形成剩余保护防损层。
5.如权利要求3所述的半导体结构的形成方法，其特征在于，形成保形覆盖所述鳍部保护层的保护防损层的步骤包括：形成保形覆盖所述鳍部保护层的第一保护层；在所述第一保护层上形成第二保护层，用于对所述鳍部掺杂离子时保护所述鳍部保护层；
去除所述鳍部顶部和部分侧壁上的所述保护防损层的步骤包括：先去除所述第二保护层，再去除第一保护层，在去除所述第二保护层的过程中，所述第二保护层的被刻蚀速率大于所述第一保护层的被刻蚀速率。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，形成保形覆盖所述鳍部保护层的第一保护层的步骤包括：所述第一保护层的厚度为1纳米至2纳米。
7.如权利要求5所述的半导体结构的形成方法，其特征在于，形成保形覆盖所述鳍部保护层的第一保护层的步骤包括：通过原子层沉积工艺形成所述第一保护层。
8.如权利要求5所述的半导体结构的形成方法，其特征在于，所述第一保护层的材料为氧化硅。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，去除所述第一保护层的工艺参数包括：氦气流量为600sccm至2000sccm，氨气流量为200sccm至500sccm，三氟化氮的流量为20sccm至200sccm，反应时间为20秒至100秒。
10.如权利要求5所述的半导体结构的形成方法，其特征在于，形成第二保护层的步骤包括：所述第二保护层的厚度为1纳米至2.5纳米。
11.如权利要求5所述的半导体结构的形成方法，其特征在于，形成第二保护层的步骤包括：通过原子层沉积工艺或可流动的化学气相沉积工艺形成所述第二保护层。
12.如权利要求5所述的半导体结构的形成方法，其特征在于，所述第二保护层的材料为氮化硅、SiOCN、SiBCN或SiBN。
13.如权利要求5所述的半导体结构的形成方法，其特征在于，所述第二保护层的材料为氮化硅，去除所述第二保护层的工艺参数包括：反应溶液包括磷酸，所述磷酸溶液中的磷酸与水的体积比为80:100至98:100，反应温度为95至150度。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，对所述鳍部掺杂离子，以调整阈值电压的步骤包括：通过离子注入的方式对所述鳍部掺杂离子，所述离子注入工艺中，注入能量为4KV至40KV，注入剂量为1.0E12原子每平方厘米至5.0E14原子每平方厘米，注入角度为15度至35度。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811059227.8A CN110890279B (zh) | 2018-09-11 | 2018-09-11 | 半导体结构及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811059227.8A CN110890279B (zh) | 2018-09-11 | 2018-09-11 | 半导体结构及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110890279A CN110890279A (zh) | 2020-03-17 |
| CN110890279B true CN110890279B (zh) | 2023-09-15 |
Family
ID=69745668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201811059227.8A Active CN110890279B (zh) | 2018-09-11 | 2018-09-11 | 半导体结构及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110890279B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113690312A (zh) * | 2020-05-18 | 2021-11-23 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及半导体结构的形成方法 |
| CN113745108A (zh) * | 2020-05-27 | 2021-12-03 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
Citations (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101154617A (zh) * | 2006-09-30 | 2008-04-02 | 中芯国际集成电路制造(上海)有限公司 | 浅沟槽隔离结构的制造方法 |
| CN103227202A (zh) * | 2012-01-31 | 2013-07-31 | 台湾积体电路制造股份有限公司 | FinFET体接触件及其制造方法 |
| CN103426931A (zh) * | 2013-08-29 | 2013-12-04 | 电子科技大学 | 应变沟道鳍式场效应晶体管及其制作方法 |
| CN104253046A (zh) * | 2013-06-26 | 2014-12-31 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应晶体管及其形成方法 |
| CN104347410A (zh) * | 2013-07-24 | 2015-02-11 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应晶体管及其形成方法 |
| CN105097533A (zh) * | 2014-05-12 | 2015-11-25 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| CN105336613A (zh) * | 2014-06-30 | 2016-02-17 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| WO2016037397A1 (zh) * | 2014-09-10 | 2016-03-17 | 中国科学院微电子研究所 | 一种FinFET器件结构及其制造方法 |
| WO2016037399A1 (zh) * | 2014-09-10 | 2016-03-17 | 中国科学院微电子研究所 | 一种U型FinFET或非门结构及其制造方法 |
| CN106206448A (zh) * | 2015-05-05 | 2016-12-07 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| CN106486374A (zh) * | 2015-08-28 | 2017-03-08 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| CN106601678A (zh) * | 2015-10-14 | 2017-04-26 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制备方法、电子装置 |
| CN106847683A (zh) * | 2015-12-07 | 2017-06-13 | 中芯国际集成电路制造(上海)有限公司 | 提高鳍式场效应管性能的方法 |
| CN106847695A (zh) * | 2015-12-07 | 2017-06-13 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应管的形成方法 |
| CN106935635A (zh) * | 2015-12-30 | 2017-07-07 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| EP3190611A1 (en) * | 2016-01-07 | 2017-07-12 | Semiconductor Manufacturing International Corporation (Shanghai) | Semiconductor device and fabrication method thereof |
| CN106952806A (zh) * | 2016-01-07 | 2017-07-14 | 中芯国际集成电路制造(上海)有限公司 | 改善鳍式场效应管性能的方法 |
| CN106952810A (zh) * | 2016-01-06 | 2017-07-14 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的制造方法 |
| CN107180761A (zh) * | 2016-03-09 | 2017-09-19 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| CN107591362A (zh) * | 2016-07-06 | 2018-01-16 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN107785422A (zh) * | 2016-08-29 | 2018-03-09 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其制造方法 |
| CN107785262A (zh) * | 2016-08-26 | 2018-03-09 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的制造方法 |
| CN107919347A (zh) * | 2016-10-10 | 2018-04-17 | 中芯国际集成电路制造(上海)有限公司 | 鳍式电阻元件及半导体器件的形成方法 |
| CN107919283A (zh) * | 2016-10-10 | 2018-04-17 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应管的形成方法 |
| CN107919284A (zh) * | 2016-10-10 | 2018-04-17 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| CN108109924A (zh) * | 2017-12-21 | 2018-06-01 | 深圳市晶特智造科技有限公司 | 基于硅衬底的三维场效应管及其制作方法 |
| CN108281477A (zh) * | 2017-01-06 | 2018-07-13 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应管及其形成方法 |
| CN108389905A (zh) * | 2017-02-03 | 2018-08-10 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN108511523A (zh) * | 2017-02-23 | 2018-09-07 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9741717B1 (en) * | 2016-10-10 | 2017-08-22 | International Business Machines Corporation | FinFETs with controllable and adjustable channel doping |
-
2018
- 2018-09-11 CN CN201811059227.8A patent/CN110890279B/zh active Active
Patent Citations (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101154617A (zh) * | 2006-09-30 | 2008-04-02 | 中芯国际集成电路制造(上海)有限公司 | 浅沟槽隔离结构的制造方法 |
| CN103227202A (zh) * | 2012-01-31 | 2013-07-31 | 台湾积体电路制造股份有限公司 | FinFET体接触件及其制造方法 |
| CN104253046A (zh) * | 2013-06-26 | 2014-12-31 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应晶体管及其形成方法 |
| CN104347410A (zh) * | 2013-07-24 | 2015-02-11 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应晶体管及其形成方法 |
| CN103426931A (zh) * | 2013-08-29 | 2013-12-04 | 电子科技大学 | 应变沟道鳍式场效应晶体管及其制作方法 |
| CN105097533A (zh) * | 2014-05-12 | 2015-11-25 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| CN105336613A (zh) * | 2014-06-30 | 2016-02-17 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| WO2016037397A1 (zh) * | 2014-09-10 | 2016-03-17 | 中国科学院微电子研究所 | 一种FinFET器件结构及其制造方法 |
| WO2016037399A1 (zh) * | 2014-09-10 | 2016-03-17 | 中国科学院微电子研究所 | 一种U型FinFET或非门结构及其制造方法 |
| CN106206448A (zh) * | 2015-05-05 | 2016-12-07 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| CN106486374A (zh) * | 2015-08-28 | 2017-03-08 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| CN106601678A (zh) * | 2015-10-14 | 2017-04-26 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制备方法、电子装置 |
| CN106847683A (zh) * | 2015-12-07 | 2017-06-13 | 中芯国际集成电路制造(上海)有限公司 | 提高鳍式场效应管性能的方法 |
| CN106847695A (zh) * | 2015-12-07 | 2017-06-13 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应管的形成方法 |
| CN106935635A (zh) * | 2015-12-30 | 2017-07-07 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| CN106952810A (zh) * | 2016-01-06 | 2017-07-14 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的制造方法 |
| CN106952822A (zh) * | 2016-01-07 | 2017-07-14 | 中芯国际集成电路制造(上海)有限公司 | 改善鳍式场效应管性能的方法 |
| CN106952806A (zh) * | 2016-01-07 | 2017-07-14 | 中芯国际集成电路制造(上海)有限公司 | 改善鳍式场效应管性能的方法 |
| EP3190611A1 (en) * | 2016-01-07 | 2017-07-12 | Semiconductor Manufacturing International Corporation (Shanghai) | Semiconductor device and fabrication method thereof |
| CN107180761A (zh) * | 2016-03-09 | 2017-09-19 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| CN107591362A (zh) * | 2016-07-06 | 2018-01-16 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN107785262A (zh) * | 2016-08-26 | 2018-03-09 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的制造方法 |
| CN107785422A (zh) * | 2016-08-29 | 2018-03-09 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其制造方法 |
| CN107919347A (zh) * | 2016-10-10 | 2018-04-17 | 中芯国际集成电路制造(上海)有限公司 | 鳍式电阻元件及半导体器件的形成方法 |
| CN107919283A (zh) * | 2016-10-10 | 2018-04-17 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应管的形成方法 |
| CN107919284A (zh) * | 2016-10-10 | 2018-04-17 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| CN108281477A (zh) * | 2017-01-06 | 2018-07-13 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应管及其形成方法 |
| CN108389905A (zh) * | 2017-02-03 | 2018-08-10 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN108511523A (zh) * | 2017-02-23 | 2018-09-07 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN108109924A (zh) * | 2017-12-21 | 2018-06-01 | 深圳市晶特智造科技有限公司 | 基于硅衬底的三维场效应管及其制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN110890279A (zh) | 2020-03-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN107919327B (zh) | 半导体结构及其形成方法 | |
| CN106847683B (zh) | 提高鳍式场效应管性能的方法 | |
| CN107785422B (zh) | 半导体结构及其制造方法 | |
| CN106952810B (zh) | 半导体结构的制造方法 | |
| CN109427664B (zh) | 半导体结构及其形成方法 | |
| CN107919284B (zh) | 半导体结构的形成方法 | |
| US20060094194A1 (en) | Advanced disposable spacer process by low-temperature high-stress nitride film for sub-90NM CMOS technology | |
| CN106935635B (zh) | 半导体结构的形成方法 | |
| CN110265301B (zh) | 半导体结构及其形成方法 | |
| EP3190611A1 (en) | Semiconductor device and fabrication method thereof | |
| CN108695254B (zh) | 半导体结构及其形成方法 | |
| CN106952816B (zh) | 鳍式晶体管的形成方法 | |
| CN108630548B (zh) | 鳍式场效应管及其形成方法 | |
| CN110890279B (zh) | 半导体结构及其形成方法 | |
| CN103094214B (zh) | 制作半导体器件的方法 | |
| CN106571339B (zh) | 鳍式场效应管的形成方法 | |
| CN112309978A (zh) | 半导体结构的形成方法、晶体管 | |
| CN109962014B (zh) | 半导体结构及其形成方法 | |
| CN109087887B (zh) | 半导体结构及其形成方法 | |
| CN109148296B (zh) | 半导体结构及其形成方法 | |
| CN110957220A (zh) | 半导体结构及其形成方法 | |
| CN107978514B (zh) | 晶体管及其形成方法 | |
| CN104465486B (zh) | 半导体器件的形成方法 | |
| CN107591364B (zh) | 半导体结构及其形成方法 | |
| CN107481932B (zh) | 半导体结构的制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |