CN113690312A - 半导体结构及半导体结构的形成方法 - Google Patents
半导体结构及半导体结构的形成方法 Download PDFInfo
- Publication number
- CN113690312A CN113690312A CN202010420695.4A CN202010420695A CN113690312A CN 113690312 A CN113690312 A CN 113690312A CN 202010420695 A CN202010420695 A CN 202010420695A CN 113690312 A CN113690312 A CN 113690312A
- Authority
- CN
- China
- Prior art keywords
- forming
- layer
- fin
- semiconductor structure
- protective layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 138
- 239000004065 semiconductor Substances 0.000 title claims abstract description 70
- 239000011241 protective layer Substances 0.000 claims abstract description 122
- 239000000758 substrate Substances 0.000 claims abstract description 47
- 239000010410 layer Substances 0.000 claims description 197
- 239000000463 material Substances 0.000 claims description 90
- 230000008569 process Effects 0.000 claims description 85
- 230000004888 barrier function Effects 0.000 claims description 50
- 238000004140 cleaning Methods 0.000 claims description 25
- 239000003989 dielectric material Substances 0.000 claims description 25
- 238000002955 isolation Methods 0.000 claims description 25
- 229910052710 silicon Inorganic materials 0.000 claims description 21
- 239000010703 silicon Substances 0.000 claims description 21
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 20
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 20
- 238000000231 atomic layer deposition Methods 0.000 claims description 14
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 13
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 13
- 239000000243 solution Substances 0.000 claims description 13
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 claims description 12
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 10
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 8
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 claims description 6
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 claims description 6
- 235000011114 ammonium hydroxide Nutrition 0.000 claims description 6
- 238000011065 in-situ storage Methods 0.000 claims description 6
- 239000011259 mixed solution Substances 0.000 claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 19
- 230000007547 defect Effects 0.000 description 13
- 230000000903 blocking effect Effects 0.000 description 7
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 5
- 239000006227 byproduct Substances 0.000 description 4
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/66803—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with a step of doping the vertical sidewall, e.g. using tilted or multi-angled implants
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
一种半导体结构及半导体结构的形成方法，结构包括：衬底：位于衬底上的若干鳍部结构，若干所述鳍部结构沿平行于衬底表面方向平行排列；位于鳍部结构上的第一保护层；位于第一保护层表面的第二保护层。所述半导体结构性能得到了提升。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及半导体结构的形成方法。
背景技术
随着半导体工艺技术的不断发展，鳍式场效应晶体管(Fin FET)以其优越的性能，即能够改善电路控制并减少漏电流，缩短晶体管的栅长，广泛应用在半导体制造领域中。
鳍部结构作为鳍式场效应晶体管中的重要结构，对鳍式场效应晶体管的性能产生重大影响。
然而，随着技术节点的进一步降低，鳍部结构的形成过程也存在诸多问题。
发明内容
本发明解决的技术问题是提供一种半导体结构及半导体结构的形成方法，以改善半导体结构的性能。
为解决上述技术问题，本发明技术方案提供一种半导体结构，包括：衬底：位于衬底上的若干鳍部结构，若干所述鳍部结构沿平行于衬底表面方向平行排列；位于鳍部结构上的第一保护层；位于第一保护层表面的第二保护层。
可选的，还包括：位于鳍部结构顶部表面和侧壁表面的第一阻挡层；所述第一保护层还位于所述第一阻挡层表面。
可选的，所述第一保护层的材料与所述第一阻挡层的材料相同。
可选的，所述鳍部结构的材料包括硅锗。
可选的，所述第一阻挡层的材料包括介电材料，所述介电材料包括氮化硅。
可选的，所述鳍部结构的材料包括硅。
可选的，所述第一阻挡层的材料包括介电材料，所述介电材料包括氧化硅。
可选的，所述第一阻挡层的厚度范围为：1.5纳米～3.5纳米。
可选的，所述第二保护层的材料包括介电材料，所述介电材料包括氧化硅。
可选的，所述第一保护层的厚度范围为：12纳米～26纳米；所述第二保护层的厚度范围为：13纳米～27纳米。
可选的，还包括：位于所述第二保护层表面的若干层第三保护层。
可选的，所述第三保护层的厚度范围为：13纳米～27纳米。
可选的，所述第三保护层的材料与所述第二保护层的材料相同。
相应地，本发明技术方案还提供一种半导体结构的形成方法，包括：提供衬底；在衬底上形成若干鳍部结构，若干所述鳍部结构沿平行于衬底表面方向平行排列；在所述鳍部结构顶部表面和侧壁表面形成第一保护层；在第一保护层表面形成第二保护层。
可选的，所述鳍部结构的形成方法包括：在衬底上形成若干初始鳍部结构，若干所述初始鳍部结构沿平行于衬底表面方向平行排列；在初始鳍部结构内形成若干开口，若干所述开口在初始鳍部结构的排列方向上贯穿所述初始鳍部结构，形成若干鳍部结构。
可选的，所述初始鳍部结构的形成方法包括：在衬底上形成鳍部材料层；在鳍部材料层上形成图形化的掩膜层，所述图形化的掩膜层暴露出部分所述鳍部材料层表面；以所述图形化的掩膜层为掩膜刻蚀所述鳍部材料层，直至暴露出衬底表面，形成初始鳍部结构。
可选的，所述初始鳍部结构的形成方法还包括：刻蚀所述鳍部材料层之后，对所述初始鳍部结构和衬底进行第一清洗。
可选的，所述第一清洗的工艺包括湿法清洗工艺，所述湿法清洗工艺的溶液包括：硫酸溶液、双氧水溶液和氨水的混合溶液。
可选的，所述鳍部结构的形成方法包括：在初始鳍部结构上形成掩膜层，所述掩膜层暴露出部分所述初始鳍部结构顶部表面；以所述掩膜层为掩膜，去除部分所述初始鳍部结构，在初始鳍部结构内形成若干开口，形成所述鳍部结构。
可选的，形成所述鳍部结构的方法还包括：去除部分初始鳍部结构之后，形成第一保护层之前，对所述鳍部结构和衬底进行第二清洗。
可选的，所述第二清洗的工艺包括湿法清洗工艺，所述湿法清洗工艺的溶液包括：硫酸溶液、双氧水溶液和氨水的混合溶液。
可选的，在形成初始鳍部结构之后，形成鳍部结构之前，还包括：在初始鳍部结构顶部表面和侧壁表面形成第一阻挡层；所述第一保护层还位于所述第一阻挡层表面。
可选的，所述鳍部结构的材料包括硅锗；所述第一阻挡层的材料包括介电材料，所述介电材料包括氮化硅。
可选的，形成所述第一阻挡层的工艺包括原子层沉积工艺。
可选的，所述鳍部结构的材料包括硅；所述第一阻挡层的材料包括介电材料，所述介电材料包括氧化硅。
可选的，形成所述第一阻挡层的工艺包括原位水汽生成工艺。
可选的，所述第一阻挡层的厚度范围为：1.5纳米～3.5纳米。
可选的，所述第二保护层的材料包括介电材料，所述介电材料包括氧化硅。
可选的，形成所述第一保护层的工艺包括原子层沉积工艺；形成所述第二保护层的工艺包括原子层沉积工艺。
可选的，所述第一保护层的厚度范围为：12纳米～26纳米；所述第二保护层的厚度范围为：13纳米～27纳米。
可选的，还包括：在所述第二保护层表面形成若干层第三保护层。
可选的，所述第三保护层的厚度范围为：13纳米～27纳米。
可选的，所述第三保护层的材料与所述第二保护层的材料相同。
可选的，形成第二保护层之后，还包括：在衬底上形成隔离层，所述隔离层位于所述鳍部结构的部分侧壁表面，且所述隔离层的顶部表面低于所述鳍部结构的顶部表面；形成隔离层之后，去除所述第二保护层和第一保护层。
与现有技术相比，本发明的技术方案具有以下有益效果：
本发明技术方案中的半导体结构，所述鳍部结构上具有第一保护层，以及位于第一保护层表面的第二保护层。先形成第一保护层，所述第一保护层的厚度较薄，再形成第二保护层，所述第二保护层的厚度较薄，从而避免了一次形成较厚保护层时，所述较厚保护层对所述鳍部结构产生较大的压力，所述压力使得所述鳍部结构变弯曲的情况。从而提升了所述半导体结构的性能。
本发明技术方案中的半导体结构的形成方法，通过在形成鳍部结构之后，在鳍部结构顶部表面和侧壁表面形成第一保护层，在第一保护层表面形成第二保护层。先形成第一保护层，所述第一保护层的厚度较薄，再形成第二保护层，所述第二保护层的厚度较薄，从而避免了一次形成较厚保护层时，所述较厚保护层对所述鳍部结构产生较大的压力，所述压力使得所述鳍部结构变弯曲的情况。从而提升了所述半导体结构的性能。
进一步，先形成第一保护层，再形成第二保护层，所述第一保护层的缺陷和第二保护层的缺陷形成于同一位置的几率较小，从而所述第一保护层和第二保护层对所述鳍部结构表面的保护效果较好，避免后续的工艺制程对所述鳍部结构造成损伤。
进一步，在形成鳍部结构之前，还在初始鳍部结构顶部表面和侧壁表面形成第一阻挡层，所述第一保护层位于所述第一阻挡层表面，所述第一阻挡层能够保护所述初始鳍部结构表面，避免形成鳍部结构的工艺对所述鳍部结构造成损伤。
进一步，在第二保护层上形成若干层第三保护层，所述第三保护层的缺陷与所述第一保护层的缺陷和第二保护层的缺陷形成于同一位置的几率较小，从而所述第一保护层、第二保护层和第三保护层对所述鳍部结构表面的保护效果较好，避免后续的工艺制程对所述鳍部结构造成损伤。
附图说明
图1是一实施例中半导体结构的剖面结构示意图；
图2至图9是本发明实施例中半导体结构形成过程的剖面结构示意图。
具体实施方式
如背景技术所述，现有的鳍部结构的形成过程也存在诸多问题。现结合具体的实施例进行分析说明。
图1是一实施例中半导体结构的剖面结构示意图。
请参考图1，所述半导体结构包括：衬底100；位于衬底100上的鳍部结构101；位于鳍部结构101顶部表面和侧壁表面的第一保护层102；位于第一保护层102表面的第二保护层103。
所述半导体结构的形成方法中，先形成初始鳍部结构(未图示)，对所述初始鳍部结构进行清洗；再去除部分初始鳍部结构，形成鳍部结构101，再对所述鳍部结构101进行清洗。为保护所述初始鳍部结构，对所述初始鳍部结构进行清洗之后，在初始鳍部结构顶部表面和侧壁表面形成第一保护层102。所述第一保护层102的材料通常为氧化硅，所述第一保护层102通常通过原位水汽生成工艺形成，从而所述第一保护层102的厚度较薄。
而在形成鳍部结构101的过程中，一方面，采用干法刻蚀工艺去除部分所述初始鳍部结构101时，所述第一保护层102也会损耗掉一部分；另一方面，在对所述鳍部结构101的清洗过程中，所述清洗液也会消耗所述第一保护层102，从而会使得鳍部结构101表面的第一保护层102形成孔洞等缺陷，从而所述第一保护层102的保护效果变差，后续在形成隔离层以及去除所述第一保护层的工艺中，所述鳍部结构101容易受到损害。因此，在对所述鳍部结构101清洗之后，再在所述第一保护层102表面形成第二保护层103，以修复所述第一保护层102表面的缺陷。所述第二保护层103的材料通常为氧化硅，形成所述第二保护层103的工艺通常为原子层沉积工艺。
然而，所述第二保护层103需要一定的厚度以供在形成隔离层过程中的损耗，而由于鳍部结构101的宽高比越来越小，在鳍部结构101顶部表面和侧壁表面形成较厚的第二保护层103时，所述较厚的第二保护层103对所述鳍部结构101产生较大的压力，从而容易使得所述鳍部结构101变弯曲，从而使得后续形成的器件尺寸精准度受影响，进而影响半导体结构的性能。
为了解决上述问题，本发明技术方案提供一种半导体结构及半导体结构的形成方法，通过在形成鳍部结构之后，在鳍部结构顶部表面和侧壁表面形成第一保护层，在第一保护层表面形成第二保护层。所述第一保护层和第二保护层的厚度较薄，从而避免了一次形成较厚保护层时，使得所述鳍部结构变弯曲的情况。从而提升了所述半导体结构的性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图9是本发明实施例中半导体结构形成过程的剖面结构示意图
请参考图2，提供衬底200。
所述衬底200的材料为单晶硅。
在其它实施例中，所述衬底还可以是多晶硅、锗、锗化硅、砷化镓、绝缘体上硅或绝缘体上锗等半导体材料。
请参考图3和图4，图4为图3的俯视图，图3为图4沿剖面线AA’方向的剖面结构示意图，在衬底200上形成若干初始鳍部结构201，若干所述初始鳍部结构201沿平行于衬底200表面方向平行排列。
所述初始鳍部结构201的材料包括硅、锗、硅锗、砷化镓、绝缘体上硅或绝缘体上锗等半导体材料。
在本实施例中，所述初始鳍部结构201的材料包括硅。
在其它实施例中，所述初始鳍部结构的材料包括硅锗。
所述初始鳍部结构201的形成方法包括：在衬底200上形成鳍部材料层(未图示)；在鳍部材料层上形成图形化的掩膜层(未图示)，所述图形化的掩膜层暴露出部分所述鳍部材料层表面；以所述图形化的掩膜层为掩膜刻蚀所述鳍部材料层，直至暴露出衬底200表面，形成初始鳍部结构201。
刻蚀所述鳍部材料层的工艺包括干法刻蚀工艺。
请继续参考图3和图4，刻蚀所述鳍部材料层之后，对所述初始鳍部结构201和衬底200进行第一清洗。
所述第一清洗能够将刻蚀所述鳍部材料层产生的反应副产物去除干净，避免所述反应副产物残留在衬底200上和初始鳍部结构201上，对后续形成的半导体结构的性能造成影响。
所述第一清洗的工艺包括湿法清洗工艺，所述湿法清洗工艺的溶液包括：硫酸溶液、双氧水溶液和氨水的混合溶液。
请参考图5，在初始鳍部结构201顶部表面和侧壁表面形成第一阻挡层202。
所述第一阻挡层202能够保护所述初始鳍部结构201表面，避免后续形成鳍部结构的工艺对所述鳍部结构造成损伤。
形成所述第一阻挡层202的工艺包括原位水汽生成工艺或原子层沉积工艺。所述第一阻挡层202的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
在本实施例中，所述初始鳍部结构201的材料包括硅，形成所述第一阻挡层202的工艺包括原位水汽生成工艺；所述第一阻挡层202的材料包括氧化硅。
所述原位水汽生成工艺能够形成结构致密、厚度较薄且均匀的第一阻挡层202，从而能够保护所述初始鳍部结构201表面，避免后续形成鳍部结构的工艺对所述鳍部结构造成损伤。
所述第一阻挡层202的厚度范围为：1.5纳米～3.5纳米。
所述厚度范围的第一阻挡层202，能够在保护所述初始鳍部结构201表面，同时也避免因为厚度太厚从而会对初始鳍部结构201产生较大压力的情况。
在其它实施例中，所述初始鳍部结构的材料包括硅锗，形成所述第一阻挡层的工艺包括原子层沉积工艺；所述第一阻挡层的材料包括氮化硅。
所述初始鳍部结构的材料包括硅锗，所述第一阻挡层的材料包括氮化硅，所述第一阻挡层能够保护所述初始鳍部结构表面，避免后续形成鳍部结构的工艺对所述鳍部结构造成损伤，同时，所述氮化硅能够保护所述初始鳍部结构不在后续的工艺制程中被氧化，使得所述初始鳍部结构的性能得到提升。
请参考图6和图7，图7为图6的俯视图，图6为图7沿剖面线BB’方向的剖面结构示意图，在初始鳍部结构201内形成若干开口(未标示)，若干所述开口在初始鳍部结构201的排列方向上贯穿所述初始鳍部结构201，形成若干鳍部结构203。
若干所述开口用于后续在开口内形成隔离结构，所述隔离结构将所述初始鳍部结构201分隔成若干电性相互隔离的鳍部结构203。
所述鳍部结构203的形成方法包括：在初始鳍部结构201上形成掩膜层(未图示)，所述掩膜层暴露出部分所述初始鳍部结构201顶部表面；以所述掩膜层为掩膜，去除部分所述初始鳍部结构201，在初始鳍部结构201内形成若干开口，形成所述鳍部结构203。
去除部分初始鳍部结构201的工艺包括干法刻蚀工艺。
请继续参考图6和图7，去除部分初始鳍部结构201之后，还包括对所述鳍部结构203和衬底200进行第二清洗。
所述第二清洗的工艺包括湿法清洗工艺，所述湿法清洗工艺的溶液包括：硫酸溶液、双氧水溶液和氨水的混合溶液。
所述第二清洗能够将除部分初始鳍部结构201产生的反应副产物去除干净，避免所述反应副产物残留在衬底200上和鳍部结构203上，对后续形成的半导体结构的性能造成影响。
在其它实施例中，能够不在所述初始鳍部结构内形成贯穿所述初始鳍部结构的开口，后续所述的第一保护层形成于所述初始鳍部结构上。
请参考图8，在所述鳍部结构203顶部表面和侧壁表面以及第一阻挡层202表面形成第一保护层204。
所述第一保护层204能够保护所述鳍部结构203表面，避免所述鳍部结构203在后续的制程中受到损伤。
所述第一保护层204的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
所述第一保护层204的材料与所述第一阻挡层202的材料相同。
所述第一保护层204的材料与所述第一阻挡层202的材料相同，从而能够对在形成鳍部结构203的过程中，所述第一阻挡层202自然损伤的缺陷进行修复，避免所述鳍部结构203在后续的制程中受到损伤。
在本实施例中，所述第一保护层204的材料包括氧化硅。
在其它实施例中，所述第一保护层的材料包括氮化硅。
在其它实施例中，所述第一保护层的材料与所述第一阻挡层的材料能够不相同。
形成所述第一保护层204的工艺包括原子层沉积工艺或化学气相沉积工艺。
在本实施例中，形成所述第一保护层204的工艺包括原子层沉积工艺，所述原子层沉积工艺能够形成结构致密且厚度较薄的第一保护层204。
所述第一保护层204的厚度范围为：12纳米～26纳米。
所述第一保护层204的厚度较薄，从而能够避免因为厚度太厚对所述鳍部结构203产生较大的压力，所述压力使得所述鳍部结构变弯曲的情况。
请继续参考图8，在第一保护层204表面形成第二保护层205。
所述第二保护层205的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。形成所述第二保护层205的工艺包括原子层沉积工艺或化学气相沉积工艺。
在本实施例中，所述第二保护层205的材料包括氧化硅；形成所述第二保护层205的工艺包括原子层沉积工艺，所述原子层沉积工艺能够形成结构致密且厚度较薄的第二保护层205。
所述第二保护层205的厚度范围为：13纳米～27纳米。
所述厚度范围的第二保护层205，能够与所述第一保护层204对所述鳍部结构203起到保护作用，同时避免因为厚度太厚对所述鳍部结构203产生较大的压力，所述压力使得所述鳍部结构变弯曲的情况。
先形成第一保护层204，再形成第二保护层205，所述第一保护层204的缺陷和第二保护层205的缺陷形成于同一位置的几率较小，从而所述第一保护层204和第二保护层205对所述鳍部结构203表面的保护效果较好，避免后续的工艺制程对所述鳍部结构203造成损伤。
先形成第一保护层204，所述第一保护层204的厚度较薄，再形成第二保护层205，所述第二保护层205的厚度较薄，从而避免了一次形成较厚保护层时，所述较厚保护层对所述鳍部结构产生较大的压力，所述压力使得所述鳍部结构203变弯曲的情况。从而提升了所述半导体结构的性能。
在其它实施例中，还包括：在所述第二保护层表面形成若干层第三保护层。
所述第三保护层的厚度范围为：13纳米～27纳米。
所述第三保护层的形成工艺包括原子层沉积工艺。
所述第三保护层的材料与所述第二保护层的材料相同。
在第二保护层上形成若干层第三保护层，所述第三保护层的缺陷与所述第一保护层的缺陷和第二保护层的缺陷形成于同一位置的几率较小，从而所述第一保护层、第二保护层和第三保护层对所述鳍部结构表面的保护效果较好，避免后续的工艺制程对所述鳍部结构造成损伤。
请参考图9，在衬底200上形成隔离层206，所述隔离层206位于所述鳍部结构203的部分侧壁表面，且所述隔离层206的顶部表面低于所述鳍部结构203的顶部表面；形成隔离层206之后，去除所述隔离层206暴露出的第二保护层205、第一保护层204和第一阻挡层202。
所述隔离层206的形成方法包括：在衬底200上和第二保护层204上形成隔离材料层(未图示)；平坦化所述隔离材料层。直至暴露出所述鳍部结构203顶部表面，形成初始隔离层(未图示)；回刻蚀所述初始隔离层，直至暴露出所述鳍部结构203侧壁，形成所述隔离层206。
所述隔离层206的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。在本实施例中，所述隔离层206的材料包括氧化硅。
在本实施例中，回刻蚀所述初始隔离层的过程中，所述鳍部结构203上的第二保护层205、第一保护层204和第一阻挡层202也同时被去除。
在其它实施例中，回刻蚀所述初始隔离层的过程中，所述第二保护层同时被去除，采用干法刻蚀工艺和湿法刻蚀工艺中的一种或多种去除所述第一保护层和第一阻挡层。
相应地，本发明实施例还提供一种半导体结构，请继续参考图8，包括：衬底200：位于衬底200上的若干鳍部结构203，若干所述鳍部结构203沿平行于衬底200表面方向平行排列；位于鳍部结构203上的第一保护层204；位于第一保护层204表面的第二保护层205。
在本实施例中，所述第一保护层204的厚度范围为：12纳米～26纳米；所述第二保护层205的厚度范围为：13纳米～27纳米。
在本实施例中，还包括：位于鳍部结构203顶部表面和侧壁表面的第一阻挡层202；所述第一保护层204还位于所述第一阻挡层202表面。
在本实施例中，所述第一保护层204的材料与所述第一阻挡层202的材料相同。
在本实施例中，所述鳍部结构203的材料包括硅锗。
在本实施例中，所述第一阻挡层202的材料包括介电材料，所述介电材料包括氮化硅。
在其它实施例中，所述鳍部结构的材料包括硅。
在其它实施例中，所述第一阻挡层的材料包括介电材料，所述介电材料包括氧化硅。
在本实施例中，所述第一阻挡层202的厚度范围为：1.5纳米～3.5纳米。
在本实施例中，所述第二保护层205的材料包括介电材料，所述介电材料包括氧化硅。
在其它实施例中，还包括：位于所述第二保护层表面的若干层第三保护层。
在其它实施例中，所述第三保护层的厚度范围为：13纳米～27纳米。
在其它实施例中，所述第三保护层的材料与所述第二保护层的材料相同。
所述半导体结构，所述鳍部结构203上具有第一保护层204，以及位于第一保护层204表面的第二保护层205。先形成第一保护层204，所述第一保护层204的厚度较薄，再形成第二保护层205，所述第二保护层205的厚度较薄，从而避免了一次形成较厚保护层时，所述较厚保护层对所述鳍部结构203产生较大的压力，所述压力使得所述鳍部结构203变弯曲的情况。从而提升了所述半导体结构的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (35)
1.一种半导体结构，其特征在于，包括：
衬底：
位于衬底上的若干鳍部结构，若干所述鳍部结构沿平行于衬底表面方向平行排列；
位于鳍部结构上的第一保护层；
位于第一保护层表面的第二保护层。
2.如权利要求1所述的半导体结构，其特征在于，还包括：位于鳍部结构顶部表面和侧壁表面的第一阻挡层；所述第一保护层还位于所述第一阻挡层表面。
3.如权利要求2所述的半导体结构，其特征在于，所述第一保护层的材料与所述第一阻挡层的材料相同。
4.如权利要求3所述的半导体结构，其特征在于，所述鳍部结构的材料包括硅锗。
5.如权利要求4所述的半导体结构，其特征在于，所述第一阻挡层的材料包括介电材料，所述介电材料包括氮化硅。
6.如权利要求3所述的半导体结构，其特征在于，所述鳍部结构的材料包括硅。
7.如权利要求6所述的半导体结构，其特征在于，所述第一阻挡层的材料包括介电材料，所述介电材料包括氧化硅。
8.如权利要求2所述的半导体结构，其特征在于，所述第一阻挡层的厚度范围为：1.5纳米～3.5纳米。
9.如权利要求1所述的半导体结构，其特征在于，所述第二保护层的材料包括介电材料，所述介电材料包括氧化硅。
10.如权利要求1所述的半导体结构，其特征在于，所述第一保护层的厚度范围为：12纳米～26纳米；所述第二保护层的厚度范围为：13纳米～27纳米。
11.如权利要求1所述的半导体结构，其特征在于，还包括：位于所述第二保护层表面的若干层第三保护层。
12.如权利要求11所述的半导体结构，其特征在于，所述第三保护层的厚度范围为：13纳米～27纳米。
13.如权利要求11所述的半导体结构，其特征在于，所述第三保护层的材料与所述第二保护层的材料相同。
14.一种半导体结构的形成方法，其特征在于，包括：
提供衬底；
在衬底上形成若干鳍部结构，若干所述鳍部结构沿平行于衬底表面方向平行排列；
在所述鳍部结构上形成第一保护层；
在第一保护层表面形成第二保护层。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，所述鳍部结构的形成方法包括：在衬底上形成若干初始鳍部结构，若干所述初始鳍部结构沿平行于衬底表面方向平行排列；在初始鳍部结构内形成若干开口，若干所述开口在初始鳍部结构的排列方向上贯穿所述初始鳍部结构，形成若干鳍部结构。
16.如权利要求15所述的半导体结构的形成方法，其特征在于，所述初始鳍部结构的形成方法包括：在衬底上形成鳍部材料层；在鳍部材料层上形成图形化的掩膜层，所述图形化的掩膜层暴露出部分所述鳍部材料层表面；以所述图形化的掩膜层为掩膜刻蚀所述鳍部材料层，直至暴露出衬底表面，形成初始鳍部结构。
17.如权利要求16所述的半导体结构的形成方法，其特征在于，所述初始鳍部结构的形成方法还包括：刻蚀所述鳍部材料层之后，对所述初始鳍部结构和衬底进行第一清洗。
18.如权利要求17所述的半导体结构的形成方法，其特征在于，所述第一清洗的工艺包括湿法清洗工艺，所述湿法清洗工艺的溶液包括：硫酸溶液、双氧水溶液和氨水的混合溶液。
19.如权利要求15所述的半导体结构的形成方法，其特征在于，所述鳍部结构的形成方法包括：在初始鳍部结构上形成掩膜层，所述掩膜层暴露出部分所述初始鳍部结构顶部表面；以所述掩膜层为掩膜，去除部分所述初始鳍部结构，在初始鳍部结构内形成若干开口，形成所述鳍部结构。
20.如权利要求19所述的半导体结构的形成方法，其特征在于，形成所述鳍部结构的方法还包括：去除部分初始鳍部结构之后，形成第一保护层之前，对所述鳍部结构和衬底进行第二清洗。
21.如权利要求20所述的半导体结构的形成方法，其特征在于，所述第二清洗的工艺包括湿法清洗工艺，所述湿法清洗工艺的溶液包括：硫酸溶液、双氧水溶液和氨水的混合溶液。
22.如权利要求15所述的半导体结构的形成方法，其特征在于，在形成初始鳍部结构之后，形成鳍部结构之前，还包括：在初始鳍部结构顶部表面和侧壁表面形成第一阻挡层；所述第一保护层还位于所述第一阻挡层表面。
23.如权利要求22所述的半导体结构的形成方法，其特征在于，所述第一保护层的材料与所述第一阻挡层的材料相同。
24.如权利要求23所述的半导体结构的形成方法，其特征在于，所述鳍部结构的材料包括硅锗；所述第一阻挡层的材料包括介电材料，所述介电材料包括氮化硅。
25.如权利要求24所述的半导体结构的形成方法，其特征在于，形成所述第一阻挡层的工艺包括原子层沉积工艺。
26.如权利要求23所述的半导体结构的形成方法，其特征在于，所述鳍部结构的材料包括硅；所述第一阻挡层的材料包括介电材料，所述介电材料包括氧化硅。
27.如权利要求26所述的半导体结构的形成方法，其特征在于，形成所述第一阻挡层的工艺包括原位水汽生成工艺。
28.如权利要求22所述的半导体结构的形成方法，其特征在于，所述第一阻挡层的厚度范围为：1.5纳米～3.5纳米。
29.如权利要求14所述的半导体结构的形成方法，其特征在于，所述第一保护层的厚度范围为：12纳米～26纳米；所述第二保护层的厚度范围为：13纳米～27纳米。
30.如权利要求14所述的半导体结构的形成方法，其特征在于，所述第二保护层的材料包括介电材料，所述介电材料包括氧化硅。
31.如权利要求14所述的半导体结构的形成方法，其特征在于，形成所述第一保护层的工艺包括原子层沉积工艺；形成所述第二保护层的工艺包括原子层沉积工艺。
32.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在所述第二保护层表面形成若干层第三保护层。
33.如权利要求32所述的半导体结构的形成方法，其特征在于，所述第三保护层的厚度范围为：13纳米～27纳米。
34.如权利要求32所述的半导体结构的形成方法，其特征在于，所述第三保护层的材料与所述第二保护层的材料相同。
35.如权利要求14所述的半导体结构的形成方法，其特征在于，形成第二保护层之后，还包括：在衬底上形成隔离层，所述隔离层位于所述鳍部结构的部分侧壁表面，且所述隔离层的顶部表面低于所述鳍部结构的顶部表面；形成隔离层之后，去除所述第二保护层和第一保护层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010420695.4A CN113690312A (zh) | 2020-05-18 | 2020-05-18 | 半导体结构及半导体结构的形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010420695.4A CN113690312A (zh) | 2020-05-18 | 2020-05-18 | 半导体结构及半导体结构的形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN113690312A true CN113690312A (zh) | 2021-11-23 |
Family
ID=78575568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010420695.4A Pending CN113690312A (zh) | 2020-05-18 | 2020-05-18 | 半导体结构及半导体结构的形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113690312A (zh) |
-
2020
- 2020-05-18 CN CN202010420695.4A patent/CN113690312A/zh active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7132349B2 (en) | Methods of forming integrated circuits structures including epitaxial silicon layers in active regions | |
| US20060141731A1 (en) | Method for forming shallow trench isolation in semiconductor device | |
| KR20090090622A (ko) | 반도체 소자 및 이의 제조 방법 | |
| CN108574005B (zh) | 半导体器件及其形成方法 | |
| KR100757327B1 (ko) | 불 휘발성 메모리 소자의 형성 방법 | |
| US6833081B2 (en) | Method of metal etching post cleaning | |
| CN107978514B (zh) | 晶体管及其形成方法 | |
| US8569173B2 (en) | Methods of protecting elevated polysilicon structures during etching processes | |
| US10566203B1 (en) | Method for alleviating etching defect of salicide barrier layer | |
| CN113690312A (zh) | 半导体结构及半导体结构的形成方法 | |
| KR100705231B1 (ko) | 반도체 소자의 제조 방법 | |
| CN113497142B (zh) | 半导体结构及半导体结构的形成方法 | |
| KR100801744B1 (ko) | 반도체소자의 금속게이트 형성방법 | |
| JP4917328B2 (ja) | 半導体装置の製造方法 | |
| KR100719168B1 (ko) | 비정질카본을 이용한 반도체소자의 제조 방법 | |
| CN104103589A (zh) | 一种晶体管制造方法 | |
| CN110034187B (zh) | 半导体结构及其形成方法 | |
| US7078160B2 (en) | Selective surface exposure, cleans, and conditioning of the germanium film in a Ge photodetector | |
| CN107706153B (zh) | 半导体器件的形成方法 | |
| CN112652518A (zh) | 一种半导体器件的形成方法 | |
| CN104241129A (zh) | 金属栅极晶体管的形成方法 | |
| CN115346874A (zh) | 半导体结构的形成方法 | |
| CN111430241B (zh) | 半导体结构及其形成方法 | |
| US11417735B2 (en) | Method for fabricating semiconductor device | |
| US7498221B2 (en) | Method of forming gate of semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |