CN106847813A - 半导体器件及其制造方法 - Google Patents

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许加融
蔡腾群
徐梓翔
杨丰诚
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Abstract

半导体器件包括用于鳍式场效应晶体管(FET)的鳍结构。该鳍结构包括突出于衬底的基层、设置在基层上方的中间层和设置在中间层上方的上层。该鳍结构还包括第一保护层和由与第一保护层的不同的材料制成的第二保护层。该中间层包括设置在基层上方的第一半导体层、覆盖第一半导体层的至少侧壁的第一保护层和覆盖第一保护层的至少侧壁的第二保护层。本发明的实施例还涉及半导体器件的制造方法。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体集成电路，更具体地涉及半导体器件及其制造工艺。
背景技术
随着半导体工业在追求更高的器件密度、更高的性能和更低的成本的过程中进入纳米技术工艺节点，来自制造和设计问题的挑战已经引起了诸如鳍式场效应晶体管(FinFET)的三维设计的发展。Fin FET器件通常包括具有高高宽比的半导体鳍，并且在该半导体鳍中形成半导体晶体管器件的沟道和源极/漏极区域。在鳍器件上方以及沿着鳍器件的侧面(例如，包裹)形成栅极，利用沟道和源极/漏极区域的增大的表面积的优势，以产生更快，更可靠和更易控制的半导体晶体管器件。此外，利用选择性生长的硅锗(SiGe)的FinFET的源极/漏极(S/D)部分中的应变材料可以用于增强载流子迁移率。例如，施加至PMOS器件的沟道的压缩应力有利地增强沟道中的空穴迁移率。类似地，施加至NMOS器件的沟道的拉伸应力有利地增强沟道中的电子迁移率。
然而，在互补金属氧化物半导体(CMOS)制造中实现这样的部件和工艺存在挑战。
发明内容
本发明的实施例提供了一种半导体器件，包括：鳍结构，用于鳍式场效应晶体管(FET)，所述鳍结构包括突出于衬底的基层、设置在所述基层上方的中间层以及设置在所述中间层上方的上层；第一保护层；以及第二保护层，由与所述第一保护层的不同的材料制成，其中：所述中间层包括设置在所述基层上方的第一半导体层，所述第一保护层覆盖了所述第一半导体层的至少侧壁，以及所述第二保护层覆盖了所述第一保护层的至少侧壁。
本发明的另一实施例提供了一种半导体器件，包括：第一鳍结构，用于第一鳍式场效应晶体管(FET)，所述第一鳍结构包括：第一基层，突出于衬底；第一中间层和第一沟道层，所述第一中间层设置在所述第一基层上方并且所述的第一沟道层设置在所述第一中间层上方；第一保护层；和第二保护层，由与所述第一保护层的不同的材料制成；第二鳍结构，用于第二鳍式场效应晶体管，所述第二鳍结构包括：第二基层，突出于所述衬底；第二中间层和第二沟道层，所述第二中间层设置在所述第二基层上方并且所述第二沟道层设置在所述第二中间层上方；第三保护层，和第四保护层，由与所述第三保护层的不同的材料制成，其中：所述第一沟道层由SiGe制成，所述第一中间层包括设置在所述第一基层上方的第一半导体层和设置在所述第一半导体层上方的第二半导体层，所述第一保护层覆盖了所述第一基层的侧壁、所述第一半导体层的侧壁和所述第二半导体层的部分的侧壁，所述第二保护层覆盖了所述第一保护层的至少侧壁，所述第三保护层覆盖了所述第二基层的至少侧壁、所述第二中间层的侧壁和所述第二沟道层的侧壁，以及所述第四保护层覆盖了所述第三保护层的至少侧壁。
本发明的又一实施例提供了一种用于制造半导体器件的方法，包括：形成鳍结构，所述鳍结构包括下层、设置在所述下层上方的中间层和设置在所述中间层上方的上层；在所述鳍结构的至少侧壁上形成第一保护层；在所述第一保护层的至少侧壁上形成第二保护层以覆盖所述第一保护层的所述侧壁，所述第二保护层由与所述第一保护层的不同的材料制成；去除所述第二保护层的上部从而剩余所述第二保护层的下部并且暴露所述第一保护层的上部；去除所述第一保护层的暴露的上部的部分从而剩余由所述第二保护层的剩余的下部覆盖的所述第一保护层的下部；以及形成隔离绝缘层，从而使得具有所述第二保护层和所述第一保护层的所述鳍结构嵌入在所述隔离绝缘层内。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据本发明的一个实施例的Fin FET器件的示例性截面图；
图2至图14示出了根据本发明的实施例的用于制造Fin FET器件的示例性工艺；
图15是根据本发明的另一实施例的Fin FET器件的示例性截面图；以及
图16至图27示出了根据本发明的另一实施例的用于制造Fin FET器件的示例性工艺。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实例。为了简单和清楚的讨论，各个部件可以以不同的比例任意地绘制。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。此外，术语“由…制成”可能意味着“包括”或“由…组成”。
图1示出了根据本发明的一个实施例的Fin FET器件的示例性截面图。Fin FET器件包括n-沟道Fin FET 200和p-沟道Fin FET 100。虽然n-沟道Fin FET 200和p-沟道FinFET 100在图中分别示出，但是n-沟道Fin FET 200和p-沟道Fin FET 100设置在相同的半导体器件中，并且在p-沟道Fin FET区域和n-沟道Fin FET区域中连续地形成一些层。
p-沟道Fin FET 100的第一鳍结构110包括突出于衬底10的第一基层111、设置在第一基层111上方的第一中间层114以及设置在第一中间层114上方的第一沟道层115(p-沟道层)。在这个实施例中，衬底10是硅衬底。可选地，衬底10可以包括化合物半导体(包括诸如SiC和SiGe的IV-IV化合物半导体)、另一元素半导体(诸如锗)、III-V化合物半导体(诸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP)或它们的组合。在一个实施例中，衬底10是SOI(绝缘体上硅)衬底的硅层。诸如非晶Si或非晶SiC的非晶衬底或诸如氧化硅的绝缘体也可以用作衬底10。该衬底10可以包括已经合适地掺杂(例如，p-型或n-型电导率)的各个区域。
第一基层111可以由与衬底10相同的材料制成并且可以从衬底10连续地延伸。第一中间层114包括设置在第一基层111上方的第一半导体层112以及第二半导体层113，该第二半导体层113是设置在第一半导体层112上方的第一应变层。在一些实施例中，第一半导体层112包括Ge或诸如掺杂或未掺杂SiGe的Ge化合物，并且第二半导体层113是Si层或硅化合物层。在一些实施例中，第二半导体层113的宽度W2在从约10nm至约20nm的范围内。在一些实施例中，第一沟道层115由Ge或诸如掺杂或未掺杂SiGe的Ge化合物制成。由于Si应变层113和第一沟道层115的异质结构，因此对p-沟道的Fin FET的沟道施加压缩应力。在一些实施例中，第一半导体层112的厚度T1在从约20nm至约50nm的范围内。在一些实施例中，第一沟道层115的平均宽度大于第一应变层113的平均宽度。在第一应变层113和第一沟道层115的界面处，第一沟道层115的宽度大于第一应变层113的宽度。在一些实施例中，第一沟道层115的平均宽度等于或小于第一应变层113的平均宽度。
n-沟道Fin FET 200的第二鳍结构210包括突出于衬底10的第二基层211、设置在第二基层211上方的第二应变层212以及设置在第二应变层212上方的第二沟道层213(n-沟道层)。第二基层211可以由与衬底10相同的材料制成并且可以连续地从衬底10延伸。在一些实施例中，第二应变层212由Ge或诸如掺杂或未掺杂SiGe的Ge化合物制成，并且第二沟道层213由Si制成。在一些实施例中，第二沟道层213的宽度W3在从约10nm至约15nm的范围内。由于第二应变层212和Si沟道层213的异质结构，因此对n-沟道Fin FET的沟道施加拉伸应力。在一些实施例中，第二应变层212的厚度T2在从约20nm至约50nm的范围内。
在本发明的n-沟道Fin FET 200中，第二应变层212还包括设置在第二应变层212的侧壁上方的SiGe氧化物层214。SiGe氧化物层214对第二沟道层213引入额外的拉伸应力。在一些实施例中，SiGe氧化物层214的厚度T3在从约5nm至约10nm的范围内。由于SiGe层的中心处氧扩散地更快，并且因此SiGe层的中心氧化地更快，SiGe氧化物层214变成如图1所示的“眼”形状。
如图1所示，p-沟道Fin FET 100还包括第一保护层140A和第二保护层150A。对于p-沟道Fin FET器件，第一保护层140A覆盖了第一基层111的侧壁和第一半导体层112的侧壁，但是仅覆盖了应变层113的侧壁的部分。第二保护层覆盖了第一保护层140A的侧壁。因此，第一保护层140A和第二保护层150A与第一沟道层115间隔开。
在一些实施例中，第一保护层140A覆盖应变层113的侧壁的部分的距离(长度L1)在从约5nm至约20nm的范围内以有效地保护第一半导体层112。在某些实施例中，这个距离约15至18nm。在一些实施例中，第一保护层140A和第一沟道层115之间的距离(间隔L2)在从约15nm至约30nm的范围内。
类似地，n-沟道Fin FET 200包括第一保护层140A和第二保护层150A。在一些实施例中，n-沟道Fin FET 200的第一保护层140A和第二保护层150A仅覆盖了应变层213的底部在从约5nm至约20nm范围内的距离(长度L3)。第二保护层150A覆盖了第一保护层140A的侧壁。在这个实施例中，对于n-沟道Fin FET 200和p-沟道Fin FET 100，通过相同的膜形成操作同时形成第一保护层140A。然而，对于n-沟道Fin FET 200和p-沟道Fin FET 100的每个，可以分别形成第一保护层。类似地，对于n-沟道Fin FET 200和p-沟道Fin FET 100的每个，可以分别形成第二保护层150A。
在这个实施例中，p-沟道Fin FET 100的第一保护层140A的高度基本等于n-沟道Fin FET 200的第一保护层140A的高度。这里“基本等于”意味着差异小于2至3nm。当鳍结构的深度不一致时，可以从对应于鳍结构的平均深度的平面测量从衬底的高度。
在本发明中，鳍结构的横截面的形状为锥形(例如，梯形)。然而，该形状不限于梯形。在一些实施例中，鳍结构的横截面的形状为倒梯形、矩形、台面型或它们的混合。鳍结构的部分(例如，基层、中间层、应变层和/或沟道层)可以是锥形和/或矩形。此外，鳍结构的拐角(例如，沟道层的拐角)可以是圆形。
鳍结构的每层都掺杂有适当的杂质。对于p-沟道Fin FET 100，沟道层115掺杂有硼(B)或BF2，并且对于n-沟道Fin FET 200，沟道层213掺杂有砷和/或磷。
p-沟道Fin FET 100的第一鳍结构110和n-沟道Fin FET 200的第二鳍结构210分别通过隔离绝缘层130彼此电隔离并且与邻近的器件电隔离。这种隔离称为STI(浅沟槽隔离)。在一些实施例中，例如，隔离绝缘层130包括通过可流动化学汽相沉积(CVD)形成的诸如二氧化硅的绝缘材料的一层或多层。
p-沟道Fin FET 100还包括设置在第一沟道层115上方的栅极介电层121和第一栅电极120。在一些实施例中，由第一栅电极120覆盖的第一沟道层115的宽度W1可以在从约10nm至约20nm的范围内。n-沟道Fin FET 200也包括设置在第二沟道层213上方的栅极介电层121和第二栅电极220。在一些实施例中，由第二栅电极220覆盖的第二沟道(n-沟道)层213的宽度W3在从约10nm至约15nm的范围内。在一些实施例中，用于p-沟道FET和n-沟道FET的栅极介电层的材料是不同的。
栅极介电层121可以包括诸如氧化硅、氮化硅或高k介电材料的介电材料、其它合适的介电材料和/或它们的组合的一层或多层。高k介电材料的实例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其它合适的高k介电材料和/或它们的组合。
栅电极120和220可以包括诸如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其它合适的材料和/或它们的组合的合适的导电材料的一层或多层。可以使用后栅极或置换栅极方法形成栅极结构。
在本发明的某些实施例中，功函调整层122和222插入在栅极介电层121和栅电极120和220之间。功函调整层由诸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的单层或这些材料的两种或多种的多层的导电材料制成。对于n-沟道FET，TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi的一种或多种用作功函调整层，并且对于p-沟道FET，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co的一种或多种用作功函调整层。
图2至图14示出了根据一个实施例的制造Fin FET器件的示例性顺序工艺的截面图。应该明白，在该方法的其它实施例中，可以在图2中图14所示的工艺之前、期间或之后提供额外的操作，并且可以替换或消除以下描述的一些操作。可以改变操作/工艺的顺序。
如图2所示，提供了基层300、中间半导体层310和上部半导体层320的堆叠层。在一个实施例中，基层300是硅，中间半导体层310是SiGe层并且上部半导体层320是硅。硅基层300是硅衬底或SOI(绝缘体上硅)衬底的硅层。在一些实施例中，SiGe中间层310是外延生长层并且表示为SixGe(1-x)，其中，x在从约0.1至约0.9的范围内。在一些实施例中，SiGe中间层310的厚度在从约20nm至约50nm的范围内。在一些实施例中，Si上层320是外延生长层并且具有在从约60nm至约100nm范围内的厚度。在某些实施例中，Si上层320的厚度在从约75nm至约95nm的范围内。
如图2所示，在上部半导体层320上方进一步形成掩模层。例如，在一些实施例中，该掩模层包括垫氧化物(例如，氧化硅)层330和氮化硅掩模层340。在一些实施例中，垫氧化物层330的厚度在从约2nm至约15nm的范围内并且氮化硅掩模层340的厚度在从约10nm至约50nm范围内。
通过使用图案化工艺，如图3所示，形成第二鳍结构210的垫氧化物层330和氮化硅掩模层340的硬掩模图案345。形成第一鳍结构110的垫氧化物层330和氮化硅掩模层340的硬掩模图案346。在一些实施例中，硬掩模图案345的宽度(长度Whb)在从约6nm至约18nm的范围内。在某些实施例中，硬掩模图案345的宽度Whb在从约8nm至约10nm的范围内。在一些实施例中，硬掩模图案346的宽度(长度Wha)在从约6nm至约18nm的范围内。在某些实施例中，硬掩模图案346的宽度Wha在从约8nm至约10nm的范围内。
如图3所示，通过使用硬掩模图案345和346作为蚀刻掩模，通过使用干蚀刻方法和/或湿蚀刻方法的沟槽蚀刻将SiGe中间层310和Si上层320图案化成鳍结构110、210。
如图4所示，氧化用于n-沟道鳍结构的第二应变层212的侧壁以形成SiGe氧化物层214。为了选择性地氧化第二鳍结构210的第二应变层212，由氮化硅层(未示出)覆盖用于p-沟道Fin FET的第一鳍结构110。之后，选择性地氧化第二应变层212。虽然也氧化了Si基层211和Si上层213，但是由于SiGe(特别是Ge)比Si氧化更快，因此，可以选择性地形成SiGe氧化物层214。在一些实施例中，可以在从约300℃至约1000℃范围内的温度下，在含氧(O2)、O2和氢气(H2)或水蒸气(H2O)的大气下通过退火或加热氧化第二应变层212。在选择性地氧化第二应变层212之后，例如，通过干蚀刻或湿蚀刻去除覆盖p-沟道鳍结构的氮化硅层。由于在SiGe层的中心处氧扩散地更快，并且因此SiGe层的中心氧化地更快，SiGe氧化物层214变成了图4中所示的“眼”形状。
如图5所示，第一保护层140形成为分别覆盖第一鳍结构110和第二鳍结构210。第一保护层140可以包括防止下面的层受到氧化的介电材料的一层或多层。在本实施例中，氮化硅(SiN)用作第一保护层140。SiON、SiCN、SiOCN或SiC也可以用作第一保护层140。可以通过物理汽相沉积(PVD)(溅射)、化学汽相沉积(CVD)、等离子体增强化学汽相沉积(PECVD)、大气压化学汽相沉积(APCVD)、低压CVD(LPCVD)、高密度等离子体CVD(HDPCVD)、原子层沉积(ALD)和/或其它的工艺沉积SiN层。在一些实施例中，在LPCVD或等离子体CVD工艺中，使用诸如Si2H6、SiH4和/或Si2Cl6的硅源和诸如NH3和/或N2的氮源并且在从约0.01至10托(约1.33Pa至约1333Pa)的范围内的折算压力下在从约室温至约1000℃的温度下形成SiN膜。在一些实施例中，第一保护层140的厚度在从约2nm至约6nm的范围内。
第一保护层140保护第一半导体层112和第二应变层212免受随后工艺(例如，STI形成)的损坏。只要第一半导体层112和第二应变层212的侧壁由第一保护层140完全地覆盖，第一保护层140没有必要覆盖第一基层111、211和Si上层113、213的整个侧壁。换句话说，第一保护层140可以部分地覆盖第一基层111、211和Si上层113、213的侧壁。
下一步，如图6所示，第二保护层150形成为覆盖第一保护层140。第二保护层150可以包括防止下面的层受到损坏的介电材料的一层或多层。在本实施例中，二氧化硅(SiO2)用作第二保护层150。磷硅酸盐玻璃(PSG)、SiON、SiCN、SiOCN或SiC也可以用作第二保护层150。可以通过原子层沉积(ALD)、化学汽相沉积(CVD)、等离子体增强化学汽相沉积(PECVD)、大气压化学汽相沉积(APCVD)、低压CVD(LPCVD)、高密度等离子体CVD(HDPCVD)和/或其它的工艺沉积第二保护层150。在一些实施例中，第二保护层150的厚度在从约2nm至约6nm的范围内。
在形成图6中所示的鳍结构之后，形成牺牲层360，从而使得鳍结构嵌入在如图7所示的牺牲层360内。鳍结构110和120可以完全地或部分地嵌入在牺牲层360内。在这个实施例中，牺牲层360是底部抗反射涂(BARC)层。BARC层可以包括聚合物基材料。可以通过旋涂形成BARC层。BARC层可以用诸如光刻胶的其它有机材料或诸如包括TiN、TaN、TiO2或TaO2的金属化材料层替换。
之后，如图8所示，例如，通过回蚀刻工艺减小牺牲层360的厚度以暴露鳍结构的部分。例如，在某些实施例中，通过使用诸如氧气、氮气或其它气体的等离子体的干蚀刻方法实施BARC层的回蚀刻工艺。在某些实施例中，蚀刻时间为约50秒至约90秒。通过调整蚀刻时间，可以获得剩余的牺牲层360的期望的厚度。剩余的牺牲层360的厚度(T11)为从衬底10的最上表面测量的剩余的牺牲层360的高度之间的距离。在本发明中，在一些实施例中，剩余的牺牲层360的高度和第一半导体层112的高度之间的距离(间隔dT1)在从约5nm至约20nm的范围内。在某些实施例中，距离dT1为约15至18nm。在一些实施例中，剩余的牺牲层360的高度和第二应变层212的高度之间的距离(间隔dT2)在从约5nm至约20nm的范围内。
例如，通过直接调整旋涂条件，而不是回蚀刻BARC层，形成具有厚度T11的BARC层的薄牺牲层是可能的。
下一步，如图9所示，通过蚀刻工艺(例如，干/湿蚀刻)去除第二保护层150的上部。第二保护层150A是蚀刻工艺之后的第二保护层150的剩余部分。之后，如图10所示，当牺牲层360由BARC层制成时，例如，通过灰化工艺去除剩余的牺牲层360。
下一步，如图11所示，通过诸如使用磷酸(H3PO4)的湿蚀刻工艺去除第一保护层140的上部。如图10所示，随着第二保护层150A覆盖第一保护层140的部分，由于使用H3PO4的湿蚀刻工艺中的第一保护层140(例如，氮化硅)和第二保护层150A(例如，氧化硅)之间的高选择性，因此可以使用湿蚀刻工艺完整地蚀刻第一保护层140。第一保护层140A是湿蚀刻工艺之后的第一保护层140的剩余部分。在一些实施例中，与使用干蚀刻工艺的情况相比，通过使用湿蚀刻工艺，Si上层113、213上的第一保护层140的残留物较少。在一些实施例中，与使用干蚀刻工艺相比，通过使用湿蚀刻工艺，改进了未由第一保护层140A和第二保护层150A覆盖的Si上层113、213的表面粗糙度。
在一些实施例中，与使用干蚀刻工艺相比，通过使用湿蚀刻工艺实现垫氧化物层330和第一保护层140之间的高选择性以去除第一保护层140的上部。因此，在去除第一保护层140的上部之后，可以通过使用湿蚀刻工艺防止对垫氧化物层330的损坏。例如，当使用干蚀刻工艺时，由于干蚀刻工艺的低选择性，因此可能在垫氧化物层330中出现底切，这减小了垫氧化物层330的宽度(Wb或Wa)，从而引起氮化硅掩模层340塌陷或剥离。相反地，通过使用湿蚀刻工艺，这样可以防止底切，从而防止氮化硅掩模层340的塌陷或剥离。
在一些实施例中，如图11所示的硬掩模图案345的垫氧化物层330的宽度(Wb)和如图3所示的宽度(Whb)彼此基本相等。如图11所示的硬掩模图案346的垫氧化物层330的宽度(Wa)和如图3所示的宽度(Wha)彼此基本相等。在一些实施例中，垫氧化物层330的宽度(Wb)在从约6nm至约18nm的范围内。在某些实施例中，垫氧化物层330的宽度在从约8nm至约10nm的范围内。在一些实施例中，垫氧化物层330的宽度(Wa)在从约6nm至约18nm的范围内。在某些实施例中，垫氧化物层330的宽度在从约8nm至约10nm的范围内。
在一些实施例中，第一鳍结构110的第一保护层140A的高度和第一鳍结构110的第二保护层150A的高度彼此基本相等。在一些实施例中，第二鳍结构210的第一保护层140A的高度和第二鳍结构210的第二保护层150A的高度彼此基本相等。在去除部分第一保护层140和部分第二保护层150之后，第一鳍结构110的第一保护层140A的高度和第二鳍结构210的第一保护层140A的高度彼此基本相等。在一些实施例中，第一鳍结构110和第二鳍结构210的第一保护层140A的高度差(如果有的话)在从约0nm至约3nm的范围内。
之后，如图12所示，形成隔离绝缘层130并且去除硬掩模图案345。用于p-沟道区域和n-沟道区域的隔离绝缘层130在n-沟道Fin FET和p-沟道Fin FET之间基本相同，并且同时形成。例如，隔离绝缘层130由通过LPCVD(低压化学汽相沉积)、等离子体CVD或可流动CVD形成的诸如二氧化硅的绝缘材料的一层或多层制成。在可流动CVD中，沉积可流动介电材料，而不是氧化硅。顾名思义，可流动介电材料在沉积期间可以“流动”以填充具有高高宽比的间隙或间隔。通常，各种化学物质添加至含硅前体以允许沉积的膜流动。在一些实施例中，添加氮氢键。可流动介电前体(特别地，可流动氧化硅前体)的实例包括硅酸盐、硅氧烷、甲基倍半硅氧烷(MSQ)、氢倍半硅氧烷(HSQ)、MSQ/HSQ、全氢硅氮烷(TCPS)、全氢-聚硅氮烷(PSZ)、正硅酸乙酯(TEOS)或甲硅烷基胺(诸如三甲硅烷基胺(TSA))。这些可流动氧化硅材料在多个操作工艺中形成。在沉积可流动膜之后，将可流动膜固化并且之后使可流动膜退火以去除不期望的元素以形成氧化硅。当去除不期望的元素时，可流动膜致密和收缩。在一些实施例中，实施多个退火工艺。使可流动膜固化和退火多于一次。可流动膜可以掺杂有硼和/或磷。在一些实施例中，隔离绝缘层130由SOG、SiO、SiON、SiOCN和/或氟掺杂的硅酸盐玻璃(FSG)的一层或多层形成。在形成隔离绝缘层130之后，实施热工艺(例如，退火工艺)以改进隔离绝缘层的质量。由于第一半导体层112和第二应变层212的侧壁分别由第一鳍结构110和第二鳍结构210的第一保护层140A覆盖，因此，在用于形成隔离绝缘层130的热工艺期间，没有氧化第一半导体层112和第二应变层212。
之后，如图13所示，在n-沟道Fin FET中的隔离绝缘层130上方形成保护硬掩模层350。在n-沟道Fin FET中的隔离绝缘层130上方形成的保护硬掩模层350可以包括氮化硅(在一些实施例中，在从约10nm至约50nm的范围内)和氧化硅(在一些实施例中，在从约5nm至约50nm的范围内)的双层。保护硬掩模层350保护了n-沟道Fin FET免受对p-沟道Fin FET实施的随后工艺的损坏。
通过使用图案化工艺，通过部分地去除隔离绝缘层130和第一硅层113形成开口117。在一些实施例中，开口117的顶部的宽度Wo3在从约10nm至约15nm的范围内，开口117的底部的宽度Wo4在从约10nm至约25nm的范围内，并且开口117的深度Do2在从约60nm至约100nm的范围内。在一个实施例中，开口117的底部的宽度Wo4大于开口117的顶部的宽度Wo3。然而，开口117的底部的宽度可以与开口117的顶部的宽度相同或小于开口117的顶部的宽度。开口117的截面形状可以是梯形、倒梯形、矩形或桶形。在开口的底部上，暴露了应变层113的蚀刻表面。
之后，在Si层113的暴露的表面上外延生长SiGe层115以填充开口117。随后，如图14所示，例如，通过CMP方法去除不必要的SiGe层和保护硬掩模350。
如图14所示，在形成鳍结构110、210之后，形成如图1所示的栅极结构并且可以实施与栅极结构相关的一个或多个随后的操作。
图15是根据本发明的另一实施例的Fin FET器件的示例性截面图。图1的相同的材料、结构和/或配置可以施加至图15，并且可以省略详细的说明。Fin FET器件包括n-沟道Fin FET 200A和p-沟道Fin FET 100A。虽然n-沟道Fin FET 200A和p-沟道Fin FET 100A分别在图中示出，但是n-沟道Fin FET 200A和p-沟道Fin FET 100A设置在相同的半导体器件中，并且在p-沟道Fin FET区域和n-沟道Fin FET区域中连续地形成一些层。
p-沟道Fin FET 100A的第一鳍结构110A包括突出于衬底10A的第一基层112A、设置在第一基层112A上方的第一半导体层113A以及设置在第一半导体层113A上方的第一沟道层115A(p-沟道层)。在这个实施例中，衬底10A是SiGe衬底。可选地，衬底10A可以包括诸如锗的另一元素半导体；诸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的III-V化合物半导体；或它们的组合。衬底10A可以包括已经合适地掺杂(例如，p-型或n-型电导率)的各个区域。
第一基层112A可以由于衬底10A的相同的材料制成并且可以从衬底10A连续地延伸。在一些实施例中，第一半导体层113A是Si层。第一半导体层113A是位于第一基层112A上的外延生长层。在一些实施例中，第一半导体层113A的宽度W2a在从约10nm至约20nm的范围内。
在一些实施例中，第一沟道层115A由Ge或诸如掺杂或未掺杂SiGe的Ge化合物制成。由于Si层113A和SiGe沟道层115A的异质结构，因此对p-沟道Fin FET的沟道施加压缩应力。在一些实施例中，第一沟道层115A的平均宽度大于第一半导体层113A的平均宽度。在第一半导体层113A和第一沟道层115A之间的界面处，第一沟道层115A的宽度大于第一半导体层113A的宽度。在一些实施例中，第一沟道层115A的平均宽度等于或小于第一半导体层113A的平均宽度。
n-沟道Fin FET 200A的第二鳍结构210A包括突出于衬底10A的第二基层212A以及设置在第二基层212A上方的第二沟道层213A(n-沟道层)。第二基层212A可以由与衬底10A相同的材料制成并且可以从衬底10A连续地延伸。在一些实施例中，第二沟道层213A由Si层制成。在一些实施例中，第二沟道层213A的宽度W3a在从约10nm至约15nm范围内。由于第二基层212A和Si沟道层213A的异质结构，因此对n-沟道Fin FET的沟道施加拉伸应力。在一些实施例中，第二沟道层213A的厚度T2a在从约40nm至约60nm的范围内。
如图15所示，用于p-沟道Fin FET的第二保护层150A覆盖了112A的侧壁，但是仅覆盖了第一半导体层113A的侧壁的部分。第二保护层150A覆盖了第一保护层140A的侧壁。因此，第一保护层140A和第二保护层150A与第一沟道层115A间隔开。第一保护层140A的高度基本等于第二保护层150A的高度。
在一些实施例中，第一保护层140A覆盖第一半导体层113A的侧壁的部分的距离(长度L1a)在从约5nm至约20nm的范围内以有效地保护SiGe层。在一些实施例中，第一保护层140A和第一沟道层115A之间的距离(间隔L2a)在从约15nm至约30nm的范围内。
类似地，在一些实施例中，在n-沟道Fin FET 200A中，第二保护层150A仅覆盖了第二沟道层213A的底部在从约5nm至约20nm范围内的距离(长度L3a)。第二保护层150A覆盖了第一保护层140A的侧壁。第一保护层140A的高度基本等于第二保护层150A的高度。在这个实施例中，对于n-沟道Fin FET 200A和p-沟道Fin FET 100A，通过相同的膜形成操作同时形成第一保护层140A。然而，对于n-沟道Fin FET 200A和p-沟道Fin FET 100A的每个，可以分别形成第一保护层。类似地，对于n-沟道Fin FET 200A和p-沟道Fin FET 100A的每个，可以分别形成第二保护层150A。
在这个实施例中，第一鳍结构110A的第一保护层140A的高度基本等于第二鳍结构210A的第一保护层140A的高度。这里“基本等于”意味着差异小于2至3nm。当鳍结构的深度不一致时，可以从对应于鳍结构的平均深度的平面测量从衬底的高度。
在本发明中，鳍结构的横截面的形状为锥形(例如，梯形)。然而，该形状不限于梯形。在一些实施例中，鳍结构的横截面的形状为倒梯形、矩形、台面型或它们的混合。鳍结构的部分(例如，基层、中间层、应变层和/或沟道层)可以是锥形和/或矩形。此外，鳍结构的拐角(例如，沟道层的拐角)可以是圆形。
鳍结构的每层都掺杂有适当的杂质。对于p-沟道Fin FET 100A，第一沟道层115A掺杂有硼(B)或BF2，并且对于n-沟道Fin FET 200A，第二沟道层213A掺杂有砷和/或磷。
p-沟道Fin FET 100A的第一鳍结构110A和n-沟道Fin FET 200A的第二鳍结构210A分别通过隔离绝缘层130彼此电隔离并且与邻近的器件电隔离。这种隔离称为STI(浅沟槽隔离)。在一些实施例中，例如，隔离绝缘层130包括通过可流动化学汽相沉积(CVD)形成的诸如二氧化硅的绝缘材料的一层或多层。
p-沟道Fin FET 100A还包括设置在第一沟道层115A上方的栅极介电层121和第一栅电极120。在一些实施例中，由第一栅电极120覆盖的第一沟道层115A的宽度W1a可以在从约15nm至约25nm的范围内。n-沟道Fin FET 200A也包括设置在第二沟道层213A上方的栅极介电层121和第二栅电极220。在一些实施例中，由第二栅电极220覆盖的第二沟道(n-沟道)层213A的宽度W3a在从约10nm至约15nm的范围内。在一些实施例中，用于p-沟道FET和n-沟道FET的栅极介电层的材料是不同的。在本发明的某些实施例中，功函调整层122和222插入在栅极介电层121和栅电极120、220之间。可以用于栅极介电层121、栅电极120、220和功函调整层122和222的材料参照图1的描述。
图16至图26示出了根据本发明的另一实施例的制造Fin FET的示例性顺序工艺的截面图。应该明白，在该方法的其它实施例中，可以在图16中图26所示的工艺之前、期间或之后提供额外的操作，并且可以替换或消除以下描述的一些操作。可以改变操作/工艺的顺序。图2至图14的相同的材料、操作和/或配置可以施加至图16至如26，并且可以省略详细的说明。
如图16所示，提供了基层310A和上部半导体层320A的堆叠层。在一个实施例中，基层310A可以包括Ge或诸如掺杂或未掺杂SiGe的Ge化合物并且上部半导体层320A是硅。在一些实施例中，Si上层320A是外延生长层并且具有在从约40nm至约60nm范围内的厚度。
如图16所示，在上部半导体层320A上方进一步形成掩模层。例如，在一些实施例中，该掩模层包括垫氧化物(例如，氧化硅)层330和氮化硅掩模层340。在一些实施例中，垫氧化物层330的厚度在从约2nm至约15nm的范围内并且氮化硅掩模层340的厚度在从约10nm至约50nm范围内。
通过使用图案化工艺，如图17所示，形成垫氧化物层330和氮化硅掩模层340的硬掩模图案345A和346A。在一些实施例中，硬掩模图案345A的宽度(长度Wob)在从约6nm至约18nm的范围内。在某些实施例中，硬掩模图案345A的宽度Wob在从约8nm至约10nm的范围内。在一些实施例中，硬掩模图案346A的宽度(长度Woa)在从约6nm至约18nm的范围内。在某些实施例中，硬掩模图案346A的宽度Woa在从约8nm至约10nm的范围内。
如图17所示，通过使用硬掩模图案345A和346A作为蚀刻掩模，通过使用干蚀刻方法和/或湿蚀刻方法的沟槽蚀刻将SiGe中间层310A和Si上层320A图案化成鳍结构110A、210A。
如图18所示，第一保护层140形成为分别覆盖第一鳍结构110A和第二鳍结构210A。第一保护层140可以包括防止下面的层受到氧化的介电材料的一层或多层。在本实施例中，氮化硅(SiN)用作保护层。SiON、SiCN、SiOCN或SiC也可以用作保护层。可以通过物理汽相沉积(PVD)(溅射)、化学汽相沉积(CVD)、等离子体增强化学汽相沉积(PECVD)、大气压化学汽相沉积(APCVD)、低压CVD(LPCVD)、高密度等离子体CVD(HDPCVD)、原子层沉积(ALD)和/或其它的工艺沉积SiN层。在一些实施例中，在LPCVD或等离子体CVD工艺中，使用诸如Si2H6、SiH4和/或Si2Cl6的硅源和诸如NH3和/或N2的氮源并且在从约0.01至10托(约1.33Pa至约1333Pa)的范围内的折算压力下在从约室温至约1000℃的温度下形成SiN膜。在一些实施例中，第一保护层140的厚度在从约2nm至约6nm的范围内。
第一保护层140保护第一基层112A和第二基层212A免受随后的工艺(例如，STI形成)的损坏。只要第一基层112A和第二基层212A的侧壁由第一保护层140完全地覆盖，第一保护层140没有必要覆盖Si上层113A、213A的整个侧壁。换句话说，第一保护层140可以部分地覆盖Si上层113A、213A的侧壁。
下一步，如图19所示，第二保护层150形成为覆盖第一保护层140。第二保护层150可以包括防止下面的层受到损坏的介电材料的一层或多层。在本实施例中，二氧化硅(SiO2)用作第二保护层150。磷硅酸盐玻璃(PSG)、SiON、SiCN、SiOCN或SiC也可以用作第二保护层150。可以通过原子层沉积(ALD)、化学汽相沉积(CVD)、等离子体增强化学汽相沉积(PECVD)、大气压化学汽相沉积(APCVD)、低压CVD(LPCVD)、高密度等离子体CVD(HDPCVD)和/或其它的工艺沉积第二保护层150。在一些实施例中，第二保护层150的厚度在从约2nm至约6nm的范围内。
在形成图19中所示的鳍结构之后，形成牺牲层360，从而使得鳍结构嵌入在如图20所示的牺牲层360内。鳍结构110A和120A可以完全地或部分地嵌入在牺牲层360内。在这个实施例中，牺牲层是底部抗反射涂(BARC)层。BARC层可以包括聚合物基材料。可以通过旋涂形成BARC层。BARC层可以用诸如光刻胶的其它有机材料或诸如包括TiN、TaN、TiO2或TaO2的金属化合物层替换。
之后，如图21所示，例如，通过回蚀刻工艺减小牺牲层360的厚度以暴露鳍结构的部分。例如，在某些实施例中，通过使用氧气、氮气或其它气体的干蚀刻方法实施BARC层的回蚀刻工艺。在某些实施例中，蚀刻时间为约50秒至约90秒。通过调整蚀刻时间，可以获得保剩余的牺牲层360的期望的厚度。剩余的牺牲层360的厚度(T11A)为从衬底10的最上表面测量的剩余的牺牲层360的高度之间的距离。在本发明中，在一些实施例中，剩余的牺牲层360的高度和第二基层212A的高度之间的距离(间隔dTB)在从约5nm至约20nm的范围内。在一些实施例中，剩余的牺牲层360的高度和第一基层112A的高度之间的距离(间隔dTA)在从约5nm至约20nm的范围内。
下一步，如图22所示，通过蚀刻工艺(例如，干/湿蚀刻)去除第二保护层150的上部。之后，如图23所示，当牺牲层360由BARC层制成时，例如，通过灰化工艺去除剩余的牺牲层360。下一步，如图24所示，通过诸如使用磷酸(H3PO4)的湿蚀刻工艺去除第一保护层140的上部。如图23所示，随着第二保护层150A覆盖第一保护层140的部分，由于在使用H3PO4的蚀刻工艺中的第一保护层140(例如，氮化硅)和第二保护层150A(例如，氧化硅)之间的高选择性，因此可以使用湿蚀刻工艺完整地蚀刻第一保护层140。第一保护层140A是湿蚀刻工艺之后的第一保护层140的剩余部分。在一些实施例中，与使用干蚀刻工艺相比，通过使用湿蚀刻工艺，Si上层113A、213A上的第一保护层140的残留物较少。在一些实施例中，与使用干蚀刻工艺相比，通过使用湿蚀刻工艺，改进了未由第一保护层140A和第二保护层150A覆盖的Si上层113A、213A的表面粗糙度。
在这个实施例中，与使用干蚀刻工艺相比，通过使用湿蚀刻工艺实现垫氧化物层330和第一保护层140之间的高选择性以去除第一保护层140的上部。因此，在去除第一保护层140的上部之后，可以通过使用湿蚀刻工艺防止对垫氧化物层330的损坏。例如，由于使用干蚀刻工艺的垫氧化物层330和氮化硅掩模层340之间的低选择性，因此可能出现一个或多个底切而减小垫氧化物层330的宽度(Wb1或Wa1)，从而引起氮化硅掩模层340塌陷或剥离。
在一些实施例中，如图24所示的硬掩模图案345A的垫氧化物层330的宽度(Wb1)和如图17所示的宽度(Wob)彼此基本相等。如图24所示的硬掩模图案346A的垫氧化物层330的宽度(Wa1)和如图17所示的宽度(Woa)彼此基本相等。在一些实施例中，垫氧化物层330的宽度(Wb1)在从约6nm至约18nm的范围内。在某些实施例中，垫氧化物层330的宽度在从约8nm至约10nm的范围内。在一些实施例中，垫氧化物层330的宽度(Wa1)在从约6nm至约18nm的范围内。在某些实施例中，垫氧化物层330的宽度在从约8nm至约10nm的范围内。
在一些实施例中，第一鳍结构110A的第一保护层140A的高度和第一鳍结构110A的第二保护层150A的高度彼此基本相等。在一些实施例中，第二鳍结构210A的第一保护层140A的高度和第二鳍结构210A的第二保护层150A的高度彼此基本相等。在去除部分第一保护层140和部分第二保护层150之后，第一鳍结构110A的第一保护层140A的高度和第二鳍结构210A的第一保护层140A的高度彼此基本相等。在一些实施例中，第一鳍结构110A和第二鳍结构210A的第一保护层140A的高度差(如果有的话)在从约0nm至约3nm的范围内。
之后，如图25所示，形成隔离绝缘层130并且去除硬掩模图案345。用于p-沟道区域和n-沟道区域的隔离绝缘层130在n-沟道Fin FET和p-沟道Fin FET之间基本相同，并且同时形成。例如，通过LPCVD(低压化学汽相沉积)、等离子体CVD或可流动CVD形成的隔离绝缘层130由诸如二氧化硅的绝缘材料的一层或多层制成。在可流动CVD中，沉积可流动介电材料，而不是氧化硅。顾名思义，可流动介电材料在沉积期间可以“流动”以填充具有高高宽比的间隙或间隔。通常，各种化学物质添加至含硅前体以允许沉积的膜流动。在一些实施例中，添加氮氢键。可流动介电前体(特别地，可流动氧化硅前体)的实例包括硅酸盐、硅氧烷、甲基倍半硅氧烷(MSQ)、氢倍半硅氧烷(HSQ)、MSQ/HSQ、全氢硅氮烷(TCPS)、全氢-聚硅氮烷(PSZ)、正硅酸乙酯(TEOS)或甲硅烷基胺(诸如三甲硅烷基胺(TSA))。这些可流动氧化硅材料在多个操作工艺中形成。在沉积可流动膜之后，将可流动膜固化并且之后使可流动膜退火以去除不期望的元素以形成氧化硅。当去除不期望的元素时，可流动膜致密和收缩。在一些实施例中，实施多个退火工艺。使可流动膜固化和退火多于一次。可流动膜可以掺杂有硼和/或磷。在一些实施例中，隔离绝缘层130可以由SOG、SiO、SiON、SiOCN和/或氟掺杂的硅酸盐玻璃(FSG)的一层或多层形成。
在形成隔离绝缘层130之后，实施热工艺(例如，退火工艺)以改进隔离绝缘层的质量。由于第一基层112A和第二基层212A的侧壁分别由第一保护层140A覆盖，因此，在用于形成隔离绝缘层130的热工艺期间，没有氧化第一基层112A和第二基层212A。
之后，如图26所示，在n-沟道Fin FET区域中的隔离绝缘层130上方形成保护硬掩模层350。在n-沟道Fin FET区域中的隔离绝缘层130上方形成的保护硬掩模层350可以包括氮化硅(在一些实施例中，在从约10nm至约50nm的范围内)和氧化硅(在一些实施例中，在从约5nm至50nm的范围内)的双层。保护硬掩模层350保护n-沟道Fin FET免受对p-沟道FinFET实施的随后工艺的损坏。
通过使用图案化工艺，通过部分地去除隔离绝缘层130和第一硅层113A形成开口117。在一些实施例中，开口117的顶部的宽度Wa3在从约10nm至约20nm的范围内，开口117的底部的宽度Wa4在从约15nm至约30nm的范围内，并且开口117的深度Da2在从约60nm至约100nm的范围内。在一个实施例中，开口117的底部的宽度Wa4大于开口117的顶部的宽度Wa3。然而，开口117的底部的宽度可以与开口117的顶部的宽度相同或小于开口117的顶部的宽度。开口117的截面形状可以是梯形、倒梯形、矩形或桶形。在开口的底部上，暴露了硅层113A的蚀刻表面。
之后，在Si层113A的暴露的表面上外延生长SiGe层115A以填充开口117。随后，如图27所示，例如，通过CMP方法去除不必要的SiGe层和保护硬掩模350。
如图27所示，在形成鳍结构110A、210A之后，形成如图15所示的栅极结构并且可以实施与栅极结构相关的一个或多个随后的操作。
此处描述的各个实施例提供了超越现有技术的多个优势。例如，在本发明中，当SiO2保护层覆盖SiN保护层时，使用湿蚀刻工艺蚀刻SiN保护层是可能的，从而去除部分SiN保护层以具有与使用干蚀刻工艺相比较少的残留物。此外，在SiN保护层的随后的回蚀刻工艺中，与干蚀刻工艺相比，在湿蚀刻工艺中可以实现SiN和SiO2之间的较好的选择性。在SiN保护层的回蚀刻工艺期间，可以有效地防止硬掩模图案中的垫氧化物层的损坏和氮化硅掩模层的塌陷或剥离。此外，由于硬掩模图案的较小的损坏，因此更精确地控制用于n-沟道Fin FET和p-沟道Fin FET的鳍结构的宽度是可能的。
应该明白，不是所有的优势都已经在此处讨论，没有特定的优势对所有实施例都是需要的，并且其它是实施例可以提供不同的优势。
根据本发明的一个方面，半导体器件包括用于鳍式场效应晶体管(FET)的鳍结构。该鳍结构包括突出于衬底的基层、设置在基层上方的中间层以及设置在中间层上方的上层。该鳍结构还包括第一保护层和由与第一保护层的不同的材料制成的第二保护层。该中间层包括设置在基层上方的第一半导体层，第一保护层覆盖了第一半导体层的至少侧壁并且第二保护层覆盖了第一保护层的至少侧壁。
在上述半导体器件中，其中：所述中间层还包括设置在所述第一半导体层上方的第二半导体层，所述上层是包括SiGe的沟道层，所述第一保护层覆盖了所述第二半导体层的至少侧壁和所述上层的部分侧壁。
在上述半导体器件中，其中，所述基层和所述中间层由相同的材料制成并且所述第一保护层覆盖了所述基层的至少侧壁和所述上层的部分侧壁。
在上述半导体器件中，其中，所述第一保护层由氮化硅制成。
在上述半导体器件中，其中，所述第二保护层由氧化硅制成。
在上述半导体器件中，其中，所述第一保护层的高度和所述第二保护层的高度之间的差异介于0.1nm至2nm之间。
根据本发明的另一方面，半导体器件包括用于第一FET的第一鳍结构和用于第二FET的第二鳍结构。第一鳍结构包括突出于衬底的第一基层、设置在第一基层上方的第一中间层和设置在第一中间层上方的第一沟道层。第一鳍结构也包括第一保护层和由与第一保护层的不同的材料制成的第二保护层。第二鳍结构包括突出于衬底的第二基层、设置在第二基层上方的第二中间层以及设置在第二中间层上方的第二沟道层。第二鳍结构也包括覆盖第二基层的侧壁、第二中间层的侧壁以及第二沟道层的侧壁的第三保护层和由与第三保护层的不同的材料制成的第四保护层。第一沟道层由SiGe制成。第一中间层包括设置在第一基层上方的第一半导体层和设置在第一半导体层上方的第二半导体层。第一保护层覆盖了第一基层的侧壁、第一半导体层的侧壁和部分第二半导体层的侧壁。第二保护层覆盖了第三保护层的至少侧壁并且第四保护层覆盖了第三保护层的至少侧壁。
在上述半导体器件中，其中，所述第一半导体层和所述第二半导体层由相同的材料制成。
在上述半导体器件中，其中，所述第二沟道层和所述第二中间层由相同的材料制成。
在上述半导体器件中，其中，所述第一保护层和所述第三保护层由氮化硅制成。
在上述半导体器件中，其中，所述第二保护层或所述第四保护层由氧化硅制成。
在上述半导体器件中，其中，所述第一保护层的高度和所述第二保护层的高度之间的差异介于0.1nm至2nm之间。
在上述半导体器件中，其中，所述第三保护层的高度和所述第四保护层的高度之间的差异介于0.1nm至2nm之间。
在上述半导体器件中，还包括：
第一栅极介电层和第一栅电极，所述第一栅极介电层设置在所述第一沟道层上方并且所述第一栅电极设置在所述第一栅极介电层上方；以及第二栅极介电层和第二栅电极，所述第二栅极介电层设置在所述第二沟道层上方并且所述第二栅电极设置在所述第二栅极介电层上方。
第一栅极介电层和第一栅电极，所述第一栅极介电层设置在所述第一沟道层上方并且所述第一栅电极设置在所述第一栅极介电层上方；以及第二栅极介电层和第二栅电极，所述第二栅极介电层设置在所述第二沟道层上方并且所述第二栅电极设置在所述第二栅极介电层上方，其中，所述第一保护层或所述第二保护层的厚度介于2nm至6nm之间。
根据本发明的另一方面，用于制造半导体器件的方法包括以下步骤。形成鳍结构，该鳍结构包括下层、设置在下层上方的中间层和设置在中间层上方的上层。在鳍结构的至少侧壁上方形成第一保护层。在鳍结构的至少侧壁上方形成第二保护层以覆盖中间层的侧壁。第二保护层由与第一保护层的不同的材料制成。去除第二保护层的上部，从而剩余第二保护层的下部并且暴露第一保护层的上部。去除第一保护层的暴露的上部的部分从而剩余由第二保护层的剩余的下部覆盖的第一保护层的下部。形成隔离绝缘层，从而使得具有第一保护层和第二保护层的鳍结构嵌入在隔离绝缘层内。
在上述方法中，其中，去除所述第二保护层的所述上部包括：去除覆盖在所述第二保护层上的牺牲层的上部，从而暴露所述第二保护层的所述上部；以及去除所述第二保护层的所述上部。
在上述方法中，其中，去除所述第二保护层的所述上部包括：去除覆盖在所述第二保护层上的牺牲层的上部，从而暴露所述第二保护层的所述上部；以及去除所述第二保护层的所述上部，所述牺牲层是聚合物基材料层。
在上述方法中，其中，所述第一保护层的剩余的下部的高度和所述第二保护层的所述剩余的下部的高度之间的差异介于0.1nm至2nm之间。
在上述方法中，其中，所述第一保护层的剩余的下部保留在所述鳍结构的所述下层的侧壁、所述中间层的侧壁和所述上层的底部的侧壁上。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
鳍结构，用于鳍式场效应晶体管(FET)，所述鳍结构包括突出于衬底的基层、设置在所述基层上方的中间层以及设置在所述中间层上方的上层；
第一保护层；以及
第二保护层，由与所述第一保护层的不同的材料制成，其中：
所述中间层包括设置在所述基层上方的第一半导体层，
所述第一保护层覆盖了所述第一半导体层的至少侧壁，以及
所述第二保护层覆盖了所述第一保护层的至少侧壁。
2.根据权利要求1所述的半导体器件，其中：
所述中间层还包括设置在所述第一半导体层上方的第二半导体层，
所述上层是包括SiGe的沟道层，
所述第一保护层覆盖了所述第二半导体层的至少侧壁和所述上层的部分侧壁。
3.根据权利要求1所述的半导体器件，其中，所述基层和所述中间层由相同的材料制成并且所述第一保护层覆盖了所述基层的至少侧壁和所述上层的部分侧壁。
4.根据权利要求1所述的半导体器件，其中，所述第一保护层由氮化硅制成。
5.根据权利要求1所述的半导体器件，其中，所述第二保护层由氧化硅制成。
6.根据权利要求1所述的半导体器件，其中，所述第一保护层的高度和所述第二保护层的高度之间的差异介于0.1nm至2nm之间。
7.一种半导体器件，包括：
第一鳍结构，用于第一鳍式场效应晶体管(FET)，所述第一鳍结构包括：
第一基层，突出于衬底；
第一中间层和第一沟道层，所述第一中间层设置在所述第一基层上方并且所述的第一沟道层设置在所述第一中间层上方；
第一保护层；和
第二保护层，由与所述第一保护层的不同的材料制成；
第二鳍结构，用于第二鳍式场效应晶体管，所述第二鳍结构包括：
第二基层，突出于所述衬底；
第二中间层和第二沟道层，所述第二中间层设置在所述第二基层上方并且所述第二沟道层设置在所述第二中间层上方；
第三保护层，和
第四保护层，由与所述第三保护层的不同的材料制成，其中：
所述第一沟道层由SiGe制成，
所述第一中间层包括设置在所述第一基层上方的第一半导体层和设置在所述第一半导体层上方的第二半导体层，
所述第一保护层覆盖了所述第一基层的侧壁、所述第一半导体层的侧壁和所述第二半导体层的部分的侧壁，
所述第二保护层覆盖了所述第一保护层的至少侧壁，
所述第三保护层覆盖了所述第二基层的至少侧壁、所述第二中间层的侧壁和所述第二沟道层的侧壁，以及
所述第四保护层覆盖了所述第三保护层的至少侧壁。
8.根据权利要求7所述的半导体器件，其中，所述第一半导体层和所述第二半导体层由相同的材料制成。
9.根据权利要求7所述的半导体器件，其中，所述第二沟道层和所述第二中间层由相同的材料制成。
10.一种用于制造半导体器件的方法，包括：
形成鳍结构，所述鳍结构包括下层、设置在所述下层上方的中间层和设置在所述中间层上方的上层；
在所述鳍结构的至少侧壁上形成第一保护层；
在所述第一保护层的至少侧壁上形成第二保护层以覆盖所述第一保护层的所述侧壁，所述第二保护层由与所述第一保护层的不同的材料制成；
去除所述第二保护层的上部从而剩余所述第二保护层的下部并且暴露所述第一保护层的上部；
去除所述第一保护层的暴露的上部的部分从而剩余由所述第二保护层的剩余的下部覆盖的所述第一保护层的下部；以及
形成隔离绝缘层，从而使得具有所述第二保护层和所述第一保护层的所述鳍结构嵌入在所述隔离绝缘层内。
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