CN107665825B - 半导体器件以及PMOS FET的源极/漏极结构和PMOS FinFET的制造方法 - Google Patents

半导体器件以及PMOS FET的源极/漏极结构和PMOS FinFET的制造方法 Download PDF

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Abstract

本发明提供了一种制造用于p型金属氧化物半导体(PMOS)场效应晶体管(FET)的源极结构的方法。在该方法中，在FET的源极区上形成包括Si1‑xGex的第一外延层，在第一外延层上形成包括Si1‑yGey的第二外延层，在第二外延层上形成包括Si1‑zGez的第三外延层。z小于y。本发明的实施例还提供了半导体器件以及制造PMOS FinFET的方法。

Description

半导体器件以及PMOS FET的源极/漏极结构和PMOS FinFET的 制造方法
技术领域
本发明涉及半导体集成电路，更具体地，涉及半导体器件以及PMOSFET的源极/漏极结构和PMOS FinFET的制造方法。
背景技术
随着半导体产业已步入到纳米技术工艺节点以追求更高的器件密度、更高的性能和更低的成本，来自制造和设计问题的挑战已导致诸如鳍式场效应晶体管(Fin FET)的三维设计的发展和具有高k(介电常数)材料的金属栅极结构的使用。通常通过使用栅极替代技术来制造金属栅极结构,并且通过使用外延生长方法来形成源极和漏极。在本发明中，源极和漏极可互换地使用，并且源极的结构和/或配置可应用于漏极。
发明内容
本发明的实施例提供了一种制造用于p型金属氧化物半导体(PMOS)场效应晶体管(FET)的源极/漏极结构的方法，所述方法包括：在场效应晶体管的源极/漏极区上形成第一外延层，所述第一外延层包括Si1-xGex；在所述第一外延层上形成第二外延层，所述第二外延层包括Si1-yGey；以及在所述第二外延层上形成第三外延层，所述第三外延层包括Si1- zGez；其中，z小于y。
本发明的另一实施例提供了一种制造p型金属氧化物半导体(PMOS)鳍式场效应晶体管(FinFET)的方法，所述方法包括：在衬底上方形成鳍结构，在平面图中，所述鳍结构在第一方向上延伸，在所述衬底上方形成隔离绝缘层，使得所述鳍结构的下部嵌入在所述隔离绝缘层中，并且从所述隔离绝缘层暴露所述鳍结构的上部；在所述鳍结构的部分上方形成栅极结构，在平面图中，所述栅极结构在与所述第一方向交叉的第二方向上延伸；使未被所述栅极结构覆盖的所述鳍结构的上部凹进；在凹进的鳍结构上形成第一外延层，所述第一外延层包括Si1-xGex；在所述第一外延层上形成第二外延层，所述第二外延层包括Si1- yGey；在所述第二外延层上形成第三外延层，所述第三外延层包括Si1-zGez；在所述第三外延层上形成金属层，所述金属层包括Ti、Co和Ni的至少一种；以及通过所述第三外延层和所述金属层的反应来形成Si、Ge与Ti、Co和Ni中的至少一种的合金层，其中，x小于y，并且z小于y。
本发明的又一实施例提供了一种半导体器件，包括：隔离绝缘层，设置在衬底上方；鳍结构，设置在所述衬底上方，在平面图中，所述鳍结构在第一方向上延伸；栅极结构，设置在所述鳍结构的部分上方，所述栅极结构在与所述第一方向交叉的第二方向上延伸；源极/漏极结构；以及源极/漏极接触件，其中，所述源极/漏极结构包括多个外延层，每个外延层由SiGe制成，所述多个外延层的最上层的Ge浓度小于所述多个外延层的第二最上层的Ge浓度，以及在所述最上层和所述源极/漏极接触件之间形成包括Si、Ge和Ti的合金层。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1至图12示出根据本发明的一个实施例的用于制造Fin FET器件的各个阶段的示例性截面图。
图13和图14示出根据本发明的另一实施例的用于制造Fin FET器件的各个阶段的示例性截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，元件的尺寸不限于所公开的范围或值，但可能依赖于工艺条件和/或器件所需的性能。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简化和清楚，可以以不同的尺寸任意地绘制各个部件。在附图中，为了简明，可省略一些层/部件。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。另外，术语“由...制成”可以意为“包括”或者“由...组成”。此外，在随后的制造工艺中，在所描述的操作中/之间可以存在一个或多个额外的操作，并且可以改变操作的顺序。
图1至图12示出根据本发明的一个实施例的用于制造Fin FET器件的各个阶段的示例性截面图。应该理解，可以在图1至图12示出的工艺之前、期间和之后提供额外的步骤，并且对于该方法的额外的实施例，可以替代和消除下文中所描述的一些操作。操作/工艺的顺序可互换。
为了形成鳍结构，在衬底10上方形成掩模层15。例如，通过热氧化工艺和/或化学汽相沉积(CVD)工艺形成掩模层15。例如，衬底10是具有在从约1×1015cm-3至约1×1016cm-3的范围内的杂质浓度的p型硅或锗衬底。在其他实施例中，衬底是具有在从约1×1015cm-3至约1×1016cm-3的范围内的杂质浓度的n型硅或锗衬底。
可选地，衬底10可以包括其他元素半导体；化合物半导体，包括诸如SiC和SiGe的IV-IV族化合物半导体、诸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的III-V族化合物半导体；或它们的组合。在一个实施例中，衬底10是SOI(绝缘体上硅)衬底的硅层。诸如非晶Si或非晶SiC的非晶衬底或诸如氧化硅的绝缘材料也可以用作衬底10。衬底10可以包括已适当地掺杂杂质(例如，p型或n型导电性)的各种区域。
例如，在一些实施例中，掩模层15包括衬垫氧化物(例如，氧化硅)层15A和氮化硅掩模层15B。
可以通过使用热氧化或CVD工艺来形成衬垫氧化物层15A。可以通过物理汽相沉积(PVD)(诸如溅射方法)、CVD、等离子体增强化学汽相沉积(PECVD)、常压化学汽相沉积(APCVD)、低压CVD(LPCVD)、高密度等离子体CVD(HDPCVD)、原子层沉积(ALD)和/或其他工艺来形成氮化硅掩模层15B。
在一些实施例中，衬垫氧化物层15A的厚度在从约2nm至约15nm的范围内，并且氮化硅掩模层15B的厚度在从约2nm至约50nm的范围内。在掩模层上方还形成掩模图案。例如，掩模图案是通过光刻操作形成的抗蚀剂图案。
如图1所示，通过使用掩模图案作为蚀刻掩模，形成衬垫氧化物层和氮化硅掩模层的硬掩模图案15。
然后，如图2所示，通过使用硬掩模图案15作为蚀刻掩模，使用干蚀刻方法和/或湿蚀刻方法的沟槽蚀刻将衬底10图案化成鳍结构20。
在图2中，在衬底10上方设置三个鳍结构20。然而，鳍结构的数量不限于三个。数量可以小至1，或大于3。此外，可以邻近鳍结构20的两侧设置一个或多个伪鳍结构以改进图案化工艺中的图案保真度。
鳍结构20可以由与衬底10相同的材料制成并且可以从衬底10连续地延伸。在这个实施例中，鳍结构由Si制成。鳍结构20的硅层可以是本征的，或适当地掺杂有n型杂质或p型杂质。
在一些实施例中，鳍结构20的宽度W1在从约5nm至约40nm的范围内，并且在其他实施例中，该宽度W1在从约7nm至约15nm的范围内。在一些实施例中，两个鳍结构之间的间隔S1在从约10nm至约50nm的范围内。在一些实施例中，鳍结构20的高度(沿着Z方向)在从约100nm至约300nm的范围内，并且在其他实施例中，该高度在从约50nm至约100nm的范围内。
鳍结构20的位于栅极结构40(见图5A)下方的下部可以称为阱区，并且鳍结构20的上部可以称为沟道区。在栅极结构40下方，阱区嵌入在隔离绝缘层30中(见图5A)，并且沟道区从隔离绝缘层30突出。沟道区的下部也可以嵌入在隔离绝缘层30中至约1nm至约5nm的深度。
在一些实施例中，阱区的高度在从约60nm至100nm的范围内，并且沟道区的高度在从约30nm至60nm的范围内，并且在其他实施例中在从约35nm至约55nm的范围内
如图3所示，在形成鳍结构20之后，进一步蚀刻衬底10以形成台面形状10M。在其他实施例中，首先形成台面形状10M，并且然后形成鳍结构20。
在形成鳍结构20和台面形状10M之后，在鳍结构之间的间隔中和/或在一个鳍结构与形成在衬底10上方的另一元件之间的间隔中形成隔离绝缘层30。隔离绝缘层30还可以称为“浅沟槽隔离(STI)”层。用于隔离绝缘层30的绝缘材料可以包括氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、氟掺杂的硅酸盐玻璃(FSG)或低k介电材料的一层或多层。通过LPCVD(低压化学汽相沉积)、等离子体CVD或可流动CVD形成隔离绝缘层。在可流动CVD中，沉积可流动介电材料，而不是氧化硅。顾名思义，可流动介电材料在沉积期间可以“流动”以填充具有高的高宽比的间隙或间隔。通常，将各种化学物质添加到含硅前体以允许沉积的膜流动。在一些实施例中，添加氮氢键。可流动介电前体(特别地，可流动氧化硅前体)的实例包括硅酸盐、硅氧烷、甲基倍半硅氧烷(MSQ)、氢倍半硅氧烷(HSQ)、MSQ/HSQ、全氢硅氮烷(TCPS)、全氢-聚硅氮烷(PSZ)、正硅酸乙酯(TEOS)或甲硅烷基胺(诸如三甲硅烷基胺(TSA))。在多个操作工艺中形成这些可流动氧化硅材料。在沉积可流动膜之后，将其固化并且然后退火以去除不期望的元素以形成氧化硅。当去除不期望的元素时，可流动膜变得致密并且收缩。在一些实施例中，进行多个退火工艺。固化可流动膜，并且进行不止一次的退火。可流动膜可以掺杂有硼和/或磷。
如图4所示，绝缘层30首先形成为厚层，从而使得鳍结构嵌入在厚层中，并且使厚层凹进以暴露鳍结构20的上部。在一些实施例中，鳍结构距离隔离绝缘层30的上表面的高度H1在从约20nm至约100nm的范围内，并且在其他实施例中，该高度H1在从约30nm至约50nm的范围内。在使隔离绝缘层30凹进之后或之前，可实施诸如退火工艺的热工艺以改进隔离绝缘层30的质量。在特定实施例中，通过在诸如N2、Ar或He环境的惰性气体环境中在从约900℃至约1050℃的范围内的温度下使用快速热退火(RTA)实施热工艺约1.5s至约10s。
在形成绝缘层30之后，如图5A至图5C所示，在鳍结构20上方形成栅极结构40。图5A是示例性立体图，图5B是沿着图5A的线a-a的示例性截面图并且图5C是沿着图5A的线b-b的示例性截面图。图6至图14也是沿着图5A的线b-b的示例性截面图。
如图5A所示，栅极结构40在X方向上延伸，而鳍结构20在Y方向上延伸。
为了制造栅极结构40，在隔离绝缘层30和暴露的鳍结构20上方形成介电层和多晶硅层，然后实施图案化操作，以获得包括由多晶硅制成的栅极图案44和介电层42的栅极结构。在一些实施例中，通过使用硬掩模来图案化多晶硅层，并且硬掩模保留在栅极图案44上作为覆盖绝缘层46。硬掩模(覆盖绝缘层46)包括绝缘材料的一层或多层。在一些实施例中，覆盖绝缘层46包括形成在氧化硅层上方的氮化硅层。在其他的实施例中，覆盖绝缘层46包括形成在氮化硅层上方的氧化硅层。可以通过CVD、PVD、ALD、电子束蒸发或其他合适的工艺来形成用于覆盖绝缘层46的绝缘材料。在一些实施例中，介电层42可以包括氧化硅、氮化硅、氮氧化硅或高k电介质的一层或多层。在一些实施例中，介电层42的厚度在从约2nm至约20nm的范围内，并且在其他的实施例中，该厚度在从约2nm至约10nm的范围内。在一些实施例中，栅极结构的高度H2在从约50nm至约400nm的范围内，并且在其他的实施例中，该高度H2在从约100nm至约200nm的范围内。
在一些实施例中，采用栅极替代技术。在这种情况下，栅极图案44和介电层42分别是伪栅电极和伪栅极介电层，其随后被去除。如果采用先栅极技术，则栅极图案44和介电层42可用作栅电极和栅极介电层。
此外，在栅极图案的两个侧壁上形成栅极侧壁间隔件48。侧壁间隔件48包括通过CVD、PVD、ALD、电子束蒸发或其他合适的工艺形成的诸如SiO2、SiN、SiON、SiOCN或SiCN的绝缘材料的一层或多层。低k介电材料可以用作侧壁间隔件。通过形成绝缘材料的毯式层并实施各向异性蚀刻来形成侧壁间隔件48。在一个实施例中，侧壁间隔件层由诸如SiN、SiON、SiOCN或SiCN的氮化硅基材料制成。
然后，如图6所示，通过干蚀刻和/或湿蚀刻操作使未被栅极结构40覆盖的鳍结构20的上部(即，源极/漏极区)凹进。如图6所示，向下凹进(蚀刻)鳍结构20的上部至等于或低于隔离绝缘层30的上表面的水平。在一些实施例中，隔离绝缘层30的上表面和凹进的鳍结构20的上表面之间的距离(深度)H3多达约50nm。
然后，如图7至图9所示，在凹进的鳍结构20上方形成外延源极/漏极结构。外延源极/漏极结构包括第一外延层50、第二外延层60和第三外延层70。第一外延层50包括Si1- xGex，第二外延层包括Si1-yGey，并且第三外延层包括Si1-zGez，其中z小于y。在一些实施例中，x小于y。在特定实施例中，z小于x。
在一些实施例中，第一外延层50中的Ge的量满足0.05<x≤1.0，第二外延层60中的Ge的量满足0.05<y≤1.0，并且第三外延层中的Ge的量满足0.05≤z≤0.5。第一外延层50可以是硅层。在其他实施例中，第一外延层50中Ge的量满足0.2≤x≤0.6，第二外延层60中Ge的量满足0.4≤y≤0.8，并且第三外延层中的Ge的量满足0.1≤z≤0.3。在一些实施例中,z和y之间的差在从约0.05至约0.5的范围内，并且在其他实施例中,该差在从约0.1到约0.3的范围内。
第一至第三外延层的每一个都掺杂有例如硼。
如图7所示，在凹进的鳍结构20上形成第一外延层50。在一些实施例中，从凹进的鳍结构20的上表面测量的第一外延层50的厚度在从约5nm至约50nm的范围内。根据深度H3，第一外延层50的部分形成为从隔离绝缘层30突出。由于形成在鳍结构20中的衬底的晶向(例如，(100)面)，第一外延层50横向生长并具有类金刚石形状。
在形成第一外延层50之后，在第一外延层50上方形成第二外延层60。在一些实施例中，从第一外延层50的上表面测量的第二外延层60的厚度在从约5nm至约50nm的范围内。根据鳍结构之间的间隔S1，第二外延层60合并相邻的第二外延层。
在一些实施例中，如图8所示,当第二外延层60与相邻的第二外延层合并时，在鳍结构之间形成空隙65。在一些实施例中，从隔离绝缘层30的上表面测量的空隙65的高度H4在从约5nm至约30nm的范围内。
尽管在图7中，第一外延层50分别形成为用于各自凹进的鳍结构并且不合并，第一外延层50可以合并在隔离绝缘层30的上表面上方，从而构建空隙65。
此外，如图9所示，在第二外延层60上方形成第三外延层70。在一些实施例中，从第二外延层60的上表面测量的第三外延层70的厚度在从约1nm至约50nm的范围内，并且在其他实施例中，该厚度在从约5nm至约30nm的范围内。
在特定实施例中，第一和第三外延层的厚度小于第二外延层60的厚度。
可以在约600℃至800℃的温度下，在约5托至150托的压力下，通过使用诸如SiH4、Si2H6或SiCl2H2的含Si气体，诸如GeH4、Ge2H6或GeCl2H2的含Ge气体，和/或诸如BF2或B2H6的掺杂气体来生长第一至第三外延层。可以单独形成用于n沟道FET的源极/漏极结构和用于p沟道FET的源极/漏极结构，而它们中的一个被诸如氮化硅的保护层覆盖。
如图10所示，在形成第三外延层70之后，在第三外延层70上方形成硅化物层80。
在第三外延层70上方形成诸如Ti、Co、Ni、Ta和/或W的金属材料，并且实施退火操作以形成硅化物层80。在约250℃至约850℃的温度下实施退火操作。通过CVD、包括溅射的PVD或ALD来形成金属材料。在一些实施例中，硅化物层80的厚度在从约4nm至约10nm的范围内。在退火操作之前或之后，选择性地去除形成在隔离绝缘层30上方的金属材料或硅化物材料或其他不期望的部分
由于第三外延层70包含Ge，所以硅化物层80是Si、Ge和一种或多种金属材料(例如，Ti、Co和Ni)的合金层。
在特定实施例中，消耗整个第三外延层70以形成硅化物层80，并且硅化物层80与第二外延层60直接接触。
在这个实施例中，采用栅极替代技术以形成金属栅极结构(未示出)，这里栅极结构40是伪栅极结构。在形成硅化物层80之后，去除并用金属栅极结构(金属栅电极和栅极介电层)替代伪栅极结构(伪栅电极44和伪栅极介电层42)。
在特定实施例中，在伪栅极结构上方形成第一层间介电层，并且实施诸如化学机械抛光(CMP)工艺或回蚀工艺的平坦化操作以暴露伪栅电极44的上表面。然后，通过适当的蚀刻工艺分别去除伪栅电极44和伪栅极介电层42以形成栅极开口。在栅极开口中形成包括栅极介电层和金属栅电极的金属栅极结构。
可以在设置于鳍结构20的沟道层上方的界面层(未示出)上方形成栅极介电层。在一些实施例中，该界面层可以包括具有0.2nm至1.5nm的厚度的氧化硅或氧化锗。在其他实施例中，界面层的厚度在约0.5nm至约1.0nm的范围内。
栅极介电层包括诸如氧化硅、氮化硅或高k介电材料、其他合适的介电材料和/或它们的组合的介电材料的一层或多层。高k介电材料的实例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高k介电材料和/或它们的组合。例如，通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)或其他合适的方法和/或它们的组合来形成栅极介电层。在一些实施例中，栅极介电层的厚度在从约1nm至约10nm的范围内，并且在其他实施例中，该厚度在从约2nm至约7nm的范围内。
在栅极介电层上方形成金属栅电极。金属栅电极包括诸如铝、铜、钛、钽、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他合适的材料和/或它们的组合的任何合适的金属材料的一层或多层。
在本发明的特定实施例中，还可以在栅极介电层和金属栅电极之间插入一个或多个功函数调整层(未示出)。功函数调整层由导电材料制成，诸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的单层或这些材料的两种或多种的多层。对于n沟道Fin FET，TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi的一种或多种用作功函数调整层，而对于p沟道Fin FET，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co的一种或多种用作功函数调整层。
在沉积用于金属栅极结构的适当的材料之后，实施诸如CMP的平坦化操作。
然后，如图11所示，在金属栅极结构和具有硅化物层80的第一至第三外延层上方形成用作接触蚀刻停止层的绝缘层85，然后形成第二层间介电层90。绝缘层85是绝缘材料的一层或多层。在一个实施例中，绝缘层85由通过CVD形成的氮化硅制成。
如图11所示，通过使用包括光刻的图案化操作，在第二层间介电层90和绝缘层85中形成接触孔95，以暴露硅化物层80。
然后，如图12所示，用导电材料填充接触孔，从而形成接触插塞100。接触插塞100可以包括任何合适的金属(诸如，Co、W、Ti、Ta、Cu、Al和/或Ni)和/或它们的氮化物的单层或多层。
在形成接触插塞之后，实施进一步的CMOS工艺以形成诸如额外的层间介电层、接触件/通孔、互连金属层和钝化层等的各种部件。
图13和图14示出根据本发明的另一实施例的用于制造Fin FET器件的各个阶段的示例性截面图。
或者，在打开接触孔之后形成硅化物层。在这种情况下，在形成如图9所示的第三外延层70之后，形成金属栅极结构、绝缘层85(接触蚀刻停止层)和层间介电层90，而不形成硅化物层。然后，如图13所示，在绝缘层85和层间介电层90中形成接触孔95’以暴露第三外延层70的上表面，并且然后在第三外延层的上表面上形成硅化物层80’。如图14所示，在形成硅化物层之后，在接触孔中形成导电材料，从而形成接触插塞100’。
在本发明中，FET的源极/漏极结构包括多个外延层(例如，三个)，每个外延层由SiGe制成，并且多个外延层的最上层(例如，第三外延层70)的Ge浓度小于多个外延层的第二最上层(例如，第二外延层60)的Ge浓度。通过这种配置，当在最上层上形成硅化物层，特别是Ti、Ni或Co的硅化物时，可以减小接触插塞和源极/漏极结构之间的接触电阻。在一些实施例中，与多个外延层的最上层的Ge浓度等于或大于第二最上层的Ge浓度的情况相比，接触电阻可以减小约1％至约20％。此外，当最上层的Ge浓度较小时，可以抑制SiGe层沉积在不期望的部分上。注意，外延层的数量不限于三个。外延层的数量可以是两个或四个或更多。然而，在任何情况下，多个外延层的最上层的Ge浓度小于第二最上层的Ge浓度。
此外，尽管在上述实施例中解释了FinFET的结构和制造操作，但是在平面型FET中可以采用相同的源极/漏极结构。
应该理解，在此不必讨论所有优势，没有特定的优势是所有实施例或实例都必需的，并且其他实施例或实例可提供不同的优势。
根据本发明的一个方面，在制造用于p型金属氧化物半导体(PMOS)场效应晶体管(FET)的源极/漏极结构的方法中，在FET的源极/漏极区上形成包括Si1-xGex的第一外延层，在第一外延层上形成包括Si1-yGey的第二外延层，在第二外延层上形成包括Si1-zGez的第三外延层。z小于y。
在上述方法中，其中，x小于y。
在上述方法中，其中，x小于y，z小于x。
在上述方法中，其中，0.05≤z≤0.5。
在上述方法中，其中，0.05＜y≤1.0。
在上述方法中，其中，0.05＜x≤1.0。
在上述方法中，其中，源极区由Si制成。
在上述方法中，其中，所述第三外延层的厚度小于所述第二外延层的厚度。
在上述方法中，其中，所述第三外延层的厚度等于或大于1nm并且等于或小于50nm。
在上述方法中，其中，所述第三外延层的厚度小于所述第二外延层的厚度，场效应晶体管是鳍式场效应晶体管。
根据本发明的另一方面，在制造p型金属氧化物半导体(PMOS)鳍式场效应晶体管(FinFET)的方法中，在衬底上方形成鳍结构。在平面图中，鳍结构在第一方向上延伸。在衬底上方形成隔离绝缘层，从而使得鳍结构的下部嵌入在隔离绝缘层中，并且从隔离绝缘层暴露鳍结构的上部。在鳍结构的部分上方形成栅极结构。在平面图中，栅极结构在与第一方向交叉的第二方向上延伸。使未被栅极结构覆盖的鳍结构的上部凹进。在凹进的鳍结构上形成包括Si1-xGex的第一外延层，在第一外延层上形成包括Si1-yGey的第二外延层，并且在第二外延层上形成包括Si1-zGez的第三外延层。在第三外延层上形成包括Ti、Co和Ni中的至少一种的金属层。通过第三外延层和金属层的反应来形成Si、Ge与Ti、Co和Ni中的至少一种的合金层。X小于y，并且z小于y。
在上述方法中，其中，在使所述鳍结构的所述上部凹进中，将所述鳍结构向下凹进至所述隔离绝缘层的上表面之下。
在上述方法中，还包括，在形成所述合金层之后，形成层间绝缘层；在所述层间绝缘层中形成开口；以及在所述合金层上且在所述开口中形成导电材料。
在上述方法中，还包括，在形成所述金属层和所述合金层之前，形成层间绝缘层，并且在所述层间绝缘层中形成开口，其中：在所述第三外延层上且在所述开口的底部处形成所述金属层，并且形成的金属层和所述第三外延层反应，从而形成所述合金层，以及在所述合金层上且在所述开口中形成导电材料。
在上述方法中，其中，0.05≤z≤0.5，0.05＜y≤1.0，并且0.05＜x≤1.0。
在上述方法中，其中，0.05≤z≤0.5，0.05＜y≤1.0，并且0.05＜x≤1.0，其中，z小于x。
在上述方法中，其中，所述鳍结构由Si制成。
在上述方法中，其中，所述第三外延层的厚度小于所述第二外延层的厚度。
在上述方法中，其中，所述第三外延层的厚度小于所述第二外延层的厚度，所述第三外延层的厚度等于或大于1nm并且等于或小于50nm。
根据本发明的另一方面，一种半导体器件包括：设置在衬底上方的隔离绝缘层、设置在衬底上方的鳍结构、设置在鳍结构的部分上方的栅极结构、源极/漏极结构和源极/漏极接触件。在平面图中，鳍结构在第一方向上延伸，并且栅极结构在与第一方向交叉的第二方向上延伸。源极/漏极结构包括多个外延层，每个外延层由SiGe制成。多个外延层的最上层的Ge浓度小于多个外延层的第二最上层的Ge浓度。在最上层和源极/漏极接触件之间形成包括Si、Ge和Ti的合金层。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种制造用于p型金属氧化物半导体(PMOS)场效应晶体管(FET)的源极/漏极结构的方法，所述方法包括：
在场效应晶体管的源极/漏极区上形成第一外延层，所述第一外延层包括Si1-xGex，其中，相邻的场效应晶体管之间设置隔离绝缘结构，0.05＜x≤1.0；
在所述第一外延层上形成第二外延层，所述第二外延层包括Si1-yGey，0.05＜y≤1.0；以及
在所述第二外延层上形成第三外延层，所述第三外延层包括Si1-zGez；
其中，z小于y，0.05≤z≤0.5，
其中，所述第二外延层完全覆盖了所述第一外延层在所述隔离绝缘结构的表面上方的部分，所述第二外延层与相邻的所述场效应晶体管的源极/漏极区上的所述第二外延层合并。
2.根据权利要求1所述的方法，其中，x小于y。
3.根据权利要求2所述的方法，其中，z小于x。
4.根据权利要求1所述的方法，其中，从所述第一外延层的上表面测得的所述第二外延层的厚度在5nm至50nm的范围内。
5.根据权利要求1所述的方法，其中，通过含硅的气体，含锗的气体和掺杂气体来生长所述第一外延层至所述第三外延层。
6.根据权利要求5所述的方法，其中，所述掺杂气体包括BF2或B2H6。
7.根据权利要求1所述的方法，其中，源极区由Si制成。
8.根据权利要求1所述的方法，其中，所述第三外延层的厚度小于所述第二外延层的厚度。
9.根据权利要求1所述的方法，其中，所述第三外延层的厚度等于或大于1nm并且等于或小于50nm。
10.根据权利要求8所述的方法，其中，场效应晶体管是鳍式场效应晶体管。
11.一种制造p型金属氧化物半导体(PMOS)鳍式场效应晶体管(FinFET)的方法，所述方法包括：
在衬底上方形成鳍结构，在平面图中，所述鳍结构在第一方向上延伸，
在所述衬底上方形成隔离绝缘层，使得所述鳍结构的下部嵌入在所述隔离绝缘层中，并且从所述隔离绝缘层暴露所述鳍结构的上部；
在所述鳍结构的部分上方形成栅极结构，在平面图中，所述栅极结构在与所述第一方向交叉的第二方向上延伸；
使未被所述栅极结构覆盖的所述鳍结构的上部凹进；
在凹进的鳍结构上形成第一外延层，所述第一外延层包括Si1-xGex；
在所述第一外延层上形成第二外延层，所述第二外延层包括Si1-yGey；
在所述第二外延层上形成第三外延层，所述第三外延层包括Si1-zGez；
在所述第三外延层上形成金属层，所述金属层包括Ti、Co和Ni的至少一种；以及
通过所述第三外延层和所述金属层的反应来形成Si、Ge与Ti、Co和Ni中的至少一种的合金层，
其中，x小于y，并且z小于y，0.05≤z≤0.5，0.05＜y≤1.0，并且0.05＜x≤1.0，
其中，所述第二外延层完全覆盖了所述第一外延层在所述隔离绝缘层的表面上方的部分，所述第二外延层与相邻的所述鳍结构上的所述第二外延层合并。
12.根据权利要求11所述的方法，其中，在使所述鳍结构的所述上部凹进中，将所述鳍结构向下凹进至所述隔离绝缘层的上表面之下。
13.根据权利要求11所述的方法，还包括，在形成所述合金层之后，
形成层间绝缘层；
在所述层间绝缘层中形成开口；以及
在所述合金层上且在所述开口中形成导电材料。
14.根据权利要求11所述的方法，还包括，在形成所述金属层和所述合金层之前，形成层间绝缘层，并且在所述层间绝缘层中形成开口，其中：
在所述第三外延层上且在所述开口的底部处形成所述金属层，并且形成的金属层和所述第三外延层反应，从而形成所述合金层，以及
在所述合金层上且在所述开口中形成导电材料。
15.根据权利要求11所述的方法，其中，通过含硅的气体，含锗的气体和掺杂气体来生长所述第一外延层至所述第三外延层。
16.根据权利要求15所述的方法，其中，z小于x。
17.根据权利要求11所述的方法，其中，所述鳍结构由Si制成。
18.根据权利要求11所述的方法，其中，所述第三外延层的厚度小于所述第二外延层的厚度。
19.根据权利要求18所述的方法，其中，所述第三外延层的厚度等于或大于1nm并且等于或小于50nm。
20.一种半导体器件，包括：
隔离绝缘层，设置在衬底上方；
鳍结构，设置在所述衬底上方，在平面图中，所述鳍结构在第一方向上延伸；
栅极结构，设置在所述鳍结构的部分上方，所述栅极结构在与所述第一方向交叉的第二方向上延伸；
源极/漏极结构；以及
源极/漏极接触件，其中
所述源极/漏极结构包括多个外延层，每个外延层由SiGe制成，
所述多个外延层的最上层的Ge浓度小于所述多个外延层的第二最上层的Ge浓度，以及
在所述最上层和所述源极/漏极接触件之间形成包括Si、Ge和Ti的合金层，
其中，所述多个外延层的第二最上层完全覆盖了所述多个外延层的最下层在所述隔离绝缘层的表面上方的部分，所述多个外延层的第二最上层与相邻的所述鳍结构上的所述源极/漏极结构的所述多个外延层的第二最上层合并。
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