JP7232081B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造方法に関し、特に、フィン型トランジスタを含む半導体装置に適用して有効な技術に関するものである。
動作速度が速く、リーク電流および消費電力の低減および微細化が可能なトランジスタとして、フィン型のトランジスタが知られている。フィン型の電界効果トランジスタ（ＦＩＮＦＥＴ：Fin Field Effect Transistor）は、例えば、基板上に突出する板状（壁状）の半導体層のパターンをチャネル層として有し、当該パターン上を跨ぐように形成されたゲート電極を有する半導体素子である。
また、電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。現在広く用いられているフラッシュメモリに代表されるこれらの記憶装置は、ＭＩＳＦＥＴのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極あるいはトラップ性絶縁膜を有しており、浮遊ゲートあるいはトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタのしきい値として読み出すものである。このトラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜を言い、一例として、窒化シリコン膜などが挙げられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。このフラッシュメモリとしては、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）膜を用いたスプリットゲート型セルがある。
特許文献１（特開２０１７－２２４６６６号公報）には、スプリットゲート型のＭＯＮＯＳメモリが形成されたフィンの表面を覆うシリサイド層を形成し、ロジック回路領域のＦＥＴが形成されたフィンの表面を覆うエピタキシャル層を形成することが記載されている。
特開２０１７－２２４６６６号公報
ＦＩＮＦＥＴでは活性層となるフィンの幅が細い。そこで、プラグとフィンとのコンタクト抵抗の増大を防ぐため、トランジスタのソース・ドレイン領域が形成されたフィンの表面上にエピタキシャル層を形成し、当該エピタキシャル層にプラグを接続する場合がある。
一方、半導体装置の微細化に伴い、素子上の配線であるソース線同士の間などの線間容量が増大し、半導体装置の動作遅延が発生する問題がある。また、フィンの短手方向に複数並ぶフィンのそれぞれに個別にエピタキシャル層を形成し、それらのエピタキシャル層毎にプラグを接続しようとすると、プラグ同士の間隔の縮小に伴い、プラグの形成不良が生じ易くなる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態である半導体装置は、フィンの上部に形成されたＭＯＮＯＳメモリにおいて、フィンの短手方向に並ぶ複数のフィンのそれぞれに形成されたソース領域が、それらのフィンに跨がる１つのエピタキシャル層により互いに電気的に接続され、ソース領域よりも上面の高さが低いドレイン領域を覆うエピタキシャル層が、フィンの短手方向において隣り合うフィン同士の間で離間しているものである。
本願において開示される一実施の形態によれば、半導体装置の信頼性を向上させることができる。
本発明の実施の形態である半導体装置を示す平面図である。 本発明の実施の形態である半導体装置を示す斜視図である。 本発明の実施の形態である半導体装置を示す断面図である。 本発明の実施の形態である半導体装置を示す断面図である。 本発明の実施の形態である半導体装置の製造工程中の断面図である。 図５に続く半導体装置の製造工程中の斜視図である。 図６に続く半導体装置の製造工程中の斜視図である。 図７に続く半導体装置の製造工程中の斜視図である。 図８に続く半導体装置の製造工程中の斜視図である。 図９に続く半導体装置の製造工程中の斜視図である。 図１０に続く半導体装置の製造工程中の斜視図である。 図１１に続く半導体装置の製造工程中の斜視図である。 図１２に続く半導体装置の製造工程中の断面図である。 図１３に続く半導体装置の製造工程中の断面図である。 図１４に続く半導体装置の製造工程中の断面図である。 図１５に続く半導体装置の製造工程中の断面図である。 図１６に続く半導体装置の製造工程中の断面図である。 図１７に続く半導体装置の製造工程中の断面図である。 図１８に続く半導体装置の製造工程中の断面図である。 図１９に続く半導体装置の製造工程中の断面図である。 図２０に続く半導体装置の製造工程中の断面図である。 図２１に続く半導体装置の製造工程中の断面図である。 図２２に続く半導体装置の製造工程中の断面図である。 図２３に続く半導体装置の製造工程中の断面図である。 図２４に続く半導体装置の製造工程中の断面図である。 図２５に続く半導体装置の製造工程中の断面図である。 図２６に続く半導体装置の製造工程中の断面図である。 図２７に続く半導体装置の製造工程中の断面図である。 図２８に続く半導体装置の製造工程中の断面図である。 図２９に続く半導体装置の製造工程中の断面図である。 図３０に続く半導体装置の製造工程中の断面図である。 図３１に続く半導体装置の製造工程中の断面図である。 図３２に続く半導体装置の製造工程中の断面図である。 図３３に続く半導体装置の製造工程中の断面図である。 図３４に続く半導体装置の製造工程中の断面図である。 図３５に続く半導体装置の製造工程中の断面図である。 図３６に続く半導体装置の製造工程中の断面図である。 図３７に続く半導体装置の製造工程中の断面図である。 図３８に続く半導体装置の製造工程中の断面図である。 図３９に続く半導体装置の製造工程中の断面図である。 「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。 比較例である半導体装置を示す平面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その言及した数に限定されるものではなく、言及した数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、「－」および「＋」は、導電型がｎ型またはｐ型の相対的な不純物濃度を表記した符号であり、例えば「ｎ－」、「ｎ」、「ｎ＋」の順にｎ型不純物の不純物濃度は高くなる。
以下に、本実施の形態における不揮発性メモリを有する半導体装置について説明する。本実施の形態における半導体チップは、ＣＰＵ（Central Processing Unit）、ＲＡＭ（Random Access Memory）およびアナログ回路を有している。さらに、本実施の形態における半導体チップは、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）、フラッシュメモリおよびＩ／Ｏ（Input/Output）回路を有し、半導体装置を構成している。
ＣＰＵ（回路）は、中央演算処理装置とも呼ばれ、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算および制御などを行うものである。ＲＡＭ（回路）は、記憶情報を随時書き込みおよび読み出しができるメモリである。ＲＡＭとしては、スタティック回路を用いたＳＲＡＭ（Static RAM）を用いる。アナログ回路は、時間的に連続して変化する電圧および電流の信号、すなわちアナログ信号を扱う回路であり、例えば増幅回路、変換回路、変調回路、発振回路および電源回路などから構成されている。
ＥＥＰＲＯＭおよびフラッシュメモリは、書き込み動作および消去動作において、記憶情報を電気的に書き換え可能な不揮発性メモリの一種であり、電気的消去可能なプログラマブル読み出し専用メモリとも呼ばれる。このＥＥＰＲＯＭおよびフラッシュメモリのメモリセルは、例えば、記憶（メモリ）用のＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型トランジスタまたはＭＮＯＳ（Metal Nitride Oxide Semiconductor）型トランジスタなどから構成される。
Ｉ／Ｏ回路は、入出力回路であり、半導体チップ内から半導体チップの外部に接続された機器へのデータの出力、または、半導体チップの外部に接続された機器から半導体チップ内へのデータの入力などを行うための回路である。
本実施の形態の半導体装置は、メモリセル領域とロジック回路領域とを有している。メモリセル領域には、複数の不揮発性メモリセルが行列状に配置されたメモリセルアレイが形成されている。ロジック回路領域には、ＣＰＵ、ＲＡＭ、アナログ回路、Ｉ／Ｏ回路、および、ＥＥＰＲＯＭまたはフラッシュメモリのアドレスバッファ、行デコーダ、列デコーダ、ベリファイセンスアンプ回路、センスアンプ回路または書込み回路などが形成されている。
＜半導体装置のデバイス構造＞
次に、図１～図４を用いて、本実施の形態の半導体装置の構造について説明する。図１は、本実施の形態における半導体装置の平面図である。図２は、本実施の形態における半導体装置の斜視図である。図３および図４は、本実施の形態における半導体装置の断面図である。なお、図２および図４では、ウェル、ソース・ドレイン領域およびシリサイド層の図示を省略する。
図１において、メモリセル領域１Ａにはメモリセルアレイの平面図を示し、ｎＭＩＳ領域１Ｂには、ロジック回路領域のロジック回路などを構成するｎ型トランジスタＱＮの平面図を示し、ｐＭＩＳ領域１Ｃには、ロジック回路領域のロジック回路などを構成するｐ型トランジスタＱＰの平面図を示している。ｎ型トランジスタＱＮとしては、ｎ型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor、ＭＩＳ型の電界効果トランジスタ）が形成されている。ｐ型トランジスタＱＰとしては、ｐ型のＭＩＳＦＥＴが形成されている。本願では、ｎ型のＭＩＳＦＥＴをｎＭＩＳと呼び、ｐ型のＭＩＳＦＥＴをｐＭＩＳと呼ぶ場合がある。
メモリセル領域１ＡのメモリセルＭＣは、例えば上記フラッシュメモリに形成されている。また、ｎＭＩＳ領域１Ｂのｎ型トランジスタＱＮおよびｐＭＩＳ領域１Ｃのｐ型トランジスタＱＰは、例えば上述したＲＡＭまたはＣＰＵなどに形成されている。
図１に示すように、メモリセル領域１Ａには、Ｘ方向に延在する複数のフィンＦＡが、Ｙ方向に等間隔に配置されている。Ｘ方向およびＹ方向のそれぞれは、半導体基板ＳＢの上面（主面）に沿う方向であり、Ｘ方向はＹ方向に対して平面視で直交（交差）している。フィンＦＡは、例えば、半導体基板ＳＢの上面から選択的に突出した直方体の突出部（凸部）であり、板状（壁状）の形状を有している。フィンＦＡの下端部分は、半導体基板ＳＢの上面を覆う素子分離領域ＥＩで囲まれている。フィンＦＡは、半導体基板ＳＢの一部であり、半導体基板ＳＢの活性領域である。平面視において、隣り合うフィンＦＡ同士の間は、素子分離領域ＥＩで埋まっており、フィンＦＡの周囲は、素子分離領域ＥＩで囲まれている。フィンＦＡは、メモリセルＭＣを形成するための活性領域である。
複数のフィンＦＡ上には、Ｙ方向に延在する複数の制御ゲート電極ＣＧおよび複数のメモリゲート電極ＭＧが、フィンＦＡを跨ぐように配置されている。フィンＦＡの上面および側面には、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを挟むように、制御ゲート電極ＣＧ側のドレイン領域ＭＤと、メモリゲート電極ＭＧ側のソース領域ＭＳとが形成されている。すなわち、Ｘ方向において、互いに隣り合う１つの制御ゲート電極ＣＧおよび１つのメモリゲート電極ＭＧは、ソース領域ＭＳとドレイン領域ＭＤとの間に位置している。
ドレイン領域ＭＤおよびソース領域ＭＳは、フィンＦＡの上面および側面からフィンＦＡの内部に亘って形成された、ｎ型の半導体領域である。
ドレイン領域ＭＤは、平面視において、制御ゲート電極ＣＧと隣接する複数のフィンＦＡのそれぞれの上面および側面からフィンＦＡの内部に亘って形成されている。ここでいう制御ゲート電極ＣＧと隣接するフィンＦＡとは、平面視で制御ゲート電極ＣＧと隣接する部分のフィンＦＡのうち、当該制御ゲート電極ＣＧと隣り合うメモリゲート電極ＭＧとは反対側の部分のフィンＦＡを指す。本願では、このように制御ゲート電極ＣＧと隣接する部分のフィンＦＡを、制御ゲート電極ＣＧの横のフィンＦＡと呼ぶ場合がある。
また、ソース領域ＭＳは、平面視において、メモリゲート電極ＭＧと隣接する複数のフィンＦＡのそれぞれの上面および側面からフィンＦＡの内部に亘って形成されている。ここでいうメモリゲート電極ＭＧと隣接するフィンＦＡとは、平面視でメモリゲート電極ＭＧと隣接する部分のフィンＦＡのうち、当該メモリゲート電極ＭＧと隣り合う制御ゲート電極ＣＧとは反対側の部分のフィンＦＡを指す。本願では、このようにメモリゲート電極ＭＧと隣接する部分のフィンＦＡを、メモリゲート電極ＭＧの横のフィンＦＡと呼ぶ場合がある。
ドレイン領域ＭＤは、Ｘ方向において隣り合う２つの制御ゲート電極ＣＧ同士の間に形成されており、ソース領域ＭＳは、Ｘ方向において隣り合う２つのメモリゲート電極ＭＧ同士の間に形成されている。メモリセルＭＣは、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ドレイン領域ＭＤおよびソース領域ＭＳを有する不揮発性記憶素子である。本願では、１つのメモリセルまたは１つのトランジスタを構成するソース領域およびドレイン領域を、ソース・ドレイン領域と呼ぶ場合がある。
Ｘ方向に隣接する２つのメモリセルＭＣは、ドレイン領域ＭＤまたはソース領域ＭＳを共有している。ドレイン領域ＭＤを共有する２つのメモリセルＭＣは、平面視でドレイン領域ＭＤを通りＹ方向に延在する軸を中心として、Ｘ方向に線対称のレイアウトを有しており、ソース領域ＭＳを共有する２つのメモリセルＭＣは、平面視でソース領域ＭＳを通りＹ方向に延在する軸を中心として、Ｘ方向に線対称のレイアウトを有している。
すなわち、各フィンＦＡには、Ｘ方向に並ぶ複数のメモリセルＭＣが形成されている。各メモリセルＭＣのソース領域ＭＳは、メモリセルＭＣ上に形成された層間絶縁膜（図示しない）を貫通するコンタクトホール内に形成されたプラグ（コンタクトプラグ、導電性接続部）ＰＧを介して、メモリセルＭＣ上の配線（図示しない）であって、ソース電位が供給される配線に電気的に接続されている。また、Ｙ方向に並ぶ複数のメモリセルＭＣの複数のドレイン領域ＭＤは、Ｘ方向に延在する配線から成るビット線ＢＬに電気的に接続されている。
また、ｎＭＩＳ領域１Ｂには、例えば、Ｘ方向に延在するフィンＦＢが形成されている。フィンＦＢは、フィンＦＡと同様に半導体基板ＳＢの一部であり、半導体基板ＳＢの上面上に突出した板状（壁状）の形状を有している。また、フィンＦＢは、半導体基板ＳＢの活性領域であり、フィンＦＢの下端部分は、半導体基板ＳＢの上面を覆う素子分離領域ＥＩで囲まれている。フィンＦＢ上には、Ｙ方向に延在するゲート電極Ｇ１がフィンＦＢを跨ぐように配置され、ゲート電極Ｇ１を挟むように、フィンＦＢの上面および側面にはドレイン領域ＬＤ１およびソース領域ＬＳ１が形成されている。ドレイン領域ＬＤ１およびソース領域ＬＳ１は、フィンＦＢ内に形成されたｎ型の半導体領域である。
ｎ型トランジスタＱＮは、ゲート電極Ｇ１、ドレイン領域ＬＤ１およびソース領域ＬＳ１を有する。ゲート電極Ｇ１、ドレイン領域ＬＤ１およびソース領域ＬＳ１は、それぞれ、コンタクトホール内に形成されたプラグＰＧを介して、配線ＭＷに電気的に接続されている。フィンＦＢは、ｎ型トランジスタＱＮを形成するための活性領域である。
また、ｐＭＩＳ領域１Ｃには、Ｘ方向に延在するフィンＦＣと、その上部のｐ型トランジスタＱＰが形成されている。ゲート電極Ｇ２、ドレイン領域ＬＤ２およびソース領域ＬＳ２により構成されるｐ型トランジスタＱＰのレイアウトは、例えば、ｎ型トランジスタＱＮと同様である。ただし、ドレイン領域ＬＤ２およびソース領域ＬＳ２は、フィンＦＣ内に形成されたｐ型の半導体領域である。
図１ではｎ型トランジスタＱＮおよびｐ型トランジスタＱＰをそれぞれ１つずつ示しているが、１つのフィン上において、複数のトランジスタがＸ方向に並んで配置されていてもよい。また、図示はしていないが、ｎＭＩＳ領域１ＢではフィンＦＢがＹ方向に複数並んで配置されており、ｎ型トランジスタＱＮもＹ方向に複数並んでいる。同様に、ｐＭＩＳ領域１ＣではフィンＦＣがＹ方向に複数並んで配置されており、ｐ型トランジスタＱＰもＹ方向に複数並んでいる。
フィンＦＡ、ＦＢおよびＦＣは、半導体基板ＳＢの上面から、当該上面に対して垂直な方向に突出する、例えば、直方体の突出部である。言い換えれば、フィンＦＡ、ＦＢおよびＦＣは、フィンＦＡ、ＦＢおよびＦＣのそれぞれの周囲の溝の底面から上方に突出している。ただし、フィンＦＡ、ＦＢおよびＦＣは、必ずしも直方体である必要はなく、短手方向における断面視にて、長方形の角部が丸みを帯びていてもよい。また、フィンＦＡ、ＦＢおよびＦＣのそれぞれの側面は半導体基板ＳＢの上面に対して垂直であってもよいが、図４に示すように、垂直に近い傾斜角度を有していてもよい。つまり、フィンＦＡ、ＦＢおよびＦＣのそれぞれの断面形状は、直方体であるか、または台形である。ここでは、フィンＦＡ、ＦＢおよびＦＣのそれぞれの側面は、半導体基板ＳＢの上面に対して斜めに傾斜している。
また、図１に示すように、平面視でフィンＦＡ、ＦＢおよびＦＣが延在する方向が各フィンの長手方向（長辺方向）であり、当該長手方向に直交する方向が各フィンの短手方向（短辺方向）である。つまり、フィンのＸ方向の長さは、フィンのＹ方向の幅よりも大きい。フィンＦＡ、ＦＢおよびＦＣは、長さ、幅、および、高さを有する突出部であれば、その形状は問わない。例えば、フィンは、平面視で蛇行するレイアウトを有していてもよい。
ｎ型トランジスタＱＮおよびｐ型トランジスタＱＰのそれぞれの上には配線ＭＷが複数配置されており、ｎＭＩＳ領域１Ｂのドレイン領域ＬＤ１およびソース領域ＬＳ１は、プラグＰＧを介して配線ＭＷに電気的に接続されている。また、ｐＭＩＳ領域１Ｃのドレイン領域ＬＤ２およびソース領域ＬＳ２は、プラグＰＧを介して配線ＭＷに電気的に接続されている。ゲート電極Ｇ１、Ｇ２のそれぞれは、プラグＰＧを介して配線ＭＷに電気的に接続されている。また、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれも、図示していない領域において、プラグＰＧを介して配線に電気的に接続されている。
ここで、各フィンは、フィンの上面および側面を覆うエピタキシャル層（半導体層、エピタキシャル成長層、せり上げ部）を介して、フィン上のプラグＰＧに電気的に接続されている。例えば、フィンＦＡに形成されたドレイン領域ＭＤは、フィンＦＡの上面および側面を覆うエピタキシャル層ＥＰＤを介して、フィン上のプラグＰＧに電気的に接続されている。フィンＦＡに形成されたソース領域ＭＳは、フィンＦＡの上面および側面を覆うエピタキシャル層ＥＰＳを介して、フィン上のプラグＰＧに電気的に接続されている。また、フィンＦＢに形成されたドレイン領域ＬＤ１およびソース領域ＬＳ１のそれぞれは、フィンＦＢの上面および側面を覆うエピタキシャル層ＥＰ１を介して、フィン上のプラグＰＧに電気的に接続されている。フィンＦＣに形成されたドレイン領域ＬＤ２およびソース領域ＬＳ２のそれぞれは、フィンＦＣの上面および側面を覆うエピタキシャル層ＥＰ２を介して、フィン上のプラグＰＧに電気的に接続されている。
これは、短手方向（Ｙ方向）の幅が小さいフィンに直接プラグを接続した場合に、プラグとフィンとのコンタクト抵抗が高くなることを防ぐためである。ここでは、フィンよりもＹ方向の幅が大きいエピタキシャル層にプラグを接続することで、コンタクト抵抗を低減している。なお、各エピタキシャル層は、フィン内のソース・ドレイン領域と同等の不純物濃度を有しており、各トランジスタのソース・ドレイン領域の一部を構成している。例えば、エピタキシャル層ＥＰＤは、ドレイン領域ＭＤの一部である。
所定のフィンを覆い、ドレイン領域ＭＤ、ＬＤ１、ＬＤ２、ソース領域ＬＳ１およびＬＳ２のそれぞれを構成するエピタキシャル層ＥＰＤ、ＥＰ１およびＥＰ２は、Ｙ方向で隣り合う他のフィンを覆うエピタキシャル層に接していない。つまり、エピタキシャル層ＥＰＤは、Ｙ方向において並ぶフィンＦＡのそれぞれに別々に形成されており、１つのエピタキシャル層ＥＰＤが、Ｙ方向で隣り合う２つのフィンＦＡの両方に接続されていることはない。言い換えれば、Ｙ方向で隣り合う２つのフィンＦＡのそれぞれを覆う２つエピタキシャル層ＥＰＤは、必ず互いに離間している。これは、ドレイン領域ＭＤ、ＬＤ１、ＬＤ２、ソース領域ＬＳ１およびＬＳ２のそれぞれを構成するエピタキシャル層ＥＰ１およびＥＰ２についても同様である。
これに対し、本実施の形態の主な特徴の１つとして、ソース領域ＭＳが形成された部分のフィンＦＡを覆うエピタキシャル層ＥＰＳは、Ｙ方向で隣り合う他のフィンＦＡを覆うエピタキシャル層ＥＰＳと一体になっている。言い換えれば、１つのエピタキシャル層ＥＰＳは、Ｙ方向において並ぶ複数のフィンＦＡのそれぞれに接しており、当該複数のフィンＦＡのそれぞれに形成されたソース領域ＭＳは、エピタキシャル層ＥＰＳを介して互いに電気的に接続されている。すなわち、エピタキシャル層ＥＰＤはＹ方向に延在し、複数のフィンＦＡを跨ぐように形成されている。
図１では、エピタキシャル層ＥＰＳに接続されたプラグＰＧをフィンＦＡの直上に配置した例を示しているが、当該プラグＰＧはＹ方向で隣り合うフィンＦＡ同士の間の領域の直上に配置されていてもよい。また、当該プラグＰＧは、Ｙ方向においてメモリセルアレイの外側でエピタキシャル層ＥＰＳに接続されていてもよい。
エピタキシャル層ＥＰＤにプラグＰＧを介して電気的に接続されたビット線ＢＬは、当該ビット線ＢＬの直下のフィンＦＢに形成され、Ｘ方向に並ぶ複数のドレイン領域ＭＤのそれぞれと電気的に接続され、メモリセルアレイ内において直下のフィンＦＢに沿ってＸ方向に延在している。つまり、Ｘ方向に延在するビット線ＢＬは、メモリセルアレイの上部において、Ｙ方向に複数並んでストライプ状に配置されている。
これに対し、複数のフィンＦＡのそれぞれに形成されたソース領域ＭＳは、メモリセルアレイにおいてＹ方向に延在するエピタキシャル層ＥＰＳを介して互いに電気的に接続されているため、エピタキシャル層ＥＰＳにプラグＰＧを介して電気的に接続された配線（ソース線）を、ビット線と同様にストライプ状に配置する必要はない。つまり、ソース領域ＭＳに電圧（電位）を供給するために、メモリセルアレイの上部において、Ｙ方向に延在する配線をＸ方向に複数並べて配置する必要はない。このため、当該配線（ソース線）として、エピタキシャル層ＥＰＳに電気的に接続された最低限の引き出し線のみ形成すれば、Ｙ方向に並ぶメモリセルＭＣのそれぞれにソース電位を供給することができる。
図２～図４では、左側から右側に向かって順にメモリセル領域１Ａ、ｎＭＩＳ領域１ＢおよびｐＭＩＳ領域１Ｃが並んで示されている。図２では、素子分離領域（素子分離膜）ＥＩおよび各素子の上のシリサイド層、層間絶縁膜および配線の図示を省略している。図２では、メモリセル領域１Ａの素子分離領域ＥＩ上の一部のフィンＦＡのうち、ゲート電極などに覆われている部分の輪郭を破線で示している。図２では、絶縁膜（ＯＮＯ膜）Ｃ１の積層構造の図示を省略し、絶縁膜Ｃ１を１つの膜として示している。メモリセル領域１Ａの半導体基板ＳＢを構成するフィンＦＡの上部にはメモリセルＭＣが形成され、ｎＭＩＳ領域１Ｂの半導体基板ＳＢを構成するフィンＦＢの上部にはｎ型トランジスタＱＮが形成され、ｐＭＩＳ領域１Ｃの半導体基板ＳＢを構成するフィンＦＣの上部にはｐ型トランジスタＱＰが形成されている。
図３は、図１のＡ－Ａ線、Ｂ－Ｂ線およびＣ－Ｃ線における半導体素子の断面を示すものである。図４は、図１のＤ－Ｄ線、Ｅ－Ｅ線、Ｆ－Ｆ線およびＧ－Ｇ線における半導体素子の断面を示すものである。１つのフィン上には複数の素子がフィンの長手方向に並んで形成されているが、図２および図３では、フィン上に素子を１つのみ示している。
図２に示すように、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、フィンＦＡを跨ぐようにＹ方向に延在し、ゲート電極Ｇ１はフィンＦＢを跨ぐようにＹ方向に延在し、ゲート電極Ｇ２はフィンＦＣを跨ぐようにＹ方向に延在している。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面は、シリサイド層Ｓ２により覆われている。シリサイド層Ｓ２は、例えばＮｉＳｉ（ニッケルシリサイド）から成る。なお、シリサイド層Ｓ２はＰｔ（白金）を含んでいてもよい。
図２～図４に示すように、メモリセル領域１Ａのドレイン領域を構成する拡散領域Ｄ１が形成された部分のフィンＦＡの上面および側面は、エピタキシャル層（半導体層）ＥＰＤにより覆われている。また、メモリセル領域１Ａのソース領域を構成する拡散領域Ｄ１が形成された部分のフィンＦＡの上面および側面は、エピタキシャル層（半導体層）ＥＰＳにより覆われている。また、ｎＭＩＳ領域１Ｂのソース・ドレイン領域を構成する拡散領域Ｄ２が形成されたフィンＦＢの側面および上面は、エピタキシャル層（半導体層）ＥＰ１により覆われている。同様に、ｐＭＩＳ領域１Ｃのソース・ドレイン領域を構成する拡散領域Ｄ３が形成されたフィンＦＣの側面および上面は、エピタキシャル層（半導体層）ＥＰ２により覆われている。エピタキシャル層ＥＰＤ、ＥＰＳ、ＥＰ１およびＥＰ２は、いずれも素子分離領域ＥＩ上に形成されている。
エピタキシャル成長法により形成されたエピタキシャル層ＥＰＤ、ＥＰ１およびＥＰ２のそれぞれは、Ｙ方向に沿う断面（図４参照）において、菱形の形状を有している。例えば、メモリセル領域１Ａのエピタキシャル層ＥＰＤの側面であって、フィンＦＡに接していない側面は、下部の側面および上部の側面を有している。当該下部の側面は素子分離領域ＥＩ側から上方に向かうにつれて、半導体基板ＳＢの上面に沿う方向においてフィンＦＢから離れるような傾斜を有しており、当該上部の側面は素子分離領域ＥＩ側から上方に向かうにつれて、半導体基板ＳＢの上面に沿う方向においてフィンＦＢに近付くような傾斜を有している。当該下部の側面の上端と、当該上部の側面の下端は接続されている。
言い換えれば、Ｙ方向において、エピタキシャル層ＥＰＤの左側の終端部と右側の終端部との間の幅は、エピタキシャル層ＥＰ１の上端および下端に比べて、当該上端および当該下端の間の中心部の方が大きい。なお、エピタキシャル層ＥＰ１、ＥＰ２も、エピタキシャル層ＥＰＤと同様の形状を有している。
これに対し、エピタキシャル成長法により形成されたエピタキシャル層ＥＰＳは、Ｙ方向に並ぶ複数のフィンＦＡのそれぞれの表面から成長した半導体層が互いに接触し、一体化したものである。このため、エピタキシャル層ＥＰＳは、Ｙ方向に沿う断面（図４参照）において、Ｙ方向に延在する形状を有しており、菱形の形状を有していない。
メモリセル領域１Ａのエピタキシャル層ＥＰＤ、ＥＰＳ、および、ｎＭＩＳ領域１Ｂのエピタキシャル層ＥＰ１は、例えばＳｉＰ（リン化シリコン）またはＳｉＣ（炭化シリコン）から成り、ｐＭＩＳ領域１Ｃのエピタキシャル層ＥＰ２は、例えばＳｉＧｅ（シリコンゲルマニウム）から成る。
メモリセル領域１Ａのエピタキシャル層ＥＰＤ、ＥＰＳは、ｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））が導入された半導体層であり、それぞれ拡散領域Ｄ１を構成している。ｎＭＩＳ領域１Ｂのエピタキシャル層ＥＰ１は、ｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））が導入された半導体層であり、ｎ型トランジスタＱＮの拡散領域Ｄ２を構成している。ｐＭＩＳ領域１Ｃのエピタキシャル層ＥＰ２は、ｐ型の不純物（例えばＢ（ホウ素））が導入された半導体層であり、ｐ型トランジスタＱＰの拡散領域Ｄ３を構成している。
図２および図３に示すように、フィンＦＡ、ＦＢおよびＦＣのそれぞれの側面の下部は、半導体基板ＳＢの上面上に形成された素子分離領域ＥＩで囲まれている。つまり、各フィン同士の間は、素子分離領域ＥＩで分離されている。フィンＦＡ内には、フィンＦＡの上面から下部に亘ってｐ型の半導体領域であるｐ型ウェルＰＷ１が形成されている。同様に、フィンＦＢ内には、フィンＦＢの上面から下部に亘ってｐ型の半導体領域であるｐ型ウェルＰＷ２が形成されている。また、フィンＦＣには、フィンＦＣの上面から下部に亘ってｎ型の半導体領域であるｎ型ウェルＮＷが形成されている。
フィンＦＡの上面上および側面上には、ゲート絶縁膜ＧＦを介して制御ゲート電極ＣＧが形成されており、フィンＦＡの長手方向（Ｘ方向）において、制御ゲート電極ＣＧに隣り合う領域には、絶縁膜Ｃ１を介してメモリゲート電極ＭＧが形成されている。制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間には、絶縁膜Ｃ１が介在しており、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間は、絶縁膜Ｃ１で電気的に分離されている。つまり、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは互いに絶縁されている。また、メモリゲート電極ＭＧとフィンＦＡの上面および側面との間には、絶縁膜Ｃ１が介在している。つまり、フィンＦＡの上面上および側面上には、絶縁膜Ｃ１を介してメモリゲート電極ＭＧが形成されている。絶縁膜Ｃ１はメモリゲート電極ＭＧの側面および底面を覆うように連続的に形成されている。このため、絶縁膜Ｃ１はＬ字型の断面形状を有する。
なお、メモリゲート電極ＭＧの下には電荷蓄積部を含むＯＮＯ膜（絶縁膜Ｃ１）を形成する必要があるが、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間を隔てる絶縁膜は、ＯＮＯ膜である必要はない。よって、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に、例えば酸化シリコン膜などから成る絶縁膜のみが形成されていてもよい。
ゲート絶縁膜ＧＦは、シリコンから成る半導体基板ＳＢの突出部であるフィンＦＡの上面および側面を熱酸化して形成した熱酸化膜（酸化シリコン膜）であり、その膜厚は例えば２ｎｍである。また、絶縁膜Ｃ１は、シリコンから成る半導体基板ＳＢの突出部であるフィンＦＡの上面および側面を熱酸化して形成した４ｎｍの膜厚を有する熱酸化膜（酸化シリコン膜）から成る酸化シリコン膜Ｘ１と、酸化シリコン膜Ｘ１上に形成された窒化シリコン膜ＮＦと、窒化シリコン膜ＮＦ上に形成された酸化シリコン膜Ｘ２とから成る。窒化シリコン膜ＮＦは、メモリセルＭＣの電荷蓄積部（電荷蓄積層）である。すなわち、絶縁膜Ｃ１はＯＮＯ（Oxide Nitride Oxide）膜である。窒化シリコン膜は、例えば７ｎｍの膜厚を有し、酸化シリコン膜Ｘ２は、例えば９ｎｍの膜厚を有する。
つまり、絶縁膜Ｃ１は、フィンＦＡの上面側および制御ゲート電極ＣＧの側面側から順に積層された酸化シリコン膜Ｘ１、窒化シリコン膜ＮＦおよび酸化シリコン膜Ｘ２から成る積層構造を有する。絶縁膜Ｃ１の膜厚は、例えば２０ｎｍであり、制御ゲート電極ＣＧ下のゲート絶縁膜ＧＦの膜厚よりも大きい。酸化シリコン膜Ｘ２は、酸窒化シリコン膜により形成してもよい。
メモリセル領域１Ａに示すように、フィンＦＡの短手方向（Ｙ方向）において、制御ゲート電極ＣＧは、ゲート絶縁膜ＧＦを介して、フィンＦＡの上面、側面および素子分離領域ＥＩの上面に沿って延在している。同様に、フィンＦＡの短手方向において、メモリゲート電極ＭＧは、絶縁膜Ｃ１を介して、フィンＦＡの上面、側面および素子分離領域ＥＩの上面に沿って延在している。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面上にはシリサイド層Ｓ２が形成されている。
また、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート絶縁膜ＧＦ、絶縁膜Ｃ１およびシリサイド層Ｓ２を含むパターンの側面は、サイドウォールスペーサＳＷにより覆われている。サイドウォールスペーサＳＷは、例えば窒化シリコン膜および酸化シリコン膜の積層構造から成る。エピタキシャル層ＥＰＤ、ＥＰＳは、制御ゲート電極ＣＧを含む当該パターンおよび上記サイドウォールスペーサＳＷから露出するフィンＦＡの表面を覆っている。
図３に示すように、制御ゲート電極ＣＧを含む当該パターンの直下のフィンＦＡを挟むように、一対のソース・ドレイン領域がフィンＦＡ内に形成されている。言い換えれば、フィンＦＡの表面を含むフィンＦＡ内には、Ｘ方向において、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを挟むように一対のソース領域およびドレイン領域が形成されている。ソース領域およびドレイン領域のそれぞれは、ｎ－型半導体領域であるエクステンション領域ＥＸ１およびｎ＋型半導体領域である拡散領域Ｄ１を有する。拡散領域Ｄ１は、エクステンション領域ＥＸ１に比べて不純物濃度が高く、深さが深い。ソース領域およびドレイン領域のそれぞれにおいて、エクステンション領域ＥＸ１および拡散領域Ｄ１は互いに接しており、エクステンション領域ＥＸ１は、拡散領域Ｄ１よりも上記パターンの直下のフィンＦＡの上面、つまりチャネル領域側に位置している。
このように、不純物濃度が低いエクステンション領域ＥＸ１と、不純物濃度が高い拡散領域Ｄ１とを備えた構造、つまりＬＤＤ（Lightly Doped Drain）構造を有するソース・ドレイン領域を形成することで、当該ソース・ドレイン領域を有するトランジスタの短チャネル特性を改善することができる。当該ソース領域は、図１に示すソース領域ＭＳに相当し、当該ドレイン領域は、図１に示すドレイン領域ＭＤに相当する。なお、エクステンション領域ＥＸ１は、拡散領域Ｄ１より深く形成されていてもよい。また、メモリセルＭＣをＭＣ構成するソース領域は、エクステンション領域ＥＸ１を有していなくてもよい。
フィンＦＡ上および素子分離領域ＥＩ上には、例えば窒化シリコン膜から成る絶縁膜ＩＦ９を介して、例えば酸化シリコン膜から成る層間絶縁膜ＩＬ１が形成されている。また、層間絶縁膜ＩＬ１、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、サイドウォールスペーサＳＷおよびシリサイド層Ｓ２のそれぞれの上面上には、例えば酸化シリコン膜から成る層間絶縁膜ＩＬ２が形成されている。層間絶縁膜ＩＬ１の上面は、絶縁膜Ｃ１、サイドウォールスペーサＳＷおよびシリサイド層Ｓ２のそれぞれの上面と略同一の面において平坦化されている。
層間絶縁膜ＩＬ２上には複数の配線Ｍ１が形成され、配線Ｍ１は、層間絶縁膜ＩＬ２およびＩＬ１を貫通するコンタクトホールＣＨ内に設けられたプラグＰＧを介して、メモリセルＭＣの上記ソース領域および上記ドレイン領域に電気的に接続されている。プラグＰＧとエピタキシャル層ＥＰＤとの間、および、プラグＰＧとエピタキシャル層ＥＰＳとの間のそれぞれには、シリサイド層Ｓ１が介在している。シリサイド層Ｓ１は、例えばＮｉＰｔシリサイド層である。
エピタキシャル層ＥＰＤ、ＥＰＳのそれぞれの上面および側面は、シリサイド層Ｓ１により覆われている。シリサイド層Ｓ１は、例えばタングステン（Ｗ）を主に含む金属膜から成る接続部であるプラグＰＧと、半導体から成るエピタキシャル層ＥＰＤ内のドレイン領域との間、および、半導体から成るエピタキシャル層ＥＰＳ内のソース領域との間のそれぞれの接続抵抗を低減する役割を有する。
ここでは、コンタクトホールＣＨおよびプラグＰＧのそれぞれが平面視において丸い形状を有する場合について説明するが、コンタクトホールＣＨおよびプラグＰＧの平面視における形状は矩形などであってもよい。また、コンタクトホールＣＨおよびプラグＰＧが、各フィンの短手方向（Ｙ方向）において、エピタキシャル層ＥＰＤ、ＥＰ１およびＥＰ２よりも大きい幅を有していてもよい。
メモリセルＭＣは、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ドレイン領域およびソース領域を有する。制御ゲート電極ＣＧおよびソース・ドレイン領域は制御トランジスタを構成し、メモリゲート電極ＭＧおよびソース・ドレイン領域はメモリトランジスタを構成し、メモリセルＭＣは制御トランジスタおよびメモリトランジスタにより構成されている。つまり、制御トランジスタとメモリトランジスタとは、ソース・ドレイン領域を共有している。また、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのゲート長方向（Ｘ方向）におけるドレイン領域とソース領域との間の距離が、メモリセルＭＣのチャネル長に相当する。
１組の制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを共有するメモリセルＭＣは、Ｙ方向に並ぶ各フィンＦＡの上部に形成されている。また、１つのフィンＦＡの上部には、Ｘ方向において、別々の制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを含む複数のメモリセルＭＣが並んで配置されている。
ｎＭＩＳ領域１Ｂにおいて、フィンＦＢの上面および側面上には、ゲート絶縁膜である絶縁膜ＨＫを介してゲート電極Ｇ１が形成されている。絶縁膜ＨＫはゲート電極Ｇ１の底面と側面とを連続的に覆っている。絶縁膜ＨＫは、窒化シリコンよりも誘電率（比誘電率）が高い絶縁材料膜、所謂Ｈｉｇｈ－ｋ膜（高誘電率膜）である。また、ゲート電極Ｇ１は、絶縁膜ＨＫの表面を覆う金属膜ＭＦ１と、絶縁膜ＨＫ上に金属膜ＭＦ１上を介して形成された金属膜ＭＦ２とから成る。金属膜ＭＦ２の両側の側面は、金属膜ＭＦ１に覆われている。金属膜ＭＦ１は例えばＴｉＡｌ（チタンアルミニウム）から成り、金属膜ＭＦ２は例えばＡｌ（アルミニウム）から成る。フィンＦＢと絶縁膜ＨＫとの間に酸化シリコン膜がゲート絶縁膜の一部として形成されていてもよいが、ここでは図示しない。
フィンＦＢの短手方向（Ｙ方向）において、ゲート電極Ｇ１は、絶縁膜ＨＫを介して、フィンＦＢの上面、側面および素子分離領域ＥＩの上面のそれぞれに沿って連続的に延在している。また、ゲート電極Ｇ１の側面は、サイドウォールスペーサＳＷにより覆われている。
また、Ｘ方向においてゲート電極Ｇ１を挟むように、ゲート電極Ｇ１の横のフィンＦＢ内に設けられたソース領域およびドレイン領域のそれぞれは、ｎ－型半導体領域であるエクステンション領域ＥＸ２と、ｎ＋型半導体領域である拡散領域Ｄ２とを有し、ＬＤＤ構造を有している。拡散領域Ｄ２は、フィンＦＢ内と、ゲート電極Ｇ１の横にサイドウォールスペーサＳＷを介して形成されたエピタキシャル層ＥＰ１内とに亘って形成されている。エクステンション領域ＥＸ２は、フィンＦＢの上面および側面から、フィンＦＢ内に亘って形成されている。当該ソース領域は、図１に示すソース領域ＬＳ１に相当し、当該ドレイン領域は、図１に示すドレイン領域ＬＤ１に相当する。
また、ｎＭＩＳ領域１Ｂにおいて、フィンＦＢ上および素子分離領域ＥＩ上には、メモリセル領域１Ａと同様に絶縁膜ＩＦ９、層間絶縁膜ＩＬ１およびＩＬ２が順に形成されている。ただし、層間絶縁膜ＩＬ１と層間絶縁膜ＩＬ２との間には、ゲート電極Ｇ１の上面を覆うように絶縁膜ＩＦ１０が形成されている。層間絶縁膜ＩＬ１の上面は、ゲート電極Ｇ１、絶縁膜ＨＫおよびサイドウォールスペーサＳＷのそれぞれの上面と共に平坦化されている。
層間絶縁膜ＩＬ２上には、配線Ｍ１が形成され、配線Ｍ１は、層間絶縁膜ＩＬ２およびＩＬ１を貫通するコンタクトホールＣＨ内に設けられたプラグＰＧを介して、ソース領域およびドレイン領域に電気的に接続されている。プラグＰＧとエピタキシャル層ＥＰ１との間には、シリサイド層Ｓ１が介在している。シリサイド層Ｓ１は、例えばＮｉＰｔシリサイド層である。
エピタキシャル層ＥＰ１の上面および側面は、シリサイド層Ｓ１により覆われている。シリサイド層Ｓ１は、例えばタングステン（Ｗ）を主に含む金属膜から成る接続部であるプラグＰＧと、半導体から成るエピタキシャル層ＥＰ１内のソース・ドレイン領域との間の接続抵抗を低減する役割を有する。
ｎ型トランジスタＱＮは、ゲート電極Ｇ１、ドレイン領域および、ソース領域を有する。そして、ゲート電極Ｇ１のゲート長方向（Ｘ方向）のドレイン領域とソース領域との間の距離が、ｎ型トランジスタＱＮのチャネル長に相当する。
ｐＭＩＳ領域１Ｃにおいて、フィンＦＣの上面および側面上には、ゲート絶縁膜である絶縁膜ＨＫを介してゲート電極Ｇ２が形成されている。絶縁膜ＨＫはゲート電極Ｇ２の底面と側面とを連続的に覆っている。絶縁膜ＨＫは、窒化シリコンよりも誘電率（比誘電率）が高い絶縁材料膜、所謂Ｈｉｇｈ－ｋ膜（高誘電率膜）である。また、ゲート電極Ｇ２は、絶縁膜ＨＫの表面を覆う金属膜ＭＦ３と、絶縁膜ＨＫ上に金属膜ＭＦ３上を介して形成された金属膜ＭＦ４とから成る。金属膜ＭＦ４の両側の側面は、金属膜ＭＦ３に覆われている。金属膜ＭＦ３は例えばＴｉＡｌ（チタンアルミニウム）から成り、金属膜ＭＦ４は例えばＡｌ（アルミニウム）から成る。フィンＦＣと絶縁膜ＨＫとの間に酸化シリコン膜がゲート絶縁膜の一部として形成されていてもよいが、ここでは図示しない。
フィンＦＣの短手方向（Ｙ方向）において、ゲート電極Ｇ２は、絶縁膜ＨＫを介して、フィンＦＣの上面、側面および素子分離領域ＥＩの上面のそれぞれに沿って連続的に延在している。また、ゲート電極Ｇ２の側面は、サイドウォールスペーサＳＷにより覆われている。
また、Ｘ方向においてゲート電極Ｇ２を挟むように、ゲート電極Ｇ２の横のフィンＦＣ内に設けられたソース領域およびドレイン領域のそれぞれは、ｐ－型半導体領域であるエクステンション領域ＥＸ３と、ｐ＋型半導体領域である拡散領域Ｄ３とを有し、ＬＤＤ構造を有している。拡散領域Ｄ３は、フィンＦＣ内と、ゲート電極Ｇ２の横にサイドウォールスペーサＳＷを介して形成されたエピタキシャル層ＥＰ２内とに亘って形成されている。エクステンション領域ＥＸ３は、フィンＦＣの上面および側面から、フィンＦＣ内に亘って形成されている。当該ソース領域は、図１に示すソース領域ＬＳ２に相当し、当該ドレイン領域は、図１に示すドレイン領域ＬＤ２に相当する。
また、ｐＭＩＳ領域１Ｃにおいて、フィンＦＣ上および素子分離領域ＥＩ上には、ｎＭＩＳ領域１Ｂと同様に絶縁膜ＩＦ９、層間絶縁膜ＩＬ１、絶縁膜ＩＦ１０および層間絶縁膜ＩＬ２が順に形成されている。層間絶縁膜ＩＬ１の上面は、ゲート電極Ｇ２、絶縁膜ＨＫおよびサイドウォールスペーサＳＷのそれぞれの上面と共に平坦化されている。
層間絶縁膜ＩＬ２上には、配線Ｍ１が形成され、配線Ｍ１は、層間絶縁膜ＩＬ２およびＩＬ１を貫通するコンタクトホールＣＨ内に設けられたプラグＰＧを介して、ソース領域およびドレイン領域に電気的に接続されている。プラグＰＧとエピタキシャル層ＥＰ２との間には、シリサイド層Ｓ１が介在している。シリサイド層Ｓ１は、例えばＮｉＰｔシリサイド層である。
エピタキシャル層ＥＰ２の上面および側面は、シリサイド層Ｓ１により覆われている。シリサイド層Ｓ１は、例えばタングステン（Ｗ）を主に含む金属膜から成る接続部であるプラグＰＧと、半導体から成るエピタキシャル層ＥＰ２内のソース・ドレイン領域との間の接続抵抗を低減する役割を有する。
ｐ型トランジスタＱＰは、ゲート電極Ｇ２、ドレイン領域および、ソース領域を有する。そして、ゲート電極Ｇ２のゲート長方向（Ｘ方向）のドレイン領域とソース領域との間の距離が、ｐ型トランジスタＱＰのチャネル長に相当する。
ここで、本実施の形態の半導体装置の主な特徴の１つとして、ドレイン領域を構成する拡散領域Ｄ１が形成されたフィンＦＡの上面の高さは、ソース領域を構成する拡散領域Ｄ１が形成されたフィンＦＡの上面の高さよりも低い。言い換えれば、エピタキシャル層ＥＰＳが接するフィンＦＡの上面は、エピタキシャル層ＥＰＤが接するフィンＦＡの上面よりも高さが高い。また、エピタキシャル層ＥＰＳが接するフィンＦＡの上面は、エピタキシャル層ＥＰ１が接するフィンＦＢの上面、および、エピタキシャル層ＥＰ２が接するフィンＦＣの上面のいずれよりも高さが高い。また、エピタキシャル層ＥＰＤが接するフィンＦＡの上面は、メモリセル領域１Ａの制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびサイドウォールスペーサＳＷのそれぞれの直下のフィンＦＡの上面よりも、例えば２０～５０ｎｍ低い。
このため、制御ゲート電極ＣＧと隣り合うサイドウォールスペーサＳＷの直下のフィンＦＡの上面と、エピタキシャル層ＥＰＤが接するフィンＦＡの上面との間には段差が形成されている。本願でいうフィンの上面の高さおよびフィンの高さとは、フィンＦＡ～ＦＣの表面を除く半導体基板ＳＢの上面、つまり、素子分離領域ＥＩの直下の半導体基板ＳＢの上面に対して垂直な方向（縦方向、高さ方向）における、素子分離領域ＥＩの上面からフィンＦＡの最上面（最上端）までの距離をいう。
また、エピタキシャル層ＥＰＤが接するフィンＦＡの上面、エピタキシャル層ＥＰ１が接するフィンＦＢの上面、および、エピタキシャル層ＥＰ２が接するフィンＦＣの上面は、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの直下のフィンＦＡの上面、ゲート電極Ｇ１の直下のフィンＦＢの上面、ゲート電極Ｇ２の直下のフィンＦＣの上面のいずれよりも位置が低い。
このため、エピタキシャル層ＥＰＳの上面は、エピタキシャル層ＥＰＤ、ＥＰ１およびＥＰ２のそれぞれの上面よりも位置が高い。また、エピタキシャル層ＥＰＤ、ＥＰＳ、ＥＰ１およびＥＰ２のそれぞれの上面は、ゲート絶縁膜ＧＦおよび絶縁膜Ｃ１とフィンＦＡとの界面よりも位置が高い。
図４では、Ｙ方向に沿い、フィンおよびエピタキシャル層を含む断面を４つ並べて示している。すなわち、図４では左から順に、ドレイン領域が形成されたフィンＦＡを覆うエピタキシャル層ＥＰＤを含む断面、ソース領域が形成された複数のフィンＦＡを覆うエピタキシャル層ＥＰＳを含む断面、ドレイン領域が形成されたフィンＦＢを覆うエピタキシャル層ＥＰ１を含む断面、および、ドレイン領域が形成されたフィンＦＣを覆うエピタキシャル層ＥＰ２を含む断面を示している。なお、ソース領域が形成されたフィンＦＢを覆うエピタキシャル層ＥＰ１を含む断面は、図４のｎＭＩＳ領域１Ｂに示す構造と同様の構造を有しており、ソース領域が形成されたフィンＦＣを覆うエピタキシャル層ＥＰ２を含む断面は、図４のｐＭＩＳ領域１Ｃに示す構造と同様の構造を有している。
図４に示すように、ソース領域が形成された部分のフィンＦＡの上面の高さは、ドレイン領域が形成された部分のフィンＦＡ、ソース領域またはドレイン領域が形成されたフィンＦＢ、および、ソース領域またはドレイン領域が形成されたフィンＦＣのいずれの上面の高さよりも高い。また、エピタキシャル層ＥＰＳの上面の高さは、エピタキシャル層ＥＰＤ、ＥＰ１およびＥＰ２のいずれの上面の高さよりも高い。
また、同一のエピタキシャル層ＥＰＳに接する複数のフィンＦＡのうち、Ｙ方向の端部のフィンＦＡの側面から、Ｙ方向におけるエピタキシャル層ＥＰＳの最端部（終端部）までの距離（最短距離）Ｌ２は、Ｙ方向におけるフィンＦＡの側面からエピタキシャル層ＥＰＤの最端部までの距離（最短距離）Ｌ１よりも大きい。また、距離Ｌ２は、Ｙ方向におけるフィンＦＢの側面からエピタキシャル層ＥＰ１の最端部までの距離（最短距離）Ｌ３、および、Ｙ方向におけるフィンＦＣの側面からエピタキシャル層ＥＰ２の最端部までの距離（最短距離）Ｌ４のいずれよりも大きい。すなわち、Ｙ方向において、隣り合うフィンＦＡ同士の間におけるエピタキシャル層ＥＰＳの幅（距離Ｌ２）は、隣り合うフィンＦＡ同士の間におけるエピタキシャル層ＥＰＤの幅（距離Ｌ１）、隣り合うフィンＦＢ同士の間におけるエピタキシャル層ＥＰ１の幅（距離Ｌ３）、および、隣り合うフィンＦＣ同士の間におけるエピタキシャル層ＥＰ２の幅（距離Ｌ４）のいずれよりも大きい。
ここでは、メモリセル領域１ＡにおけるフィンＦＡの短手方向（Ｙ方向）において隣り合うフィンＦＡ同士の間隔は、フィンの短手方向（Ｙ方向）において、ｎＭＩＳ領域１Ｂで互いに隣り合うフィンＦＢ同士の間隔およびｐＭＩＳ領域１Ｃで互いに隣り合うフィンＦＣ同士の間隔のそれぞれよりも大きいものとする。ただし、それらの間隔は、メモリセル領域１Ａ、ｎＭＩＳ領域１ＢおよびｐＭＩＳ領域１Ｃのそれぞれで同じであってもよい。Ｙ方向で隣り合うフィンＦＡ同士の間の距離は、例えば８０～１２０ｎｍである。
距離Ｌ１は、Ｙ方向で隣り合うフィンＦＡ同士の間の距離の１／２未満であるため、Ｙ方向で隣り合う２つのフィンＦＡのそれぞれに接するエピタキシャル層ＥＰＤ同士は互いに離間している。同様に、距離Ｌ３は、Ｙ方向で隣り合うフィンＦＢ同士の間の距離の１／２未満であるため、Ｙ方向で隣り合う２つのフィンＦＢのそれぞれに接するエピタキシャル層ＥＰ１同士は互いに離間している。また、距離Ｌ４は、Ｙ方向で隣り合うフィンＦＣ同士の間の距離の１／２未満であるため、Ｙ方向で隣り合う２つのフィンＦＣのそれぞれに接するエピタキシャル層ＥＰ２同士は互いに離間している。
これに対し、距離Ｌ２は、Ｙ方向で隣り合うフィンＦＡ同士の間の距離の１／２以上であるため、Ｙ方向で隣り合う２つのフィンＦＡのそれぞれに接するエピタキシャル層ＥＰＳ同士は互いに接し、一体化している。よって、メモリセルＭＣ（図３参照）のソース領域が形成された部分のフィンＦＡを覆う１つのエピタキシャル層ＥＰＳは、Ｙ方向に並ぶ複数のフィンＦＡを覆っている。エピタキシャル層ＥＰＳ内には、高濃度の拡散領域Ｄ１（図３参照）が形成されているため、エピタキシャル層ＥＰＳを介して、複数のフィンＦＡのそれぞれのソース領域が互いに電気的に接続されている。図２および図４では、３つのフィンＦＡを覆うエピタキシャル層ＥＰＳを示しているが、エピタキシャル層ＥＰＳはさらに多くのフィンＦＡを覆っていてもよい。
このように、エピタキシャル層ＥＰＳが、エピタキシャル層ＥＰＤ、ＥＰ１およびＥＰ２に比べて大きく成長している理由は、エピタキシャル成長の基部となるフィンのうち、メモリセル領域１Ａでソース領域が形成されている部分のフィンＦＡの上面の高さが比較的高いことにある。
また、複数のフィンＦＡを覆うエピタキシャル層ＥＰＳには、当該エピタキシャル層ＥＰＳが覆うフィンの数と同じ数のプラグを接続しなくても、それらのフィンＦＡのそれぞれに形成されたソース領域にソース電位を供給することができる。したがって、１つのエピタキシャル層ＥＰＳの直上に配置され、当該エピタキシャル層ＥＰＳに電気的に接続されたプラグＰＧの数は、当該エピタキシャル層ＥＰＳが覆うフィンＦＡの数より少ない。これによりプラグＰＧが密に配置されることを防ぐことができる。
＜不揮発性メモリの動作について＞
次に、不揮発性メモリの動作例について、図４１を参照して説明する。
図４１は、「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図４１の表には、「書込」、「消去」、「読出」時のそれぞれにおいて、図３に示すメモリセルＭＣ（選択メモリセル）のメモリゲート電極ＭＧに印加する電圧Ｖｍｇ、ソース領域ＭＳ（図１参照）に印加する電圧Ｖｓ、制御ゲート電極ＣＧに印加する電圧Ｖｃｇ、ドレイン領域ＭＤ（図１参照）に印加する電圧Ｖｄ、およびｐ型ウェルＰＷ１に印加する電圧Ｖｂが記載されている。なお、図４１の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタの電荷蓄積部である窒化シリコン膜ＮＦへの電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。
書込み方式は、所謂ＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれる、ソースサイド注入によるホットエレクトロン注入で書込みを行う書込み方式（ホットエレクトロン注入書込み方式）を用いることができる。例えば図４１の「書込」の欄に示されるような電圧を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルの絶縁膜Ｃ１の窒化シリコン膜ＮＦ中に電子を注入することで書込みを行う。
この際、ホットエレクトロンは、２つのゲート電極（メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ）間の下のチャネル領域（ソース・ドレイン領域間）で発生し、メモリゲート電極ＭＧの下の絶縁膜Ｃ１中の電荷蓄積部である窒化シリコン膜ＮＦにホットエレクトロンが注入される。注入されたホットエレクトロン（電子）は、絶縁膜Ｃ１の窒化シリコン膜ＮＦ中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
消去方法は、所謂ＢＴＢＴ方式と呼ばれる、ＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）によるホットホール注入により消去を行う消去方式（ホットホール注入消去方式）を用いることができる。すなわち、ＢＴＢＴ（バンド間トンネル現象）により発生したホール（正孔）を電荷蓄積部（絶縁膜Ｃ１中の窒化シリコン膜ＮＦ）に注入することにより消去を行う。例えば図４１の「消去」の欄に示されるような電圧を、消去を行う選択メモリセルの各部位に印加し、ＢＴＢＴ現象によりホール（正孔）を発生させ電界加速することで選択メモリセルの絶縁膜Ｃ１の窒化シリコン膜ＮＦ中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる。すなわち、メモリトランジスタは消去状態となる。
読出し時には、例えば図４１の「読出」の欄に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるメモリトランジスタのしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
＜半導体装置の効果について＞
以下に、図４２を用いて、本実施の形態の半導体装置の効果について説明する。図４２は、比較例の半導体装置を示す平面図である。図４２では、図１と同様にメモリセル領域１Ａ、ｎＭＩＳ領域１ＢおよびｐＭＩＳ領域１Ｃのそれぞれの平面レイアウトを示している。
図４２に示す半導体装置は、エピタキシャル層ＥＰＳＡが、エピタキシャル層ＥＰＤと同様に各フィンＦＡ毎に独立して形成されており、さらに、Ｙ方向に並ぶ複数のエピタキシャル層ＥＰＳＡのそれぞれを電気的に接続された配線であるソース線ＳＬがＹ方向に延在している点で、本実施の形態の半導体装置と異なる。すなわち、メモリセル領域１ＡのメモリセルＭＣを構成するソース領域ＭＳが形成された部分のフィンＦＡを覆うエピタキシャル層ＥＰＳＡは、当該フィンＦＡとＹ方向で隣り合う他のフィンＦＡを覆うエピタキシャル層ＥＰＳＡと離間している。また、Ｙ方向に延在するソース線ＳＬは、メモリセルアレイの上部においてＸ方向に並んで複数配置されている。つまり、ソース線ＳＬはストライプ状に形成されている。
フィン型のトランジスタにより構成されるＭＯＮＯＳメモリでは、活性領域となるフィンの短手方向の幅が小さいため、フィンに直接プラグを接続するとコンタクト抵抗が高くなる。そのため、ソース・ドレイン領域が形成される部分のフィンをエピタキシャル成長法を用いてせり上げ、これにより形成されたエピタキシャル層にプラグを接続することが考えられる。
このようなＭＯＮＯＳメモリでソース線の共通化（各ソース領域の並列接続）は素子上の配線により行う場合、半導体装置の微細化に伴い、ソース線同士の間などにおいて線間容量が大きくなり、動作遅延（ＲＣ遅延）が発生する。つまり、図４２に示す比較例のようにＹ方向に並ぶ複数のフィンＦＡのそれぞれに形成されたソース領域ＭＳに並列に接続されたソース線ＳＬを形成し、当該ソース線ＳＬをＸ方向に複数並べた構造では、セルサイズ縮小によるソース線同士の間隔が狭くなるため、線間容量の増大によるＲＣ遅延が発生する。
また、比較例のように、全てのソース・ドレイン領域のそれぞれの直上にプラグ（コンタクトプラグ）を形成しようとすると、プラグが密に配置されることによりプラグ同士の間隔が狭くなる。このようにプラグを微細ピッチで配置することは難易度が高く、プラグを埋め込むコンタクトホールの非開口などによりプラグ形成不良が起き易くなる。
以上により、半導体装置の信頼性が低下する問題が生じる。
そこで、本実施の形態の半導体装置では、フィンの高さに応じてエピタキシャル成長の量に差異が生じることを利用し、ソース線の共通化をエピタキシャル層により行っている。すなわち、図３に示すように、素子分離領域ＥＩ上に露出しているフィンＦＡの高さは、ドレイン領域が形成された部分よりもソース領域が形成された部分の方が高い。このようなフィンＦＡを基部としてエピタキシャル成長を行った結果、ドレイン領域が形成された部分である高さが低いフィンＦＡを覆うエピタキシャル層ＥＰＤに比べ、ソース領域が形成された部分である高さが高いフィンＦＡを覆うエピタキシャル層ＥＰＳは大きく成長している。
このため、図１に示すように、Ｙ方向に並ぶ複数のフィンＦＡのそれぞれに形成されたドレイン領域ＭＤを覆うエピタキシャル層ＥＰＤは互いに離間しているのに対し、Ｙ方向に並ぶ複数のフィンＦＡのそれぞれに形成されたソース領域ＭＳを覆うエピタキシャル層ＥＰＳは、互いに接して一体化している。つまり、エピタキシャル層ＥＰＳを介して、複数のソース領域ＭＳは並列接続されている。
よって、ソース領域ＭＳと同じ数のプラグＰＧを介して各ソース領域ＭＳにソース電位を供給するためのソース線をメモリセルの素子上に形成する必要はなく、メモリセルアレイの上部にストライプ状に複数のソース線を配置することに起因する線間容量の増大を防ぐことができる。したがって、線間容量の増大による特性劣化を防ぐことができるため、半導体装置の信頼性を向上させることができる。
また、ソース領域ＭＳの直上にプラグＰＧを配置する必要がなくなるため、ソース・ドレイン領域に接続するプラグＰＧの配置を疎にすることができる。よって、プラグの形成不良の発生を防ぐことができるため、半導体装置の信頼製を向上させることができる。
＜半導体装置の製造工程について＞
以下に、図５～図４０を用いて、本実施の形態の半導体装置の製造方法について説明する。図５および図１３～図４０は、本実施の形態の半導体装置の形成工程中の断面図である。図６～図１２は、本実施の形態の半導体装置の形成工程中の斜視図である。図６～図１２の斜視図では、ウェルの図示を省略する。
図５～図１３では、左側から右側に向かって順に並ぶメモリセル領域１Ａおよびロジック回路領域１Ｄを示している。また、図１４～図４０では、左側から右側に向かって順に並ぶメモリセル領域１Ａ、ｎＭＩＳ領域１ＢおよびｐＭＩＳ領域１Ｃを示している。ｎＭＩＳ領域１ＢおよびｐＭＩＳ領域１Ｃは、ロジック回路領域１Ｄを構成する領域である。
ここではまず、図５に示すように、半導体基板ＳＢを用意し、半導体基板ＳＢの上面上に、絶縁膜ＩＦ１、絶縁膜ＩＦ２および半導体膜ＳＩ１を順に形成する。半導体基板ＳＢは、例えば１～１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどから成る。絶縁膜ＩＦ１は、例えば酸化シリコン膜から成り、例えば酸化法またはＣＶＤ（Chemical Vapor Deposition）法を用いて形成することができる。絶縁膜ＩＦ１の膜厚は、２～１０ｎｍ程度である。絶縁膜ＩＦ２は、例えば窒化シリコン膜から成り、その膜厚は、２０～１００ｎｍ程度である。絶縁膜ＩＦ２は、例えばＣＶＤ法により形成する。半導体膜ＳＩ１は、例えばシリコン膜から成り、例えばＣＶＤ法により形成する。半導体膜ＳＩ１の膜厚は、例えば２０～２００ｎｍである。
次に、図６に示すように、フォトリソグラフィ技術およびエッチング法を用いて、メモリセル領域１Ａおよびロジック回路領域１Ｄの半導体膜ＳＩ１を加工する。これにより、絶縁膜ＩＦ２上には、Ｘ方向に延在する複数の半導体膜ＳＩ１のパターンが、Ｙ方向に並んで複数形成される。
メモリセル領域１Ａの当該パターンのＹ方向の幅は、ロジック回路領域１Ｄの当該パターンのＹ方向の幅よりも大きい。また、Ｙ方向において、メモリセル領域１Ａに並ぶ当該パターン同士の間隔は、ロジック回路領域１Ｄに並ぶ当該パターン同士の間隔よりも大きい。後の工程では、Ｙ方向において半導体膜ＳＩ１に近接する領域にフィンが形成されるため、当該パターンの幅および間隔を変更することにより、隣り合うフィン同士の間隔を調整することができる。
次に、図７に示すように、複数の半導体膜ＳＩ１のそれぞれの側面を覆うハードマスクＨＭ１を形成する。ここでは、例えば、半導体基板ＳＢ上にＣＶＤ法を用いて、１０～４０ｎｍの膜厚を有する酸化シリコン膜を形成した後、異方性エッチングであるドライエッチングを行う。これにより絶縁膜ＩＦ２および半導体膜ＳＩ１のそれぞれの上面を露出させることで、半導体膜ＳＩ１の側面に残った当該酸化シリコン膜から成るハードマスクＨＭ１を形成する。ハードマスクＨＭ１は、隣り合う半導体膜ＳＩ１同士の間を完全に埋め込んではいない。図７に示すように、ハードマスクＨＭ１は、各半導体膜ＳＩ１を囲むように環状に形成されている。
次に、図８に示すように、ウェットエッチング法を用いて半導体膜ＳＩ１を除去する。続いて、メモリセル領域１ＡのハードマスクＨＭ１を覆い、ロジック回路領域１ＤのハードマスクＨＭ１を露出するフォトレジスト膜ＰＲ１を形成する。続いて、ウェットエッチングを行うことで、ハードマスクＨＭ１の表面を一部除去する。これにより、ロジック回路領域１ＤのハードマスクＨＭ１の幅を細くする。なお、本願でいう幅とは、半導体基板ＳＢの上面に沿う方向における、パターンなどの長さを指す。
ハードマスクＨＭ１は、その直下にフィンを形成するために用いられるマスクである。このため、上記のようにしてメモリセル領域１ＡのハードマスクＨＭ１の幅とロジック回路領域１ＤのハードマスクＨＭ１の幅とに差を設けることで、メモリセル領域１Ａおよびロジック回路領域１Ｄに形成するフィンの幅に差を設けることができる。
次に、図９に示すように、フォトレジスト膜ＰＲ１を除去した後、メモリセル領域１Ａおよびロジック回路領域１Ｄにおいて各ハードマスクＨＭ１の一部を覆うフォトレジスト膜ＰＲ２を形成する。フォトレジスト膜ＰＲ２は、ハードマスクＨＭ１のうち、Ｘ方向に延在する部分を覆い、Ｘ方向に延在する当該部分の端部と、Ｙ方向に延在する部分とを露出するレジストパターンである。つまり、Ｘ方向におけるハードマスクＨＭ１の両端は、フォトレジスト膜ＰＲ２から露出している。
次に、図１０に示すように、フォトレジスト膜ＰＲ２をマスクとして用いてエッチングを行うことで、各ハードマスクＨＭ１の一部を除去し、その後、フォトレジスト膜ＰＲ２を除去する。これにより、ハードマスクＨＭ１は、Ｘ方向に延在する部分のみが残る。すなわち、絶縁膜ＩＦ２上には、Ｘ方向に延在するパターンであるハードマスクＨＭ１が、Ｙ方向に複数並んで配置されている。
次に、図１１に示すように、ハードマスクＨＭ１をマスクとして、絶縁膜ＩＦ２、ＩＦ１および半導体基板ＳＢに対して異方性ドライエッチングを行う。これにより、ハードマスクＨＭ１の直下に、板状（壁状）に加工された半導体基板ＳＢの一部であるパターン、つまりフィンＦＡ、ＦＢおよびＦＣを形成する。ここでは、ハードマスクＨＭ１から露出した領域の半導体基板ＳＢの上面を１００～２５０ｎｍ掘り下げて溝を形成することで、半導体基板ＳＢの上面からの高さ１００～２５０ｎｍを有するフィンＦＡ、ＦＢおよびＦＣが形成できる。すなわち、フィンＦＡ、ＦＢおよびＦＣは、フィンＦＡ、ＦＢおよびＦＣのそれぞれの周囲に形成された溝の底面から上方に突出している。
次に、図１２に示すように、半導体基板ＳＢの上に、フィンＦＡ、ＦＢ、ＦＣ、絶縁膜ＩＦ１およびＩＦ２を完全に埋めるように、酸化シリコン膜などから成る絶縁膜を堆積する。続いて、この絶縁膜に対してＣＭＰ（Chemical Mechanical Polishing）法による研磨処理を行い、絶縁膜ＩＦ２の上面を露出させる。これにより、当該絶縁膜から成る素子分離領域ＥＩを形成する。当該ＣＭＰ工程により、ハードマスクＨＭ１は除去される。なお、素子分離領域ＥＩを構成する絶縁膜を形成する前にハードマスクＨＭ１を除去してもよい。
次に、図１３に示すように、絶縁膜ＩＦ１、ＩＦ２を除去する。続いて、素子分離領域ＥＩの上面に対しエッチング処理を施すことで、素子分離領域ＥＩの上面を高さ方向に後退（下降）させる。これにより、フィンＦＡ、ＦＢおよびＦＣのそれぞれの側面の一部および上面を露出させる。
続いて、イオン注入法を用いて半導体基板ＳＢの上面に不純物を導入することにより、メモリセル領域１ＡのフィンＦＡ内にｐ型ウェルＰＷ１を形成し、ロジック回路領域１ＤのフィンＦＢ内にｐ型ウェルＰＷ２を形成し、ロジック回路領域１ＤのフィンＦＣ内にｎ型ウェルＮＷを形成する。ｐ型ウェルＰＷ１、ＰＷ２は、ｐ型の不純物（例えばＢ（ホウ素））を打ち込むことで形成する。ｎ型ウェルＮＷは、ｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））を打ち込むことで形成する。各ウェルは、各フィン内の全体および各フィンの下部の半導体基板ＳＢの一部に広がって形成される。
次に、図１４に示すように、フィンＦＡ、ＦＢおよびＦＣのそれぞれの上面および側面を覆う絶縁膜ＩＦ３を形成する。絶縁膜ＩＦ３は、例えば熱酸化法により形成することができ、例えば２ｎｍ程度の膜厚を有する酸化シリコン膜から成る。続いて、絶縁膜ＩＦ３上に、フィンＦＡ、ＦＢおよびＦＣのそれぞれの高さ以上の膜厚を有する半導体膜ＳＩ２をＣＶＤ法などにより堆積した後、半導体膜ＳＩ２の上面をＣＭＰ法などにより平坦化することにより、平坦な上面を有する半導体膜ＳＩ２を形成する。その後、半導体膜ＳＩ２上に、例えばＣＶＤ法を用いて絶縁膜ＩＦ４を形成する。半導体膜ＳＩ２は、例えばポリシリコン膜（シリコン膜）から成り、絶縁膜ＩＦ４は、例えば窒化シリコン膜から成る。上記のように半導体膜ＳＩ２に対してＣＭＰ法による研磨工程を行った後においても、フィンＦＡ、ＦＢおよびＦＣのそれぞれの上面上に半導体膜ＳＩ２が残っている。
次に、図１５に示すように、メモリセル領域１ＡのフィンＦＡの一部の直上と、ｎＭＩＳ領域１ＢおよびｐＭＩＳ領域１Ｃとを覆うフォトレジスト膜（図示しない）を形成する。当該フォトレジスト膜は、メモリセル領域１Ａにおいて、Ｙ方向（図の奥行き方向）に並ぶ複数のフィンＦＡのそれぞれの一部を覆うように形成された、Ｙ方向に延在するレジストパターンを含んでいる。当該レジストパターンの横の領域において、フィンＦＡの上面がフォトレジスト膜から露出している。
続いて、当該フォトレジスト膜をマスクとして用いてエッチングを行うことにより、メモリセル領域１Ａの絶縁膜ＩＦ４、半導体膜ＳＩ２のそれぞれの一部を除去し、これによりメモリセル領域１Ａの素子分離領域ＥＩの上面および絶縁膜ＩＦ３の表面を露出させる。すなわち、フィンＦＡの上面の一部および側面の一部は、絶縁膜ＩＦ４および半導体膜ＳＩ２から露出する。これにより、フィンＦＡ上には、半導体膜ＳＩ２から成る制御ゲート電極ＣＧが形成される。また、これにより、制御ゲート電極ＣＧとフィンＦＡとの間の絶縁膜ＩＦ３から成るゲート絶縁膜ＧＦが形成される。
なお、ここでは、制御ゲート電極ＣＧから露出するフィンＦＡの表面を覆う絶縁膜ＩＦ３が、上記エッチングおよびその後に行う洗浄工程により除去され、フィンＦＡの表面が露出される場合について説明するが、フィンＦＡの上面および側面は絶縁膜ＩＦ３に覆われたままでもよい。
次に、図１６に示すように、半導体基板ＳＢ上に酸化シリコン膜（ボトム酸化膜）Ｘ１、窒化シリコン膜ＮＦおよび酸化シリコン膜（トップ酸化膜）Ｘ２を順に形成することにより、酸化シリコン膜Ｘ１、窒化シリコン膜ＮＦおよび酸化シリコン膜Ｘ２から成る積層構造を有する絶縁膜Ｃ１を形成する。すなわち、絶縁膜Ｃ１はＯＮＯ膜である。酸化シリコン膜Ｘ１は、酸化法またはＣＶＤ法などにより形成することができる。窒化シリコン膜ＮＦおよび酸化シリコン膜Ｘ２は、例えばＣＶＤ法により形成（堆積）する。
絶縁膜Ｃ１は、素子分離領域ＥＩの上面、並びに、フィンＦＡの上面および側面を覆っている。また、絶縁膜Ｃ１は、制御ゲート電極ＣＧおよび絶縁膜ＩＦ４から成る積層パターンの上面および側面を覆っている。なお、窒化シリコン膜ＮＦは、後に形成するメモリセルの電荷蓄積部（電荷蓄積膜）として機能する膜であるが、窒化シリコン膜ＮＦの代わりに、ＨｆＳｉＯなどから成るｈｉｇｈ－ｋ膜を形成してもよい。また、酸化シリコン膜Ｘ２の代わりに、ＡｌＯ（酸化アルミニウム）膜を形成してもよい。
次に、図１７に示すように、半導体基板ＳＢ上に、例えばＣＶＤ法を用いて、半導体膜ＳＩ３を形成する。半導体膜ＳＩ３は、例えばポリシリコン膜から成り、制御ゲート電極ＣＧおよび絶縁膜ＩＦ４を含む積層体の高さよりも膜厚が大きい。続いて、半導体膜ＳＩ３の上面をＣＭＰ法により研磨することで、絶縁膜ＩＦ４上の絶縁膜Ｃ１の上面を露出させる。
次に、図１８に示すように、エッチバック工程を行うことで、半導体膜ＳＩ３の上面を後退させる。これにより、半導体膜ＳＩ３の上面の位置は、例えば、制御ゲート電極ＣＧの上面の位置とほぼ等しい高さとなる。
次に、図１９に示すように、半導体基板ＳＢ上に、例えばＣＶＤ法を用いて、絶縁膜ＩＦ５を形成する。絶縁膜ＩＦ５は、例えば窒化シリコン膜から成り、絶縁膜ＩＦ４の側面および上面と、半導体膜ＳＩ３の上面とを、絶縁膜Ｃ１を介して覆っている。
次に、図２０に示すように、ドライエッチングを行うことで、絶縁膜ＩＦ５の一部を除去し、これにより絶縁膜Ｃ１の上面と半導体膜ＳＩ３の上面の一部とを露出させる。すなわち、絶縁膜ＩＦ５は、絶縁膜ＩＦ４の側面に絶縁膜Ｃ１を介してサイドウォールスペーサ状に残る。続いて、絶縁膜ＩＦ５をマスクとしてエッチングを行うことで、半導体膜ＳＩ３を加工する。これにより、制御ゲート電極ＣＧの両側の側面に近接する領域に半導体膜ＳＩ３が残り、制御ゲート電極ＣＧの両側の側面に近接する領域以外の領域において、フィンＦＡの上面は半導体膜ＳＩ３から露出する。
制御ゲート電極ＣＧのゲート長方向（Ｘ方向）における一方の側面に絶縁膜Ｃ１を介して近接する半導体膜ＳＩ３は、メモリゲート電極ＭＧを構成する。メモリゲート電極ＭＧは、制御ゲート電極ＣＧと並んで、複数のフィンＦＡに跨がるようにＹ方向に延在している。
次に、図２１に示すように、メモリゲート電極ＭＧおよびその直上の絶縁膜ＩＦ５を覆うレジストパターン（図示しない）を形成した後、当該レジストパターンをマスクとして用いてエッチングを行うことにより、当該レジストパターンから露出する絶縁膜ＩＦ５および半導体膜ＳＩ３を除去する。これにより、ゲート長方向において、制御ゲート電極ＣＧの一方の側面には絶縁膜Ｃ１を介してメモリゲート電極ＭＧが残り、制御ゲート電極ＣＧの他方の側面は半導体膜ＳＩ３から露出する。
続いて、エッチングを行うことで、絶縁膜ＩＦ５およびメモリゲート電極ＭＧに覆われていない絶縁膜Ｃ１を除去する。これにより、絶縁膜ＩＦ４の上面、フィンＦＡの上面、フィンＦＡの側面、素子分離領域ＥＩの上面が露出する。また、メモリゲート電極ＭＧに覆われていない絶縁膜ＩＦ４の側面および制御ゲート電極ＣＧの側面が露出する。
次に、図２２に示すように、メモリセル領域１Ａと、ｎＭＩＳ領域１ＢおよびｐＭＩＳ領域１ＣのフィンＦＢ、ＦＣのそれぞれの一部の直上とを覆うフォトレジスト膜（図示しない）を形成する。当該フォトレジスト膜は、Ｙ方向（図の奥行き方向）に並ぶ複数のフィンＦＢのそれぞれの一部を覆うように形成された、Ｙ方向に延在するレジストパターンと、Ｙ方向に並ぶ複数のフィンＦＣのそれぞれの一部を覆うように形成された、Ｙ方向に延在するレジストパターンとを含んでいる。当該レジストパターンの横の領域において、フィンＦＢ、ＦＣのそれぞれの上面がフォトレジスト膜から露出している。
続いて、当該フォトレジスト膜をマスクとして用いてエッチングを行うことにより、ｎＭＩＳ領域１ＢおよびｐＭＩＳ領域１Ｃの絶縁膜ＩＦ４、半導体膜ＳＩ２のそれぞれの一部を除去し、これによりｎＭＩＳ領域１ＢおよびｐＭＩＳ領域１Ｃの素子分離領域ＥＩの上面および絶縁膜ＩＦ３の表面を露出させる。すなわち、フィンＦＢ、ＦＣのそれぞれの上面の一部および側面の一部は、絶縁膜ＩＦ４および半導体膜ＳＩ２から露出する。これにより、フィンＦＢ、ＦＣのそれぞれの上には、絶縁膜ＩＦ３を介して、半導体膜ＳＩ２から成るダミーゲート電極ＤＧが形成される。
ダミーゲート電極ＤＧは、後の工程で除去され、メタルゲート電極に置換される膜であり、完成した半導体装置には残らない。つまり、ダミーゲート電極ＤＧは、擬似的なゲート電極である。なお、ここでは、ダミーゲート電極ＤＧから露出するフィンＦＢ、ＦＣのそれぞれの表面を覆う絶縁膜ＩＦ３が除去される場合について説明する。その後、図示は省略するが、ダミーゲート電極ＤＧの側面を覆う酸化シリコン膜を形成する。
次に、図２３に示すように、絶縁膜ＩＦ４、ＩＦ５、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびダミーゲート電極ＤＧをマスクとして用いて、フィンＦＡ、ＦＢおよびＦＣのそれぞれの上面に対しイオン注入を行う。これにより、フィンＦＡの上面には、ｎ型の半導体領域である一対のエクステンション領域ＥＸ１を形成する。また、フィンＦＢの上面には、ｎ型の半導体領域である一対のエクステンション領域ＥＸ２を形成する。フィンＦＣの上面には、ｐ型の半導体領域である一対のエクステンション領域ＥＸ３を形成する。
少なくとも、エクステンション領域ＥＸ３は、エクステンション領域ＥＸ１、ＥＸ２の形成工程とは別の工程で形成される。エクステンション領域ＥＸ１、ＥＸ２は、ｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））を打ち込むことで形成することができる。エクステンション領域ＥＸ３は、ｐ型の不純物（例えばＢ（ホウ素））を打ち込むことで形成することができる。ここでは、メモリゲート電極ＭＧの横のフィンＦＡ内にエクステンション領域ＥＸ１を形成しているが、このエクステンション領域ＥＸ１は形成しなくてもよい。
続いて、半導体基板ＳＢ上に、例えばＣＶＤ法を用いて絶縁膜ＩＦ６を形成する。絶縁膜ＩＦ６は、例えば窒化シリコン膜から成る。絶縁膜ＩＦ６は、素子分離領域ＥＩ、フィンＦＡ、ＦＢ、ＦＣ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ダミーゲート電極ＤＧ、絶縁膜ＩＦ４およびＩＦ５のそれぞれの表面を覆っている。
次に、図２４に示すように、メモリセル領域１ＡおよびｎＭＩＳ領域１Ｂを露出し、ｐＭＩＳ領域１Ｃを覆うフォトレジスト膜ＰＲ３を形成した後、フォトレジスト膜ＰＲ３をマスクとしてドライエッチングを行うことで、メモリセル領域１ＡおよびｎＭＩＳ領域１Ｂの絶縁膜ＩＦ６の一部を除去し、これにより、素子分離領域ＥＩ、フィンＦＢおよび絶縁膜ＩＦ４のそれぞれの上面を露出させる。ここで、メモリセル領域１Ａの制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを含むパターンの両側の側面には、絶縁膜ＩＦ６から成るサイドウォールスペーサＳＷが形成される。また、ｎＭＩＳ領域１Ｂのダミーゲート電極ＤＧおよび当該ダミーゲート電極ＤＧ上の絶縁膜ＩＦ４から成る積層体の側面には、絶縁膜ＩＦ６から成るサイドウォールスペーサＳＷが形成される。
このとき、フィンＦＡ、ＦＢのそれぞれの側面に絶縁膜ＩＦ６から成るサイドウォールスペーサが形成されてもよいが、図２４ではフィンＦＢの側面に形成されるサイドウォールスペーサの図示を省略している。後の工程でフィンＦＡ、ＦＣの側面にサイドウォールスペーサが形成される場合も、サイドウォールスペーサの図示は省略する。
次に、図２５に示すように、フォトレジスト膜ＰＲ３を除去した後、メモリセル領域１Ａの一部およびｎＭＩＳ領域１Ｂを露出し、ｐＭＩＳ領域１Ｃを覆うフォトレジスト膜ＰＲ４を形成する。フォトレジスト膜ＰＲ４は、メモリセル領域１Ａにおいて制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを含むパターンをＸ方向で挟む両側のフィンＦＡのうち、メモリゲート電極ＭＧ側のフィンＦＡの表面を覆い、制御ゲート電極ＣＧ側のフィンＦＡの表面を露出するレジストパターンである。
続いて、フォトレジスト膜ＰＲ４、絶縁膜ＩＦ４およびサイドウォールスペーサＳＷをマスクとしてドライエッチングを行う。これにより、メモリセル領域１Ａの制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、サイドウォールスペーサＳＷおよびフォトレジスト膜ＰＲ４から露出するフィンＦＡの上面と、ｎＭＩＳ領域１Ｂのダミーゲート電極ＤＧおよびサイドウォールスペーサＳＷを含むパターンの横に露出するフィンＦＢの上面とを後退させる。つまり、メモリセル領域１Ａでは、平面視において、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを挟むフィンＦＡの上面のうち、制御ゲート電極ＣＧ側の当該上面を半導体基板ＳＢ側に後退させる。ここでは、フィンＦＡ、ＦＢのそれぞれの上面を、半導体基板ＳＢ側に例えば２０～５０ｎｍ後退させる。
これにより、制御ゲート電極ＣＧの横のフィンＦＡの上面およびダミーゲート電極ＤＧの横のフィンＦＢの上面は、素子分離領域ＥＩの上面よりも高く、メモリゲート電極ＭＧの直下および横のフィンＦＡの上面並びにダミーゲート電極ＤＧの直下のフィンＦＢの上面のいずれよりも低い位置まで後退する。すなわち、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの横のフィンＦＡの上面のうち、制御ゲート電極ＣＧ側、つまりドレイン領域の形成される部分のフィンＦＡの上面は後退して低くなるが、メモリゲート電極ＭＧ側、つまりソース領域の形成される部分のフィンＦＡの上面は保護されているためエッチングされず、高いままである。
次に、図２６に示すように、フォトレジスト膜ＰＲ４を除去した後、エピタキシャル成長法を用いて、メモリセル領域１Ａのエピタキシャル層ＥＰＤおよびＥＰＳと、ｎＭＩＳ領域１Ｂのエピタキシャル層ＥＰ１とを形成する。すなわち、メモリセル領域１Ａでは、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびサイドウォールスペーサＳＷから露出するフィンＦＡの表面（上面および側面）のうち、制御ゲート電極ＣＧ側のフィンＦＡの表面を覆うエピタキシャル層ＥＰＤと、メモリゲート電極ＭＧ側のフィンＦＡの表面を覆うエピタキシャル層ＥＰＳとを形成する。また、ｎＭＩＳ領域１Ｂでは、ダミーゲート電極ＤＧおよびサイドウォールスペーサＳＷを含むパターンの横に露出するフィンＦＢの表面（上面および側面）を覆うエピタキシャル層ＥＰ１を形成する。エピタキシャル層ＥＰＤ、ＥＰＳおよびＥＰ１は、例えばＳｉ（シリコン）から成る。エピタキシャル層ＥＰＤ、ＥＰＳはフィンＦＡの上面および側面に接し、エピタキシャル層ＥＰ１はフィンＦＢの上面および側面に接している。また、ここでは例えばＳｉＰ（リン化シリコン）膜またはＳｉＣ（炭化シリコン）膜から成るエピタキシャル層ＥＰＤ、ＥＰＳおよびＥＰ１を形成してもよい。
エピタキシャル層ＥＰＤ、ＥＰ１は、図４を用いて説明したように、菱形の断面形状を有する半導体層であり、Ｙ方向におけるフィンＦＢの側面を覆っている。これに対し、エピタキシャル層ＥＰＳは、Ｙ方向に並ぶ複数のフィンＦＡのそれぞれの表面から成長した菱形の半導体層が互いに接触し、一体化したものである。このため、エピタキシャル層ＥＰＳは、Ｙ方向に沿う断面（図４参照）において、Ｙ方向に延在する形状を有しており、菱形の形状を有していない。
エピタキシャル成長の量は、フィンの高さが高いと大きくなり、フィンの高さが低くなると小さくなる。すなわち、エピタキシャル成長工程における横方向（半導体基板の上面に対して水平な方向）に成長する量は、フィンの高さにより異なる。ここでは、平面視において制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを挟むフィンＦＡのうち、制御ゲート電極ＣＧ側のフィンＦＡの上面がメモリゲート電極ＭＧ側のフィンＦＡの上面よりも低い状態でエピタキシャル成長が行われる。よって、エピタキシャル成長の基部となるフィンのうち、メモリゲート電極ＭＧの横のフィンＦＡの上面の高さが、制御ゲート電極ＣＧの横のフィンＦＡの上面およびｎＭＩＳ領域１Ｂのダミーゲート電極ＤＧの横のフィンＦＢの上面のいずれよりも高いことに起因して、エピタキシャル層ＥＰＳは、エピタキシャル層ＥＰＤ、ＥＰ１に比べて横方向に大きく成長している。したがって、Ｙ方向で隣り合うフィンＦＡのそれぞれを覆うエピタキシャル層ＥＰＤ同士は互いに離間し、Ｙ方向で隣り合うフィンＦＢのそれぞれを覆うエピタキシャル層ＥＰ１同士は互いに離間しているのに対し、Ｙ方向で隣り合うフィンＦＡのそれぞれを覆うエピタキシャル層ＥＰＳ同士は互いに接し、一体化している。
図２６では、エピタキシャル層ＥＰ１はＸ方向におけるフィンＦＢの側面を覆っていないが、当該側面をエピタキシャル層ＥＰ１が覆っていてもよい。Ｘ方向におけるフィンＦＢの側面が酸化シリコン膜などにより覆われている場合には、当該側面はエピタキシャル層ＥＰ１に覆われないことが考えられる。同様に、メモリセル領域１ＡのフィンＦＡのＸ方向の側面は、エピタキシャル層ＥＰＤまたはＥＰＳにより覆われていてもよい。
次に、図２７に示すように、半導体基板ＳＢ上に、例えば窒化シリコン膜から成る絶縁膜ＩＦ７を形成する。絶縁膜ＩＦ７は、例えばＣＶＤ法を用いて形成することができる。ｐＭＩＳ領域１Ｃでは、絶縁膜ＩＦ６の表面を覆うように絶縁膜ＩＦ７が形成されるが、図２７では絶縁膜ＩＦ７は絶縁膜ＩＦ６と一体となっているものとして、ｐＭＩＳ領域１Ｃの絶縁膜ＩＦ７の図示を省略する。
次に、図２８に示すように、ｐＭＩＳ領域１Ｃを露出し、メモリセル領域１ＡおよびｎＭＩＳ領域１Ｂを覆うフォトレジスト膜ＰＲ５を形成した後、フォトレジスト膜ＰＲ５をマスクとしてドライエッチングを行うことで、ｐＭＩＳ領域１Ｃの絶縁膜ＩＦ６の一部を除去し、これにより、素子分離領域ＥＩ、フィンＦＣおよび絶縁膜ＩＦ４のそれぞれの上面を露出させる。ここで、ｐＭＩＳ領域１Ｃのダミーゲート電極ＤＧおよび当該ダミーゲート電極ＤＧ上の絶縁膜ＩＦ４から成る積層体の側面には、絶縁膜ＩＦ６から成るサイドウォールスペーサＳＷが形成される。
次に、図２９に示すように、フォトレジスト膜ＰＲ５、絶縁膜ＩＦ４およびサイドウォールスペーサＳＷをマスクとしてドライエッチングを行うことで、ｐＭＩＳ領域１Ｃのダミーゲート電極ＤＧおよびサイドウォールスペーサＳＷを含むパターンの横に露出するフィンＦＣの上面を後退させる。これにより、当該パターンから露出するフィンＦＣの上面は、素子分離領域ＥＩの上面よりも高く、ダミーゲート電極ＤＧの直下のフィンＦＣの上面よりも低い位置まで後退する。ここでは、フィンＦＣの上面を、例えば２０～５０ｎｍ後退させる。この結果、当該パターンから露出するフィンＦＣの上面は、メモリゲート電極ＭＧの横のフィンＦＡの上面であって、エピタキシャル層ＥＰＳが接するフィンＦＡの上面よりも低くなる。
次に、図３０に示すように、エピタキシャル成長法を用いて、ｐＭＩＳ領域１Ｃのダミーゲート電極ＤＧおよびサイドウォールスペーサＳＷを含むパターンの横に露出するフィンＦＣの上面および側面を覆うエピタキシャル層ＥＰ２を形成する。エピタキシャル層ＥＰ２は、例えばＳｉＧｅ（シリコンゲルマニウム）から成る。
エピタキシャル層ＥＰ２は、図４を用いて説明したように、菱形の断面形状を有する半導体層であり、Ｙ方向におけるフィンＦＣの側面を覆っている。すなわち、当該パターンの横に露出するフィンＦＣの上面はエピタキシャル層ＥＰＳが接するフィンＦＡの上面よりも低いため、エピタキシャル成長による成長の量が小さい。このため、フィンＦＣの短手方向において互いに隣り合うフィンＦＣのそれぞれを覆うエピタキシャル層ＥＰ２同士は互いに離間している。図３０では、エピタキシャル層ＥＰ２はＸ方向におけるフィンＦＣの側面を覆っていないが、当該側面をエピタキシャル層ＥＰ２が覆っていてもよい。Ｘ方向におけるフィンＦＣの側面が酸化シリコン膜などにより覆われている場合には、当該側面はエピタキシャル層ＥＰ２に覆われないことが考えられる。
次に、図３１に示すように、フォトレジスト膜ＰＲ５を除去した後、半導体基板ＳＢ上に、例えば窒化シリコン膜から成る絶縁膜ＩＦ８を形成する。絶縁膜ＩＦ８は、例えばＣＶＤ法を用いて形成することができる。絶縁膜ＩＦ８は、メモリセル領域１ＡおよびｎＭＩＳ領域１Ｂにおいて絶縁膜ＩＦ７の表面を覆う様に形成される。ただし、図３１では、絶縁膜ＩＦ８はメモリセル領域１Ａの絶縁膜ＩＦ７およびｎＭＩＳ領域１Ｂの絶縁膜ＩＦ７と一体となっているものとして、メモリセル領域１ＡおよびｎＭＩＳ領域１Ｂの絶縁膜ＩＦ８の図示を省略する。
次に、図３２に示すように、絶縁膜ＩＦ４、ＩＦ５、ダミーゲート電極ＤＧ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびサイドウォールスペーサＳＷをマスクとして用いて、エピタキシャル層ＥＰＤ、ＥＰＳ、ＥＰ１、ＥＰ２、フィンＦＡ、ＦＢおよびＦＣのそれぞれの上面に対しイオン注入を行う。これにより、フィンＦＡ内には、ｎ型の半導体領域である一対の拡散領域Ｄ１を形成する。また、フィンＦＢ内には、ｎ型の半導体領域である一対の拡散領域Ｄ２を形成する。フィンＦＣ内には、ｐ型の半導体領域である一対の拡散領域Ｄ３を形成する。また、エピタキシャル層ＥＰＤ、ＥＰＳのそれぞれの内部にも拡散領域Ｄ１が形成され、エピタキシャル層ＥＰ１内にも拡散領域Ｄ２が形成され、エピタキシャル層ＥＰ２内にも拡散領域Ｄ３が形成される。
すなわち、メモリセル領域１Ａにおいて、平面視で制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを挟むように形成された上記一対の拡散領域Ｄ１のうち、一方はエピタキシャル層ＥＰＤの表面から、エピタキシャル層ＥＰＤ内並びにフィンＦＡの上面および側面を含むフィンＦＡ内に亘って形成される。また、上記一対の拡散領域Ｄ１のうち、他方はエピタキシャル層ＥＰＳの表面から、エピタキシャル層ＥＰＳ内並びにフィンＦＡの上面および側面を含むフィンＦＡ内に亘って形成される。また、ｎＭＩＳ領域１Ｂの上記一対の拡散領域Ｄ２のそれぞれは、エピタキシャル層ＥＰ１の表面から、エピタキシャル層ＥＰ１内並びにフィンＦＢの上面および側面を含むフィンＦＢ内に亘って形成される。また、ｐＭＩＳ領域１Ｃの上記一対の拡散領域Ｄ３のそれぞれは、エピタキシャル層ＥＰ２の表面から、エピタキシャル層ＥＰ２内並びにフィンＦＣの上面および側面を含むフィンＦＣ内に亘って形成される。ここでは、ｎＭＩＳ領域１ＢおよびｐＭＩＳ領域１Ｃでは、絶縁膜ＩＦ７、ＩＦ８を貫通してフィンＦＢ、ＦＣに不純物が打ち込まれる。
少なくとも、拡散領域Ｄ３は、拡散領域Ｄ１、Ｄ２の形成工程とは別の工程で形成される。拡散領域Ｄ１、Ｄ２は、ｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））を打ち込むことで形成することができる。拡散領域Ｄ３は、ｐ型の不純物（例えばＢ（ホウ素））を打ち込むことで形成することができる。拡散領域Ｄ１、Ｄ２の形成工程では、エクステンション領域ＥＸ１、ＥＸ２を形成する際に行うイオン注入工程よりも高い不純物濃度でイオン注入を行う。また、拡散領域Ｄ３の形成工程では、エクステンション領域ＥＸ３を形成する際に行うイオン注入工程よりも高い不純物濃度でイオン注入を行う。これにより、拡散領域Ｄ１およびエクステンション領域ＥＸ１を含むソース・ドレイン領域と、拡散領域Ｄ２およびエクステンション領域ＥＸ２を含むソース・ドレイン領域と、拡散領域Ｄ３およびエクステンション領域ＥＸ３を含むソース・ドレイン領域とを形成する。
メモリセル領域１Ａにおいて、ソース・ドレイン領域および制御ゲート電極ＣＧは、制御トランジスタを構成し、当該ソース・ドレイン領域およびメモリゲート電極ＭＧは、メモリトランジスタを構成する。また、制御トランジスタおよびメモリトランジスタは、メモリセルＭＣを構成する。
ここでは、エピタキシャル層ＥＰ１、ＥＰ２を形成した後に拡散領域Ｄ１～Ｄ３を形成しているが、拡散領域Ｄ１、Ｄ２は、例えば図２４を用いて説明したサイドウォールスペーサＳＷを形成した後であって、図２５を用いて説明したエッチング工程の前に形成してもよい。また、拡散領域Ｄ３は、例えば図２８を用いて説明したサイドウォールスペーサＳＷを形成した後であって、図２９を用いて説明したエッチング工程の前に形成してもよい。
続いて、絶縁膜ＩＦ７、ＩＦ８を除去した後、周知のサリサイドプロセスを用いて、エピタキシャル層ＥＰＤ、ＥＰＳ、ＥＰ１およびＥＰ２のそれぞれの表面（上面および側面）に、シリサイド層Ｓ１を形成する。半導体基板ＳＢの上面上に、例えばスパッタリング法を用いて金属膜を形成した後、熱処理を行うことで、当該金属膜とエピタキシャル層ＥＰＤ、ＥＰＳ、ＥＰ１およびＥＰ２のそれぞれの表面とを反応させることで、シリサイド層Ｓ１を形成する。その後、当該金属膜を除去する。シリサイド層Ｓ１は、例えばＮｉＰｔシリサイド層である。続いて、半導体基板ＳＢ上に、例えばＣＶＤ法を用いて、窒化シリコン膜から成る絶縁膜（ライナー絶縁膜）ＩＦ９を形成する。
次に、図３３に示すように、半導体基板ＳＢの上面上に、酸化シリコン膜から成る層間絶縁膜ＩＬ１を形成する。層間絶縁膜ＩＬ１は、例えばＣＶＤ法により形成することができる。層間絶縁膜ＩＬ１は、素子分離領域ＥＩ上のフィンＦＡの高さと、制御ゲート電極ＣＧおよび絶縁膜ＩＦ４から成る積層体の高さとの合計の高さよりも大きい膜厚を有する。その後、例えばＣＭＰ法を用いて層間絶縁膜ＩＬ１の上面を平坦化する。
次に、図３４に示すように、例えばＣＭＰ法により層間絶縁膜ＩＬ１の上面および絶縁膜ＩＦ４、ＩＦ５およびサイドウォールスペーサＳＷに対して研磨を行うことで、ｎＭＩＳ領域１ＢおよびｐＭＩＳ領域１Ｃのダミーゲート電極ＤＧの上面を露出させる。これにより、絶縁膜ＩＦ４、ＩＦ５は除去されるため、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面も露出する。
次に、図３５に示すように、ｐＭＩＳ領域１Ｃにおいて露出したダミーゲート電極ＤＧの除去工程を実施する。すなわち、半導体基板ＳＢ上に例えばＣＶＤ法によりハードマスクＨＭ２を形成した後、フォトリソグラフィ技術およびエッチング法を用いて、ｐＭＩＳ領域１ＣのハードマスクＨＭ２を除去し、これによりｐＭＩＳ領域１Ｃのダミーゲート電極ＤＧを露出させる。ハードマスクＨＭ２は、例えば酸化シリコン膜またはＴｉＮ（窒化チタン）膜から成り、ｎＭＩＳ領域１Ｂおよびメモリセル領域１Ａの各ゲート電極はハードマスクＨＭ２に覆われている。
続いて、ハードマスクＨＭ２から露出するダミーゲート電極ＤＧをウェットエッチングにより除去する。なお、ここではダミーゲート電極ＤＧの下の絶縁膜ＩＦ３も除去するが、絶縁膜ＩＦ３は残しておいてもよい。また、絶縁膜ＩＦ３を除去した後、ダミーゲート電極ＤＧが除去されて形成された溝の底面を覆う絶縁膜を形成してもよい。
次に、図３６に示すように、当該溝内に、ゲート絶縁膜である絶縁膜ＨＫと、メタルゲート電極であるゲート電極Ｇ２とを形成する。すなわち、まず、ハードマスクＨＭ２上を含む半導体基板ＳＢ上に、例えばＣＶＤ法およびスパッタリング法を用いて、絶縁膜ＨＫ、金属膜ＭＦ３およびＭＦ４を順に形成する。絶縁膜ＨＫは、窒化シリコン膜よりも誘電率が高いｈｉｇｈ－ｋ膜であり、ここでは酸化ハフニウム膜から成るが、その他、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物により形成されていてもよい。
金属膜ＭＦ３は、ここでは窒化チタン（ＴｉＮ）膜から成るが、その他に、窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、炭化チタン（ＴｉＣ）膜、炭化タンタル（ＴａＣ）膜、炭化タングステン（ＷＣ）膜、窒化炭化タンタル（ＴａＣＮ）膜、チタン（Ｔｉ）膜、タンタル（Ｔａ）膜またはチタンアルミニウム（ＴｉＡｌ）膜などを用いてもよい。金属膜ＭＦ４は、例えばアルミニウム（Ａｌ）膜から成る。
ｐＭＩＳ領域１Ｃのダミーゲート電極ＤＧが除去されることで形成された溝は、絶縁膜ＨＫ、金属膜ＭＦ３およびＭＦ４から成る積層膜により、完全に埋め込まれる。その後、例えばＣＭＰ法により層間絶縁膜ＩＬ１上の不要な膜を除去し、ｐＭＩＳ領域１Ｃの層間絶縁膜ＩＬ１の上面を露出させることで、当該溝内に埋め込まれた絶縁膜ＨＫから成るゲート絶縁膜と、当該溝内に埋め込まれた金属膜ＭＦ３、ＭＦ４から成るゲート電極Ｇ２とを形成する。これにより、ゲート電極Ｇ２と、ｐＭＩＳ領域１Ｃのソース・ドレイン領域とを含むｐ型トランジスタＱＰが形成される。
次に、図３７に示すように、ｎＭＩＳ領域１Ｂにおいて露出したダミーゲート電極ＤＧの除去工程を実施する。すなわち、ハードマスクＨＭ２を除去し、続いて、半導体基板ＳＢ上に例えばＣＶＤ法によりハードマスクＨＭ３を形成した後、フォトリソグラフィ技術およびエッチング法を用いて、ｎＭＩＳ領域１ＢのハードマスクＨＭ３を除去し、これによりｎＭＩＳ領域１Ｂのダミーゲート電極ＤＧを露出させる。ハードマスクＨＭ３は、例えば酸化シリコン膜またはＴｉＮ（窒化チタン）膜から成り、ｐＭＩＳ領域１Ｃおよびメモリセル領域１Ａの各ゲート電極はハードマスクＨＭ３に覆われている。
続いて、ハードマスクＨＭ３から露出するダミーゲート電極ＤＧをウェットエッチングにより除去する。なお、ここではダミーゲート電極ＤＧの下の絶縁膜ＩＦ３も除去するが、絶縁膜ＩＦ３は残しておいてもよい。また、絶縁膜ＩＦ３を除去した後、ダミーゲート電極ＤＧが除去されて形成された溝の底面を覆う絶縁膜を形成してもよい。
続いて、当該溝内に、ゲート絶縁膜である絶縁膜ＨＫと、メタルゲート電極であるゲート電極Ｇ１とを形成する。すなわち、まず、ハードマスクＨＭ３上を含む半導体基板ＳＢ上に、例えばＣＶＤ法およびスパッタリング法を用いて、絶縁膜ＨＫ、金属膜ＭＦ１およびＭＦ２を順に形成する。絶縁膜ＨＫは、窒化シリコン膜よりも誘電率が高いｈｉｇｈ－ｋ膜であり、ここでは酸化ハフニウム膜から成るが、その他、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物により形成されていてもよい。
金属膜ＭＦ１は、ここではチタンアルミニウム（ＴｉＡｌ）膜から成るが、その他に、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、炭化チタン（ＴｉＣ）膜、炭化タンタル（ＴａＣ）膜、炭化タングステン（ＷＣ）膜、窒化炭化タンタル（ＴａＣＮ）膜、チタン（Ｔｉ）膜またはタンタル（Ｔａ）膜などを用いてもよい。金属膜ＭＦ２は、例えばアルミニウム（Ａｌ）膜から成る。
ｎＭＩＳ領域１Ｂのダミーゲート電極ＤＧが除去されることで形成された溝は、絶縁膜ＨＫ、金属膜ＭＦ１およびＭＦ２から成る積層膜により、完全に埋め込まれる。その後、例えばＣＭＰ法により層間絶縁膜ＩＬ１上の不要な膜を除去し、ｎＭＩＳ領域１Ｂの層間絶縁膜ＩＬ１の上面を露出させることで、当該溝内に埋め込まれた絶縁膜ＨＫから成るゲート絶縁膜と、当該溝内に埋め込まれた金属膜ＭＦ１、ＭＦ２から成るゲート電極Ｇ１とを形成する。これにより、ゲート電極Ｇ１と、ｎＭＩＳ領域１Ｂのソース・ドレイン領域とを含むｎ型トランジスタＱＮが形成される。
次に、図３８に示すように、ハードマスクＨＭ３を除去し、続いて、半導体基板ＳＢ上に例えばＣＶＤ法により絶縁膜ＩＦ１０を形成した後、フォトリソグラフィ技術およびエッチング法を用いて、メモリセル領域１Ａの絶縁膜ＩＦ１０を除去する。したがって、ｎＭＩＳ領域１ＢおよびｐＭＩＳ領域１Ｃのゲート電極Ｇ１、Ｇ２は絶縁膜ＩＦ１０に覆われているが、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは絶縁膜ＩＦ１０から露出する。
続いて、周知のサリサイドプロセスを行うことで、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面にシリサイド層Ｓ２を形成する。ここでは、絶縁膜ＩＦ１０上を含む半導体基板ＳＢ上に、スパッタリング法によりＮｉＰｔ膜を堆積した後、第１熱処理を行ってシリサイド層Ｓ２を形成する。続いて、余分なＮｉＰｔ膜を除去した後、第２熱処理を行うことで、低抵抗なシリサイド層Ｓ２を形成することができる。シリサイド層Ｓ２は、例えばＮｉＰｔシリサイド層である。
次に、図３９に示すように、例えばＣＶＤ法を用いて、絶縁膜ＩＦ１０上を含む半導体基板ＳＢ上に、層間絶縁膜ＩＬ２を形成する。層間絶縁膜ＩＬ２は、例えば酸化シリコン膜から成る。続いて、層間絶縁膜ＩＬ２の上面をＣＭＰ法などにより平坦化する。続いて、フォトリソグラフィ技術およびドライエッチング法を用いて、層間絶縁膜ＩＬ２、ＩＬ１を貫通するコンタクトホールＣＨを複数形成する。なお、ｎＭＩＳ領域１ＢおよびｐＭＩＳ領域１ＣのコンタクトホールＣＨは、絶縁膜ＩＦ１０も貫通している。
メモリセル領域１Ａにおいて、コンタクトホールＣＨの底部には、ソース・ドレイン領域の一部であるエピタキシャル層ＥＰＤ、ＥＰＳのそれぞれの上面を覆うシリサイド層Ｓ１の一部が露出している。ｎＭＩＳ領域１Ｂにおいて、コンタクトホールＣＨの底部には、ソース・ドレイン領域の一部であるエピタキシャル層ＥＰ１の上面を覆うシリサイド層Ｓ１の一部が露出している。ｐＭＩＳ領域１Ｃにおいて、コンタクトホールＣＨの底部には、ソース・ドレイン領域の一部であるエピタキシャル層ＥＰ２の上面を覆うシリサイド層Ｓ１の一部が露出している。
また、図示していない領域において、ゲート電極Ｇ１、Ｇ２、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面の一部を層間絶縁膜ＩＬ２から露出するコンタクトホールＣＨが形成されている。これらのコンタクトホールＣＨは、層間絶縁膜ＩＬ１を貫通していない。
次に、図４０に示すように、コンタクトホールＣＨ内に、接続用の導電部材として、タングステン（Ｗ）などから成る導電性のプラグＰＧを形成する。プラグＰＧのそれぞれは、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいは、それらの積層膜）と、バリア導体膜上に位置する主導体膜（例えばタングステン膜）との積層構造となっている。
プラグＰＧは、メモリセルＭＣのソース領域およびドレイン領域に、シリサイド層Ｓ１を介して電気的に接続されている。プラグＰＧは、ｎＭＩＳ領域１ＢのコンタクトホールＣＨ内に埋め込まれ、シリサイド層Ｓ１を介してエピタキシャル層ＥＰ１に電気的に接続されている。つまり、プラグＰＧはｎ型トランジスタＱＮのソース・ドレイン領域に電気的に接続されている。プラグＰＧは、ｐＭＩＳ領域１ＣのコンタクトホールＣＨ内に埋め込まれ、シリサイド層Ｓ１を介してエピタキシャル層ＥＰ２に電気的に接続されている。つまり、プラグＰＧはｐ型トランジスタＱＰのソース・ドレイン領域に電気的に接続されている。
続いて、層間絶縁膜ＩＬ２上に配線Ｍ１を形成する。配線Ｍ１は、バリア導体膜（例えば窒化チタン膜、タンタル膜または窒化タンタル膜など）と、バリア導体膜上に形成された主導体膜（銅膜）の積層構造から成る。図４０では、図面の簡略化のために、配線Ｍ１は、バリア導体膜および主導体膜を一体化して示してある。また、プラグＰＧも同様である。
配線Ｍ１は、例えば所謂シングルダマシン法により形成することができる。すなわち、層間絶縁膜ＩＬ２上に、配線溝を有する層間絶縁膜（図示しない）を形成し、当該配線溝内に金属膜を埋め込むことで、配線Ｍ１を形成することができる。
＜半導体装置の製造方法の効果について＞
次に、本実施の形態の半導体装置の製造方法の主要な特徴および効果について説明する。
図４２を用いて上述したように、全てのソース・ドレイン領域のそれぞれの直上にプラグ（コンタクトプラグ）を形成しようとすると、プラグが密に配置されることによりプラグ同士の間隔が狭くなる。図４２に示すように、メモリセル領域１ＡにおいてＹ方向に隣り合うフィンＦＡのそれぞれに形成されたソース領域ＭＳを覆うエピタキシャル層ＥＰＳＡが互いに離間している場合、Ｙ方向に並ぶ複数のエピタキシャル層ＥＰＳＡ毎にプラグＰＧを接続する必要がある。その結果、上記のようにプラグＰＧを密に形成することとなる。プラグＰＧを微細ピッチで配置することは難易度が高く、プラグＰＧを埋め込むコンタクトホールＣＨの非開口が起きやすい。つまり、コンタクトホールＣＨを形成するエッチング工程（図３９参照）において、コンタクトホールＣＨがエピタキシャル層ＥＰＳなどに達しない不良が発生し易くなる。これにより、プラグ形成不良が起き易くなるため、半導体装置の信頼性が低下する問題が生じる。プラグ形成不良のビットは不良ビットとなるため、デバイス収率が悪くなる。
そこで、本実施の形態の半導体装置の製造方法では、フィンの高さに応じてエピタキシャル成長の量に差異が生じることを利用し、ソース線の共通化をエピタキシャル層により行っている。すなわち、図２５に示すように、メモリセル領域１Ａにおいて、選択的に制御ゲート電極ＣＧの横のフィンＦＡの上面を下方に後退させるとことで、メモリゲート電極ＭＧの横のフィンＦＡの上面を、制御ゲート電極ＣＧの横のフィンＦＡの上面よりも高くしている。このようなフィンＦＡを基部としてエピタキシャル成長を行った結果、図２６に示すエピタキシャル層ＥＰＤに比べ、エピタキシャル層ＥＰＳは横方向に大きく成長している（図４参照）。
このため、図１に示すように、Ｙ方向に並ぶ複数のフィンＦＡのそれぞれに形成されたドレイン領域ＭＤを覆うエピタキシャル層ＥＰＤは互いに離間しているのに対し、Ｙ方向に並ぶ複数のフィンＦＡのそれぞれに形成されたソース領域ＭＳは、エピタキシャル層ＥＰＳは互いに接して一体化している。つまり、エピタキシャル層ＥＰＳを介して、複数のソース領域ＭＳは並列接続されている。
よって、Ｙ方向に並ぶ全てのソース領域ＭＳの直上にプラグＰＧを配置しなくても、それらのソース領域ＭＳに１つのエピタキシャル層ＥＰＳを介してソース電位を供給することができる。したがって、ソース・ドレイン領域に接続するプラグＰＧの配置を疎にすることができる。これにより、プラグの形成不良の発生を防ぐことができるため、半導体装置の信頼製を向上させることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
１Ａ メモリセル領域
１Ｂ ｎＭＩＳ領域
１Ｃ ｐＭＩＳ領域
Ｃ１ 絶縁膜（ＯＮＯ膜）
ＣＧ 制御ゲート電極
Ｄ１～Ｄ３ 拡散領域
ＥＩ 素子分離領域
ＥＰＤ、ＥＰＳ、ＥＰＳＡ、ＥＰ１、ＥＰ２ エピタキシャル層
ＥＸ１～ＥＸ３ エクステンション領域
ＦＡ～ＦＣ フィン
Ｇ１、Ｇ２ ゲート電極
ＧＦ ゲート絶縁膜
ＭＣ メモリセル
ＭＧ メモリゲート電極
ＱＮ ｎ型トランジスタ
ＱＰ ｐ型トランジスタ
ＳＢ 半導体基板

Claims (16)

  1. 第１領域を有する半導体基板と、
    前記第１領域の前記半導体基板の一部分であって、前記半導体基板の上面から突出し、前記半導体基板の前記上面に沿って第１方向に延在し、前記第１方向に交差する第２方向に複数並ぶ第１突出部と、
    複数の前記第１突出部のそれぞれの上面上および側面上に第１絶縁膜を介して形成され、前記第２方向に延在する第１ゲート電極と、
    複数の前記第１突出部のそれぞれの前記上面上および前記側面上に、電荷蓄積部を有する第２絶縁膜を介して形成され、前記第１ゲート電極の一方の側面に第３絶縁膜を介して隣接し、前記第２方向に延在する第２ゲート電極と、
    平面視において、前記第１ゲート電極と隣接するそれぞれの前記第１突出部の前記上面および前記側面から前記第１突出部の内部に亘って形成された第１半導体領域と、
    平面視において、前記第２ゲート電極と隣接するそれぞれの前記第１突出部の前記上面および前記側面から前記第１突出部の内部に亘って形成された第２半導体領域と、
    前記第１半導体領域が形成された部分である前記第１突出部の前記上面および前記側面を覆い、前記第１突出部に接する第１半導体層と、
    前記第２半導体領域が形成された部分である複数の前記第１突出部のそれぞれの前記上面および前記側面を覆い、複数の前記第１突出部に接する第２半導体層と、
    を有し、
    前記第１ゲート電極、前記第２ゲート電極、前記第１半導体領域および前記第２半導体領域は、不揮発性記憶素子を構成し、
    前記第２方向において隣り合う前記第１突出部のそれぞれに接する前記第１半導体層同士は、互いに離間し、
    前記第２半導体層が接する前記第１突出部の前記上面は、前記第１半導体層が接する前記第１突出部の前記上面よりも高い、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第２半導体層を覆う層間絶縁膜を貫通し、前記第２半導体層の直上に配置され、前記第２半導体層に電気的に接続されたプラグの数は、前記第２半導体層に覆われた複数の前記第１突出部の数よりも少ない、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記第１領域と異なる第２領域の前記半導体基板の一部分であって、前記半導体基板の前記上面から突出し、前記半導体基板の前記上面に沿って第３方向に延在し、前記第３方向に交差する第４方向に複数並ぶ第２突出部と、
    前記第２突出部の上面上および側面上に第４絶縁膜を介して形成され、前記第４方向に延在する第３ゲート電極と、
    平面視において、前記第３ゲート電極と隣り合うように、前記第２突出部の前記上面および前記側面から前記第２突出部の内部に亘って形成されたソース領域およびドレイン領域と、
    前記ソース領域および前記ドレイン領域のそれぞれが形成された部分である複数の前記第２突出部のそれぞれの前記上面および前記側面を覆い、かつ複数の前記第２突出部のそれぞれに接する第３半導体層と、
    を有し、
    前記第３ゲート電極、前記ソース領域および前記ドレイン領域は、電界効果トランジスタを構成し、
    前記第２半導体層が接する前記第１突出部の前記上面は、前記第３半導体層が接する前記第２突出部の前記上面よりも高く、
    前記第４方向において隣り合う前記第２突出部のそれぞれに接する前記第３半導体層同士は、互いに離間している、半導体装置。
  4. 請求項３記載の半導体装置において、
    前記第２半導体層が接する前記第１突出部の前記上面は、前記第３半導体層が接する前記第２突出部の前記上面よりも高い、半導体装置。
  5. 請求項１記載の半導体装置において、
    前記第１半導体層および前記第２半導体層のそれぞれの表面は、シリサイド層により覆われている、半導体装置。
  6. 請求項１記載の半導体装置において、
    前記第２方向において並ぶ複数の前記第１突出部のそれぞれに接する前記第１半導体層同士は、互いに離間している、半導体装置。
  7. 請求項１記載の半導体装置において、
    前記第２方向において、前記第１突出部の前記側面から、前記第１半導体層の最端部までの第１距離は、隣り合う前記第１突出部同士の間隔の１／２未満であり、
    前記第２方向において、前記第１突出部の前記側面から、前記第２半導体層の最端部までの第２距離は、隣り合う前記第１突出部同士の間隔の１／２以上である、半導体装置。
  8. （ａ）第１領域を有する半導体基板を準備する工程、
    （ｂ）前記第１領域の前記半導体基板の一部分であって、前記半導体基板の上面から突出し、前記半導体基板の前記上面に沿う第１方向に延在し、前記第１方向に交差する第２方向に複数並ぶ第１突出部を形成する工程、
    （ｃ）複数の前記第１突出部同士の間の溝内を埋め込む素子分離領域を形成する工程、
    （ｄ）前記（ｃ）工程の後、複数の前記第１突出部のそれぞれの上面上および側面上に第１絶縁膜を介して第１ゲート電極を形成し、前記第１ゲート電極の一方の側面に第３絶縁膜を介して隣接する領域の前記第１突出部の前記上面上および前記側面上に、電荷蓄積部を有する第２絶縁膜を介して第２ゲート電極を形成する工程、
    （ｅ）平面視において、前記第１ゲート電極および前記第２ゲート電極と隣り合う前記第１突出部の前記上面のうち、前記第１ゲート電極側の前記上面が前記第２ゲート電極側の前記上面よりも低くなるように、前記第１ゲート電極側の前記上面を前記半導体基板側に後退させる工程、
    （ｆ）前記（ｅ）工程の後、平面視において前記第１ゲート電極および前記第２ゲート電極と隣り合う前記第１突出部のうち、前記第１ゲート電極側の前記第１突出部の前記上面および前記側面を覆う第１半導体層と、前記第２ゲート電極側の複数の前記第１突出部の前記上面および前記側面を覆う第２半導体層とを形成する工程、
    （ｇ）平面視において前記第１ゲート電極および前記第２ゲート電極と隣り合う前記第１突出部内に、前記第１ゲート電極側の第１半導体領域および前記第２ゲート電極側の第２半導体領域を形成する工程、
    を有し、
    前記第１ゲート電極、前記第２ゲート電極、前記第１半導体領域および前記第２半導体領域は、不揮発性記憶素子を構成し、
    前記第２方向において隣り合う前記第１突出部のそれぞれに接する前記第１半導体層同士は、互いに離間している、半導体装置の製造方法。
  9. 請求項８記載の半導体装置の製造方法において、
    （ｈ）前記（ｇ）工程の後、前記半導体基板上に層間絶縁膜を形成する工程、
    （ｉ）前記層間絶縁膜を貫通し、前記第１半導体層に電気的に接続された第１プラグと、前記第２半導体層に電気的に接続された第２プラグと、を形成する工程、
    をさらに有し、
    前記第２半導体層の直上に配置され、前記第２半導体層に電気的に接続された前記第２プラグの数は、前記第２半導体層に覆われた複数の前記第１突出部の数よりも少ない、半導体装置の製造方法。
  10. 請求項８記載の半導体装置の製造方法において、
    前記（ｂ）工程では、複数並ぶ前記第１突出部と、前記第１領域とは異なる第２領域の前記半導体基板の一部分であって、前記半導体基板の前記上面から突出し、前記半導体基板の前記上面に沿う第３方向に延在し、前記第３方向に交差する第４方向に複数並ぶ第２突出部とを形成し、
    前記（ｃ）工程では、前記第１突出部および前記第２突出部のそれぞれの周囲の溝内を埋め込む前記素子分離領域を形成し、
    前記（ｄ）工程では、前記第２突出部の上面上および側面上に第４絶縁膜を介して第３ゲート電極を形成し、
    前記（ｅ）工程では、平面視において前記第１ゲート電極および前記第２ゲート電極と隣り合う前記第１突出部の前記上面のうち、前記第１ゲート電極側の前記上面と、平面視において前記第３ゲート電極と隣り合う前記第２突出部の前記上面とを前記半導体基板側に後退させ、
    前記（ｆ）工程では、前記第１半導体層および前記第２半導体層と、平面視において前記第３ゲート電極と隣り合う前記第２突出部の前記上面および前記側面を覆う第３半導体層とを形成し、
    前記（ｇ）工程では、前記第１半導体領域および前記第２半導体領域を形成し、平面視において前記第３ゲート電極と隣り合うソース領域およびドレイン領域を前記第２突出部内に形成し、
    （ｈ）前記第３ゲート電極を除去した後、前記第３ゲート電極が除去されて形成された溝内に第４ゲート電極を形成する工程をさらに有し、
    前記第４ゲート電極、前記ソース領域および前記ドレイン領域は、電界効果トランジスタを構成し、
    前記第４方向において隣り合う前記第２突出部のそれぞれに接する前記第３半導体層同士は、互いに離間している、半導体装置の製造方法。
  11. 請求項１０記載の半導体装置の製造方法において、
    前記（ｅ）工程では、前記第２突出部の前記上面を、平面視において前記第１ゲート電極および前記第２ゲート電極と隣り合う前記第１突出部の前記上面のうち、前記第２ゲート電極側の前記上面よりも低く後退させる、半導体装置の製造方法。
  12. 請求項８記載の半導体装置の製造方法において、
    （ｇ１）前記（ｆ）工程および前記（ｇ）工程の後、前記第１半導体層および前記第２半導体層のそれぞれの表面をシリサイド層により覆う工程をさらに有する、半導体装置の製造方法。
  13. 請求項８記載の半導体装置の製造方法において、
    前記第２方向において並ぶ複数の前記第１突出部のそれぞれに接する前記第１半導体層同士は、互いに離間している、半導体装置の製造方法。
  14. 請求項８記載の半導体装置の製造方法において、
    前記第２方向において、前記第１突出部の前記側面から、前記第１半導体層の最端部までの第１距離は、隣り合う前記第１突出部同士の間隔の１／２未満であり、
    前記第２方向において、前記第１突出部の前記側面から、前記第２半導体層の最端部までの第２距離は、隣り合う前記第１突出部同士の間隔の１／２以上である、半導体装置の製造方法。
  15. 請求項８記載の半導体装置の製造方法において、
    前記（ｆ）工程は、平面視において前記第１ゲート電極および前記第２ゲート電極と隣り合う前記第１突出部のうち、前記第１ゲート電極側の前記第１突出部の前記上面が前記第２ゲート電極側の前記第１突出部の前記上面よりも低い状態で行われる、半導体装置の製造方法。
  16. 請求項８記載の半導体装置の製造方法において、
    前記第１半導体層および前記第２半導体層は、エピタキシャル成長法により形成される、半導体装置の製造方法。
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