CN107887392B - 半导体器件及制造半导体器件的方法 - Google Patents

半导体器件及制造半导体器件的方法 Download PDF

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Abstract

由鳍式FET构成的分栅式MONOS存储器的栅电极的电阻被降低。分栅式MONOS存储器的存储栅电极由在鳍上依次形成的第一多晶硅膜、金属膜和第二多晶硅膜形成。在横向上彼此相邻的鳍部之间的沟槽中填充有包括第一多晶硅膜、金属膜和第二多晶硅膜的层叠膜，而不是只填充有第一多晶硅膜。

Description

半导体器件及制造半导体器件的方法
相关申请的交叉引用
2016年9月29日提交的日本专利申请2006-191808号公开的全部内容(包括说明书、附图和摘要)通过引用并入本文。
技术领域
本发明涉及半导体器件和制造半导体器件的方法，更具体地涉及一种有效地应用于包括鳍式晶体管的半导体器件的技术。
背景技术
鳍式场效晶体管被认为是能高速运行并且可以减少漏电流、功耗和尺寸的场效应晶体管。鳍式场效晶体管(FINFET)是例如具有如下结构的半导体元件，该半导体元件具有包括在衬底上方突出的板状(壁状)图案的半导体层的沟道层，并且具有形成为跨越该图案的栅电极。
电可擦可编程只读存储器(EEPROM)被广泛用作电可写和可擦除的非易失性半导体存储装置。以目前广泛使用的闪存为代表的这些存储装置各自具有由MISFET的栅电极下方的氧化物膜或俘获绝缘膜(trapping insulating film)包围的导电浮栅电极，并且浮栅或俘获绝缘膜中的电荷存储状态被用作存储信息，并且被读取为晶体管的阈值。俘获绝缘膜是指电荷存储绝缘膜，并且包括例如氮化硅膜。向这样的电荷存储区域注入电子电荷或从该区域放出电子电荷以改变MISFET的阈值，使得MISFET作为存储元件工作。这种闪存包括使用金属-氧化物-氮化物-氧化物-半导体(MONOS)膜的分栅式单元。
日本未经审查的专利申请公布文献(PCT申请的译文)2013-504221描述了一种具有FINFET的分栅式闪存。
日本未经审查的专利申请公布文献2016-51735描述了一种分栅式MONOS存储器，其中存储栅电极由多晶硅膜和多晶硅膜上的金属膜形成。
发明内容
降低栅电极的电阻是FET的一个典型问题。这同样适用于分栅式MONOS存储器。在现有的用于降低控制栅电极或存储栅电极的电阻的方法中，由金属膜或由包含硅膜和位于硅膜上的金属膜的层叠膜形成这样的栅电极。但是，当整个存储栅电极由金属膜形成时，俘获绝缘膜(电荷存储膜)和存储栅电极的之间的绝缘膜与所述金属膜相互作用，这会降低俘获绝缘膜的电荷保持特性。
根据本说明书及其附图的描述，其他目的和新颖性特征将变得清晰。
本申请公开的一个典型的实施例简要概述如下：
在一个实施例的半导体器件中，设置在多个鳍部(fin)中的每一个上的存储单元的存储栅电极由在该鳍部上依次形成的半导体膜和金属膜形成，并且各鳍部之间的空间填充有半导体膜和金属膜。
在根据一个实施例的制造半导体器件的方法中，设置在多个鳍部中每一个上的存储单元的存储栅电极由在该鳍部上依次形成的半导体膜和金属膜形成，并且各鳍部之间的空间填充有半导体膜和金属膜。
根据本申请公开的一个实施例，可以提高半导体器件的性能。
附图说明
图1是示出本发明的第一实施例的半导体芯片的布局结构的示意图。
图2是示出本发明的第一实施例的半导体器件的平面图。
图3是示出本发明的第一实施例的半导体器件的立体图。
图4是示出本发明的第一实施例的半导体器件的截面图。
图5是示出本发明的第一实施例的半导体器件的平面图。
图6是沿图5中C-C线的截面图。
图7是在本发明的第一实施例的半导体器件的一制造步骤中半导体器件的截面图。
图8是在图7之后的制造步骤中半导体器件的截面图。
图9是在图8之后的制造步骤中半导体器件的截面图。
图10是在图9之后的制造步骤中半导体器件的截面图。
图11是在图10之后的制造步骤中半导体器件的截面图。
图12是在图11之后的制造步骤中半导体器件的截面图。
图13是在图12之后的制造步骤中半导体器件的截面图。
图14是在图13之后的制造步骤中半导体器件的截面图。
图15是在图14之后的制造步骤中半导体器件的截面图。
图16是在图15之后的制造步骤中半导体器件的截面图。
图17是在图16之后的制造步骤中半导体器件的截面图。
图18是在图17之后的制造步骤中半导体器件的截面图。
图19是在图18之后的制造步骤中半导体器件的截面图。
图20是在图19之后的制造步骤中半导体器件的截面图。
图21是在图20之后的制造步骤中半导体器件的截面图。
图22是在图21之后的制造步骤中半导体器件的截面图。
图23是在图22之后的制造步骤中半导体器件的截面图。
图24是在图23之后的制造步骤中半导体器件的截面图。
图25是非易失性存储器的存储单元的等效电路图。
图26是示出在“写入”、“擦除”和“读取”中所选存储单元的各部分施加的示例性电压条件的表。
图27是在本发明的第一实施例的变形例的半导体器件的制造步骤中该半导体器件的截面图。
图28是在本发明的第二实施例的半导体器件的一制造步骤中该半导体器件的截面图。
图29是在图28之后的制造步骤中半导体器件的截面图。
图30是在图29之后的制造步骤中半导体器件的截面图。
图31是在本发明的第三实施例的半导体器件的一制造步骤中该半导体器件的截面图。
图32是在图31之后的制造步骤中半导体器件的截面图。
图33是在比较例的半导体器件的一制造步骤中该比较例的半导体器件的截面图。
图34是在另一比较例的半导体器件的一制造步骤中该另一比较例的半导体器件的截面图。
图35是在另一比较例的半导体器件的一制造步骤中该另一比较例的半导体器件的截面图。
具体实施方式
在以下的实施例中，为了方便，在必要时，每一个实施例分割成多个部分或者实施例进行说明，但是，除了特别说明的情况以外，这些部分并不是彼此无关的，而是存在如下关系：一者是另一者的一部分或者全部的变形例、详细情况、补充说明等。在以下各个实施例中，在提及要素的数量等(包含个数、数值、量、范围等)的情况下，该数量不限于特定的数，除了特别说明的情况以及数量在原理上明确地限定于该特定的数的情况等以外。换句话说，数量可以小于或多于该特定的数。另外，在以下的各个实施例中，其构成要素(也包含步骤要素等)不一定是必需的，除了特别说明的情况以及在原理上明确地认为是必需的情况等以外。同样，在以下的各个实施例中，在提及构成要素的形状、位置关系等时，应当包含与这样的形状等实质相近或者类似的任何构造，除了特别说明的情况以及在原理上明确地认为不包含那样的构造的情况以外。这也同样适用于数值和范围。
在下文中，将参照附图详细描述一些实施例。在用于说明实施例的所有附图中，具有相同功能的部件由相同的附图标记表示，并且省略重复的描述。在下列实施例中，除了特别需要的情况之外，原则上不重复描述相同或相似的部分。
【第一实施例】
(半导体芯片的示例性布局结构)
现在参考一些附图来描述具有第一实施例的非易失性存储器的半导体器件。首先，描述具有包括非易失性存储器的系统的半导体器件(半导体芯片)的结构布局。图1是第一实施例的半导体芯片CHP的示例性布局配置的示意图。如图1所示，半导体芯片CHP包括中央处理单元(CPU)CC1、随机存取存储器(RAM)CC2和模拟电路CC3。半导体芯片CHP还包括电可擦除可编程只读存储器(EEPROM)CC4、闪存(flash memory，闪速存储器)CC5和输入/输出(I/O)电路CC6，由此构成了一个半导体器件。
CPU(电路)CC1可以称为中央处理单元，从存储设备读取和解码指令，并且基于所述指令执行各种类型的算术运算和控制。
RAM(电路)CC2是可以随机读取存储信息的存储器，即可以读取随机存储的存储信息，并且可以新写入存储信息，也称被为随机存取存储器。作为所述RAM，使用包括静态电路的静态RAM(SRAM)。
模拟电路CC3是处理随时间连续变化的电压信号和电流信号(即处理模拟信号)的电路，并且包括例如放大电路、转换电路、调制电路、振荡电路和电源电路。
EEPROM CC4和闪存CC5都是一种非易失性存储器，非易失性存储器允许在写操作和擦除操作中电重写存储信息，并且EEPROM CC4和闪存CC5也被称为电可擦除可编程只读存储器。EEPROM CC4或闪存CC5的存储单元由例如用于存储的MONOS(metal oxide nitrideoxide semiconductor，金属氧化物氮化物氧化物半导体)晶体管或MNOS(metal nitrideoxide semiconductor，金属氮化物氧化物半导体)晶体管构成。例如，EEPROM CC4和闪存CC5彼此之间的不同在于EEPROM CC4是可以按字节擦除的非易失性存储器，而闪存CC5是可以按字线擦除的非易失性存储器。通常，闪存CC5存储待由CPU CC1执行的各种处理的程序。另一方面，EEPROM CC4存储会高频重写的各种数据。EEPROM CC4或闪存CC5包括具有以矩阵形式排列的多个非易失性存储单元的存储单元阵列，并且还包括地址缓冲器、行解码器、列解码器、校验读出放大电路、读出放大电路、写入电路等。
I/O电路CC6是输入/输出电路，例如，将半导体芯片CHP内的数据输出到与半导体芯片CHP连接的外部设备，或者从与半导体芯片CHP连接的外部设备接收数据，并将数据发送到半导体芯片内。
第一实施例的半导体器件具有存储单元区域和逻辑电路区域。存储单元区域具有包括以矩阵形式排列的多个非易失性存储单元的存储单元阵列。逻辑电路区域具有CPUCC1、RAM CC2、模拟电路CC3、I/O电路CC6、EEPROM CC4或闪存CC5的地址缓冲器、行解码器、列解码器、校验读出放大电路、读出放大电路或写入电路。
(半导体器件的结构)
现在参照图2至图6描述第一实施例的半导体器件的结构。图2是第一实施例的半导体器件的平面图。图3是第一实施例的半导体器件的立体图。图4和图6分别是第一实施例的半导体器件的截面图。图5是第一实施例的半导体器件的平面图。图4显示了分别沿着图2中A-A线和B-B线的截面。图6显示了沿着图5中C-C线的截面。图3省略了半导体衬底上的层间绝缘膜、硅化物层和布线，并且还省略了半导体衬底中的源极区域、漏极区域以及阱。
图2示出了存储单元阵列的平面图。按存储单元阵列形成的多个存储单元MC被设置在例如图1中的闪存CC5中。在下文中，具有存储单元的区域称为存储单元区域。
在存储单元区域1A中多个沿X方向延伸的鳍部FA在Y方向上等间距设置。X方向和Y方向分别是沿着半导体衬底SB的主表面的方向，并且X方向与Y方向正交。每个鳍部FA是例如从半导体衬底SB的主表面选择性地突出的长方体突起(凸部)，并且具有壁状(板状)形状。鳍部FA是半导体衬底SB的一部分，并且用作半导体衬底SB的有源区。相邻鳍部FA之间的空间填充有元件隔离膜EI，并且平面图中每个鳍部FA被元件隔离膜EI包围。鳍部FA用作形成存储单元MC的有源区域。半导体衬底SB由例如电阻率为约1～10Ωcm的p型单晶硅制成。
鳍部FA的下端部被覆盖半导体衬底SB主表面的元件隔离膜EI包围。然而，鳍部FA的一部分突出于元件隔离膜EI上方。换句话说，相邻鳍部之间的区域不完全填充有元件隔离膜EI。
沿Y方向延伸的多个控制栅电极CG和多个存储栅电极MG被设置在鳍部FA上。靠近控制栅电极CG的一侧的漏极区域MD和靠近存储栅电极一侧的源极区域MS设置在鳍部FA的顶部，以将控制栅电极CG和存储栅电极MG夹在漏极区域MD和源极区域MS之间。具体地说，在X方向上相邻的一个控制栅电极CG和一个存储栅电极MG位于源极区域MS和漏极区域MD之间。
漏极区域MD和源极区域MS均为n型半导体区域。漏极区域MD设置在X方向上彼此相邻的两个控制栅电极CG之间，源极区域MS设置在X方向上彼此相邻的两个存储栅电极MG之间。存储单元MC是具有控制栅电极CG、存储栅电极MG、漏极区域MD和源极区域MS的非易失性存储元件。以下，构成一个存储单元MC的源极区域MS和漏极区域MD可以被称为源极/漏极区域。
在X方向上彼此相邻的两个存储单元MC共享漏极区域MD或源极区域MS。共享漏极区域MD的两个存储单元MC以沿Y方向延伸的漏极区域MD为轴在X方向上为轴对称。共享源极区域MS的两个存储单元MC以沿Y方向延伸的源区MS为轴在X方向上为轴对称。
每个鳍部FA具有多个沿X方向布置的存储单元MC。每个存储单元MC的漏极区域MD通过插塞(接触孔栓)PG与包括沿X方向延伸的布线MW的源极线SL电连接，所述插塞(接触孔栓)PG形成在穿过形成在存储单元MC上的未示出的层间绝缘膜的接触孔中。沿Y方向布置的存储单元MC的源极区域MS与包括沿Y方向延伸的布线MW的位线BL电连接。
鳍部FA是例如从半导体衬底SB的主表面沿垂直于该主表面的方向突出的长方体突起。鳍部FA可以不一定是长方体形状，而是可以是在截面图中在短边方向具有圆角的矩形形状。尽管鳍部FA的每个侧面可以垂直于半导体衬底SB的主表面，但是侧面可以具有接近垂直的倾斜角。也就是说，鳍部FA的截面形状是长方体或梯形。在该示例中，鳍部FA的侧面相对于半导体衬底SB的主表面倾斜。
如图2所示，在平面图中鳍部FA延伸的方向是各鳍部的长边方向，并且与长边方向正交的方向是鳍部的短边方向。也就是说，鳍部的长度大于其宽度。只要鳍部包括具有长度、宽度和高度的突起，鳍部FA可以具有任何形状。例如，鳍部可以在平面图中具有曲折的布局。
图3示出了在鳍部FA上并排形成的两个存储单元MC，其中，图左侧的存储单元MC的控制栅电极CG、存储栅电极MG和ONO膜ON显示为它们的横截面在元件隔离膜EI的正上方，图中右侧的存储单元MC的控制栅电极CG、存储栅电极MG和ONO膜ON显示为它们的横截面在鳍部FA的正上方。存储单元MC设置在构成存储单元区域中的半导体衬底SB的鳍部FA上方。如图3所示，控制栅电极CG和存储栅电极MG在Y方向上延伸以跨越鳍部FA。
图4并排示出了沿着图2中线A-A的半导体元件的横截面以及沿着图2中线B-B的半导体元件的横截面。具体地，在图4的左侧示出了构成存储单元MC的FINFET的沿栅极长度方向(X方向)的横截面，在图4的右侧示出了沿着构成存储单元MC的FINFET的栅极宽度方向(Y方向)的包括两个鳍部FA的横截面。图4中右侧所示的横截面包括构成存储单元MC的存储栅电极MG。虽然在一个鳍部FA上布置了多个元件，但是在图4中的鳍部FA上仅示出了一个存储单元MC。此外，图4将具有层叠结构的ONO膜ON显示为一个绝缘膜，而没有分别显示形成ONO膜ON的各个绝缘膜。
如图3和图4所示，作为半导体衬底SB的一部分的多个突起沿Y方向布置在半导体衬底SB上。每个鳍部FA的各侧面部分地被形成在半导体衬底SB的主表面上的元件隔离膜EI包围。元件隔离膜EI嵌在相邻鳍部FA之间的区域。然而，元件隔离膜EI仅填充在相邻鳍部FA之间的部分区域，并且鳍部FA的上端突出高于元件隔离膜EI。也就是说，各鳍部通过元件隔离膜EI彼此隔离。如图4所示，在鳍部FA中，作为p型半导体区域的p型阱PW从鳍部FA的顶部至下部设置。
控制栅电极CG设置在鳍部FA的顶部和侧面以及元件隔离膜EI上，并且在控制栅电极CG与所述顶面和侧面以及元件隔离膜EI之间具有栅极绝缘膜，存储栅电极MG设置在与控制栅电极CG相邻的区域中，在鳍部FA的长边方向(X方向)上存储栅电极MG与控制栅电极CG之间具有ONO膜ON。ONO膜ON介于控制栅电极CG和存储栅电极MG之间，并且控制栅电极CG通过ONO膜ON与存储栅电极MG电隔离。ONO膜ON设置在存储栅电极MG和鳍部FA的顶部之间。连续地设置绝缘膜ON以覆盖存储栅电极MG的侧面和底部。因此，如图4所示，ONO膜ON沿着栅极长度方向具有L形截面。
栅极绝缘膜包括由热氧化膜(氧化硅膜，绝缘膜IF3)和高介电常数膜(高介电膜)HK形成的层叠膜，所述热氧化膜是通过热氧化由硅制成的半导体衬底SB的突出部鳍部FA的主表面和侧面形成的，所述栅极绝缘膜具有例如2.5nm的厚度。形成栅极绝缘膜的绝缘膜IF3具有例如1nm的厚度，并且设置在绝缘膜IF3上并构成栅极绝缘膜的高介电常数膜HK具有例如1.5nm的厚度。高介电常数膜HK是包括HfO膜、HfON膜或HfSiON膜的绝缘膜，并且高介电常数膜HK的介电常数高于氧化硅和氮化硅中的每一者。
整个绝缘膜IF3沿鳍部FA的表面设置。也就是说，绝缘膜IF3形成为覆盖控制栅电极CG的底部。另一方面，高介电常数膜HK设置成覆盖控制栅电极CG的底部和侧面。
ONO膜ON包括氧化硅膜X1、形成在氧化硅膜X1上的氮化硅膜NF和形成在氮化硅膜NF上的氧化硅膜X2，该氧化硅膜X1包括通过热氧化作为由硅制成的半导体衬底SB的突起的鳍部FA的主表面和侧面形成的厚度为4nm的热氧化膜(氧化硅膜)。氮化硅膜NF用作存储单元MC的电荷存储部(电荷存储膜，电荷存储层)。氮化硅膜的厚度例如为7nm，氧化硅膜X2的厚度例如为9nm。
也就是说，ONO膜ON具有包括氧化硅膜X1、氮化硅膜NF和氧化硅膜X2的层叠结构，它们从两侧即接近鳍部FA的顶部的一侧和接近控制栅电极CG的侧面的一侧依次层叠。ONO膜ON的厚度大于控制栅电极CG下方的栅极绝缘膜的厚度，例如为20nm。可以形成氮氧化硅膜作为膜X2，以代替氧化硅膜X2。
控制栅电极CG沿鳍部FA的短边方向(Y方向)延伸，并且靠近鳍部FA的顶部和侧面以及元件隔离膜EI的顶部设置，其中，在控制栅电极CG与鳍部FA的顶部和侧面以及元件隔离膜EI的顶部之间有所述栅极绝缘膜。类似地，存储栅电极MG沿鳍部FA的短边方向上延伸，并且邻近鳍部FA的顶部和侧面以及元件隔离膜EI的顶部设置，其中，在存储栅电极MG与鳍部FA的顶部和侧面以及元件隔离膜EI的顶部之间有所述ONO膜ON。也就是说，所述栅极绝缘膜和控制栅电极CG完全填充了鳍部FA的短边方向上彼此相邻的鳍部FA之间的沟槽。此外，ONO膜ON和存储栅电极MG完全填充了鳍部FA的短边方向上彼此相邻的鳍部FA之间的沟槽。存储栅电极MG和ONO膜ON的顶部均被绝缘膜IF5覆盖，绝缘膜IF5像存储栅电极MG一样沿Y方向延伸。绝缘膜IF5包括例如氮化硅膜。
包括控制栅电极CG、存储栅电极MG、ONO膜ON和绝缘膜IF5的图案(pattern)的每个侧面被侧壁(侧壁间隔物)SW覆盖。侧壁SW例如具有氮化硅膜和氧化硅膜的层叠结构。然而，在附图中，侧壁SW被显示为一个膜，即，没有单独示出氮化硅膜和氧化硅膜。
如图4所示，在鳍部FA的顶部设置一对源极区域和漏极区域，以将位于包括控制栅电极CG和存储栅电极MG的图案(pattern)正下方的鳍部FA的顶部夹在二者之间。源极区域和漏极区域中的每一者具有作为n-型半导体区域的扩展区域EX和作为n+型半导体区域的扩散区域D1。扩展区域EX和扩散区域D1分别是通过将n型杂质(例如磷(P)或砷(As))引入鳍部FA而形成的半导体区域。
与扩展区域EX相比，扩散区域D1的杂质浓度高。扩展区域EX的深度可以比扩散区域D1更深或更浅。在源极区域和漏极区域的每一者中扩展区域EX与扩散区域D1相接触，并且扩展区域EX位于所述图案(pattern)正下方的鳍部FA的顶部，即，与扩散区域D1相比较，位于靠近沟道区域的一侧。
漏极区域与控制栅电极CG正下方的鳍部FA相邻，并且源极区域与存储栅电极MG正下方的鳍部FA相邻。也就是说，在平面图中源极/漏极区域夹着包括控制栅电极CG和存储栅电极MG的图案(pattern)，漏极区域位于靠近控制栅电极CG的一侧，源极区域位于靠近存储栅电极MG的一侧。换句话说，在平面图中，漏极区域与控制栅电极CG相邻，而源极区域与存储栅电极MG相邻。
以这种方式，形成具有包括低杂质浓度的扩展区域EX和高杂质浓度的扩散区域D1的结构(即，轻掺杂漏极(LDD)结构)的源极/漏极区域，由此可以改善具有这种源极/漏极区域的晶体管的短沟道特性。该源极/漏极区域的源极区域对应于图2所示的源极区域MS，并且其漏极区域对应于图2所示的漏极区域MD。
硅化物层S1设置在源极区域和漏极区域中每一者的从包括控制栅电极CG、存储栅电极MG和侧壁SW的图案或模型(pattern)中露出的表面上，即，设置在扩散区域D1的表面上。硅化物层S1由例如硅化镍(NiSi)制成。
层间绝缘膜IL1包括例如氧化硅膜，设置在鳍部FA和元件隔离膜EI上。层间绝缘膜IL1覆盖鳍部FA、元件隔离膜EI和硅化物层S1，并且层间绝缘膜IL1的顶部被平坦化，其高度与控制栅电极CG、存储栅电极MG和侧壁SW中每一者的顶部的高度大致相等。覆盖控制栅电极CG、存储栅电极MG和侧壁SW各自顶部的层间绝缘膜IL2形成在层间绝缘膜IL1上。层间绝缘膜IL2的顶部被平坦化。层间绝缘膜IL2包括例如氧化硅膜。
在层间绝缘膜IL2上设置有多个布线MW，并且每个布线MW经由设置在穿过层间绝缘膜IL1和IL2的接触孔中的插塞PG与存储单元MC的源极区域或漏极区域电连接。具体地说，插塞PG的底部与硅化物层S1的顶部直接接触，并且插塞PG经由硅化物层S1与源极区域或漏极区域电连接。硅化物层S1减小作为连接部件的插塞PG和由半导体制成的鳍部FA的源极/漏极区域之间的连接电阻，所述连接部件包括主要包含例如钨(W)的金属膜。
在控制栅电极CG的未示出的供电区域中，插塞与控制栅电极CG的顶部连接。在存储栅电极MG的供电区域(参见图5和图6)中，插塞PG与存储栅电极MG的顶部连接。
存储单元MC是包括控制栅电极CG、存储栅电极MG、漏极区域和源极区域的非易失性存储元件。控制栅电极CG和所述源极/漏极区域构成控制晶体管，存储栅电极MG和所述源极/漏极区域构成存储晶体管。存储单元MC由控制晶体管和存储晶体管构成。也就是说，控制晶体管和存储晶体管共享所述源极/漏极区域。在控制栅电极CG或存储栅电极MG的栅极长度方向(X方向)上漏极区域和源极区域之间的距离对应于存储单元MC的沟道长度。控制晶体管和存储晶体管均为具有包括鳍部FA的表面的沟道的FINFET。
控制栅电极CG包括用于调节控制晶体管的阈值电压的金属膜WF和金属膜WF上的金属膜M1。金属膜WF覆盖金属膜M1的底部和侧面。金属膜WF包括例如TiAlN膜。金属膜M1是控制栅电极CG的主导体膜，并且包括例如铝(Al)膜或钨(W)膜。因此，控制栅电极CG由金属膜WF和M1形成，而不是由多晶硅膜形成，因此电阻降低。当以这种方式降低控制栅电极CG的电阻时，与控制晶体管共享沟道的存储晶体管的栅电极，即存储栅电极MG，也必须减小电阻。因此，在第一实施例中，存储栅电极MG的一部分由如下所述的金属膜M2形成。
存储栅电极MG包括在ONO膜ON上依次形成的多晶硅膜PS1、金属膜M2和多晶硅膜PS2。使用具有耐热性且与硅反应性相对低的材料作为形成在多晶硅膜PS1上的金属膜M2的材料。具体而言，例如，与硅的反应性比铝(Al)膜或钨(W)膜低的氮化钛(TiN)膜、氮化钽(TaN)膜或氮化钨(WN)膜用作金属膜M2。
如图4的右图所示，共同形成存储栅电极MG的多晶硅膜PS1、金属膜M2和多晶硅膜PS2部分地设置成低于鳍部FA顶部。换句话说，位于两个相邻的鳍部FA之间的元件隔离膜EI上的沟槽不能仅由ONO膜ON和多晶硅膜PS1完全填充。并且，该沟槽不能仅由ONO膜ON、多晶硅膜PS1和金属膜M2完全填充。
具体地说，两个鳍部FA之间的沟槽由ONO膜ON、多晶硅膜PS1、金属膜M2和多晶硅膜PS2完全填充。这里提到的完全填充的状态是指相邻的鳍部FA之间的整个区域被预定的膜填充的状态。因此，ONO膜ON、多晶硅膜PS1和金属膜M2中每一者的顶部的一部分低于鳍部FA的顶部。多晶硅膜PS1具有例如10nm的厚度，并且金属膜M2具有例如5nm的厚度。
突出高于元件隔离膜EI的鳍部FA的高度，即，在与半导体衬底SB的主表面垂直的方向上从鳍部FA的顶部到元件隔离膜EI的顶部的距离，例如为40～60nm。鳍部FA的总高度，即在与半导体衬底SB的主表面垂直的方向上从鳍部FA的顶部到元件隔离膜EI的底部的距离，例如为100nm以上。Y方向上的相邻鳍部FA之间的距离为例如，120nm。相邻的鳍部FA之间的空间未由ONO膜ON、多晶硅膜PS1和金属膜M2完全填充。这意味着ONO膜ON、多晶硅膜PS1和金属膜M2的总厚度小于相邻鳍部FA之间距离的1/2。
金属膜M2连续地覆盖多晶硅膜PS2的底部和多晶硅膜PS2靠近控制栅电极CG一侧的侧面。换句话说，金属膜M2具有L形截面。多晶硅膜PS1连续覆盖金属膜M2和多晶硅膜PS2的底部以及金属膜M2和多晶硅膜PS2靠近控制栅电极CG一侧的侧面。换句话说，多晶硅膜PS1具有L形截面。因此，氧化硅膜X1、氮化硅膜NF、氧化硅膜X2、多晶硅膜PS1和金属膜M2从靠近控制栅电极CG的一侧到靠近多晶硅膜PS1的一侧依次形成。
多晶硅膜PS1、金属膜M2和多晶硅膜PS2的顶部位于存储栅电极MG的顶部。换句话说，多晶硅膜PS1、金属膜M2和多晶硅膜PS2的顶部与绝缘膜IF5的底部接触。
接下来，参照图5和图6说明用于向存储栅电极供电的区域的结构。在图5和图6所示的供电区域中未设置鳍部，并且控制栅电极和存储栅电极都设置在供电区域中的元件隔离膜上。在供电区域中，除去存储栅电极上的绝缘膜IF5(参见图4)，以将插塞与存储栅电极MG连接。如图5所示，控制栅电极CG、存储栅电极MG和ONO膜ON中的每一者被显示为一个膜，并且没有具体示出构成控制栅电极CG、存储栅电极MG和ONO膜ON每一者的层叠结构。
如图5和6所示，在存储栅电极MG的供电区域中，插塞PG不连接与控制栅电极CG平行延伸的存储栅电极MG的顶部，而是连接沿Y方向延伸的存储栅电极MG的X方向突出的存储栅电极MG的一部分。由于存储栅电极MG形成为与控制栅电极CG相邻的侧壁形状，设置控制栅电极CG的虚设图案(dummy pattern)以与沿Y方向延伸的存储栅电极MG相邻，以使该存储栅电极MG在X方向上突出。具体地说，设置沿Y方向延伸的控制栅电极CG和成为虚设图案的控制栅电极CG，以便在X方向上将沿Y方向延伸的存储栅电极MG夹在二者之间。
成为虚设图案的控制栅电极CG为被沿Y方向延伸的存储栅电极MG和作为突起的存储栅电极MG包围的岛状图案，是对形成存储单元和电路不起作用的伪栅电极。在这种结构中，两个插塞PG与突出的存储栅电极MG连接。即使插塞的一部分连接成为虚设图案的控制栅电极CG，由于该控制栅电极CG对存储器和电路的形成不起作用，所以不会发生诸如短路的问题。
如图6所示，用于向存储栅电极MG施加存储栅极电压的插塞PG与形成该存储栅电极MG的金属膜M2直接连接。具体地，存储栅电极MG的顶部包括多晶硅膜PS1、金属膜M2和多晶硅膜PS2的顶部，并且这些顶部与插塞PG的底部接触。
尽管在多晶硅膜PS1和PS2的顶部没有设置硅化物层，由于插塞PG连接金属膜M2，可以减小插塞PG与包含金属膜M2的存储栅电极MG之间的接触电阻。由于栅极长度方向(X方向)上的存储栅电极的宽度非常小，例如，所以难以形成覆盖仅由多晶硅制成的存储栅电极的顶部的硅化物层。然而，在第一实施例中，可以在不形成硅化物层的情况下降低存储栅电极MG与插塞PG之间的连接电阻。
(非易失性存储器的操作)
现在参照图25和图26来描述非易失性存储器的示例性操作。
图25是非易失性存储器的存储单元MC的等效电路图。图26是示出在“写入”、“擦除”和“读取”时对所选存储单元的各部分施加的电压条件的示例的表格。图26的表格示出了对于“写入”、“擦除”和“读取”每一者而言向图25所示的存储单元(选择的存储单元)MC的存储栅电极MG(参见图4)的施加电压Vmg、源极区域的施加电压Vs、控制栅电极CG(参见图4)的施加电压Vcg、和漏极区域的施加电压Vd，以及p型阱PW(参见图4)的施加电压Vb。图26的表格是电压施加条件的优选而非限制性的例子，并且可以根据需要进行各种修改或更改。在第一实施例中，将电子注入作为存储晶体管的ONO膜ON的电荷存储部的氮化硅膜NF(参见图4)被定义为“写入”，并且向该氮化硅膜NF注入空穴被定义为“擦除”。
写入方法可以包括名为源侧注入(SSI)的写入方法(热电子注入写入方法)，其中通过源侧注入将热电子注入以执行写入。例如，图26中的“写入”一栏所示的电压被施加到要写入的所选存储单元的相应部分，从而将电子注入到所选存储单元的氮化硅膜NF中以进行写入。
此时，在两个栅电极(存储栅电极MG和控制栅电极CG)之间的下方的沟道区域(源极和漏极之间)中产生热电子，并且将热电子注入存储栅电极MG下方的作为电荷存储部的氮化硅膜NF中。注入的热电子(电子)被俘获在氮化硅膜NF中的阱电平中。结果，存储晶体管的阈值电压增加。也就是说，存储晶体管变成写入状态。
擦除方法(热空穴注入擦除方法)，即所谓的BTBT方法，可用作擦除方法，其中通过带间隧穿(band-to-band tunneling，BTBT)注入热空穴来进行擦除。具体地说，将通过带间隧穿效应(BTBT)产生的空穴注入电荷存储部(ONO膜ON中的氮化硅膜NF)进行擦除。例如，图26中的“擦除”一栏所示的电压被施加到要擦除的所选存储单元的相应部分，并且空穴由BTBT效应产生并被电场加速，从而空穴被注入到所选存储单元的氮化硅膜NF中，使得存储晶体管的阈值电压降低。也就是说，存储晶体管变成擦除状态。
为了读取，例如，图26中的“读取”一栏所示的电压被施加到要读取的所选存储单元的相应部分。在读取期间施加到存储栅电极MG的电压Vmg被设置为写入状态下的存储晶体管的阈值电压与擦除状态下的存储晶体管的阈值电压之间的值，从而可以将写入状态与擦除状态相区分。
(半导体器件的制造过程)
现在参照图7至图24描述第一实施例的半导体器件的制造方法。图7至图24分别是在第一实施例的半导体器件的形成过程中的该半导体器件的截面图。图7至图11分别示出沿着Y方向(参照图2)的截面。图12至图24每一个的左侧显示沿X方向(参照图2)的截面并且右侧显示沿着Y方向的截面，像图4那样。尽管每个鳍部的侧面在附图中垂直地示出，但鳍部的侧面可以相对于半导体衬底的主表面呈现锥形。
首先，如图7所示，设置半导体衬底SB，并且在半导体衬底SB的主表面上依次形成绝缘膜IF1、绝缘膜IF2和半导体膜SI1。半导体衬底SB由例如具有约1～10Ωcm的电阻率的p型单晶硅制成。绝缘膜IF1包括例如氧化硅膜，并且可以通过例如氧化工艺或化学气相沉积(CVD)工艺形成。绝缘膜IF1具有约2～10nm的厚度。绝缘膜IF2包括例如氮化硅膜，并且具有约20～100nm的厚度。绝缘膜IF2通过例如CVD工艺形成。半导体膜SI1包括例如硅膜，并且通过例如CVD工艺形成。半导体膜SI1的厚度例如为20～200nm。
随后，使用光刻技术和蚀刻工艺来处理半导体膜SI1。从而，在绝缘膜IF2上沿Y方向并排形成在X方向上延伸的半导体膜SI1的多个图案。图7的截面图包括沿着半导体膜SI1的各图案的短边方向的半导体膜SI1的图案。
随后，如图8所示，形成硬掩膜HM1以覆盖半导体膜SI1的侧面。例如，通过CVD工艺在半导体衬底SB上形成厚度为10～40nm的氧化硅膜，然后该氧化硅膜经受作为各向异性蚀刻的干蚀刻处理。因此，绝缘膜IF2和半导体膜SI1的顶部被暴露以形成包括残留在半导体膜SI1的侧面的氧化硅膜的硬掩膜HM1。硬掩膜HM1不完全填充相邻的半导体膜SI1之间的空间。硬掩膜HM1环状形成以包围每个半导体膜SI1。
随后，通过湿蚀刻工艺去除半导体膜SI1。随后，使用光刻技术和蚀刻工艺去除硬掩膜HM1的部分。具体地说，硬掩膜HM1沿X方向延伸的部分被留下，而其它部分即沿Y方向延伸的部分被去除。结果，硬掩膜HM1不具有环状结构，仅具有沿X方向延伸的图案。具体地说，作为沿X方向延伸的图案的多个硬掩膜HM1在绝缘膜IF2上沿Y方向并排设置。
随后，如图9所示，使用硬掩膜HM1作为掩模对绝缘膜IF2和IF1以及半导体衬底SB进行各向异性干蚀刻处理。因此，通过半导体衬底SB的处理，作为半导体衬底SB一部分的板状(壁状)图案，即鳍部FA，直接形成在硬掩膜HM1的下面。将从硬掩膜HM1中露出的区域内的半导体衬底SB从其主表面下挖100nm至250nm，从而可以形成从半导体衬底SB的主表面高出100～250nm的鳍部FA。
随后，如图10所示，在半导体衬底SB上沉积包括氧化硅膜之类的绝缘膜，以完全覆盖鳍部FA和绝缘膜IF1和IF2。随后，通过化学机械抛光(CMP)工艺对绝缘膜进行抛光，以暴露绝缘膜IF2的顶部。这形成了包括绝缘膜的元件隔离膜EI。通过CMP步骤去除硬掩膜HM1。硬掩膜HM1可以在形成作为元件隔离膜EI的绝缘膜之前去除。
随后，如图11所示，绝缘膜IF1和IF2被去除。随后，元件隔离膜EI的顶部被蚀刻以便在与半导体衬底SB的主表面垂直的方向上缩回(降低)。这导致各鳍部FA的侧面和顶部中每一者被部分暴露。
随后，通过离子注入工艺将杂质引入半导体衬底SB的主表面，从而在鳍部FA中形成p型阱PW。p型阱PW通过注入p型杂质(例如，硼(B))形成。p型阱形成为遍布鳍部FA的整个内部和半导体衬底SB的位于鳍部FA下方的部分。
随后，如图12所示，形成绝缘膜IF3以覆盖鳍部FA的顶面和侧面。绝缘膜IF3可以通过例如热氧化工艺形成，并且包括例如厚度约为2nm的氧化硅膜。绝缘膜IF3不形成在元件隔离膜EI的顶部。随后，通过CVD工艺或者类似的工艺在绝缘膜IF3上沉积厚度等于或大于每个鳍部FA的高度的半导体膜SI2，并且通过CMP工艺或者类似的工艺使半导体膜SI2的顶部平坦化，从而形成具有平坦顶部的半导体膜SI2。
随后，例如通过CVD工艺在半导体膜SI2上形成绝缘膜IF4。半导体膜SI2包括例如多晶硅膜(硅膜)，并且绝缘膜IF4包括例如氮化硅膜。即使在如上所述的通过CMP工艺对半导体膜SI2进行抛光之后，半导体膜SI2仍保留在各鳍部FA的顶部。
随后，如图13所示，形成未示出的感光耐蚀膜以便直接覆盖鳍部FA的一部分之上。感光耐蚀膜包括在Y方向上延伸以覆盖沿Y方向(图中深度方向)布置的每个鳍部FA的一部分的抗蚀图案。鳍部FA的顶部从抗蚀图案旁边的区域中的感光耐蚀膜中露出。
随后，使用感光耐蚀膜作为掩模，通过蚀刻去除绝缘膜IF4的部分和半导体膜SI2的部分，以暴露元件隔离膜EI的顶部和绝缘膜IF3的表面。具体地，鳍部FA的顶部的部分和侧面的部分从绝缘膜IF4和半导体膜SI2中露出。因此，在鳍部FA上形成包括半导体膜SI2的虚设栅电极DG1。虚设栅电极DG1是之后被去除并且由控制栅电极替代的伪栅电极。
尽管描述了通过上述蚀刻和随后的清洁步骤来去除绝缘膜IF3(该绝缘膜IF3覆盖在从虚设栅电极DG1中暴露的鳍部FA的表面)以暴露鳍部FA的所述表面，但鳍部FA的顶面和侧面仍可被绝缘膜IF3覆盖。
随后，如图14所示，在半导体衬底SB上方依次形成氧化硅膜(底部氧化膜)X1、氮化硅膜NF和氧化硅膜(顶部氧化膜)X2，从而形成具有包括氧化硅膜X1、氮化硅膜NF和氧化硅膜X2的层叠结构的ONO膜ON。也就是说，ONO膜ON是层叠的绝缘膜。氧化硅膜X1可以通过氧化工艺、CVD工艺或类似的工艺形成。氮化硅膜NF和氧化硅膜X2通过例如CVD工艺形成(沉积)。氧化硅膜X1的厚度例如为4nm，氮化硅膜NF的厚度例如为7nm，氧化硅膜X2的厚度例如为9nm。
ONO膜ON覆盖元件隔离膜EI的顶部以及鳍部FA的顶部和侧面。ONO膜ON覆盖包括虚设栅电极DG1和绝缘膜IF4的层叠图案的顶面和侧面。尽管氮化硅膜NF作为稍后形成的存储单元的电荷存储部(电荷存储膜)，也可以形成包括HfSiO或者类似物的高k膜来替代氮化硅膜NF。可以形成氧化铝(AlO)膜来代替氧化硅膜X2。
随后，在ONO膜ON上依次形成多晶硅膜PS1、金属膜M2和多晶硅膜PS2。多晶硅膜PS1的厚度例如为10nm，金属膜M2的厚度例如为5nm，多晶硅膜PS2的厚度例如为200nm。随后，通过例如CMP工艺对多晶硅膜PS2的顶部进行平坦化处理。然而，在平坦化步骤中，金属膜M2不从多晶硅膜PS2中露出。因此，多晶硅膜PS2设置在鳍部FA上，并且ONO膜ON、多晶硅膜PS1和金属膜M2在鳍部FA和多晶硅膜PS2位于多晶硅膜PS2与鳍部FA之间。
此时，在Y方向上彼此相邻的鳍部FA之间的区域，即元件隔离膜EI上的沟槽，由ONO膜ON、多晶硅膜PS1、金属膜M2和多晶硅膜PS2完全填充。多晶硅膜PS1和PS2分别可以通过CVD工艺形成。金属膜M2例如可以通过溅射工艺形成。
使用具有耐热性且与硅的反应性相对较低的材料作为金属膜M2的材料。具体地，将与硅的反应性比铝(Al)膜或钨(W)膜低的氮化钛(TiN)膜、氮化钽(TaN)膜或氮化钨(WN)膜用作金属膜M2。这样防止金属膜M2与多晶硅膜PS1或PS2反应。
随后，如图15所示，通过回蚀步骤使ONO膜ON、多晶硅膜PS1、金属膜M2和多晶硅膜PS2的顶部缩回即缩减或降低。结果，例如，ONO膜ON、多晶硅膜PS1、金属膜M2和多晶硅膜PS2各自的顶部位于低于虚设栅电极DG1的顶部并高于沿着鳍部FA的顶部的金属膜M2的金属顶部的位置。此外，ONO膜ON、多晶硅膜PS1、金属膜M2和多晶硅膜PS2的顶部位于相同的高度，并且存在于基本相同的平面中。因此，整个绝缘膜IF4和虚设栅电极DG1的上端从ONO膜ON、多晶硅膜PS1、金属膜M2和多晶硅膜PS2中露出。
随后，如图16所示，例如，使用CVD工艺在半导体衬底SB上方形成绝缘膜IF5。绝缘膜IF5包括例如氮化硅膜。绝缘膜IF5覆盖绝缘膜IF4的侧面和顶部、虚设栅电极DG1的侧面的上端、以及ONO膜ON、多晶硅膜PS1、金属膜M2和多晶硅膜PS2各自的顶部。
随后，通过干蚀刻去除绝缘膜IF5的一部分，以暴露绝缘膜IF4的顶部和多晶硅膜PS2的顶部的部分。也就是说，绝缘膜IF5以侧壁形状残留在绝缘膜IF4的侧面上。侧壁状的绝缘膜IF5的底部与ONO膜ON、多晶硅膜PS1、金属膜M2和多晶硅膜PS2的顶部接触。
随后，如图17所示，通过以绝缘膜IF5作为掩模对ONO膜ON、多晶硅膜PS1、金属膜M2和多晶硅膜PS2进行蚀刻处理。因此，ONO膜ON、多晶硅膜PS1、金属膜M2和多晶硅膜PS2保留在靠近虚设栅电极DG1的任一侧的侧面的区域内。鳍部FA的顶部在靠近虚设栅电极DG1的任一侧的侧面的区域以外的区域中从ONO膜ON、多晶硅膜PS1、金属膜M2和多晶硅膜PS2中露出。
多晶硅膜PS 1、金属膜M 2和多晶硅膜PS 2靠近虚设栅电极DG1的栅极长度方向(X方向)上的一个侧面并且其间具有ONO膜ON，共同构成存储栅电极MG。存储栅电极MG沿Y方向延伸，以与虚设栅电极DG1并行地跨越鳍部FA。
随后，如图18所示，形成覆盖存储栅电极MG和位于存储栅电极MG正上方的绝缘膜IF5的未示出的抗蚀图案，然后通过使用抗蚀图案作为掩模进行蚀刻以去除从抗蚀剂图案中暴露的绝缘膜IF5、ONO膜ON、多晶硅膜PS1、金属膜M2和多晶硅膜PS2。因此，存储栅电极MG沿栅极长度方向留在虚设栅电极DG1的一个侧面上，ONO膜ON介于存储栅电极MG于虚设栅电极DG1之间，并且虚设栅电极DG1的另一个侧面从ONO膜ON、多晶硅膜PS1、金属膜M2和多晶硅膜PS2中露出。
随后，如图19所示，将绝缘膜IF4、IF5和虚设栅电极DG1共同用作掩模，以在鳍部FA的顶部进行离子注入。因此，在鳍部FA的顶部形成成为n型半导体区域的一对扩展区域EX。扩展区域EX可以通过注入n型杂质(例如，砷(As))形成。
随后，通过例如CVD工艺在半导体衬底SB上方形成绝缘膜。该绝缘膜主要包括例如氮化硅膜。该绝缘膜覆盖元件隔离膜EI、鳍部FA、虚设栅电极DG1、存储栅电极MG以及绝缘膜IF4和IF5的表面。
随后，如图20所示，进行干蚀刻以除去所述绝缘膜的部分，从而暴露元件隔离膜EI、鳍部FA以及绝缘膜IF4和IF5的顶部。因此，包括所述绝缘膜的侧壁SW形成在包括虚设栅电极DG1、存储栅电极MG以及绝缘膜IF4和IF5的图案的侧面上。
随后，利用包括绝缘膜IF4和IF5、虚设栅电极DG1和侧壁SW的掩模，在鳍部FA的顶部进行离子注入。注入n型杂质(例如磷(P)或砷(As))，由此分别为n型半导体区域的一对扩散区域D1在鳍部FA的顶部形成。在扩散区域D1的形成步骤中，进行离子注入的杂质浓度高于为了形成扩展区域EX的离子注入步骤中的杂质浓度。随后，执行激活用热处理，以便使半导体衬底SB中的杂质扩散。结果，扩散区域D1、扩展区域EX等中所含的杂质被热扩散。
因此，形成包括扩散区域D1和扩展区域EX的源极/漏极区域。源极/漏极区域形成在从包括控制栅电极CG和存储栅电极MG的图案中露出鳍部FA的顶部和侧面(即鳍部FA的表面)。源极/漏极区域和存储栅电极MG构成存储晶体管。存储晶体管是具有包括鳍部FA的表面的沟道的FINFET。此处所述的鳍部FA的表面包括鳍部FA的顶部和侧面。
随后，如图21所示，使用已知的自对准硅化物(salicide)工艺来形成硅化物层以覆盖源极/漏极区域。首先，形成金属膜以覆盖鳍部FA。该金属膜包括例如通过溅射工艺沉积的NiPt膜。接着，在半导体衬底SB上进行热处理，使鳍部FA的表面与金属膜反应。这使得包括覆盖扩散区域D1的顶部和侧面的硅化镍(NiSi)膜的硅化物层S1形成。
随后，在半导体衬底SB的主表面上依次形成未示出的衬垫膜(包括例如氮化硅膜)和层间绝缘膜IL1(包括氧化硅膜)。衬垫膜和层间绝缘膜IL1例如可以通过CVD工艺形成。层间绝缘膜IL1的厚度大于元件隔离膜EI上的鳍部FA的高度和包括虚设栅电极DG1和绝缘膜IF4的层叠体的高度的总和。接着，使用例如CMP工艺对层间绝缘膜IL1的顶部进行平坦化处理。
在该平坦化步骤中，绝缘膜IF4被完全去除，并且绝缘膜IF5被部分地去除，从而露出虚设栅电极DG1的顶部。然而，在平坦化步骤中，不露出ONO膜ON、多晶硅膜PS1、金属膜M2和多晶硅膜PS2的顶部。也就是说，即使在平坦化步骤之后，ONO膜ON、多晶硅膜PS1、金属膜M2和多晶硅膜PS2的顶部仍然被绝缘膜IF5覆盖。
随后，如图22所示，通过例如湿蚀刻去除包括多晶硅膜的虚设栅电极DG1。结果，位于绝缘膜IF3的正上方的虚设栅电极DG1被去除的区域形成了沟槽。
当在该步骤中选择性地去除硅膜时，多晶硅膜PS1和PS2被绝缘膜IF5覆盖，因此未被去除。具体地说，由于在参照图15描述的回蚀步骤中ONO膜ON、多晶硅膜PS1、金属膜M2和多晶硅膜PS2的顶部缩回低于虚设栅电极DG1的顶部，可以防止由绝缘膜IF5保护的存储栅电极MG被所述湿蚀刻除去。
随后，如图23所示，在所述沟槽中形成控制栅电极CG。具体地，首先，在包括沟槽内侧的层间绝缘膜IL1上依次形成高介电常数膜HK、金属膜WF和金属膜M1，从而使沟槽中完全填充高介电常数膜HK、金属膜WF和金属膜M1。随后，使用例如CMP工艺除去层间绝缘膜IL1上的多余的高介电常数膜HK、金属膜WF和金属膜M1，以露出层间绝缘膜IL1的顶部。因此，高介电常数膜HK、金属膜WF和金属膜M1被留在沟槽中。
绝缘膜IF3和高介电常数膜HK构成栅极绝缘膜。金属膜WF和M1构成控制栅电极CG。控制栅电极CG和源极/漏极区域构成控制晶体管。控制晶体管和存储晶体管构成存储单元MC。控制晶体管是具有包括鳍部FA的表面的沟道的FINFET。此处所述的鳍部FA的表面包括鳍部FA的顶面和侧面。
随后，如图24所示，通过光刻技术和干蚀刻工艺形成多个贯穿层间绝缘膜IL1和IL2的接触孔。直接位于源极/漏极区域上方的硅化物层S1的顶部被部分地暴露在接触孔的底部。接触孔形成在未示出的区域中，以便部分暴露控制栅电极CG和存储栅电极MG相应的顶部。
随后，主要由钨(W)或类似材料制成的导电插塞PG形成为接触孔CH中的连接用导电部件。插塞PG具有阻挡导体膜(例如，钛膜、氮化钛膜、或钛膜和氮化钛膜的层叠膜)和位于阻挡导体膜上的主导体膜(例如，钨膜)的层叠结构。插塞PG经由硅化物层S1与存储单元MC的源极区域和漏极区域中的每一者电连接。
随后，在层间绝缘膜IL2上形成布线MW。每个布线MW包括阻挡导体膜(例如，氮化钛膜、钽膜或氮化钽膜)和形成在阻挡导体膜上的主导体膜(铜膜)的层叠结构。在图24中，为了简化附图，以整体的方式示出了形成布线MW的阻挡导体膜和主导体膜。这同样适用于插塞PG。通过上述步骤基本完成了第一实施例的半导体器件。
布线MW可以通过例如所谓的单镶嵌工艺形成。具体地，具有布线槽的层间绝缘膜形成在层间绝缘膜IL2上，并且金属膜嵌在布线槽中，由此可以形成布线MW。然而，在图中省略了布线MW旁边的层间绝缘膜。
(第一实施例的效果)
现在参考图33至图35所示的比较例来描述第一实施例的半导体器件的效果。图33至图35分别是比较例的半导体器件的截面图。图33至35各自示出与图4所示的横截面对应位置处的横截面，其分别示出沿着鳍的纵向的存储单元的横截面和沿鳍的横向的存储单元的横截面。
图33所示的比较例的半导体器件与第一实施例的半导体器件不同之处在于存储栅电极MG1完全仅由多晶硅膜形成。图34所示的比较例的半导体器件与第一实施例的半导体器件的不同之处在于存储栅电极MG2完全由金属膜(例如铝(Al)或钨(W)膜)形成。尽管图35所示的比较例的半导体器件包括由多晶硅膜PSB和多晶硅膜PSB上的金属膜MB形成的存储栅电极MG3，但该半导体器件与第一实施例的半导体器件不同之处在于多晶硅膜PSB具有较大厚度，并且完全填充两个相邻鳍部FA之间的空间。
在图33所示的半导体器件中，由于存储栅电极MG1仅由多晶硅膜形成，所以该存储栅电极MG1的缺点是具有高电阻值。即使只有存储栅电极MG1的顶部被硅化，由于覆盖鳍部FA侧面的多晶硅膜具有高电阻，电位缓慢地传送至鳍FA的下部，导致写入或擦除的速度降低。
另一方面，如图34所示，当存储栅电极MG2完全由金属膜形成时，虽然该存储栅电极MG2具有低电阻，在作为电荷存储膜的氮化硅膜NF和存储栅电极MG2之间的绝缘膜(例如，氧化硅膜或氧化铝膜)可与该金属膜反应，导致可能形成金属氧化物膜。也就是说，作为ONO膜ON的顶部氧化膜的氧化硅膜X2可能与金属膜反应。特别地，由铝膜、钨膜或类似材料形成的存储栅电极MG2容易与所述顶部氧化膜反应。当顶部氧化膜以这种方式成为金属氧化物膜时，与存储栅电极完全由多晶硅膜形成的情况(参见图33)相比，ONO膜ON和存储栅电极MG2之间的界面特性变差。
在这种情况下，通过写入操作注入到ONO膜ON中的电子(电荷)不利地在非预期的位置被俘获，或者容易从ONO膜ON逸出。换句话说，写入特性和电荷保持特性变差。因此，半导体器件的可靠性变差。
另一方面，在图35所示的比较例的半导体器件中，存储栅电极MG3的部分由金属膜MB形成，因此存储栅电极MG3的电阻降低。此外，由于多晶硅膜PSB介于金属膜MB和ONO膜ON之间，与上述情况不同的是可以防止顶部氧化膜与金属反应。
然而，在图35所示的比较例中，金属膜MB没有设置在相邻的鳍部FA之间。因此，由于覆盖鳍部FA各侧面的多晶硅膜具有高电阻，电位向鳍FA的下部的传播仍然缓慢，因此写入或擦除速度很低。
因此，在第一实施例中，如图4所示，提供了具有形成在ONO膜ON上的薄多晶硅膜PS1和多晶硅膜PS1上的金属膜M2的存储栅电极MG。因此，存储栅电极MG的部分由金属膜M2形成，由此存储栅电极MG的电阻降低。此外，由于多晶硅膜PS1介于金属膜M2和ONO膜ON之间，与上述情况不同的是可以防止顶部氧化膜与金属反应。
此外，在第一实施例中，作为具有层叠结构的存储栅电极MG的最下层的多晶硅膜PS1没有完全填充相邻鳍部FA之间的整个沟槽，并且金属膜M2嵌在沟槽中。具体地说，邻近鳍部FA的侧面(其中提供了控制晶体管和存储晶体管每一者的沟道)设置低电阻金属膜M2，在所述侧面与金属膜M2之间有ONO膜ON和多晶硅膜PS1。这可以降低在鳍部FA的侧面附近的存储栅电极MG的电阻。因此可以防止鳍FA的下部的电位传播缓慢。也就是说，写入操作和擦除操作的执行速度比图33和图34所示的比较例中的速度更高。
因此，可以防止由ONO膜ON和存储栅电极MG之间的界面特性变差导致的半导体器件的可靠性变差，并且通过降低存储栅电极MG的电阻来提高了半导体器件的性能。
此外，在第一实施例中，形成存储栅电极MG的导电膜之一，即，金属膜M2上的导电膜由多晶硅膜PS2形成，硅化物层未形成在多晶硅膜PS2的顶部。即使在这种情况下，供给存储栅电极MG的电位也可以通过金属膜M2高速传播。因此，可以充分降低存储栅电极MG的电阻。如果金属膜M2上的导电膜被硅化，或者如果该导电膜由金属膜形成，则制造步骤增多，导致制造成本增加。另一方面，在第一实施例中，金属膜M2上的导电膜由多晶硅膜PS2形成，从而可以简化制造工艺，并且可以降低制造成本。
此外，如参照图5和图6所述，由于插塞PG直接与存储栅电极MG的供电区域中的金属膜M2连接，即使多晶硅膜PS2的表面没有被硅化，也可以减小存储栅电极MG与插塞PG之间的连接电阻。
【变形例】
现在参考图27描述第一实施例的半导体器件的变型例。图27是描述作为第一实施例的变形例的半导体器件的截面图。图27示出了存储栅电极的供电区域的横截面。图27示出了沿鳍部横向的横截面。该变型例与参考图1至图24描述的半导体器件的不同之处仅在于插塞连接到存储栅电极的模式。
如图27所示，用于向存储栅电极MG供电的插塞PG不需要连接到包括多晶硅膜PS1、金属膜M2和多晶硅膜PS2的整个层叠膜的顶部，而可以穿过多晶硅膜PS2连接到金属膜M2的顶部。换句话说，插塞PG穿过层间绝缘膜IL2和多晶硅膜PS2，并且连接到多晶硅膜PS2下的金属膜M2的顶部。
插塞PG的整个底部连接到沿着半导体衬底SB的主表面的X方向和Y方向延伸并沿着元件隔离膜EI的顶部延伸的金属膜M2的顶部。在这种情况下，与图6所示的结构相比，插塞PG和金属膜M2之间的接触面积可以增加。因此，该变型例提供的效果与参考图1至24描述的半导体器件的效果相似，能够进一步减小插塞PG与存储栅电极MG之间的连接电阻。
【第二实施例】
形成存储栅电极的多晶硅膜的顶部也可以被硅化。现在参照图28至图30描述根据第二实施例的半导体器件和该半导体器件的制造方法。图28至图30分别是第二实施例的半导体器件的制造过程中该半导体器件的截面图。图28至图30示出了与图12至图24所示的横截面对应位置处的相应横截面，其分别示出沿着鳍部纵向的存储单元的横截面和沿鳍部横向的存储单元的横截面。现在描述形成存储栅电极的多晶硅膜顶部的硅化过程。
首先，执行类似于参考图7至图23描述的步骤。随后，如图28所示，经光刻技术和蚀刻工艺去除绝缘膜IF5的部分，以暴露多晶硅膜PS2的顶部。此时，金属膜M2未露出。虽然图中未示出，但是，在经如上所述的蚀刻方法部分地去除绝缘膜IF5之前，形成覆盖包括金属膜WF和M1的控制栅电极CG的顶部的保护膜，并且在控制栅电极CG被保护膜覆盖时，按照下述执行硅化物层形成步骤。
随后，如图29所示，使用已知的自对准硅化物工艺将多晶硅膜PS2的顶部硅化，从而形成覆盖多晶硅膜PS2的顶部的硅化物层S2。也就是说，形成覆盖多晶硅膜PS2的顶部的金属膜。该金属膜包括例如通过溅射工艺沉积的NiPt膜。接着，对半导体衬底SB进行热处理，使多晶硅膜PS2与金属膜反应。结果形成了包括覆盖多晶硅膜PS2的顶部的硅化镍(NiSi)膜的硅化物层S2。
随后，如图30所示，执行类似于图24描述的步骤，从而基本上完成了第二实施例的半导体器件。尽管已经描述了多晶硅膜PS的部分被留下，并且硅化物层S2形成在多晶硅膜PS2的该部分上，但是多晶硅膜PS2的整个厚度可被硅化。也就是说，硅化物层S2的底部可以与金属膜M2的顶部接触，与后面描述中图32所示的金属膜M3一样。在这种情况下，硅化物层S2嵌在相邻的鳍部FA之间。
在第二实施例中，由于多晶硅膜PS2的顶部被硅化，与金属膜M2上的导电膜全部由多晶硅膜形成的情况相比，存储栅电极MG的电阻可以降低。此外，当在存储栅电极MG的供电区域中插塞连接到存储栅电极MG时，由于插塞PG可以连接到硅化物层S2，所以插塞PG和存储栅电极MG之间的连接电阻可以减小。
因此，通过在鳍部FA的每个侧面附近形成低电阻金属膜M2，可以降低整个存储栅电极MG的电阻。此外，通过对多晶硅膜PS2进行硅化，可以提高半导体器件的性能。
【第三实施例】
存储栅电极也可以仅由多晶硅膜和多晶硅膜上的金属膜构成。现在参考图31和图32描述根据第三实施例的半导体器件和制造该半导体器件的方法。图31和图32分别是第三实施例的半导体器件的制造过程中该半导体器件的截面图。图31和32示出了与图12至图24所示的横截面对应位置处的相应横截面，其分别示出沿着鳍部的纵向的存储单元的横截面和沿鳍部的横向的存储单元的横截面。现在描述由多晶硅膜和在多晶硅膜上层叠的金属膜形成的存储栅电极。
首先，执行类似于参考图7至图23和图28描述的步骤。随后，如图31所示，使用蚀刻工艺去除整个多晶硅膜PS2。结果，在设置多晶硅膜PS2的位置处形成沟槽，并且金属膜M2的顶部暴露在沟槽的底部和一个侧面上。被上述保护膜(未示出)覆盖的控制栅电极CG未被去除。
随后，如图32所示，通过例如溅射工艺在包括所述沟槽内侧的半导体衬底SB的主表面上形成金属膜M3。因此，金属膜M3嵌在沟槽中。随后，通过例如CMP工艺除去层间绝缘膜IL1上的多余的金属膜M3，使得金属膜M3仅留在沟槽中。结果形成了包括多晶硅膜PS1、金属膜M2和金属膜M3的层叠膜的存储栅电极MG。
金属膜M3包括例如铝(Al)膜或钨(W)膜。由于金属膜M3不与多晶硅膜PS1接触，因此不需要使用与硅的反应性相对较低的材料作为金属膜M3的材料。与使用与硅反应性较低的材料氮化钛(TiN)或者类似材料作为金属膜M3的材料的情况相比，可以降低金属膜M3的电阻。
随后，执行类似于参考图24描述的步骤，从而基本上完成了第三实施例的半导体器件。
在第三实施例中，存储栅电极MG由从底部开始依次形成的多晶硅膜PS1、金属膜M2和金属膜M3形成。因此，在第三实施例中，与存储栅电极MG由包括从底部顺序形成的多晶硅膜PS1、金属膜M2和多晶硅膜PS2的层叠膜形成的情况相比，可以降低存储栅电极MG的电阻。
因此，通过在鳍部FA的侧面附近形成低电阻金属膜M2和M3，可以降低整个存储栅电极MG的电阻。此外，提高形成存储栅电极MG的金属膜的比例，以降低存储栅电极MG的电阻，从而可以提高半导体器件的性能。因此，即使存储栅电极MG的部分由金属膜M2和M3形成，由于多晶硅膜PS1介于金属膜M2、M3与ONO膜ON之间，不同于参考图34描述的比较例，可以防止顶部氧化膜与金属反应。
虽然已经根据上文的一些实施例详细描述了发明人实现的本发明，但本发明不限于此，并且应当理解，在不脱离本发明要旨的范围内，可以进行各种修改或更改。
在参考图22和图23描述的步骤中，虚设栅电极DG1(参见图21)用金属膜代替，并且形成包括该金属膜的控制栅电极CG。另一方面，当包括半导体膜SI2(参见图12)的栅电极形成为控制栅电极CG而不是虚设栅电极DG1，并且该栅电极被用作构成存储单元MC的控制栅电极CG时，可不执行参考图22和23描述的步骤。

Claims (15)

1.一种半导体器件，包括：
半导体衬底；
多个突起，所述多个突起分别是所述半导体衬底的一部分，从所述半导体衬底的顶部突出，并且沿着所述半导体衬底的顶部在第一方向上延伸；
第一栅电极，所述第一栅电极设置在每一个突起的顶部之上，所述第一栅电极和所述突起之间具有第一绝缘膜，并且所述第一栅电极沿与所述第一方向正交的第二方向延伸；
第二栅电极，所述第二栅电极设置在突起的顶部和侧面之上，所述第二栅电极与突起的顶部和侧面之间具有包括电荷存储部的第二绝缘膜，所述第二栅电极与所述第一栅电极的一个侧面相邻，所述第二栅电极与所述第一栅电极的该侧面之间具有所述第二绝缘膜，并且所述第二栅电极沿所述第二方向延伸；以及
源极区域和漏极区域，所述源极区域和所述漏极区域设置在所述突起中，以将位于包括所述第一栅电极和所述第二栅电极的图案正下方的沟道区域夹在所述源极区域和所述漏极区域之间；
其中，所述第一栅电极、所述第二栅电极、所述源极区域、和所述漏极区域构成非易失性存储元件，
其中，所述第二栅电极包括在所述第二绝缘膜上形成的第一半导体膜和在所述第一半导体膜上形成的第一金属膜，并且所述第一半导体膜和所述第一金属膜嵌于在所述第二方向上彼此相邻的突起之间；以及
其中，所述第一半导体膜介于所述第一金属膜和所述第二绝缘膜之间。
2.根据权利要求1所述的半导体器件，其中，所述第二栅电极包括在所述半导体衬底上依次形成的所述第一半导体膜、所述第一金属膜、和第二半导体膜。
3.根据权利要求2所述的半导体器件，其中，所述第二半导体膜嵌于在所述第二方向上彼此相邻的突起之间。
4.根据权利要求2所述的半导体器件，其中，所述第二半导体膜的顶部覆盖有硅化物层。
5.根据权利要求1所述的半导体器件，
其中，所述第二栅电极包括在所述半导体衬底上依次形成的所述第一半导体膜、所述第一金属膜、和硅化物层，并且
其中，所述硅化物层的底部与所述第一金属膜的顶部接触。
6.根据权利要求5所述的半导体器件，其中，所述硅化物层嵌于在所述第二方向上彼此相邻的突起之间。
7.根据权利要求1所述的半导体器件，其中，所述第二栅电极包括在所述半导体衬底上依次形成的所述第一半导体膜、所述第一金属膜、和第二金属膜。
8.根据权利要求1所述的半导体器件，
其中，所述第一半导体膜包括硅膜，并且
其中，所述第一金属膜包括氮化钛膜。
9.根据权利要求7所述的半导体器件，其中，所述第二金属膜包括铝膜或钨膜。
10.根据权利要求1所述的半导体器件，其中，在所述电荷存储部和所述第二栅电极之间设有氧化硅膜或氧化铝膜。
11.根据权利要求2所述的半导体器件，其中，所述第一金属膜的顶部在所述第二栅电极的顶部之上，并且插塞与所述第一金属膜的顶部连接。
12.根据权利要求2所述的半导体器件，其中，贯穿所述第二半导体膜的插塞的底部与所述第一金属膜的顶部连接。
13.一种制造半导体器件的方法，所述方法包括以下步骤：
(a)准备半导体衬底；
(b)缩回所述半导体衬底的顶部的部分，从而形成多个突起，所述多个突起分别是所述半导体衬底的一部分，从所述半导体衬底的顶部突出，并且沿着所述半导体衬底的顶部在第一方向上延伸；
(c)形成元件隔离膜，所述元件隔离膜填充彼此相邻的突起之间的第一沟槽；
(d)在所述元件隔离膜之上形成覆盖突起的顶部和侧面的第一栅电极，并且所述第一栅电极与突起的顶部和侧面之间具有第一绝缘膜；
(e)在步骤(d)之后，在所述半导体衬底之上依次形成作为电荷存储部分的第二绝缘膜、第一半导体膜和第一金属膜，从而在与所述第一方向正交的第二方向上排列的突起之间的空间填充包括所述第一半导体膜和所述第一金属膜的层叠膜；
(f)处理所述层叠膜以形成包含该层叠膜的第二栅电极，所述第二栅电极与所述第一栅电极的一个侧面相邻并且在该第二栅电极与所述第一栅电极之间具有所述第二绝缘膜，并且所述第二栅电极覆盖突起的顶部和侧面并在所述第二栅电极与突起的顶部和侧面之间具有所述第二绝缘膜；以及
(g)在包括所述第一栅电极和所述第二栅电极的图案旁边的突起的表面上形成源极区域和漏极区域。
14.根据权利要求13所述的方法，
其中，在步骤(e)中，在所述半导体衬底上依次形成所述第二绝缘膜、所述第一半导体膜、所述第一金属膜、和第二半导体膜，由此在所述第二方向上排列的突起之间的空间填充包括所述第一半导体膜、所述第一金属膜和所述第二半导体膜的层叠膜；
所述方法还包括以下步骤：
(h)在步骤(g)之后，硅化所述第二半导体膜的顶部。
15.根据权利要求13所述的方法，
其中，在步骤(e)中，在所述半导体衬底上依次形成所述第二绝缘膜、所述第一半导体膜、所述第一金属膜、和第二半导体膜，从而在所述第二方向上排列的突起之间的空间填充包括所述第一半导体膜、所述第一金属膜和所述第二半导体膜的层叠膜，
所述方法还包括以下步骤：
(h)在步骤(g)之后，去除所述第二半导体膜以在所述第二绝缘膜之上形成第二沟槽；和
(i)在步骤(h)之后，用第二金属膜填充所述第二沟槽。
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