KR20180035656A - 반도체 장치 및 그 제조 방법 - Google Patents

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토모히로 야마시타
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

[과제] 핀형 FET에 의해 구성되는 스플릿 게이트형 MONOS 메모리에 있어서, 게이트 전극의 저 저항화를 실현한다.
[해결수단] 스플릿 게이트형 MONOS 메모리의 메모리 게이트 전극(MG)을, 핀(FA) 상에 차례로 형성된 폴리실리콘막(PS1), 금속막(M2) 및 폴리실리콘막(PS2)에 의해 구성한다. 핀(FA)의 짧은 변 방향에서 서로 이웃하는 핀(FA)끼리의 사이의 홈을 폴리실리콘막(PS1)만으로 매립하지 않고, 폴리실리콘막(PS1), 금속막(M2) 및 폴리실리콘막(PS2)으로 이루어지는 적층막에 의해 매립한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것으로, 특히, 핀형 트랜지스터를 포함하는 반도체 장치에 적용하여 유효한 기술에 관한 것이다.
동작 속도가 빠르고, 누설 전류 및 소비 전력의 저감 및 미세화가 가능한 전계 효과 트랜지스터로서, 핀형 트랜지스터가 알려져 있다. 핀형 트랜지스터(FINFET:Fin Field Effect Transistor)는, 예를 들면, 기판 상에 돌출하는 판상(벽 모양)의 반도체층의 패턴을 채널층으로서 갖고, 해당 패턴 위를 걸치도록 형성된 게이트 전극을 가지는 반도체 소자이다.
또한, 전기적으로 쓰기·소거가 가능한 불휘발성 반도체 기억 장치로서, EEPROM(Electrically Erasable and Programmable Read Only Memory)이 널리 사용되고 있다. 현재 널리 이용되고 있는 플래시 메모리로 대표되는 이들 기억 장치는, MISFET 게이트 전극 하에, 산화막으로 둘러싸인 도전성 부유 게이트 전극 또는 트랩성 절연막을 갖고 있으며, 부유 게이트 또는 트랩성 절연막에서의 전하 축적 상태를 기억 정보로 하여, 그것을 트랜지스터의 문턱 값으로서 판독하는 것이다. 이 트랩성 절연막이란, 전하 축적 가능한 절연막을 말하며, 일 예로서, 질화실리콘막 등을 들 수 있다. 이러한 전하 축적 영역으로의 전하 주입·방출에 의해 MISFET의 문턱 값을 시프트시켜 기억 소자로서 동작시킨다. 이 플래시 메모리로서는, MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor)막을 이용한 스플릿 게이트형 셀이 있다.
특허문헌 1(일본 특표 2013-504221호 공보)에는, FINFET을 가지는 스플릿 게이트형 플래시 메모리가 기재되어 있다.
특허문헌 2(일본 특개 2016-51735호 공보)에는, 스플릿 게이트형 MONOS 메모리에 있어서, 메모리 게이트 전극을, 폴리실리콘막과, 해당 폴리실리콘막 위의 금속막에 의해 구성하는 것이 기재되어 있다.
[특허문헌 1] 일본 특표 2013-504221호 공보 [특허문헌 2] 일본 특개 2016-51735호 공보
FET에서는, 게이트 전극을 저 저항화 하는 것이 일반적인 과제가 되어 있다. 이것은, 스플릿 게이트형 MONOS 메모리에서도 마찬가지이며, 제어 게이트 전극 또는 메모리 게이트 전극을 저 저항화 하는 방법으로서, 그들 게이트 전극을 금속막, 또는, 실리콘막과 해당 실리콘막 위의 금속막으로 이루어지는 적층막에 의해 구성하는 방법이 있다. 다만, 메모리 게이트 전극의 전체를 금속막에 의해 구성하면, 트랩성 절연막(전하 축적막)과 메모리 게이트 전극 사이의 절연막이 금속막과 반응하고, 이에 의해 트랩성 절연막에서의 전하의 보유 특성이 악화하는 문제가 있다.
그 외의 목적과 신규한 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명확해질 것이다.
본원에서 개시되는 실시 형태 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
일 실시 형태인 반도체 장치는, 복수의 핀의 각각의 상부에 형성된 메모리 셀의 메모리 게이트 전극을, 핀 위에 차례로 형성된 반도체막 및 금속막에 의해 구성하고, 복수의 핀의 상호 간을, 해당 반도체막 및 해당 금속막에 의해 매립하는 것이다.
또한, 일 실시 형태인 반도체 장치의 제조 방법은, 복수의 핀의 각각의 상부에 형성된 메모리 셀의 메모리 게이트 전극을, 핀 상에 차례로 형성된 반도체막 및 금속막에 의해 구성하고, 복수의 핀의 상호 간을, 해당 반도체막 및 해당 금속막에 의해 매립하는 것이다.
본원에서 개시되는 일 실시 형태에 따르면, 반도체 장치의 성능을 향상시킬 수 있다.
[도 1] 본 발명의 실시 형태 1인 반도체 칩의 레이아웃 구성을 나타내는 개략도이다.
[도 2] 본 발명의 실시 형태 1인 반도체 장치를 나타내는 평면도이다.
[도 3] 본 발명의 실시 형태 1인 반도체 장치를 나타내는 사시도이다.
[도 4] 본 발명의 실시 형태 1인 반도체 장치를 나타내는 단면도이다.
[도 5] 본 발명의 실시 형태 1인 반도체 장치를 나타내는 평면도이다.
[도 6] 도 5의 C-C선에 있어서의 단면도이다.
[도 7] 본 발명의 실시 형태 1인 반도체 장치의 제조 공정 중의 단면도이다.
[도 8] 도 7에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
[도 9] 도 8에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
[도 10] 도 9에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
[도 11] 도 10에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
[도 12] 도 11에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
[도 13] 도 12에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
[도 14] 도 13에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
[도 15] 도 14에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
[도 16] 도 15에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
[도 17] 도 16에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
[도 18] 도 17에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
[도 19] 도 18에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
[도 20] 도 19에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
[도 21] 도 20에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
[도 22] 도 21에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
[도 23] 도 22에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
[도 24] 도 23에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
[도 25] 불휘발성 메모리의 메모리 셀의 등가 회로도이다.
[도 26] 「쓰기」, 「소거」 및 「판독」 시에 있어서의 선택 메모리 셀의 각 부위로의 전압 인가 조건의 일 예를 나타내는 표이다.
[도 27] 본 발명의 실시 형태 1의 변형 예인 반도체 장치의 제조 공정 중의 단면도이다.
[도 28] 본 발명의 실시 형태 2인 반도체 장치의 제조 공정 중의 단면도이다.
[도 29] 도 28에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
[도 30] 도 29에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
[도 31] 본 발명의 실시 형태 3인 반도체 장치의 제조 공정 중의 단면도이다.
[도 32] 도 31에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
[도 33] 비교 예인 반도체 장치의 제조 공정 중의 단면도이다.
[도 34] 비교 예인 반도체 장치의 제조 공정 중의 단면도이다.
[도 35] 비교 예인 반도체 장치의 제조 공정 중의 단면도이다.
이하의 실시 형태에서는 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 그것들은 서로 무관계한 것이 아니라, 한쪽은 다른쪽의 일부 또는 전부의 변형 예, 상세, 보충 설명 등의 관계에 있다. 또한, 이하의 실시 형태에서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함한다)으로 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명확히 특정 수로 한정되는 경우 등을 제외하고, 그 언급한 수로 한정되는 것이 아니라, 언급한 수 이상이어도 이하여도 된다. 또한, 이하의 실시 형태에서, 그 구성 요소(요소 스텝 등도 포함한다)는, 특별히 명시한 경우 및 원리적으로 명확히 필수라고 생각되는 경우 등을 제외하고, 반드시 필수인 것은 아닌 것은 말할 필요도 없다. 마찬가지로, 이하의 실시 형태에서, 구성 요소 등의 형상, 위치 관계 등으로 언급할 때는, 특별히 명시한 경우 및 원리적으로 명확하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이 사항은, 상기 수치 및 범위에 대해서도 마찬가지이다.
이하, 실시 형태를 도면에 기초하여 상세히 설명한다. 또한, 실시 형태를 설명하기 위한 전체 도면에서, 동일 기능을 갖는 부재에는 동일 부호를 붙여, 그 반복 설명은 생략한다. 또한, 이하의 실시 형태에서는, 특별히 필요한 때 이외는 동일 또는 마찬가지인 부분의 설명을 원칙적으로 반복하지 않는다.
(실시 형태 1)
<반도체 칩의 레이아웃 구성 예>
본 실시 형태에 있어서의 불휘발성 메모리를 갖는 반도체 장치에 대해 도면을 참조하면서 설명한다. 우선, 불휘발성 메모리를 포함하는 시스템이 형성된 반도체 장치(반도체 칩)의 레이아웃 구성에 대해 설명한다. 도 1은, 본 실시 형태에 있어서의 반도체 칩(CHP)의 레이아웃 구성 예를 나타내는 개략도이다. 도 1에서, 반도체 칩(CHP)은, CPU(Central Processing Unit)(CC1), RAM(Random Access Memory)(CC2), 아날로그 회로(CC3)를 가지고 있다. 또한, 반도체 칩(CHP)은, EEPROM(Electrically Erasable Programmable Read Only Memory)(CC4), 플래시 메모리(CC5) 및 I/O(Input/Output) 회로(CC6)를 가지며, 반도체 장치를 구성하고 있다.
CPU(회로)(CC1)는, 중앙 연산 처리 장치라고도 불리며, 기억 장치로부터 명령을 판독하여 해독하고, 그에 기초하여 다종 다양한 연산 및 제어 등을 행하는 것이다.
RAM(회로)(CC2)는, 기억 정보를 랜덤으로, 즉 수시 기억되어 있는 기억 정보를 판독하는 것, 및 기억 정보를 새로 쓸 수 있는 메모리이며, 수시 쓰기 판독할 수 있는 메모리라고도 불린다. RAM으로서는, 스태틱 회로를 이용한 SRAM(Static RAM)을 사용한다.
아날로그 회로(CC3)는, 시간적으로 연속해서 변화하는 전압 및 전류의 신호, 즉 아날로그 신호를 취급하는 회로이며, 예를 들면 증폭 회로, 변환 회로, 변조 회로, 발진 회로, 전원 회로 등으로 구성되어 있다.
EEPROM(CC4) 및 플래시 메모리(CC5)는, 쓰기 동작 및 소거 동작에서, 기억 정보를 전기적으로 고쳐 쓰기 가능한 불휘발성 메모리의 일종이며, 전기적 소거 가능한 프로그래밍할 수 있는 판독 전용 메모리라고도 불린다. 이 EEPROM(CC4) 및 플래시 메모리(CC5)의 메모리 셀은, 기억(메모리)용의 예를 들면 MONOS(Metal Oxide Nitride Oxide Semiconductor)형 트랜지스터 또는 MNOS(Metal Nitride Oxide Semiconductor)형 트랜지스터 등으로 구성된다. EEPROM(CC4)과 플래시 메모리(CC5)의 상이점은, EEPROM(CC4)이, 예를 들면, 바이트 단위로 소거할 수 있는 불휘발성 메모리인 것에 대해, 플래시 메모리(CC5)가, 예를 들면, 워드선 단위로 소거할 수 있는 불휘발성 메모리인 점이다. 일반적으로, 플래시 메모리(CC5)에는, CPU(CC1)로 여러 가지 처리를 실행하기 위한 프로그램 등이 기억되어 있다. 이에 대해, EEPROM(CC4)에는, 고쳐 쓰기 빈도가 높은 각종 데이터가 기억되어 있다. EEPROM(CC4) 또는 플래시 메모리(CC5)는, 복수의 불휘발성 메모리 셀이 행렬 모양으로 배치된 메모리 셀 어레이와, 그 이외의, 어드레스 버퍼, 행 디코더, 열 디코더, 베리파이 센스 앰프 회로(verify sense amplifier circuir), 센스 앰프 회로 및 쓰기 회로(write circuit) 등을 갖고 있다.
I/O 회로(CC6)는, 입출력 회로이며, 반도체 칩(CHP) 내에서부터 반도체 칩(CHP)의 외부에 접속된 기기로의 데이터의 출력, 또는, 반도체 칩(CHP)의 외부에 접속된 기기로부터 반도체 칩 내로의 데이터의 입력 등을 행하기 위한 회로이다.
본 실시 형태의 반도체 장치는, 메모리 셀 영역과 로직 회로 영역을 갖고 있다. 메모리 셀 영역에는, 복수의 불휘발성 메모리 셀이 행렬 모양으로 배치된 메모리 셀 어레이가 형성되어 있다. 로직 회로 영역에는, CPU(CC1), RAM(CC2), 아날로그 회로(CC3), I/O 회로(CC6) 및 EEPROM(CC4) 또는 플래시 메모리(CC5)의 어드레스 버퍼, 행 디코더, 열 디코더, 베리파이 센스 앰프 회로, 센스 앰프 회로 또는 쓰기 회로 등이 형성되어 있다.
<반도체 장치의 구조>
이하에, 도 2∼도 6을 이용하여, 본 실시 형태의 반도체 장치의 구조에 대해 설명한다. 도 2는, 본 실시 형태에 있어서의 반도체 장치의 평면도이다. 도 3은, 본 실시 형태에 있어서의 반도체 장치의 사시도이다. 도 4 및 도 6은, 본 실시 형태에 있어서의 반도체 장치의 단면도이다. 도 5는, 본 실시 형태에 있어서의 반도체 장치의 평면도이다. 도 4에서는, 도 2의 A-A선 및 B-B선의 각각에 있어서의 단면을 나타내고 있으며, 도 6에서는, 도 5의 C-C선에 있어서의 단면을 나타내고 있다. 도 3에서는, 반도체 기판 상의 층간 절연막, 실리사이드층 및 배선, 및, 반도체 기판 내의 소스·드레인 영역 및 웰의 도시를 생략한다.
도 2에서, 메모리 셀 어레이의 평면도를 나타낸다. 메모리 셀 어레이에 중복 형성되는 메모리 셀(MC)은, 예를 들면 도 1의 플래시 메모리(CC5)에 형성되어 있다. 이하에서는, 메모리 셀이 형성되어 있는 영역을 메모리 셀 영역이라고 부른다.
메모리 셀 영역에는, X방향으로 연재(延在)하는 복수의 핀(FA)이, Y방향으로 등간격으로 배치되어 있다. X방향 및 Y방향은, 반도체 기판(SB)의 주면(主面)을 따르는 방향이다. X방향은 Y방향에 대해 직교하고 있다. 핀(FA)은, 예를 들면, 반도체 기판(SB)의 주면으로부터 선택적으로 돌출한 직육면체의 돌출부(볼록부)이며, 벽 모양(판상)의 형상을 갖고 있다. 핀(FA)은, 반도체 기판(SB)의 일부이며, 반도체 기판(SB)의 활성 영역이다. 평면에서 보아, 이웃하는 핀(FA)끼리의 사이는, 소자 분리막(EI)으로 메워져 있고, 핀(FA)의 주위는, 소자 분리막(EI)으로 둘러싸여 있다. 핀(FA)은, 메모리 셀(MC)을 형성하기 위한 활성 영역이다. 반도체 기판(SB)은, 예를 들면 1∼10Ωcm 정도의 비저항(比抵抗)을 가지는 p형 단결정 실리콘 등으로 이루어진다.
핀(FA)의 하단 부분은, 평면에서 보아, 반도체 기판(SB)의 주면을 덮는 소자 분리막(EI)으로 둘러싸여 있다. 다만, 핀(FA)의 일부는, 소자 분리막(EI)보다 위로 돌출해 있다. 즉, 이웃하는 핀끼리의 사이의 모든 영역이 소자 분리막(EI)에 의해 매립되어 있는 것은 아니다.
복수의 핀(FA) 상에는, Y방향으로 연재하는 복수의 제어 게이트 전극(CG) 및 복수의 메모리 게이트 전극(MG)이 배치되어 있다. 핀(FA)의 상면에는, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)을 사이에 두도록, 제어 게이트 전극(CG)측의 드레인 영역(MD)과, 메모리 게이트 전극측의 소스 영역(MS)이 형성되어 있다. 즉, X방향에서, 서로 이웃하는 하나의 제어 게이트 전극(CG) 및 하나의 메모리 게이트 전극(MG)은, 소스 영역(MS)과 드레인 영역(MD)의 사이에 위치해 있다.
드레인 영역(MD) 및 소스 영역(MS)은, n형 반도체 영역이다. 드레인 영역(MD)은, X방향에서 이웃하는 2개의 제어 게이트 전극(CG)끼리의 사이에 형성되어 있으며, 소스 영역(MS)은, X방향에서 이웃하는 2개의 메모리 게이트 전극(MG)끼리의 사이에 형성되어 있다. 메모리 셀(MC)은, 제어 게이트 전극(CG), 메모리 게이트 전극(MG), 드레인 영역(MD) 및 소스 영역(MS)을 갖는 불휘발성 기억 소자이다. 이하에서는, 하나의 메모리 셀(MC)을 구성하는 소스 영역(MS) 및 드레인 영역(MD)을, 소스·드레인 영역으로 부르는 경우가 있다.
X방향으로 인접하는 2개의 메모리 셀(MC)은, 드레인 영역(MD) 또는 소스 영역(MS)을 공유하고 있다. 드레인 영역(MD)을 공유하는 2개의 메모리 셀(MC)은, Y방향으로 연재하는 드레인 영역(MD)을 축으로 하여, X방향으로 선대칭이 되어 있으며, 소스 영역(MS)을 공유하는 2개의 메모리 셀(MC)은, Y방향으로 연재하는 소스 영역(MS)을 축으로 하여, X방향으로 선대칭이 되어 있다.
각 핀(FA)에는, X방향으로 늘어서는 복수의 메모리 셀(MC)이 형성되어 있다. 각 메모리 셀(MC)의 드레인 영역(MD)은, 메모리 셀(MC) 상에 형성된 층간 절연막(도시하지 않는다)을 관통하는 콘택트 홀 내에 형성된 플러그(콘택트 플러그)(PG)를 통해, X방향으로 연재하는 배선(MW)으로 이루어지는 소스선(SL)에 전기적으로 접속되어 있다. 또한, Y방향으로 배열된 복수의 메모리 셀(MC)의 소스 영역(MS)은, Y방향으로 연재하는 배선(MW)으로 이루어지는 비트선(BL)에 전기적으로 접속되어 있다.
핀(FA)은, 반도체 기판(SB)의 주면으로부터, 주면에 대해 수직인 방향으로 돌출하는, 예를 들면, 직육면체의 돌출부이다. 핀(FA)은, 반드시 직육면체일 필요는 없고, 짧은 변 방향에 있어서의 단면(斷面)에서 보아, 직사각형의 모서리부가 둥근 모양을 띠고 있어도 된다. 또한, 핀(FA)의 각각의 측면은 반도체 기판(SB)의 주면에 대해 수직이어도 되지만, 수직에 가까운 경사 각도를 갖고 있어도 된다. 즉, 핀(FA)의 각각의 단면 형상은, 직육면체이거나, 또는 사다리꼴이다. 여기서는, 핀(FA)의 각각의 측면은, 반도체 기판(SB)의 주면에 대해 비스듬히 경사져 있다.
또한, 도 2에 나타내는 바와 같이, 평면에서 보아 핀(FA)이 연재하는 방향이 각 핀의 긴 변 방향이고, 해당 긴 변 방향에 직교하는 방향이 각 핀의 짧은 변 방향이다. 즉, 핀의 길이는, 핀의 폭보다 크다. 핀(FA)은, 길이, 폭, 및, 높이를 가지는 돌출부이면, 그 형상은 묻지 않다. 예를 들면, 평면에서 보아, 구불구불한 레이아웃을 갖고 있어도 된다.
도 3에서는, 하나의 핀(FA)의 상부에 나란히 형성된 2개의 메모리 셀(MC)을 나타내고 있으며, 도면의 좌측 메모리 셀(MC)의 제어 게이트 전극(CG), 메모리 게이트 전극(MG) 및 ONO막(ON)에 대해서는, 소자 분리막(EI)의 바로 위에서의 단면을 나타내고, 도면 우측의 메모리 셀(MC)의 제어 게이트 전극(CG), 메모리 게이트 전극(MG) 및 ONO막(ON)에 대해서는, 핀(FA)의 바로 위에서의 단면을 나타내고 있다. 메모리 셀 영역의 반도체 기판(SB)을 구성하는 핀(FA)의 상부에는 메모리 셀(MC)이 형성되어 있다. 도 3에 나타내는 바와 같이, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)은, 핀(FA)을 넘어가도록 Y방향으로 연재해 있다.
도 4는, 도 2의 A-A선에 있어서의 반도체 소자의 단면과, 도 2의 B-B선에 있어서의 반도체 소자의 단면을 나란히 나타내는 것이다. 즉, 도 4의 좌측에는, 메모리 셀(MC)을 구성하는 FINFET의 게이트 길이 방향(X방향)을 따르는 단면을 나타내고, 도 4의 우측에는, 메모리 셀(MC)을 구성하는 FINFET의 게이트 폭 방향(Y방향)을 따르는 단면으로서, 2개의 핀(FA)을 포함하는 단면을 나타내고 있다. 또한, 도 4의 오른쪽에 나타내는 단면은, 메모리 셀(MC)을 구성하는 메모리 게이트 전극(MG)을 포함하는 단면이다. 하나의 핀(FA) 상에는 복수의 소자가 나란히 형성되어 있지만, 도 4에서는, 핀(FA) 상에 메모리 셀(MC)을 하나만 나타내고 있다. 또한, 도 4에서는, 적층 구조를 갖는 ONO(Oxide Nitride Oxide)막(ON)을 구성하는 각 절연막을 구별하지 않고, ONO막(ON)을 하나의 절연막으로서 나타내고 있다.
도 3 및 도 4에 나타내는 바와 같이, 반도체 기판(SB)의 상부에는, 반도체 기판(SB)의 일부인 돌출부가 Y방향으로 복수 나란히 형성되어 있다. 각 핀(FA)의 각각의 측면의 일부는, 반도체 기판(SB)의 주면 상에 형성된 소자 분리막(EI)으로 둘러싸여 있다. 소자 분리막(EI)은, 이웃하는 핀(FA)끼리의 사이에 매립되어 있다. 다만, 소자 분리막(EI)은, 이웃하는 핀(FA)끼리의 사이의 영역의 일부만을 매립하고 있으며, 소자 분리막(EI) 상에, 각 핀(FA)의 상단이 돌출해 있다. 즉, 각 핀끼리의 사이는, 소자 분리막(EI)으로 분리되어 있다. 도 4에 나타내는 바와 같이, 핀(FA) 내에는, 핀(FA)의 상면으로부터 하부에 걸쳐 p형 반도체 영역인 p형 웰(PW)이 형성되어 있다.
핀(FA)의 상면 상, 핀(FA)의 측면 상 및 소자 분리막(EI) 상에는, 게이트 절연막을 통해 제어 게이트 전극(CG)이 형성되어 있고, 핀(FA)의 긴 변 방향(X방향)에서, 제어 게이트 전극(CG)에 이웃하는 영역에는, ONO막(ON)을 통해 메모리 게이트 전극(MG)이 형성되어 있다. 제어 게이트 전극(CG)과 메모리 게이트 전극(MG) 사이에는, ONO막(ON)이 개재해 있으며, 제어 게이트 전극(CG)과 메모리 게이트 전극(MG) 사이는, ONO막(ON)으로 전기적으로 분리되어 있다. 또한, 메모리 게이트 전극(MG)과 핀(FA)의 상면 사이에도, ONO막(ON)이 개재해 있다. ONO막(ON)은 메모리 게이트 전극(MG)의 측면 및 저면을 덮도록 연속적으로 형성되어 있다. 이 때문에, ONO막(ON)은, 도 4에 나타내는 바와 같은 게이트 길이 방향을 따르는 단면에서 L자형의 단면 형상을 가진다.
게이트 절연막은, 실리콘으로 이루어지는 반도체 기판(SB)의 돌출부인 핀(FA)의 주면 및 측면을 열산화하여 형성한 열산화막(산화실리콘막, 절연막(IF3))과, 고유전율막(高誘電率膜)(고유전체막)(HK)의 적층막으로 이루어지며, 게이트 절연막의 막 두께는 예를 들면 2.5㎚이다. 게이트 절연막을 구성하는 절연막(IF3)의 막 두께는 예를 들면 1㎚이고, 절연막(IF3) 상에 형성되며, 게이트 절연막을 구성하는 고유전율막(HK)의 막 두께는 예를 들면 1.5㎚이다. 고유전율막(HK)은, HfO막, HfON막 또는 HfSiON막 등으로 이루어지는 절연막이며, 고유전율막(HK)의 유전율은, 산화실리콘의 유전율 및 질화실리콘의 유전율의 어느 것보다 높다.
절연막(IF3)의 전체는 핀(FA)의 표면을 따라 형성되어 있다. 즉, 절연막(IF3)은 제어 게이트 전극(CG)의 저면을 덮도록 형성되어 있다. 이에 대해, 고유전율막(HK)은, 제어 게이트 전극(CG)의 저면 및 측면을 덮도록 형성되어 있다.
또한, ONO막(ON)은, 실리콘으로 이루어지는 반도체 기판(SB)의 돌출부인 핀(FA)의 주면 및 측면을 열산화하여 형성한 4㎚의 막 두께를 갖는 열산화막(산화실리콘막)으로 이루어지는 산화실리콘막(X1)과, 산화실리콘막(X1) 상에 형성된 질화실리콘막(NF)과, 질화실리콘막(NF) 상에 형성된 산화실리콘막(X2)으로 이루어진다. 질화실리콘막(NF)은, 메모리 셀(MC)의 전하 축적부(전하 축적막, 전하 축적층)이다. 질화실리콘막은, 예를 들면 7㎚의 막 두께를 갖고, 산화실리콘막(X2)은, 예를 들면 9㎚의 막 두께를 가진다.
즉, ONO막(ON)은, 핀(FA)의 상면측 및 제어 게이트 전극(CG)의 측면측으로부터 차례로 적층된 산화실리콘막(X1), 질화실리콘막(NF) 및 산화실리콘막(X2)으로 이루어지는 적층 구조를 가진다. ONO막(ON)의 막 두께는, 예를 들면 20㎚이고, 제어 게이트 전극(CG) 아래의 게이트 절연막의 막 두께보다 크다. 산화실리콘막(X2)은, 산질화실리콘막에 의해 형성해도 된다.
제어 게이트 전극(CG)은 핀(FA)의 짧은 변 방향(Y방향)으로 연재해 있으며, 게이트 절연막을 통해, 핀(FA)의 상면, 측면 및 소자 분리막(EI)의 상면에 인접해서 형성되어 있다. 마찬가지로, 메모리 게이트 전극(MG)은 핀(FA)의 짧은 변 방향으로 연재해 있으며, ONO막(ON)을 통해, 핀(FA)의 상면, 측면 및 소자 분리막(EI)의 상면에 인접해 있다. 즉, 게이트 절연막 및 제어 게이트 전극(CG)은, 핀(FA)의 짧은 변 방향에서 이웃하는 핀(FA)끼리의 사이의 홈을 완전히 매립하고 있다. 또한, ONO막(ON) 및 메모리 게이트 전극(MG)은, 핀(FA)의 짧은 변 방향에서 이웃하는 핀(FA)끼리의 사이의 홈을 완전히 매립하고 있다. 메모리 게이트 전극(MG) 및 ONO막(ON)의 각각의 상면은, 절연막(IF5)으로 덮여 있으며, 절연막(IF5)은, 메모리 게이트 전극(MG)과 마찬가지로 Y방향으로 연재해 있다. 절연막(IF5)은, 예를 들면 질화실리콘막으로 이루어진다.
또한, 제어 게이트 전극(CG), 메모리 게이트 전극(MG), ONO막(ON) 및 절연막(IF5)을 포함하는 패턴의 측면은, 사이드월(사이드월 스페이서)(SW)에 의해 덮여 있다. 사이드월(SW)은, 예를 들면 질화실리콘막 및 산화실리콘막의 적층 구조로 이루어진다. 다만, 도면에서는 사이드월(SW)을 하나의 막으로서 나타내고 있으며, 해당 질화실리콘막 및 해당 산화실리콘막을 구별해서 나타내고 있지 않다.
도 4에 나타내는 바와 같이, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)을 포함하는 해당 패턴의 바로 아래의 핀(FA)의 상면을 사이에 두도록, 한 쌍의 소스·드레인 영역이 핀(FA)의 상면에 형성되어 있다. 소스 영역 및 드레인 영역의 각각은, n-형 반도체 영역인 익스텐션 영역(EX) 및 n+형 반도체 영역인 확산 영역(D1)을 가진다. 익스텐션 영역(EX) 및 확산 영역(D1)은, 핀(FA)에 n형 불순물(예를 들면 P(인) 또는 비소(As))을 도입한 반도체 영역이다.
확산 영역(D1)은, 익스텐션 영역(EX)에 비해 불순물 농도가 높다. 또한, 익스텐션 영역(EX)은, 확산 영역(D1)보다 형성 깊이가 얕아도 깊어도 된다. 소스 영역 및 드레인 영역의 각각에 있어서 익스텐션 영역(EX) 및 확산 영역(D1)은 서로 접해 있으며, 익스텐션 영역(EX)은, 확산 영역(D1)보다 상기 패턴의 바로 아래의 핀(FA)의 상면, 즉 채널 영역측에 위치해 있다.
드레인 영역은, 제어 게이트 전극(CG)의 바로 아래의 핀(FA)에 인접하고, 소스 영역은 메모리 게이트 전극(MG)의 바로 아래의 핀(FA)에 인접해 있다. 즉, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)을 포함하는 패턴을 평면에서 보아 사이에 두는 소스·드레인 영역 중, 드레인 영역은 제어 게이트 전극(CG)측에 위치하고, 소스 영역은 메모리 게이트 전극(MG)측에 위치한다. 바꿔 말하면, 평면에서 보아, 드레인 영역은 제어 게이트 전극(CG)에 인접하고, 소스 영역은 메모리 게이트 전극(MG)에 인접한다.
이와 같이, 불순물 농도가 낮은 익스텐션 영역(EX)과, 불순물 농도가 높은 확산 영역(D1)을 구비한 구조, 즉 LDD(Lightly Doped Drain) 구조를 가지는 소스·드레인 영역을 형성함으로써, 해당 소스·드레인 영역을 가지는 트랜지스터의 짧은 채널 특성을 개선할 수 있다. 해당 소스 영역은, 도 2에 나타내는 소스 영역(MS)에 상당하고, 해당 드레인 영역은, 도 2에 나타내는 드레인 영역(MD)에 상당하다.
제어 게이트 전극(CG), 메모리 게이트 전극(MG) 및 사이드월(SW)을 포함하는 상기 패턴으로부터 노출하는 소스 영역 및 드레인 영역의 각각의 표면, 즉, 확산 영역(D1)의 표면에는, 실리사이드층(S1)이 형성되어 있다. 실리사이드층(S1)은, 예를 들면 NiSi(니켈 실리사이드)로 이루어진다.
핀(FA) 상 및 소자 분리막(EI) 상에는, 예를 들면 산화실리콘막으로 이루어지는 층간 절연막(IL1)이 형성되어 있다. 층간 절연막(IL1)은, 핀(FA), 소자 분리막(EI) 및 실리사이드층(S1)을 덮고 있으며, 층간 절연막(IL1)의 상면은, 제어 게이트 전극(CG), 메모리 게이트 전극(MG) 및 사이드월(SW)의 각각의 상면과 거의 동일 높이에서 평탄화되어 있다. 층간 절연막(IL1) 상에는, 제어 게이트 전극(CG), 메모리 게이트 전극(MG) 및 사이드월(SW)의 각각의 상면을 덮는 층간 절연막(IL2)이 형성되어 있다. 층간 절연막(IL2)의 상면은 평탄화되어 있다. 층간 절연막(IL2)은, 예를 들면 산화실리콘막으로 이루어진다.
층간 절연막(IL2) 상에는 복수의 배선(MW)이 형성되며, 배선(MW)은, 층간 절연막(IL1, IL2)을 관통하는 콘택트 홀 내에 마련된 플러그(PG)를 통해, 메모리 셀(MC)의 상기 소스 영역 또는 상기 드레인 영역에 전기적으로 접속되어 있다. 즉, 플러그(PG)의 저면은, 실리사이드층(S1)의 상면에 직접 접해 있으며, 플러그(PG)는 실리사이드층(S1)을 통해 소스 영역 또는 드레인 영역에 전기적으로 접속되어 있다. 실리사이드층(S1)은, 예를 들면 텅스텐(W)을 주로 포함하는 금속막으로 이루어지는 접속부인 플러그(PG)와, 반도체로 이루어지는 핀(FA) 내의 소스·드레인 영역 사이의 접속 저항을 저감하는 역할을 가진다.
또한, 제어 게이트 전극(CG)의 급전(給電) 영역(도시하지 않는다)에서는, 제어 게이트 전극(CG)의 상면에 플러그가 접속되어 있다. 또한, 메모리 게이트 전극(MG)의 급전 영역(도 5 및 도 6 참조)에서는, 메모리 게이트 전극(MG)의 상면에 플러그(PG)가 접속되어 있다.
메모리 셀(MC)은, 제어 게이트 전극(CG), 메모리 게이트 전극(MG), 드레인 영역 및 소스 영역을 갖는 불휘발성 기억 소자이다. 제어 게이트 전극(CG) 및 소스·드레인 영역은 제어 트랜지스터를 구성하며, 메모리 게이트 전극(MG) 및 소스·드레인 영역은 메모리 트랜지스터를 구성하고, 메모리 셀(MC)은 제어 트랜지스터 및 메모리 트랜지스터에 의해 구성되어 있다. 즉, 제어 트랜지스터와 메모리 트랜지스터는, 소스·드레인 영역을 공유하고 있다. 또한, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 게이트 길이 방향(X방향)의 드레인 영역과 소스 영역 사이의 거리가, 메모리 셀(MC)의 채널 길이에 상당하다. 제어 트랜지스터 및 메모리 트랜지스터는, 핀(FA)의 표면을 채널로서 가지는 FINFET이다.
여기서, 제어 게이트 전극(CG)은, 제어 트랜지스터의 문턱 전압 조정용의 금속막(WF)과, 금속막(WF) 상의 금속막(M1)으로 이루어진다. 금속막(WF)은, 금속막(M1)의 저면 및 측면을 덮고 있다. 금속막(WF)은, 예를 들면 TiAlN막으로 이루어진다. 또한, 금속막(M1)은, 제어 게이트 전극(CG)의 주도체막(主導體膜)이며, 예를 들면 Al(알루미늄)막 또는 W(텅스텐)막으로 이루어진다. 여기서는, 제어 게이트 전극(CG)을 폴리실리콘막이 아니라 금속막(WF, M1)에 의해 구성함으로써, 제어 게이트 전극(CG)의 저 저항화를 실현하고 있다. 이와 같이 제어 게이트 전극(CG)을 저 저항화 하는 경우, 제어 트랜지스터와 채널을 공유하는 메모리 트랜지스터의 게이트 전극, 즉 메모리 게이트 전극(MG)도 저 저항화 할 필요가 생긴다. 이 때문에, 본 실시 형태에서는, 이하에 설명하는 바와 같이, 메모리 게이트 전극(MG)의 일부를 금속막(M2)에 의해 구성하고 있다.
메모리 게이트 전극(MG)은, ONO막(ON) 상에 차례로 형성된 폴리실리콘막(PS1), 금속막(M2) 및 폴리실리콘막(PS2)으로 이루어진다. 폴리실리콘막(PS1) 상에 형성된 금속막(M2)의 재료로는, 내열성이 있고, 실리콘과의 반응성이 비교적 낮은 재료를 사용하고 있다. 즉, 금속막(M2)으로는, Al(알루미늄)막 또는 W(텅스텐)막에 비해 실리콘과의 반응성이 낮은 막으로서, 예를 들면 TiN(질화티탄)막, TaN(질화탄탈)막 또는 WN(질화텅스텐)막 등을 이용하고 있다.
도 4의 우측 도면에 나타내는 바와 같이, 메모리 게이트 전극(MG)을 구성하는 폴리실리콘막(PS1), 금속막(M2) 및 폴리실리콘막(PS2)의 각각의 일부는, 핀(FA)의 상면보다 아래에 형성되어 있다. 즉, 이웃하는 2개의 핀(FA)의 상호 간의 홈으로서, 소자 분리막(EI) 상의 홈은, ONO막(ON) 및 폴리실리콘막(PS1)만으로 완전히 매립되지는 않는다. 또한, 해당 홈은, ONO막(ON), 폴리실리콘막(PS1) 및 금속막(M2)만으로 완전히 매립되지는 않는다.
즉, 2개의 핀(FA)의 상호 간의 해당 홈은, ONO막(ON) 상, 폴리실리콘막(PS1), 금속막(M2) 및 폴리실리콘막(PS2)에 의해 완전히 매립되어 있다. 여기서 말하는 완전히 매립되어 있는 상태란, 이웃하는 핀(FA)끼리의 사이의 영역이 모두 소정의 막에 의해 충전되어 있는 상태를 가리킨다. 이 때문에, ONO막(ON), 폴리실리콘막(PS1) 및 금속막(M2)의 각각의 상면의 일부는, 핀(FA)의 상면보다 아래에 위치한다. 폴리실리콘막(PS1)의 막 두께는, 예를 들면 10㎚이고, 금속막(M2)의 막 두께는, 예를 들면 5㎚이다.
또한, 소자 분리막(EI) 상에 돌출하는 핀(FA)의 높이, 즉, 반도체 기판(SB)의 주면에 대해 수직인 방향에 있어서의 핀(FA)의 상면으로부터 소자 분리막(EI)의 상면까지의 거리는, 예를 들면 40∼60㎚이다. 또한, 핀(FA)의 전체 높이, 즉, 반도체 기판(SB)의 주면에 대해 수직인 방향에 있어서의 핀(FA)의 상면으로부터 소자 분리막(EI)의 하면까지의 거리는, 예를 들면 100㎚ 이상이다. 또한, Y방향에서 이웃하는 핀(FA)끼리의 사이의 거리는, 예를 들면 120㎚이다. 이웃하는 핀(FA)끼리의 사이가 ONO막(ON), 폴리실리콘막(PS1) 및 금속막(M2)에 의해 완전히 매립되어 있지 않은 것은, ONO막(ON), 폴리실리콘막(PS1) 및 금속막(M2)의 합계의 막 두께가, 이웃하는 핀(FA)끼리 사이의 거리의 1/2 미만의 크기인 것을 의미한다.
금속막(M2)은, 폴리실리콘막(PS2)의 하면과, 폴리실리콘막(PS2)의 제어 게이트 전극(CG)측의 측면을 연속적으로 덮고 있다. 즉, 금속막(M2)은, L자형의 단면 형상을 갖고 있다. 폴리실리콘막(PS1)은, 금속막(M2) 및 폴리실리콘막(PS2)의 각각의 하면과, 금속막(M2) 및 폴리실리콘막(PS2)의 각각의 제어 게이트 전극(CG)측의 측면을 연속적으로 덮고 있다. 즉, 폴리실리콘막(PS1)은, L자형의 단면 형상을 갖고 있다. 따라서, 제어 게이트 전극(CG)측으로부터 폴리실리콘막(PS1)측으로 향하여, 차례로 산화실리콘막(X1), 질화실리콘막(NF), 산화실리콘막(X2), 폴리실리콘막(PS1) 및 금속막(M2)이 형성되어 있다.
메모리 게이트 전극(MG)의 상면에서, 폴리실리콘막(PS1), 금속막(M2) 및 폴리실리콘막(PS2)의 각각의 상면이 존재해 있다. 즉, 폴리실리콘막(PS1), 금속막(M2) 및 폴리실리콘막(PS2)의 각각의 상면은, 절연막(IF5)의 하면에 접해 있다.
다음으로, 도 5 및 도 6을 이용하여, 메모리 게이트 전극에 대해 급전을 행하는 영역의 구조에 대해 설명한다. 또한, 도 5 및 도 6에 나타내는 급전 영역에는 핀은 형성되어 있지 않고, 해당 급전 영역에서는, 제어 게이트 전극 및 메모리 게이트 전극은 모두 소자 분리막 상에 형성되어 있다. 급전 영역에서는 메모리 게이트 전극(MG)에 대해 플러그를 접속하기 위해, 메모리 게이트 전극 상의 절연막(IF5)(도 4 참조)은 제거되어 있다. 도 5에서는, 제어 게이트 전극(CG), 메모리 게이트 전극(MG) 및 ONO막(ON)의 각각을 하나의 막으로서 나타내며, 제어 게이트 전극(CG), 메모리 게이트 전극(MG) 및 ONO막(ON)의 각각을 구성하는 적층 구조의 도시는 생략한다.
도 5 및 도 6에 나타내는 바와 같이, 메모리 게이트 전극(MG)에 대한 급전 영역에서는, 제어 게이트 전극(CG)에 나란히 연재하는 메모리 게이트 전극(MG)의 상면에 대해 플러그(PG)를 접속하는 것이 아니라, Y방향으로 연재하는 메모리 게이트 전극(MG)으로부터 X방향으로 돌출한 부분의 메모리 게이트 전극(MG)에 대해 플러그(PG)를 접속한다. 메모리 게이트 전극(MG)은, 제어 게이트 전극(CG)에 인접하여 사이드월 모양으로 형성되는 전극이기 때문에, 메모리 게이트 전극(MG)을 X방향으로 돌출시키기 위해, 제어 게이트 전극(CG)의 더미 패턴을, Y방향으로 연재하는 메모리 게이트 전극(MG)에 인접하도록 형성하고 있다. 즉, Y방향으로 연재하는 메모리 게이트 전극(MG)을 X방향으로 사이에 두도록, Y방향으로 연재하는 제어 게이트 전극(CG)과, 더미 패턴인 제어 게이트 전극(CG)이 형성되어 있다.
더미 패턴인 제어 게이트 전극(CG)은, Y방향으로 연재하는 메모리 게이트 전극(MG)과, 돌출부인 메모리 게이트 전극(MG)으로 둘러싸인 섬 모양의 패턴이며, 메모리 셀 및 회로를 구성하지 않는 의사적인 게이트 전극이다. 여기서는, 돌출하는 메모리 게이트 전극(MG)에 대해, 2개의 플러그(PG)가 접속되어 있다. 해당 플러그의 일부가 더미 패턴인 제어 게이트 전극(CG)에 접속되어도, 해당 제어 게이트 전극(CG)은 메모리 셀 및 회로를 구성하지 않기 때문에, 단락 등의 문제는 일어나지 않는다.
여기서, 도 6에 나타내는 바와 같이, 메모리 게이트 전극(MG)에 대해 메모리 게이트 전압을 인가하기 위해 이용되는 플러그(PG)는, 메모리 게이트 전극(MG)을 구성하는 금속막(M2)에 직접 접속되어 있다. 이것은, 메모리 게이트 전극(MG)의 상면이, 폴리실리콘막(PS1), 금속막(M2) 및 폴리실리콘막(PS2)의 각각의 상면을 갖고 있으며, 폴리실리콘막(PS1), 금속막(M2) 및 폴리실리콘막(PS2)의 각각의 상면이 플러그(PG)의 하면에 접해 있기 때문이다.
여기서는, 폴리실리콘막(PS1, PS2)의 상면에 실리사이드층은 형성되어 있지 않지만, 플러그(PG)가 금속막(M2)에 접속되어 있기 때문에, 플러그(PG)와 금속막(M2)을 포함하는 메모리 게이트 전극(MG) 사이의 접촉 저항을 저감할 수 있다. 게이트 길이 방향(X방향)의 메모리 게이트 전극의 폭은 매우 작기 때문에, 예를 들면 폴리실리콘만으로 이루어지는 메모리 게이트 전극의 상면을 덮는 실리사이드층을 형성하는 것은 곤란한 경우가 있지만, 본 실시 형태에서는, 해당 실리사이드층을 형성하지 않아도, 메모리 게이트 전극(MG)과 플러그(PG) 사이의 접속 저항을 저감할 수 있다.
<불휘발성 메모리의 동작에 대해>
다음으로, 불휘발성 메모리의 동작 예에 대해, 도 25 및 도 26을 참조하여 설명한다.
도 25는, 불휘발성 메모리의 메모리 셀(MC)의 등가 회로도이다. 도 26은, 「쓰기」, 「소거」 및 「판독」 시에 있어서의 선택 메모리 셀의 각 부위로의 전압 인가 조건의 일 예를 나타내는 표이다. 도 26의 표에는, 「쓰기」, 「소거」, 「판독」 시의 각각에 있어서, 도 25에 나타내는 메모리 셀(선택 메모리 셀)(MC)의 메모리 게이트 전극(MG)(도 4 참조)에 인가하는 전압(Vmg), 소스 영역에 인가하는 전압(Vs), 제어 게이트 전극(CG)(도 4 참조)에 인가하는 전압(Vcg), 드레인 영역에 인가하는 전압(Vd) 및 p형 웰(PW)(도 4 참조)에 인가하는 전압(Vb)이 기재되어 있다. 또한, 도 26의 표에 나타낸 것은 전압 인가 조건의 적합한 일 예이며, 이에 한정되는 것이 아니라, 필요에 따라 여러 가지로 변경 가능하다. 또한, 본 실시 형태에서는, 메모리 트랜지스터의 ONO막(ON) 중의 전하 축적부인 질화실리콘막(NF)(도 4 참조)으로의 전자의 주입을 「쓰기」, 홀(hole:정공)의 주입을 「소거」라고 정의한다.
쓰기 방식은, 이른바 SSI(Source Side Injection:소스 사이드 주입) 방식이라고 부르는, 소스 사이드 주입에 의한 핫 일렉트론 주입으로 쓰기를 행하는 쓰기 방식(핫 일렉트론 주입 쓰기 방식)을 이용할 수 있다. 예를 들면 도 26의 「쓰기」 란에 나타내는 바와 같은 전압을, 쓰기를 행하는 선택 메모리 셀의 각 부위에 인가하고, 선택 메모리 셀의 질화실리콘막(NF) 중의 질화실리콘막 중에 전자를 주입함으로써 쓰기를 행한다.
이때, 핫 일렉트론은, 2개의 게이트 전극(메모리 게이트 전극(MG) 및 제어 게이트 전극(CG)) 사이의 아래의 채널 영역(소스, 드레인 사이)에서 발생하고, 메모리 게이트 전극(MG) 아래의 질화실리콘막(NF) 중의 전하 축적부인 질화실리콘막에 핫 일렉트론이 주입된다. 주입된 핫 일렉트론(전자)은, 질화실리콘막(NF) 중의 질화실리콘막 중의 트랩 준위에 포획되고, 그 결과, 메모리 트랜지스터의 문턱 전압이 상승한다. 즉, 메모리 트랜지스터는 쓰기 상태가 된다.
소거 방법은, 소위 BTBT 방식이라고 부르는, BTBT(Band-To-Band Tunneling:밴드 간 터널 현상)에 의한 핫 홀 주입에 의해 소거를 행하는 소거 방식(핫 홀 주입 소거 방식)을 이용할 수 있다. 즉, BTBT(밴드 간 터널 현상)에 의해 발생한 홀(정공)을 전하 축적부(ONO막(ON) 중의 질화실리콘막(NF))에 주입하는 것에 의해 소거를 행한다. 예를 들면 도 26의 「소거」 란에 나타내는 바와 같은 전압을, 소거를 행하는 선택 메모리 셀의 각 부위에 인가하고, BTBT 현상에 의해 홀(정공)을 발생시켜 전계 가속함으로써 선택 메모리 셀의 질화실리콘막(NF) 중의 질화실리콘막 중에 홀을 주입하고, 그에 의해 메모리 트랜지스터의 문턱 전압을 저하시킨다. 즉, 메모리 트랜지스터는 소거 상태가 된다.
판독 시에는, 예를 들면 도 26의 「판독」 란에 나타내는 바와 같은 전압을, 판독을 행하는 선택 메모리 셀의 각 부위에 인가한다. 판독 시의 메모리 게이트 전극(MG)에 인가하는 전압(Vmg)을, 쓰기 상태에 있어서의 메모리 트랜지스터의 문턱 전압과 소거 상태에 있어서의 메모리 트랜지스터의 문턱 전압 사이의 값으로 함으로써, 쓰기 상태와 소거 상태를 판별할 수 있다.
<반도체 장치의 제조 공정>
이하에, 도 7∼도 24를 이용하여, 본 실시 형태의 반도체 장치의 제조 방법에 대해 설명한다. 도 7∼도 24는, 본 실시 형태의 반도체 장치의 형성 공정 중의 단면도이다. 도 7∼도 11은, Y방향(도 2 참조)을 따르는 단면을 나타내는 도면이다. 도 12∼도 24에서는, 도 4와 마찬가지로, 도면의 좌측에 X방향(도 2 참조)을 따르는 단면을 나타내고, 도면의 우측에, Y방향을 따르는 단면을 나타내고 있다. 또한, 도면에서는 각 핀의 측면을 수직으로 나타내지만, 핀의 측면은 반도체 기판의 주면에 대해 테이퍼를 갖고 있어도 된다.
우선, 도 7에 나타내는 바와 같이, 반도체 기판(SB)을 준비하고, 반도체 기판(SB)의 주면 상에, 절연막(IF1), 절연막(IF2) 및 반도체막(SI1)을 차례로 형성한다. 반도체 기판(SB)은, 예를 들면 1∼10Ωcm 정도의 비저항을 가지는 p형 단결정 실리콘 등으로 이루어진다. 절연막(IF1)은, 예를 들면 산화실리콘막으로 이루어지며, 예를 들면 산화법 또는 CVD(Chemical Vapor Deposition)법을 이용하여 형성할 수 있다. 절연막(IF1)의 막 두께는, 2∼10㎚ 정도이다. 절연막(IF2)은, 예를 들면 질화실리콘막으로 이루어지며, 그 막 두께는, 20∼100nm 정도이다. 절연막(IF2)은, 예를 들면 CVD법에 의해 형성한다. 반도체막(SI1)은, 예를 들면 실리콘막으로 이루어지고, 예를 들면 CVD법에 의해 형성한다. 반도체막(SI1)의 막 두께는, 예를 들면 20∼200㎚이다.
이어서, 포토리소그래피 기술 및 에칭법을 이용하여, 반도체막(SI1)을 가공한다. 이에 의해, 절연막(IF2) 상에는, X방향으로 연재하는 복수의 반도체막(SI1)의 패턴이, Y방향으로 나란히 복수 형성된다. 도 7은, 복수의 반도체막(SI1)의 패턴을 포함하는 단면도이며, 복수의 반도체막(SI1)의 패턴의 각각의 짧은 변 방향을 따르는 단면도이다.
다음으로, 도 8에 나타내는 바와 같이, 복수의 반도체막(SI1)의 각각의 측면을 덮는 하드 마스크(HM1)를 형성한다. 여기서는, 예를 들면, 반도체 기판(SB) 상에 CVD법을 이용하여, 10∼40㎚의 막 두께를 가지는 산화실리콘막을 형성한 후, 이방성 에칭인 드라이 에칭을 행한다. 이에 의해 절연막(IF2) 및 반도체막(SI1)의 각각의 상면을 노출시킴으로써, 반도체막(SI1)의 측면에 남은 해당 산화실리콘막으로 이루어지는 하드 마스크(HM1)를 형성한다. 하드 마스크(HM1)는, 이웃하는 반도체막(SI1)끼리의 사이를 완전히 매립하지는 않는다. 하드 마스크(HM1)는, 평면에서 보아 각 반도체막(SI1)을 둘러싸도록 환상(環狀)으로 형성된다.
이어서, 웨트 에칭법을 이용하여 반도체막(SI1)을 제거한다. 그 후, 포토리소그래피 기술 및 에칭을 이용함으로써, 하드 마스크(HM1)의 일부를 제거한다. 즉, 하드 마스크(HM1) 중, X방향으로 연재하는 부분을 남기고, 그 외의 부분, 즉, Y방향으로 연재하는 부분을 제거한다. 이에 의해, 하드웨어 마스크(HM1)는 환상 구조구조로는 안 되고, X방향으로 연재하는 패턴만이 된다. 즉, 절연막(IF2) 상에는, X방향으로 연재하는 패턴인 하드 마스크(HM1)가, Y방향으로 복수 나란히 배치된다.
다음으로, 도 9에 나타내는 바와 같이, 하드 마스크(HM1)를 마스크로 하여, 절연막(IF2, IF1) 및 반도체 기판(SB)에 대해 이방성 드라이 에칭을 행한다. 이에 의해, 하드 마스크(HM1)의 바로 아래에, 판상(벽 모양)으로 가공된 반도체 기판(SB)의 일부인 패턴, 즉 핀(FA)을 형성한다. 여기서는, 하드 마스크(HM1)로부터 노출한 영역의 반도체 기판(SB)의 주면을 100∼250㎚ 파내려 감으로써, 반도체 기판(SB)의 주면으로부터의 높이 100∼250㎚를 가지는 핀(FA)을 형성할 수 있다.
다음으로, 도 10에 나타내는 바와 같이, 반도체 기판(SB) 상에, 핀(FA), 절연막(IF1 및 IF2)을 완전히 메우도록, 산화실리콘막 등으로 이루어지는 절연막을 퇴적한다. 이어서, 이 절연막에 대해 CMP(Chemical Mechanical Polishing)법에 의한 연마 처리를 행하여, 절연막(IF2)의 상면을 노출시킨다. 이에 의해, 해당 절연막으로 이루어지는 소자 분리막(EI)을 형성한다. 해당 CMP공정에 의해, 하드 마스크(HM1)는 제거된다. 또한, 소자 분리막(EI)을 구성하는 절연막을 형성하기 전에 하드 마스크(HM1)를 제거해도 된다.
다음으로, 도 11에 나타내는 바와 같이, 절연막(IF1, IF2)을 제거한다. 그 후, 소자 분리막(EI)의 상면에 대해 에칭 처리를 실시함으로써, 소자 분리막(EI)의 상면을, 반도체 기판(SB)의 주면에 대해 수직인 방향에서 후퇴(하강)시킨다. 이에 의해, 핀(FA)의 각각의 측면의 일부 및 상면을 노출시킨다.
이어서, 이온 주입법을 이용하여 반도체 기판(SB)의 주면에 불순물을 도입하는 것에 의해, 핀(FA) 내에 p형 웰(PW)을 형성한다. p형 웰(PW)은, p형 불순물(예를 들면 B(붕소))을 주입함으로써 형성한다. p형 웰(PW)은, 핀(FA) 내의 전체 및 핀(FA) 하부의 반도체 기판(SB)의 일부로 확산하여 형성된다.
다음으로, 도 12에 나타내는 바와 같이, 복수의 핀(FA)의 각각의 상면 및 측면을 덮는 절연막(IF3)을 형성한다. 절연막(IF3)은, 예를 들면 열산화법에 의해 형성할 수 있으며, 예를 들면 2㎚ 정도의 막 두께를 가지는 산화실리콘막으로 이루어진다. 또한, 소자 분리막(EI)의 상면에는 절연막(IF3)은 형성되지 않는다. 이어서, 절연막(IF3) 상에, 핀(FA)의 각각의 높이 이상의 막 두께를 갖는 반도체막(SI2)을 CVD법 등에 의해 퇴적한 후, 반도체막(SI2)의 상면을 CMP법 등에 의해 평탄화하는 것에 의해, 평탄한 상면을 갖는 반도체막(SI2)을 형성한다.
그 후, 반도체막(SI2) 상에, 예를 들면 CVD법을 이용하여 절연막(IF4)을 형성한다. 반도체막(SI2)은, 예를 들면 폴리실리콘막(실리콘막)으로 이루어지며, 절연막(IF4)은, 예를 들면 질화실리콘막으로 이루어진다. 상기한 바와 같이 반도체막(SI2)에 대해 CMP법에 의한 연마 공정을 행한 후에 있어서도, 핀(FA)의 상면 상에 반도체막(SI2)이 남아 있다.
다음으로, 도 13에 나타내는 바와 같이, 핀(FA)의 일부의 바로 위를 덮는 포토레지스트막(도시하지 않음)을 형성한다. 해당 포토레지스트막은, Y방향(도면의 깊이 방향)으로 늘어서는 복수의 핀(FA)의 각각의 일부를 덮도록 형성된, Y방향으로 연재하는 레지스트 패턴을 포함하고 있다. 해당 레지스트 패턴의 횡 영역에서, 핀(FA)의 상면이 포토레지스트막으로부터 노출해 있다.
이어서, 해당 포토레지스트막을 마스크로서 이용하여 에칭을 행하는 것에 의해, 절연막(IF4), 반도체막(SI2)의 각각의 일부를 제거하고, 이에 의해 소자 분리막(EI)의 상면 및 절연막(IF3)의 표면을 노출시킨다. 즉, 핀(FA)의 상면의 일부 및 측면의 일부는, 절연막(IF4) 및 반도체막(SI2)으로부터 노출한다. 이에 의해, 핀(FA) 상에는, 반도체막(SI2)으로 이루어지는 더미 게이트 전극(DG1)이 형성된다. 더미 게이트 전극(DG1)은, 나중에 제거되며, 제어 게이트 전극으로 치환되는 의사적인 게이트 전극이다.
또한, 여기서는, 더미 게이트 전극(DG1)으로부터 노출하는 핀(FA)의 표면을 덮는 절연막(IF3)이, 상기 에칭 및 그 후에 행하는 세정 공정에 의해 제거되어, 핀(FA)의 표면이 노출되는 경우에 대해 설명하지만, 핀(FA)의 상면 및 측면은 절연막(IF3)으로 덮인 채라도 된다.
다음으로, 도 14에 나타내는 바와 같이, 반도체 기판(SB) 상에 산화실리콘막(보텀(bottom) 산화막)(X1), 질화실리콘막(NF) 및 산화실리콘막(톱(top) 산화막)(X2)을 차례로 형성하는 것에 의해, 산화실리콘막(X1), 질화실리콘막(NF) 및 산화실리콘막(X2)으로 이루어지는 적층 구조를 갖는 ONO막(ON)을 형성한다. 즉, ONO막(ON)은 적층 절연막이다. 산화실리콘막(X1)은, 산화법 또는 CVD법 등에 의해 형성할 수 있다. 질화실리콘막(NF) 및 산화실리콘막(X2)은, 예를 들면 CVD법에 의해 형성(퇴적)한다. 산화실리콘막(X1)의 막 두께는, 예를 들면 4㎚이며, 질화실리콘막(NF)의 막 두께는, 예를 들면 7㎚이고, 산화실리콘막(X2)의 막 두께는, 예를 들면 9㎚이다.
ONO막(ON)은, 소자 분리막(EI)의 상면, 및, 핀(FA)의 상면 및 측면을 덮고 있다. 또한, ONO막(ON)은, 더미 게이트 전극(DG1) 및 절연막(IF4)으로 이루어지는 적층 패턴의 상면 및 측면을 덮고 있다. 또한, 질화실리콘막(NF)은, 나중에 형성하는 메모리 셀의 전하 축적부(전하 축적막)로서 기능하는 막이지만, 질화실리콘막(NF) 대신에, HfSiO 등으로 이루어지는 high-k막을 형성해도 된다. 또한, 산화실리콘막(X2) 대신에, AlO(산화알루미늄)막을 형성해도 된다.
이어서, ONO막(ON) 상에, 폴리실리콘막(PS1), 금속막(M2) 및 폴리실리콘막(PS2)을 차례로 형성한다. 폴리실리콘막(PS1)의 막 두께는, 예를 들면 10㎚이며, 금속막(M2)의 막 두께는, 예를 들면 5㎚이고, 폴리실리콘막(PS2)의 막 두께는, 예를 들면 200㎚이다. 그 후, 폴리실리콘막(PS2)의 상면을, 예를 들면 CMP법에 의해 평탄화한다. 다만, 해당 평탄화 공정에서는, 폴리실리콘막(PS2)으로부터 금속막(M2)을 노출시키지 않는다. 따라서, 핀(FA) 상에는 ONO막(ON), 폴리실리콘막(PS1) 및 금속막(M2)을 통해 폴리실리콘막(PS2)이 형성되어 있다.
이때, Y방향으로 이웃하는 핀(FA)끼리의 사이의 영역, 즉 소자 분리막(EI) 상의 홈 내는, ONO막(ON), 폴리실리콘막(PS1), 금속막(M2) 및 폴리실리콘막(PS2)에 의해 완전히 매립된다. 폴리실리콘막(PS1, PS2)은, 모두 예를 들면 CVD법에 의해 형성할 수 있다. 금속막(M2)은, 예를 들면 스퍼터링법에 의해 형성할 수 있다.
금속막(M2)의 재료로는, 내열성이 있고, 실리콘과의 반응성이 비교적 낮은 재료를 사용하고 있다. 즉, 금속막(M2)으로는, Al(알루미늄)막 또는 W(텅스텐)막에 비해 실리콘과의 반응성이 낮은 막으로서, 예를 들면 TiN(질화티탄)막, TaN(질화탄탈)막 또는 WN(질화텅스텐)막 등을 이용하고 있다. 이에 의해, 금속막(M2)이 폴리실리콘막(PS1, PS2)과 반응하는 것을 방지하고 있다.
다음으로, 도 15에 나타내는 바와 같이, 에치 백(etch-back) 공정을 행함으로써, ONO막(ON), 폴리실리콘막(PS1), 금속막(M2) 및 폴리실리콘막(PS2)의 각각의 상면을 후퇴시킨다. 이에 의해, ONO막(ON), 폴리실리콘막(PS1), 금속막(M2) 및 폴리실리콘막(PS2)의 각각의 상면의 위치는, 예를 들면, 더미 게이트 전극(DG1)의 상면의 위치보다 아래에 있고, 핀(FA)의 상면을 따르는 금속막(M2)의 상면보다 높은 개소(箇所)에 위치한다. 여기서는, ONO막(ON), 폴리실리콘막(PS1), 금속막(M2) 및 폴리실리콘막(PS2)의 각각의 상면은 같은 높이에 위치하고, 거의 동일면에 존재한다. 이에 의해, 절연막(IF4) 전체와, 더미 게이트 전극(DG1)의 상단은, ONO막(ON), 폴리실리콘막(PS1), 금속막(M2) 및 폴리실리콘막(PS2)으로부터 노출한다.
다음으로, 도 16에 나타내는 바와 같이, 반도체 기판(SB) 상에, 예를 들면 CVD법을 이용하여, 절연막(IF5)을 형성한다. 절연막(IF5)은, 예를 들면 질화실리콘막으로 이루어진다. 절연막(IF5)은, 절연막(IF4)의 측면 및 상면과, 더미 게이트 전극(DG1)의 측면의 상단과, ONO막(ON), 폴리실리콘막(PS1), 금속막(M2) 및 폴리실리콘막(PS2)의 각각의 상면을 덮고 있다.
이어서, 드라이 에칭을 행함으로써, 절연막(IF5)의 일부를 제거하고, 이에 의해 절연막(IF4)의 상면과 폴리실리콘막(PS2)의 상면의 일부를 노출시킨다. 즉, 절연막(IF5)은, 절연막(IF4)의 측면에 사이드월 모양으로 남는다. 사이드월 모양의 절연막(IF5)의 하면은, ONO막(ON), 폴리실리콘막(PS1), 금속막(M2) 및 폴리실리콘막(PS2)의 각각의 상면에 접해 있다.
다음으로, 도 17에 나타내는 바와 같이, 절연막(IF5)을 마스크로 하여 에칭을 행함으로써, ONO막(ON), 폴리실리콘막(PS1), 금속막(M2) 및 폴리실리콘막(PS2)을 가공한다. 이에 의해, 더미 게이트 전극(DG1)의 양측의 측면에 근접하는 영역에 ONO막(ON), 폴리실리콘막(PS1), 금속막(M2) 및 폴리실리콘막(PS2)이 남는다. 또한, 더미 게이트 전극(DG1)의 양측의 측면에 근접하는 영역 이외의 영역에서, 핀(FA)의 상면은 ONO막(ON), 폴리실리콘막(PS1), 금속막(M2) 및 폴리실리콘막(PS2)으로부터 노출한다.
더미 게이트 전극(DG1)의 게이트 길이 방향(X방향)에 있어서의 한쪽 측면에 ONO막(ON)을 통해 근접하는 폴리실리콘막(PS1), 금속막(M2) 및 폴리실리콘막(PS2)은, 메모리 게이트 전극(MG)을 구성한다. 메모리 게이트 전극(MG)은, 더미 게이트 전극(DG1)과 나란히, 복수의 핀(FA)에 걸치도록 Y방향으로 연재해 있다.
다음으로, 도 18에 나타내는 바와 같이, 메모리 게이트 전극(MG) 및 그 바로 위의 절연막(IF5)을 덮는 레지스트 패턴(도시하지 않음)을 형성한 후, 해당 레지스트 패턴을 마스크로서 이용하여 에칭을 행하는 것에 의해, 해당 레지스트 패턴으로부터 노출하는 절연막(IF5), ONO막(ON), 폴리실리콘막(PS1), 금속막(M2) 및 폴리실리콘막(PS2)을 제거한다. 이에 의해, 게이트 길이 방향에서, 더미 게이트 전극(DG1)의 한쪽 측면에는 ONO막(ON)을 통해 메모리 게이트 전극(MG)이 남고, 더미 게이트 전극(DG1)의 다른쪽 측면은 ONO막(ON), 폴리실리콘막(PS1), 금속막(M2) 및 폴리실리콘막(PS2)으로부터 노출한다.
다음으로, 도 19에 나타내는 바와 같이, 절연막(IF4, IF5) 및 더미 게이트 전극(DG1)을 마스크로서 이용하여, 핀(FA)의 상면에 대해 이온 주입을 행한다. 이에 의해, 핀(FA)의 상면에는, n형 반도체 영역인 한 쌍의 익스텐션 영역(EX)을 형성한다. 익스텐션 영역(EX)은, n형 불순물(예를 들면 As(비소))을 주입함으로써 형성할 수 있다.
다음으로, 도 20에 나타내는 바와 같이, 반도체 기판(SB) 상에, 예를 들면 CVD법을 이용하여 절연막을 형성한다. 해당 절연막은, 예를 들면 주로 질화실리콘막으로 이루어진다. 해당 절연막은, 소자 분리막(EI), 핀(FA), 더미 게이트 전극(DG1), 메모리 게이트 전극(MG), 절연막(IF4 및 IF5)의 각각의 표면을 덮고 있다.
이어서, 드라이 에칭을 행하여 해당 절연막의 일부를 제거하고, 이에 의해, 소자 분리막(EI), 핀(FA), 절연막(IF4 및 IF5)의 각각의 상면을 노출시킨다. 여기서, 더미 게이트 전극(DG1), 메모리 게이트 전극(MG), 절연막(IF4 및 IF5)을 포함하는 패턴의 측면에는, 해당 절연막으로 이루어지는 사이드월(SW)이 형성된다.
이어서, 절연막(IF4, IF5), 더미 게이트 전극(DG1) 및 사이드월(SW)을 마스크로서 이용하여, 핀(FA)의 상면에 대해 이온 주입을 행한다. 여기서는, n형 불순물(예를 들면 P(인) 또는 As(비소))을 주입함으로써, 핀(FA)의 상면에 n형 반도체 영역인 한 쌍의 확산 영역(D1)을 형성한다. 확산 영역(D1)의 형성 공정에서는, 익스텐션 영역(EX)을 형성할 때 행하는 이온 주입 공정보다 높은 불순물 농도로 이온 주입을 행한다. 그 후, 반도체 기판(SB) 내의 불순물 등을 확산시키기 위해, 활성화를 위한 열처리를 행한다. 이에 의해, 확산 영역(D1) 및 익스텐션 영역(EX) 등에 포함되는 불순물이 열확산한다.
이에 의해, 확산 영역(D1) 및 익스텐션 영역(EX)을 포함하는 소스·드레인 영역을 형성한다. 소스·드레인 영역은, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)을 포함하는 패턴으로부터 노출하는 핀(FA)의 상면 및 측면, 즉 핀(FA)의 표면에 형성되어 있다. 소스·드레인 영역 및 메모리 게이트 전극(MG)은, 메모리 트랜지스터를 구성한다. 메모리 트랜지스터는, 핀(FA)의 표면을 채널로서 가지는 FINFET이다. 여기서 말하는 핀(FA)의 표면이란, 핀(FA)의 상면 및 측면을 포함한다.
다음으로, 도 21에 나타내는 바와 같이, 주지의 살리사이드(Salicide:Self Align silicide) 프로세스를 이용하여, 소스·드레인 영역을 덮는 실리사이드층을 형성한다. 여기서는, 우선, 핀(FA)을 덮는 금속막을 형성한다. 해당 금속막은, 예를 들면 스퍼터링법에 의해 퇴적된 NiPt막으로 이루어진다. 그 후, 반도체 기판(SB)에 대해 열처리를 행함으로써, 핀(FA)의 표면과 해당 금속막을 반응시킨다. 이에 의해, 확산 영역(D1)의 상면 및 측면을 덮는 NiSi(니켈 실리사이드)막으로 이루어지는 실리사이드층(S1)을 형성한다.
이어서, 반도체 기판(SB)의 주면 상에, 예를 들면 질화실리콘막으로 이루어지는 라이너막(도시하지 않음)과, 산화실리콘막으로 이루어지는 층간 절연막(IL1)을 차례로 형성한다. 해당 라이너막 및 층간 절연막(IL1)은, 예를 들면 CVD법에 의해 형성할 수 있다. 층간 절연막(IL1)은, 소자 분리막(EI) 상의 핀(FA)의 높이와, 더미 게이트 전극(DG1) 및 절연막(IF4)으로 이루어지는 적층체의 높이와의 합계 높이보다 큰 막 두께를 가진다. 그 후, 예를 들면 CMP법을 이용하여 층간 절연막(IL1)의 상면을 평탄화한다.
이 평탄화 공정에서는, 절연막(IF4)을 모두 제거하고, 절연막(IF5)을 일부 제거함으로써, 더미 게이트 전극(DG1)의 상면을 노출시킨다. 단, 해당 평탄화 공정에서, ONO막(ON), 폴리실리콘막(PS1), 금속막(M2) 및 폴리실리콘막(PS2)의 각각의 상면은 노출시키지 않다. 즉, 평탄화 공정을 행해도, ONO막(ON), 폴리실리콘막(PS1), 금속막(M2) 및 폴리실리콘막(PS2)의 각각의 상면은 절연막(IF5)으로 덮인 상태이다.
다음으로, 도 22에 나타내는 바와 같이, 예를 들면 웨트 에칭을 행하여 폴리실리콘막으로 이루어지는 더미 게이트 전극(DG1)을 제거한다. 이에 의해, 더미 게이트 전극(DG1)이 제거된 영역으로서, 절연막(IF3)의 바로 위의 영역에는, 홈이 형성된다.
여기서는 실리콘막을 선택적으로 제거하지만, 폴리실리콘막(PS1, PS2)은 절연막(IF5)으로 덮여 있기 때문에, 제거되지 않다. 즉, 도 15를 이용하여 설명한 에이치 백 공정에서, ONO막(ON), 폴리실리콘막(PS1), 금속막(M2) 및 폴리실리콘막(PS2)의 각각의 상면을 더미 게이트 전극(DG1)의 상면보다 아래쪽으로 후퇴시키고 있기 때문에, 절연막(IF5)으로 보호된 메모리 게이트 전극(MG)이 해당 웨트 에칭에 의해 제거되는 것을 방지할 수 있다.
다음으로, 도 23에 나타내는 바와 같이, 해당 홈 내에 제어 게이트 전극(CG)을 형성한다. 즉, 우선, 해당 홈 내를 포함하는 층간 절연막(IL1) 상에, 고유전율막(HK), 금속막(WF) 및 금속막(M1)을 차례로 형성함으로써, 고유전율막(HK), 금속막(WF) 및 금속막(M1)에 의해 해당 홈 내를 완전히 매립한다. 다음으로, 예를 들면 CMP법 등을 이용하여, 층간 절연막(IL1) 상의 여분의 고유전율막(HK), 금속막(WF) 및 금속막(M1)을 제거하여, 층간 절연막(IL1)의 상면을 노출시킨다. 이에 의해, 상기 홈 내에 고유전율막(HK), 금속막(WF) 및 금속막(M1)을 남긴다.
절연막(IF3) 및 고유전율막(HK)은, 게이트 절연막을 구성한다. 금속막(WF, M1)은, 제어 게이트 전극(CG)을 구성한다. 제어 게이트 전극(CG) 및 소스·드레인 영역은, 제어 트랜지스터를 구성한다. 또한, 제어 트랜지스터 및 메모리 트랜지스터는, 메모리 셀(MC)을 구성한다. 제어 트랜지스터는, 핀(FA)의 표면을 채널로서 가지는 FINFET이다. 여기서 말하는 핀(FA)의 표면이란, 핀(FA)의 상면 및 측면을 포함한다.
다음으로, 도 24에 나타내는 바와 같이, 포토리소그래피 기술 및 드라이 에칭법을 이용하여, 층간 절연막(IL1, IL2)을 관통하는 복수의 콘택트 홀을 복수 형성한다. 콘택트 홀의 저부에는, 소스·드레인 영역의 바로 위의 실리사이드층(S1)의 상면의 일부가 노출해 있다. 또한, 도시하고 있지 않은 영역에서, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 각각의 상면의 일부를 노출하는 콘택트 홀이 형성되어 있다.
이어서, 각 콘택트 홀 내에, 접속용 도전 부재로서, 주로 텅스텐(W) 등으로 이루어지는 도전성 플러그(PG)를 형성한다. 플러그(PG)는, 배리어 도체막(예를 들면 티탄막, 질화티탄막, 혹은, 그것들의 적층막)과, 배리어 도체막 상에 위치하는 주도체막(主導體膜)(예를 들면 텅스텐막)과의 적층 구조를 갖고 있다. 플러그(PG)는, 메모리 셀(MC)의 소스 영역 및 드레인 영역의 각각에, 실리사이드층(S1)을 통해 전기적으로 접속되어 있다.
이어서, 층간 절연막(IL2) 상에 배선(MW)을 형성한다. 배선(MW)은, 배리어 도체막(예를 들면 질화티탄막, 탄탈막 또는 질화탄탈막 등)과, 배리어 도체막 상에 형성된 주도체막(구리막)의 적층 구조로 이루어진다. 도 24에서는, 도면의 간략화를 위해, 배선(MW)을 구성하는 배리어 도체막 및 주도체막을 일체화하여 나타내고 있다. 또한, 플러그(PG)도 마찬가지이다. 이상의 공정에 의해, 본 실시 형태의 반도체 장치가 거의 완성된다.
배선(MW)은, 예를 들면 소위 싱글 다마신법에 의해 형성할 수 있다. 즉, 층간 절연막(IL2) 상에, 배선 홈을 갖는 층간 절연막을 형성하고, 해당 배선 홈 내에 금속막을 매립함으로써, 배선(MW)을 형성할 수 있다. 다만, 여기서는 배선(MW) 옆의 층간 절연막의 도시를 생략하고 있다.
<본 실시 형태의 효과>
이하에, 도 33∼도 35에 나타내는 비교 예를 참조하여, 본 실시 형태의 반도체 장치의 효과에 대해 설명한다. 도 33∼도 35의 각각은, 비교 예인 반도체 장치의 단면도이다. 도 33∼도 35의 각각은, 도 4에 나타내는 단면과 대응하는 위치에서의 단면을 나타내는 것이고, 핀의 길이 방향을 따르는 메모리 셀의 단면과, 핀의 짧은 변 방향을 따르는 메모리 셀의 단면을 나타내는 것이다.
도 33에 나타내는 비교 예의 반도체 장치는, 메모리 게이트 전극(MG1)이 모두 폴리실리콘막만으로 이루어지는 점에서, 본 실시 형태의 반도체 장치와 다르다. 도 34에 나타내는 비교 예의 반도체 장치는, 메모리 게이트 전극(MG2)이 모두 금속막(예를 들면 Al(알루미늄)막 또는 W(텅스텐)막)으로 이루어지는 점에서, 본 실시 형태의 반도체 장치와 다르다. 도 35에 나타내는 비교 예의 반도체 장치는, 메모리 게이트 전극(MG3)이, 폴리실리콘막(PSB)과, 폴리실리콘막(PSB) 상의 금속막(MB)을 갖고 있지만, 폴리실리콘막(PSB)의 막 두께가 크고, 폴리실리콘막(PSB)이 2개의 이웃하는 핀(FA)끼리의 사이를 완전히 매립해 있는 점에서, 본 실시 형태의 반도체 장치와 다르다.
도 33에 나타내는 반도체 장치에서는, 메모리 게이트 전극(MG1)이 폴리실리콘막만으로 이루어지기 때문에, 메모리 게이트 전극(MG1)의 저항치가 높아지는 문제가 있다. 또한, 메모리 게이트 전극(MG1)의 상면만을 실리사이드화 했다고 해도, 핀(FA)의 측면을 덮는 폴리실리콘막은 고 저항이기 때문에, 핀(FA)의 하부로의 전위 전파가 늦고, 이에 의해 쓰기·소거의 속도가 저하한다.
한편으로, 도 34에 나타내는 바와 같이, 메모리 게이트 전극(MG2)을 모두 금속막에 의해 구성하면, 메모리 게이트 전극(MG2)은 저 저항화 되지만, 전하 축적막인 질화실리콘막(NF)과 해당 메모리 게이트 전극(MG2) 사이의 절연막(예를 들면 산화실리콘막 또는 산화알루미늄막)이 해당 금속막과 반응하여, 금속산화막이 형성되는 경우가 있다. 즉, ONO막(ON)의 톱 산화막인 산화실리콘막(X2)이 해당 금속막과 반응하는 경우가 있다. 특히, 알루미늄막 또는 텅스텐막 등으로 이루어지는 메모리 게이트 전극(MG2)은, 톱 산화막과 반응하기 쉽다. 이렇게 해서 톱 산화막이 금속산화막이 되면, ONO막(ON)과 메모리 게이트 전극(MG2) 사이의 계면 특성이, 메모리 게이트 전극을 모두 폴리실리콘막에 의해 형성한 경우(도 33 참조)에 비해 악화한다.
이런 경우, 쓰기 동작에 의해 ONO막(ON)에 주입한 전자(전하)가 의도하지 않은 개소에 포획되는 문제, 및, 쓰기 동작에 의해 주입된 전자가 ONO막(ON)의 바깥으로 빠져나가기 쉬워지는 문제가 생긴다. 즉, 쓰기 특성 및 전하의 보유 특성이 악화한다. 따라서, 반도체 장치의 신뢰성이 저하한다.
이에 대해, 도 35에 나타내는 비교 예의 반도체 장치에서는, 메모리 게이트 전극(MG3)의 일부를 금속막(MB)에 의해 구성함으로써 메모리 게이트 전극(MG3)의 저 저항화를 실현하고 있다. 또한, 금속막(MB)과 ONO막(ON) 사이에 폴리실리콘막(PSB)이 개재해 있기 때문에, 상기한 바와 같이 톱 산화막이 금속과 반응하는 것을 방지할 수 있다.
그러나, 도 35에 나타내는 비교 예에서는, 이웃하는 핀(FA)끼리의 사이에 금속막(MB)이 형성되어 있지 않다. 따라서, 핀(FA)의 측면을 덮는 폴리실리콘막은 고 저항인 것에 기인하여, 핀(FA)의 하부로의 전위 전파가 늦고, 이에 의해 쓰기·소거의 속도가 저하하는 문제는 해결되지 않는다.
그래서, 본 실시 형태에서는, 도 4에 나타내는 바와 같이, ONO막(ON) 상에 형성한 얇은 폴리실리콘막(PS1)과, 해당 폴리실리콘막(PS1) 상의 금속막(M2)을 구비한 메모리 게이트 전극(MG)을 형성하고 있다. 여기서는, 메모리 게이트 전극(MG)의 일부를 금속막(M2)에 의해 구성함으로써 메모리 게이트 전극(MG)의 저 저항화를 실현하고 있다. 또한, 금속막(M2)과 ONO막(ON) 사이에 폴리실리콘막(PS1)이 개재해 있기 때문에, 상기와 같이 톱 산화막이 금속과 반응하는 것을 방지할 수 있다.
또한, 본 실시 형태에서는, 적층 구조를 갖는 메모리 게이트 전극(MG)의 최하층의 폴리실리콘막(PS1)이, 이웃하는 핀(FA)끼리의 사이의 홈 전체를 매립하지 않고, 해당 홈 내에 금속막(M2)이 매립되어 있다. 즉, 제어 트랜지스터 및 메모리 트랜지스터의 각각의 채널이 형성되는 핀(FA)의 측면의 부근에는, ONO막(ON) 및 폴리실리콘막(PS1)을 통해, 저 저항인 금속막(M2)이 형성되어 있다. 따라서, 핀(FA)의 측면 근방의 메모리 게이트 전극(MG)을 저 저항화 할 수 있기 때문에, 핀(FA)의 하부로의 전위 전파의 지연을 방지할 수 있다. 즉, 쓰기·소거의 각각의 동작을, 도 33 및 도 34에 나타내는 비교 예보다 고속으로 행할 수 있다.
따라서, ONO막(ON)과 메모리 게이트 전극(MG) 사이의 계면 특성의 악화에 의한 반도체 장치의 신뢰성 저하를 막고, 또, 메모리 게이트 전극(MG)의 저 저항화에 의한 반도체 장치의 성능 향상을 실현할 수 있다.
또한, 본 실시 형태에서는, 메모리 게이트 전극(MG)을 구성하는 도전막 중, 금속막(M2) 상의 도전막을 폴리실리콘막(PS2)에 의해 구성하고 있으며, 또, 폴리실리콘막(PS2)의 상면에 실리사이드층을 형성하고 있지 않다. 이런 경우에도 메모리 게이트 전극(MG)에 공급된 전위는 금속막(M2)을 통해 고속으로 전파할 수 있다. 따라서, 메모리 게이트 전극(MG)을 충분히 저 저항화 할 수 있다. 금속막(M2) 상의 도전막을 실리사이드화 하는 경우, 또는 해당 도전막을 금속막에 의해 구성하는 것은, 제조 공정이 증가하고, 제조 비용이 증대하는 문제가 있다. 이에 대해, 여기서는 금속막(M2) 상의 도전막을 폴리실리콘막(PS2)에 의해 구성함으로써, 제조 공정의 간략화 및 제조 비용의 저감을 가능하게 하고 있다.
또한, 도 5 및 도 6을 이용하여 설명한 바와 같이, 메모리 게이트 전극(MG)에 대한 급전 영역에서는, 플러그(PG)를 금속막(M2)에 직접 접속하고 있기 때문에, 폴리실리콘막(PS2)의 표면을 실리사이드화 하지 않아도, 메모리 게이트 전극(MG)과 플러그(PG) 사이의 접속 저항을 저감할 수 있다.
<변형 예>
이하에, 도 27을 이용하여, 본 실시 형태의 반도체 장치의 변형 예에 대해 설명한다. 도 27은, 본 실시 형태의 변형 예인 반도체 장치를 나타내는 단면도이다. 도 27에서는, 메모리 게이트 전극으로의 급전부(給電部)의 단면을 나타내고 있다. 도 27은, 핀의 짧은 변 방향(lateral direction)을 따르는 단면을 나타내는 것이다. 본 변형 예와, 도 1∼도 24를 이용하여 설명한 반도체 장치는, 메모리 게이트 전극에 접속되는 플러그의 형태만 다르다.
도 27에 나타내는 바와 같이, 메모리 게이트 전극(MG)으로의 급전에 이용되는 플러그(PG)는, 폴리실리콘막(PS1), 금속막(M2) 및 폴리실리콘막(PS2)을 포함하는 적층막의 전체의 상면에 접속할 필요는 없고, 플러그(PG)가 폴리실리콘막(PS2)을 관통하여 금속막(M2)의 상면에 접속되어 있어도 된다. 즉, 플러그(PG)는, 층간 절연막(IL2) 및 폴리실리콘막(PS2)을 관통하여, 폴리실리콘막(PS2) 아래의 금속막(M2)의 상면에 접속되어 있다.
여기서, 플러그(PG)의 저면 전체는, 반도체 기판(SB)의 주면 및 소자 분리막(EI)의 상면을 따라 X방향 및 Y방향으로 연재하는 금속막(M2)의 상면에 접속되어 있다. 이 경우, 플러그(PG)와 금속막(M2)이 접하는 면적을 도 6에 나타내는 구조에 비해 증대시킬 수 있다. 따라서, 본 변형 예에서는, 도 1∼도 24를 이용하여 설명한 반도체 장치와 마찬가지의 효과가 얻어지고, 또, 플러그(PG)와 메모리 게이트 전극(MG)의 접속 저항을 더 저감할 수 있다.
(실시 형태 2)
메모리 게이트 전극을 구성하는 폴리실리콘막의 상면은, 실리사이드화 하는 것도 가능하다. 이하에서는, 도 28∼도 30을 이용하여, 본 실시 형태 2의 반도체 장치 및 그 제조 방법에 대해 설명한다. 도 28∼도 30은, 본 실시 형태의 반도체 장치의 제조 공정 중의 단면도이다. 도 28∼도 30의 각각은, 도 12∼도 24에 나타내는 단면과 대응하는 위치에서의 단면을 나타내는 것이며, 핀의 길이 방향을 따르는 메모리 셀의 단면과, 핀의 짧은 변 방향을 따르는 메모리 셀의 단면을 나타내는 것이다. 여기서는, 메모리 게이트 전극을 구성하는 폴리실리콘막의 상면을 실리사이드화 하는 것에 대해 설명한다.
여기서는 우선, 도 7∼도 23을 이용하여 설명한 공정과 마찬가지인 공정을 행한다. 다음으로, 도 28에 나타내는 바와 같이, 포토리소그래피 기술 및 에칭법을 이용하여, 절연막(IF5)을 일부 제거하고, 이에 의해, 폴리실리콘막(PS2)의 상면을 노출시킨다. 여기서는, 금속막(M2)은 노출시키지 않는다. 또한, 도시는 하고 있지 않지만, 상기와 같이 에칭에 의해 절연막(IF5)을 일부 제거하기 전에, 금속막(WF, M1)을 포함하는 제어 게이트 전극(CG)의 상면을 덮는 보호막을 형성하고, 해당 보호막에 의해 제어 게이트 전극(CG)을 덮은 상태에서, 이하와 같이 실리사이드층의 형성 공정을 행한다.
다음으로, 도 29에 나타내는 바와 같이, 주지의 살리사이드 프로세스를 이용하여, 폴리실리콘막(PS2)의 상면을 실리사이드화 하고, 이에 의해, 폴리실리콘막(PS2)의 상면을 덮는 실리사이드층(S2)을 형성한다. 즉, 폴리실리콘막(PS2)의 상면을 덮는 금속막을 형성한다. 해당 금속막은, 예를 들면 스퍼터링법에 의해 퇴적된 NiPt막으로 이루어진다. 그 후, 반도체 기판(SB)에 대해 열처리를 행함으로써, 폴리실리콘막(PS2)과 해당 금속막을 반응시킨다. 이에 의해, 폴리실리콘막(PS2)의 상면을 덮는 NiSi(니켈 실리사이드)막으로 이루어지는 실리사이드층(S2)을 형성한다.
다음으로, 도 30에 나타내는 바와 같이, 도 24를 이용하여 설명한 공정과 마찬가지인 공정을 행함으로써, 본 실시 형태의 반도체 장치가 거의 완성된다. 또한, 여기서는 폴리실리콘막(PS2)의 일부를 남기고, 폴리실리콘막(PS2)의 해당 일부 상에 실리사이드층(S2)을 형성하는 것에 대해 설명했지만, 폴리실리콘막(PS2)의 막 두께 분을 모두 실리사이드화 해도 된다. 즉, 이후의 설명에서 사용하는 도 32에 나타내는 금속막(M3)과 마찬가지로, 실리사이드층(S2)의 저면이 금속막(M2)의 상면에 접해 있어도 된다. 이 경우, 실리사이드층(S2)은, 이웃하는 핀(FA)끼리의 사이에 매립된다.
본 실시 형태에서는, 폴리실리콘막(PS2)의 상면을 실리사이드화 하고 있기 때문에, 금속막(M2) 상의 도전막이 모두 폴리실리콘막으로 이루어지는 경우에 비해, 메모리 게이트 전극(MG)을 저 저항화 할 수 있다. 또한, 메모리 게이트 전극(MG)에 대한 급전 영역에서 플러그를 메모리 게이트 전극(MG)에 접속할 때, 실리사이드층(S2)에 플러그(PG)를 접속할 수 있기 때문에, 플러그(PG)와 메모리 게이트 전극(MG)의 접속 저항을 저감할 수 있다.
따라서, 여기서는, 핀(FA)의 측면 근방에 저 저항인 금속막(M2)을 형성함으로써, 메모리 게이트 전극(MG) 전체를 저 저항화 할 수 있고, 또한 폴리실리콘막(PS2)의 실리사이드화를 행함으로써, 반도체 장치의 성능을 향상시킬 수 있다.
(실시 형태 3)
메모리 게이트 전극은, 폴리실리콘막과, 해당 폴리실리콘막 상의 금속막만으로 구성할 수도 있다. 이하에서는, 도 31 및 도 32를 이용하여, 본 실시 형태 3의 반도체 장치 및 그 제조 방법에 대해 설명한다. 도 31 및 도 32는, 본 실시 형태의 반도체 장치의 제조 공정 중의 단면도이다. 도 31 및 도 32의 각각은, 도 12∼도 24에 나타내는 단면과 대응하는 위치에서의 단면을 나타내는 것이며, 핀의 길이 방향을 따르는 메모리 셀의 단면과, 핀의 짧은 변 방향을 따르는 메모리 셀의 단면을 나타내는 것이다. 여기서는, 메모리 게이트 전극을 폴리실리콘막과 해당 폴리실리콘막 상의 적층 금속막에 의해 구성하는 것에 대해 설명한다.
여기서는 우선, 도 7∼도 23 및 도 28을 이용하여 설명한 공정과 마찬가지인 공정을 행한다. 다음으로, 도 31에 나타내는 바와 같이, 에칭법을 이용하여, 폴리실리콘막(PS2)을 모두 제거한다. 이에 의해 폴리실리콘막(PS2)이 형성되어 있었던 위치에 홈이 형성되고, 해당 홈의 저면 및 한쪽 측면에서는, 금속막(M2)의 상면이 노출한다. 또한, 상기 보호막(도시하지 않음)에 의해 덮여 있는 제어 게이트 전극(CG)은, 제거되지 않는다.
다음으로, 도 32에 나타내는 바와 같이, 상기 홈 내를 포함하는 반도체 기판(SB)의 주면 상에, 예를 들면 스퍼터링법에 의해 금속막(M3)을 형성한다. 이에 의해, 해당 홈 내에 금속막(M3)을 매립한다. 이어서, 예를 들면 CMP법에 의해 층간 절연막(IL1) 상의 여분의 금속막(M3)을 제거하고, 이에 의해, 해당 홈 내에만 금속막(M3)을 남긴다. 이에 의해, 폴리실리콘막(PS1), 금속막(M2 및 M3)의 적층막으로 이루어지는 메모리 게이트 전극(MG)을 형성한다.
금속막(M3)은, 예를 들면 Al(알루미늄)막 또는 W(텅스텐)막으로 이루어진다. 금속막(M3)은 폴리실리콘막(PS1)과 접해 있지 않기 때문에, 금속막(M3)의 재료로, 실리콘과의 반응성이 비교적 낮은 재료를 사용할 필요는 없다. 따라서, 금속막(M3)의 재료로 실리콘과의 반응성이 비교적 낮은 재료인 TiN(질화티탄) 등을 이용하는 경우에 비해, 금속막(M3)을 저 저항화 할 수 있다.
그 후는, 도 24를 이용하여 설명한 공정과 마찬가지인 공정을 행함으로써, 본 실시 형태의 반도체 장치가 거의 완성된다.
본 실시 형태에서는, 메모리 게이트 전극(MG)을, 아래쪽에서부터 차례로 형성된 폴리실리콘막(PS1), 금속막(M2 및 M3)에 의해 구성하고 있다. 따라서, 본 실시 형태에서는, 메모리 게이트 전극(MG)을, 아래쪽에서부터 차례로 형성된 폴리실리콘막(PS1), 금속막(M2) 및 폴리실리콘막으로 이루어지는 적층막에 의해 구성하는 경우에 비해, 메모리 게이트 전극(MG)의 저 저항화를 실현할 수 있다.
따라서, 여기서는, 핀(FA)의 측면 근방에 저 저항인 금속막(M2, M3)을 형성함으로써, 메모리 게이트 전극(MG) 전체를 저 저항화 할 수 있다. 또한, 메모리 게이트 전극(MG)을 구성하는 금속막의 비율을 증대시킴으로써 메모리 게이트 전극(MG)을 저 저항화 하고, 이에 의해 반도체 장치의 성능을 향상시킬 수 있다. 이와 같이 메모리 게이트 전극(MG)의 일부를 금속막(M2, M3)에 의해 구성해도, 금속막(M2, M3)과 ONO막(ON) 사이에 폴리실리콘막(PS1)이 개재해 있기 때문에, 도 34를 이용하여 설명한 비교 예처럼 톱 산화막이 금속과 반응하는 것을 방지할 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시 형태로 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 여러 가지로 변경 가능하다는 것은 말할 필요도 없다.
여기서는, 도 22 및 도 23을 이용하여 설명된 공정에서 더미 게이트 전극(DG1)(도 21 참조)을 금속막으로 치환하여, 해당 금속막으로 이루어지는 제어 게이트 전극(CG)을 형성하고 있다. 이에 대해, 도 22 및 도 23을 이용하여 설명한 공정을 행하지 않고, 반도체막(SI2)(도 12 참조)으로 이루어지는 게이트 전극을, 더미 게이트 전극(DG1)이 아니라 제어 게이트 전극(CG)으로서 형성하여, 메모리 셀(MC)을 구성하는 제어 게이트 전극(CG)으로서 사용해도 된다.
CG 제어 게이트 전극
D1 확산 영역
EI 소자 분리막
EX 익스텐션 영역
FA 핀
M1∼M3, MB 금속막
MC 메모리 셀
MG, MG1∼MG3 메모리 게이트 전극
ON 절연막(ONO막)
PS1, PS2, PSB 폴리실리콘막
SB 반도체 기판

Claims (15)

  1. 반도체 기판과,
    상기 반도체 기판의 일부분으로서, 상기 반도체 기판의 상면으로부터 돌출하고, 상기 반도체 기판의 상기 상면을 따르는 제1 방향으로 연재(延在)하는 돌출부와,
    상기 돌출부의 상면 상에 제1 절연막을 통해 형성되고, 상기 제1 방향에 직교하는 제2 방향으로 연재하는 제1 게이트 전극과,
    상기 돌출부의 상기 상면 상 및 상기 돌출부의 측면 상에 전하 축적부를 포함하는 제2 절연막을 통해 형성되고, 상기 제1 게이트 전극의 한쪽 측면에 상기 제2 절연막을 통해 이웃하며, 상기 제2 방향으로 연재하는 제2 게이트 전극과,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극으로 이루어지는 패턴의 바로 아래의 상기 돌출부를 상기 제1 방향에서 사이에 두도록 상기 돌출부의 상기 상면에 형성된, 소스 영역 및 드레인 영역
    을 가지며,
    상기 제1 게이트 전극, 상기 제2 게이트 전극, 상기 소스 영역 및 상기 드레인 영역은, 불휘발성 기억 소자를 구성하고,
    상기 제2 게이트 전극은, 상기 반도체 기판 상에 차례로 형성된 제1 반도체막 및 제1 금속막을 갖고, 상기 제2 방향으로 이웃하는 2개의 상기 돌출부끼리의 사이에 상기 제1 반도체막 및 상기 제1 금속막이 매립되어 있는, 반도체 장치.
  2. 청구항 1에 있어서,
    상기 제2 게이트 전극은, 상기 반도체 기판 상에 차례로 형성된 상기 제1 반도체막, 상기 제1 금속막 및 제2 반도체막을 가지는, 반도체 장치.
  3. 청구항 2에 있어서,
    상기 제2 방향으로 이웃하는 2개의 상기 돌출부끼리의 사이에 상기 제2 반도체막이 매립되어 있는, 반도체 장치.
  4. 청구항 2에 있어서,
    상기 제2 반도체막의 상면은, 실리사이드층에 의해 덮여 있는, 반도체 장치.
  5. 청구항 1에 있어서,
    상기 제2 게이트 전극은, 상기 반도체 기판 상에 차례로 형성된 상기 제1 반도체막, 상기 제1 금속막 및 실리사이드층을 가지며,
    상기 실리사이드층의 저면과 상기 제1 금속막의 상면이 접해 있는, 반도체 장치.
  6. 청구항 5에 있어서,
    상기 제2 방향으로 이웃하는 2개의 상기 돌출부끼리의 사이에 상기 실리사이드층이 매립되어 있는, 반도체 장치.
  7. 청구항 1에 있어서,
    상기 제2 게이트 전극은, 상기 반도체 기판 상에 차례로 형성된 상기 제1 반도체막, 상기 제1 금속막 및 제2 금속막을 가지는, 반도체 장치.
  8. 청구항 1에 있어서,
    상기 제1 반도체막은, 실리콘막으로 이루어지며,
    상기 제1 금속막은, 질화티탄막으로 이루어지는, 반도체 장치.
  9. 청구항 7에 있어서,
    상기 제2 금속막은, 알루미늄막 또는 텅스텐막으로 이루어지는, 반도체 장치.
  10. 청구항 1에 있어서,
    상기 전하 축적부와 상기 제2 게이트 전극 사이에는, 산화실리콘막 또는 산화알루미늄막이 개재해 있는, 반도체 장치.
  11. 청구항 2에 있어서,
    상기 제2 게이트 전극의 상면에는, 상기 제1 금속막의 상면이 존재하고, 상기 제1 금속막의 상기 상면에 플러그가 접속되어 있는, 반도체 장치.
  12. 청구항 2에 있어서,
    상기 제2 반도체막을 관통하는 플러그의 저면(底面)이 상기 제1 금속막의 상면에 접속되어 있는, 반도체 장치.
  13. (a) 반도체 기판을 준비하는 공정,
    (b) 상기 반도체 기판의 상면의 일부를 후퇴시킴으로써, 상기 반도체 기판의 일부분으로서, 상기 반도체 기판의 상기 상면의 상기 일부로부터 돌출하고, 상기 반도체 기판의 상면을 따르는 제1 방향으로 연재하는 복수의 돌출부를 형성하는 공정,
    (c) 이웃하는 상기 돌출부끼리의 사이의 제1 홈 내를 매립하는 소자 분리막을 형성하는 공정,
    (d) 상기 소자 분리막 상에서, 상기 돌출부의 상면 및 측면을 제1 절연막을 통해 덮는 제1 게이트 전극을 형성하는 공정,
    (e) 상기 (d) 공정 후, 상기 반도체 기판 상에 전하 축적부인 제2 절연막, 제1 반도체막 및 제1 금속막을 차례로 형성함으로써, 상기 제1 방향에 직교하는 제2 방향으로 늘어서는 상기 돌출부끼리의 사이를, 상기 제1 반도체막 및 상기 제1 금속막을 포함하는 적층막에 의해 매립하는 공정,
    (f) 상기 적층막을 가공함으로써, 상기 제1 게이트 전극의 한쪽 측면에 상기 제2 절연막을 통해 이웃하고, 상기 돌출부의 상기 상면 및 상기 측면을 상기 제2 절연막을 통해 덮는 상기 적층막을 포함하는 제2 게이트 전극을 형성하는 공정,
    (g) 상기 제1 게이트 전극 및 상기 제2 게이트 전극으로 이루어지는 패턴 옆의 상기 돌출부의 표면에 소스·드레인 영역을 형성하는 공정
    을 가지는, 반도체 장치의 제조 방법.
  14. 청구항 13에 있어서,
    상기 (e) 공정에서는, 상기 반도체 기판 상에 상기 제2 절연막, 상기 제1 반도체막, 상기 제1 금속막 및 제2 반도체막을 차례로 형성함으로써, 상기 제2 방향으로 늘어서는 상기 돌출부끼리의 사이를, 상기 제1 반도체막, 상기 제1 금속막 및 상기 제2 반도체막을 포함하는 상기 적층막에 의해 매립하고,
    (h) 상기 (g) 공정 후, 상기 제2 반도체막의 상면을 실리사이드화 하는 공정을 더 가지는, 반도체 장치의 제조 방법.
  15. 청구항 13에 있어서,
    상기 (e) 공정에서는, 상기 반도체 기판 상에 상기 제2 절연막, 상기 제1 반도체막, 상기 제1 금속막 및 제2 반도체막을 차례로 형성함으로써, 상기 제2 방향으로 늘어서는 상기 돌출부끼리의 사이를, 상기 제1 반도체막, 상기 제1 금속막 및 상기 제2 반도체막을 포함하는 상기 적층막에 의해 매립하고,
    (h) 상기 (g) 공정 후, 상기 제2 반도체막을 제거함으로써 상기 제2 절연막 상에 제2 홈을 형성하는 공정,
    (i) 상기 (h) 공정 후, 상기 제2 홈 내에 제2 금속막을 매립하는 공정
    을 더 가지는, 반도체 장치의 제조 방법.
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