TWI773482B - 記憶體結構及其操作方法 - Google Patents

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Abstract

一種記憶體結構，包括基底、閘極結構、電荷儲存層與第一控制閘極。基底具有鰭部。部分閘極結構設置在鰭部上。閘極結構與鰭部彼此電性絕緣。電荷儲存層耦合於閘極結構。電荷儲存層與閘極結構彼此電性絕緣。第一控制閘極耦合於電荷儲存層。第一控制閘極與電荷儲存層彼此電性絕緣。

Description

記憶體結構及其操作方法
本發明是有關於一種半導體結構及其操作方法，且特別是有關於一種記憶體結構及其操作方法。
由於非揮發性記憶體(non-volatile memory)具有存入的資料在斷電後也不會消失的優點，因此許多電器產品中必須具備此類記憶體，以維持電器產品開機時的正常操作。然而，在利用閘極(如，浮置閘極(floating gate))儲存電荷的記憶體中，由於位在閘極與基底之間的閘介電層通常較薄，因此儲存在閘極中的電荷容易流失，進而降低記憶體元件的資料保存能力(data retention capacity)。
本發明提供一種記憶體結構及其操作方法，其可具有較佳的資料保存能力。
本發明提出一種記憶體結構，包括基底、閘極結構、電 荷儲存層與第一控制閘極。基底具有鰭部。部分閘極結構設置在鰭部上。閘極結構與鰭部彼此電性絕緣。電荷儲存層耦合於閘極結構。電荷儲存層與閘極結構彼此電性絕緣。第一控制閘極耦合於電荷儲存層。第一控制閘極與電荷儲存層彼此電性絕緣。
依照本發明的一實施例所述，在上述記憶體結構中，電荷儲存層未電性連接至電壓源。
依照本發明的一實施例所述，在上述記憶體結構中，電荷儲存層與閘極結構之間的介電材料的厚度可大於閘極結構與鰭部之間的介電材料的厚度。
依照本發明的一實施例所述，在上述記憶體結構中，閘極結構可包括第一閘極與第二閘極。第一閘極設置在鰭部上。第一閘極與鰭部可彼此電性絕緣。第一閘極與第二閘極可彼此分離且彼此電性連接。電荷儲存層耦合於第二閘極。電荷儲存層與第二閘極可彼此電性絕緣。
依照本發明的一實施例所述，在上述記憶體結構中，更可包括隔離結構。隔離結構設置在基底上，且位在鰭部周圍。第二閘極、電荷儲存層與第一控制閘極可設置在隔離結構上。
依照本發明的一實施例所述，在上述記憶體結構中，電荷儲存層可位在第二閘極的一側。
依照本發明的一實施例所述，在上述記憶體結構中，電荷儲存層更可位在第二閘極的頂面上。
依照本發明的一實施例所述，在上述記憶體結構中，第 一控制閘極與電荷儲存層之間的總耦合面積(coupling area)可小於第二閘極與電荷儲存層之間的總耦合面積。
依照本發明的一實施例所述，在上述記憶體結構中，可包括多個第二閘極與多個電荷儲存層。多個第二閘極可彼此電性連接。多個電荷儲存層可彼此電性連接。多個電荷儲存層耦合於多個第二閘極。
依照本發明的一實施例所述，在上述記憶體結構中，閘極結構可包括閘極。閘極設置在鰭部上。閘極與鰭部可彼此電性絕緣。電荷儲存層可耦合於閘極。電荷儲存層與閘極可彼此電性絕緣。
依照本發明的一實施例所述，在上述記憶體結構中，電荷儲存層可位在閘極的頂面上。
依照本發明的一實施例所述，在上述記憶體結構中，更可包括第二控制閘極。第二控制閘極耦合於電荷儲存層。第二控制閘極與電荷儲存層可彼此電性絕緣。第一控制閘極與電荷儲存層之間的總耦合面積可小於第二控制閘極與電荷儲存層之間的總耦合面積。
依照本發明的一實施例所述，在上述記憶體結構中，基底可具有多個鰭部。第一閘極可跨設在多個鰭部上。
依照本發明的一實施例所述，在上述記憶體結構中，更可包括接觸窗(contact)。接觸窗電性連接至鰭部中的摻雜區。接觸窗與電荷儲存層可源自於同一個材料層。
依照本發明的一實施例所述，在上述記憶體結構中，更可包括選擇閘極。選擇閘極設置在第一閘極的一側的鰭部上。選擇閘極與鰭部可彼此電性絕緣。
依照本發明的一實施例所述，在上述記憶體結構中，更可包括第二控制閘極。第二控制閘極耦合於電荷儲存層。第二控制閘極與電荷儲存層可彼此電性絕緣。
依照本發明的一實施例所述，在上述記憶體結構中，更可包括耦合閘極。耦合閘極耦合於電荷儲存層。耦合閘極與電荷儲存層可彼此電性絕緣。
依照本發明的一實施例所述，在上述記憶體結構中，第一控制閘極與電荷儲存層之間的總耦合面積可小於耦合閘極與電荷儲存層之間的總耦合面積。
本發明提出一種記憶體結構的操作方法，包括對上述記憶體結構進行程式化操作。程式化操作可包括以下步驟。使電荷自第一控制閘極注入(inject)電荷儲存層。
本發明提出一種記憶體結構的操作方法，包括對上述記憶體結構進行抹除操作。抹除操作可包括以下步驟。使電荷從電荷儲存層中經由第一控制閘極排出(eject)。
基於上述，在本發明所提出的記憶體結構及其操作方法中，由於電荷可儲存在耦合於閘極結構的電荷儲存層中，因此可防止儲存在電荷儲存層中的電荷流失，進而提升記憶體元件的資料保存能力。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
10,20,30:記憶體結構
100:基底
102:閘極結構
104:電荷儲存層
106,186:控制閘極
108:隔離結構
110,112:閘極
114,120,136,140,180,188,196:介電層
116,122,142,182,190,198:頂蓋層
118,124,144,184,192,200:間隙壁
126,134,168,172,176,202,206,210,178:接觸窗
128,132,166,170,174,204,208,212:接觸通孔
130:導線
138:選擇閘極
146,148,150:摻雜區
152,154,156,158:輕摻雜汲極
160:電晶體
162:選擇電晶體
194:耦合閘極
F:鰭部
M,M1~M4:記憶胞
MA:記憶胞陣列
W:井區
T1~T6:厚度
圖1A為根據本發明一實施例的記憶體結構的上視圖。
圖1B為沿著圖1A中的I-I’剖面線的剖面圖。
圖1C為沿著圖1A中的II-II’剖面線的剖面圖。
圖1D為沿著圖1A中的III-III’剖面線的剖面圖。
圖1E為沿著圖1A中的IV-IV’剖面線的剖面圖。
圖2為根據本發明一實施例的記憶胞陣列的示意圖。
圖3A為根據本發明另一實施例的記憶體結構的上視圖。
圖3B為沿著圖3A中的V-V’剖面線的剖面圖。
圖3C為沿著圖3A中的VI-VI’剖面線的剖面圖。
圖4A為根據本發明另一實施例的記憶體結構的上視圖。
圖4B為沿著圖4A中的VII-VII’剖面線的剖面圖。
圖1A為根據本發明一實施例的記憶體結構的上視圖。在圖1A中，省略圖1B至圖1E中的部分構件，以清楚地描述圖1A中的構件之間的配置關係。圖1B為沿著圖1A中的I-I’剖面線的剖面圖。圖1C為沿著圖1A中的II-II’剖面線的剖面圖。圖1D為 沿著圖1A中的III-III’剖面線的剖面圖。圖1E為沿著圖1A中的IV-IV’剖面線的剖面圖。圖2為根據本發明一實施例的記憶胞陣列的示意圖。
請參照圖1A至圖1E，記憶體結構10包括基底100、閘極結構102、電荷儲存層104與控制閘極106。在一些實施例中，記憶體結構10可為非揮發性記憶體。基底100具有鰭部F。記憶體結構10可與鰭式場效電晶體(FinFET)的製程進行整合。鰭部F可作為記憶體元件的主動區。在本實施例中，基底100是以具有多個鰭部F為例，但本發明並不以此為限。只要鰭部F的數量為一個以上，即屬於本發明所涵蓋的範圍。此外，記憶體結構10更可包括隔離結構108。隔離結構108設置在基底100上，且位在鰭部F周圍。如圖1C所示，鰭部F的頂面可高於隔離結構108的頂面。在一些實施例中，隔離結構108可為淺溝渠隔離結構(shallow trench isolation，STI)。隔離結構108的材料例如是氧化矽。
請參照圖1A至圖1C，部分閘極結構102設置在鰭部F上。閘極結構102與鰭部F彼此電性絕緣。閘極結構102未電性連接至電壓源。在本實施例中，閘極結構102可包括閘極110與閘極112。部分閘極110設置在鰭部F上。閘極110與鰭部F可彼此電性絕緣。在一些實施例中，閘極110可跨設在多個鰭部F上。此外，部分閘極110可設置在隔離結構108上。閘極110可為金屬閘極。閘極110的材料可包括鎢或氮化鈦(TiN)等導體材料。
另外，如圖1B與圖1C所示，記憶體結構10更可包括介 電層114、頂蓋層116與間隙壁118中的至少一者。介電層114設置在閘極110與鰭部F之間，藉此閘極110與鰭部F可彼此電性絕緣。介電層114的材料例如是氧化矽或高介電常數材料(high-k material)等介電材料。在一些實施例中，閘極110與介電層114可藉由高介電常數金屬閘極(high-k metal gate，HKMG)技術來形成，但本發明並不以此為限。在一些實施例中，在閘極110與介電層114之間可設置有功函數層(未示出)。在一些實施例中，頂蓋層116可設置在閘極110的頂面上，但本發明並不以此為限。在另一些實施例中，可省略位在閘極110的頂面上的頂蓋層116。頂蓋層116的材料例如是氧化矽或氮化矽等介電材料。間隙壁118可設置在閘極110的側壁上。間隙壁118可為單層結構或多層結構。間隙壁118的材料例如是氧化矽或氮化矽等介電材料。
閘極112可設置在隔離結構108上。閘極110與閘極112可彼此分離且彼此電性連接。此外，閘極112可不跨設在鰭部F上。閘極112可作為閘極110的延伸部。
如圖1D所示，記憶體結構10更可包括介電層120、頂蓋層122與間隙壁124中的至少一者。介電層120可設置在閘極112與隔離結構108之間。閘極112可為金屬閘極。閘極112的材料可包括鎢或氮化鈦(TiN)等導體材料。介電層120的材料例如是氧化矽或高介電常數材料等介電材料。在一些實施例中，閘極112與介電層120可藉由高介電常數金屬閘極(HKMG)技術來形成，但本發明並不以此為限。在一些實施例中，在閘極112與介電層120 之間可設置有功函數層(未示出)。在一些實施例中，頂蓋層122可設置在閘極112的頂面上，但本發明並不以此為限。在另一些實施例中，可省略位在閘極112的頂面上的頂蓋層122。頂蓋層122的材料例如是氧化矽或氮化矽等介電材料。間隙壁124可設置在閘極112的側壁上。間隙壁124可為單層結構或多層結構。間隙壁124的材料例如是氧化矽或氮化矽等介電材料。
如圖1A與圖1C所示，記憶體結構10更可包括接觸窗126、接觸通孔(contact via)128、導線130、接觸通孔132與接觸窗134。在本實施例中，接觸窗126可穿過頂蓋層116而電性連接至閘極110，且接觸窗134可穿過頂蓋層122而電性連接至閘極112，且閘極110可藉由接觸窗126、接觸通孔128、導線130、接觸通孔132與接觸窗134而電性連接至閘極112，但本發明並不以此為限。在一些實施例中，接觸窗126、接觸通孔128、導線130、接觸通孔132、接觸窗134的材料例如是鎢、鋁或銅等導體材料。此外，記憶體結構10更可包括介電層136。接觸窗126、接觸通孔128、導線130、接觸通孔132、接觸窗134可位在介電層136中。在一些實施例中，介電層136可為多層結構。介電層136的材料例如是氧化矽、氮化矽或其組合。
此外，可依據產品需求來彈性調整閘極112的數量與形狀。在本實施例中，記憶體結構10可包括多個閘極112，且閘極112的數量不限於圖中所示的數量。只要閘極112的數量為一個以上，即屬於本發明所涵蓋的範圍。多個閘極112可彼此電性連接。 舉例來說，多個閘極112可藉由接觸窗134而彼此電性連接。接觸窗134可為狹縫形接觸窗(slot contact)。
請參照圖1A與圖1B，記憶體結構10更可包括選擇閘極138。選擇閘極138設置在閘極110的一側的鰭部F上。選擇閘極138與鰭部F彼此電性絕緣。在一些實施例中，選擇閘極138可跨設在多個鰭部F上。
此外，如圖1B所示，記憶體結構10更可包括介電層140、頂蓋層142與間隙壁144中的至少一者。介電層140設置在選擇閘極138與鰭部F之間，藉此選擇閘極138與鰭部F可彼此電性絕緣。此外，部分選擇閘極138可設置在隔離結構108上(圖1A)。選擇閘極138可為金屬閘極。在其他實施例中，選擇閘極138可為多晶矽閘極。選擇閘極138的材料可包括鎢或氮化鈦(TiN)等導體材料。介電層140的材料例如是氧化矽或高介電常數材料等介電材料。在一些實施例中，選擇閘極138與介電層140可藉由高介電常數金屬閘極(HKMG)技術來形成，但本發明並不以此為限。在一些實施例中，在選擇閘極138與介電層140之間可設置有功函數層(未示出)。在一些實施例中，頂蓋層142可設置在選擇閘極138的頂面上，但本發明並不以此為限。在另一些實施例中，可省略位在選擇閘極138的頂面上的頂蓋層142。頂蓋層142的材料例如是氧化矽或氮化矽等介電材料。間隙壁144可設置在選擇閘極138的側壁上。間隙壁144可為單層結構或多層結構。間隙壁144的材料例如是氧化矽或氮化矽等介電材料。
請參照圖1A與圖1B，記憶體結構10更可包括摻雜區146、摻雜區148與摻雜區150。摻雜區146與摻雜區148可位在閘極110的兩側。舉例來說，摻雜區146與摻雜區148可位在閘極110的兩側的鰭部F中。摻雜區148與摻雜區150可位在選擇閘極138的兩側。舉例來說，摻雜區148與摻雜區150可位在選擇閘極138兩側的鰭部F中。此外，摻雜區148可位在閘極110與選擇閘極138之間。舉例來說，摻雜區148可位在閘極110與選擇閘極138之間的鰭部F中。此外，記憶體結構10更可包括輕摻雜汲極(lightly doped drain，LDD)152、輕摻雜汲極154、輕摻雜汲極156與輕摻雜汲極158。輕摻雜汲極152可位在摻雜區146與閘極110之間的鰭部F中。輕摻雜汲極154可位在摻雜區148與閘極110之間的鰭部F中。輕摻雜汲極156可位在摻雜區148與選擇閘極138之間的鰭部F中。輕摻雜汲極158可位在摻雜區150與選擇閘極138之間的鰭部F中。另外，記憶體結構10更可包括井區W。井區W可位在基底100中。此外，摻雜區146、摻雜區148、摻雜區150、輕摻雜汲極152、輕摻雜汲極154、輕摻雜汲極156與輕摻雜汲極158可位在井區W中。
摻雜區146、摻雜區148、摻雜區150、輕摻雜汲極152、輕摻雜汲極154、輕摻雜汲極156與輕摻雜汲極158可具有第一導電型，且井區W可具有第二導電型。第一導電型與第二導電型為不同導電型。亦即，第一導電型與第二導電型可分別為N型導電型與P型導電型中的一者與另一者。
在另一些實施例中，摻雜區146、摻雜區148與摻雜區150可為由應變材料(strained material)所形成的應變型區域，且可省略輕摻雜汲極152、輕摻雜汲極154、輕摻雜汲極156與輕摻雜汲極158。以適用於P型金屬氧化物半導體電晶體的材料為例，應變材料可為含鍺的材料，如矽鍺(SiGe)。摻雜區146、摻雜區148與摻雜區150可藉由磊晶成長(epitaxial growth)技術所形成，如選擇性磊晶成長(selective epitaxial growth，SEG)。
電晶體160至少包括閘極110、摻雜區146與摻雜區150。選擇電晶體162至少包括選擇閘極138、摻雜區146與摻雜區150。在電晶體160與選擇電晶體162為N型金屬氧化物半導體電晶體(NMOS transistor)的情況下，第一導電型為N型，且第二導電型為P型。在電晶體160與選擇電晶體162為P型金屬氧化物半導體電晶體(PMOS transistor)的情況下，第一導電型為P型，且第二導電型為N型。此外，電晶體160與選擇電晶體162可分別為鰭式場效電晶體(FinFET)。
在一些實施例中，記憶體結構10更可包括接觸窗164、接觸通孔166、接觸窗168、接觸通孔170、接觸窗172、接觸通孔174與接觸窗176中的至少一者。選擇閘極138可藉由接觸窗164與接觸通孔166而電性連接至字元線(word line)。接觸窗168、接觸窗172與接觸窗176可分別電性連接至鰭部F中的摻雜區146、摻雜區150與摻雜區148。接觸窗168、接觸窗172、接觸窗176與電荷儲存層104可源自於同一個材料層。亦即，接觸窗168、 接觸窗172、接觸窗176與電荷儲存層104可藉由相同製程來同時形成。換句話說，電荷儲存層104可視為鰭式場效電晶體製程平台下的一種接觸窗而以接觸窗儲存電荷。在一些實施例中，摻雜區146可藉由接觸窗168與接觸通孔170而電性連接至位元線(bit line)。在一些實施例中，摻雜區150可藉由接觸窗172與接觸通孔174而電性連接至源極線(source line)。此外，接觸窗176可連接至摻雜區148。接觸窗168、接觸窗172與接觸窗176可為狹縫形接觸窗。接觸窗164、接觸通孔166、接觸窗168、接觸通孔170、接觸窗172、接觸通孔174與接觸窗176的材料例如是鎢、鋁或銅等導體材料。
請參照圖1A與圖1D，電荷儲存層104鄰近於(耦合於)閘極結構102。舉例來說，電荷儲存層104鄰近於(耦合於)閘極112。電荷儲存層104未電性連接至電壓源。電荷儲存層104可位在閘極112的一側。電荷儲存層104可設置在隔離結構108上。此外，電荷儲存層104於隔離結構108上的垂直投影可不重疊於閘極112於隔離結構108上的垂直投影。此外，電荷儲存層104與閘極結構102彼此電性絕緣。舉例來說，電荷儲存層104與閘極112可藉由介電層136與間隙壁124而彼此電性絕緣。
在本實施例中，記憶體結構10可包括多個電荷儲存層104，且電荷儲存層104的數量不限於圖中所示的數量。只要電荷儲存層104的數量為一個以上，即屬於本發明所涵蓋的範圍。此外，電荷儲存層104的數量與閘極112的數量互相關聯，電荷儲 存層104與閘極112的數量可影響閘極112與電荷儲存層104之間的總耦合面積。總耦合面積越多，越能使電荷注入電荷儲存層104或從電荷儲存層104排出，進而可提升記憶體元件的操作表現。因此，可依據產品需求來彈性調整電荷儲存層104的數量與形狀。此外，當電荷儲存層104的數量為多個時，多個電荷儲存層104可彼此電性連接。舉例來說，記憶體結構10更可包括接觸窗178。多個電荷儲存層104可藉由接觸窗178而彼此電性連接。電荷儲存層104與接觸窗178可為一體成型或各自獨立的構件。接觸窗178的材料例如是鎢、鋁或銅等導體材料。
請參照圖1B至圖1D，電荷儲存層104與閘極結構102(如，閘極112)之間的介電材料(如，介電層136與間隙壁124)的厚度T1(圖1D)可大於閘極結構102(如，閘極110)與鰭部F之間的介電材料(如，介電層114)的厚度T2(圖1B與圖1C)。亦即，電荷儲存層104與閘極結構102之間的介電材料可具有較大的厚度，藉此可防止儲存在電荷儲存層104中的電荷流失，進而提升記憶體元件的資料保存能力。
請參照圖1A與圖1E，控制閘極106鄰近於(耦合於)電荷儲存層104。舉例來說，控制閘極106可位在電荷儲存層104的一側。控制閘極106與電荷儲存層104彼此電性絕緣。控制閘極106可設置在隔離結構108上。此外，控制閘極106於隔離結構108上的垂直投影可不重疊於電荷儲存層104於隔離結構108上的垂直投影。此外，控制閘極106與電荷儲存層104之間的總耦合面 積可小於閘極112與電荷儲存層104之間的總耦合面積，藉此有助於提升記憶體元件的操作表現。
此外，如圖1E所示，記憶體結構10更可包括介電層180、頂蓋層182與間隙壁184中的至少一者。介電層180可設置在控制閘極106與隔離結構108之間。控制閘極106可為金屬閘極。控制閘極106的材料可包括鎢或氮化鈦(TiN)等導體材料。介電層180的材料例如是氧化矽或高介電常數材料等介電材料。在一些實施例中，控制閘極106與介電層180可藉由高介電常數金屬閘極(HKMG)技術來形成，但本發明並不以此為限。在一些實施例中，在控制閘極106與介電層180之間可設置有功函數層(未示出)。在一些實施例中，頂蓋層182可設置在控制閘極106的頂面上，但本發明並不以此為限。在另一些實施例中，可省略位在控制閘極106的頂面上的頂蓋層182。頂蓋層182的材料例如是氧化矽或氮化矽等介電材料。間隙壁184可設置在控制閘極106的側壁上。間隙壁184可為單層結構或多層結構。間隙壁184的材料例如是氧化矽或氮化矽等介電材料。此外，控制閘極106與電荷儲存層104可藉由介電層136與間隙壁184而彼此電性絕緣。
請參照圖1A與圖1E，記憶體結構10更可包括控制閘極186。控制閘極186鄰近於(耦合於)電荷儲存層104。舉例來說，控制閘極186可位在電荷儲存層104的一側。控制閘極186與電荷儲存層104彼此電性絕緣。控制閘極186可設置在隔離結構108上。此外，控制閘極186於隔離結構108上的垂直投影可不重疊 於電荷儲存層104於隔離結構108上的垂直投影。此外，控制閘極186與電荷儲存層104之間的總耦合面積可小於閘極112與電荷儲存層104之間的總耦合面積，藉此有助於提升記憶體元件的操作表現。
此外，如圖1E所示，記憶體結構10更可包括介電層188、頂蓋層190與間隙壁192中的至少一者。介電層188可設置在控制閘極186與隔離結構108之間。控制閘極186可為金屬閘極。控制閘極186的材料可包括鎢或氮化鈦(TiN)等導體材料。介電層188的材料例如是氧化矽或高介電常數材料等介電材料。在一些實施例中，控制閘極186與介電層188可藉由高介電常數金屬閘極(HKMG)技術來形成，但本發明並不以此為限。在一些實施例中，在控制閘極186與介電層188之間可設置有功函數層(未示出)。在一些實施例中，頂蓋層190可設置在控制閘極186的頂面上，但本發明並不以此為限。在另一些實施例中，可省略位在控制閘極186的頂面上的頂蓋層190。頂蓋層190的材料例如是氧化矽或氮化矽等介電材料。間隙壁192可設置在控制閘極186的側壁上。間隙壁192可為單層結構或多層結構。間隙壁192的材料例如是氧化矽或氮化矽等介電材料。此外，控制閘極186與電荷儲存層104可藉由介電層136與間隙壁192而彼此電性絕緣。
控制閘極106與控制閘極186分別可作為抹除閘極與程式化閘極中的一者與另一者，但本發明並不以此為限。在另一些實施例中，可省略控制閘極186。在省略控制閘極186的情況下， 控制閘極106可在抹除操作中作為抹除閘極，且可在程式化操作中作為程式化閘極。在本實施例中，以控制閘極106作為抹除閘極為例，且以控制閘極186作為程式化閘極為例，但本發明並不以此為限。在本實施例中，由於記憶體結構10包括控制閘極106與控制閘極186，且控制閘極106與控制閘極186分別可作為抹除閘極與程式化閘極，因此有助於降低電路設計的複雜度。
請參照圖1A與圖1E，記憶體結構10更可包括耦合閘極194。耦合閘極194鄰近於(耦合於)電荷儲存層104。舉例來說，耦合閘極194可位在電荷儲存層104的一側。耦合閘極194與電荷儲存層104彼此電性絕緣。在一些實施例中，耦合閘極194可用以進行抹除禁止操作(erase inhibit)，以防止未選定進行抹除的記憶胞受到抹除。在一些實施例中，耦合閘極194可用以進行程式化禁止操作(program inhibit)，以防止未選定進行程式化的記憶胞受到程式化。耦合閘極194可設置在隔離結構108上，耦合閘極194於隔離結構108上的垂直投影可不重疊於電荷儲存層104於隔離結構108上的垂直投影。此外，控制閘極106與電荷儲存層104之間的總耦合面積可小於耦合閘極194與電荷儲存層104之間的總耦合面積，藉此有助於提升記憶體元件的操作表現。另外，控制閘極186與電荷儲存層104之間的總耦合面積可小於耦合閘極194與電荷儲存層104之間的總耦合面積，藉此有助於提升記憶體元件的操作表現。
此外，如圖1E所示，記憶體結構10更可包括介電層196、 頂蓋層198與間隙壁200中的至少一者。介電層196可設置在耦合閘極194與隔離結構108之間。耦合閘極194可為金屬閘極。耦合閘極194的材料可包括鎢或氮化鈦(TiN)等導體材料。介電層196的材料例如是氧化矽或高介電常數材料等介電材料。在一些實施例中，耦合閘極194與介電層196可藉由高介電常數金屬閘極(HKMG)技術來形成，但本發明並不以此為限。在一些實施例中，在耦合閘極194與介電層196之間可設置有功函數層(未示出)。在一些實施例中，頂蓋層198可設置在耦合閘極194的頂面上，但本發明並不以此為限。在另一些實施例中，可省略位在耦合閘極194的頂面上的頂蓋層198。頂蓋層198的材料例如是氧化矽或氮化矽等介電材料。間隙壁200可設置在耦合閘極194的側壁上。間隙壁200可為單層結構或多層結構。間隙壁200的材料例如是氧化矽或氮化矽等介電材料。此外，耦合閘極194與電荷儲存層104可藉由介電層136與間隙壁200而彼此電性絕緣。
在本實施例中，記憶體結構10可包括多個耦合閘極194，且耦合閘極194的數量不限於圖中所示的數量。只要耦合閘極194的數量為一個以上，即屬於本發明所涵蓋的範圍。在一些實施例中，多個耦合閘極194可彼此電性連接。在一些實施例中，記憶體結構10更可包括接觸窗202、接觸通孔204、接觸窗206、接觸通孔208、接觸窗210與接觸通孔212中的至少一者。多個耦合閘極194可藉由接觸窗202而彼此電性連接。接觸窗202可為狹縫形接觸窗。此外，耦合閘極194可藉由接觸窗202與接觸通 孔204而電性連接至所對應的電壓源。控制閘極106可藉由接觸窗206與接觸通孔208而電性連接至所對應的電壓源。控制閘極186可藉由接觸窗210與接觸通孔212而電性連接至所對應的電壓源。接觸窗202、接觸通孔204、接觸窗206、接觸通孔208、接觸窗210與接觸通孔212的材料例如是鎢、鋁或銅等導體材料。
以下，藉由圖1A、圖2、表1與表2來說明記憶體結構10的操作方法。
在本實施例中，以圖1A所示的記憶體結構10作為一個記憶胞M。在圖2中，記憶胞陣列MA是以包括記憶胞M1、記憶胞M2、記憶胞M3與記憶胞M4為例，但本發明並不以此為限。記憶胞M1、記憶胞M2、記憶胞M3與記憶胞M4彼此耦接。此外，記憶胞M1、記憶胞M2、記憶胞M3與記憶胞M4可分別具有圖1中的記憶胞M的結構，且可互為鏡像。
記憶體結構10的操作方法包括對記憶體結構10進行程式化操作。程式化操作可包括以下步驟。使電荷(如，電子)注入電荷儲存層104。舉例來說，可藉由FN穿隧(Fowler-Nordheim Tunneling)法使電荷由控制閘極186或控制閘極106注入電荷儲存層104。此外，記憶體結構10的操作方法包括對記憶體結構10進行抹除操作。抹除操作可包括以下步驟。使電荷(如，電子)從電荷儲存層104中排出。舉例來說，可藉由FN穿隧法使電荷從電荷儲存層104中經由控制閘極186或控制閘極106排出。
舉例來說，在電晶體160與選擇電晶體162為NMOS電 晶體的情況下，對記憶體結構10進行操作時的電壓施加方式如下表1所示。藉由表1的電壓施加方式，在對記憶胞M1進行抹除操作時，可對記憶胞M2、記憶胞M3與記憶胞M4進行抹除禁止操作，以防止對記憶胞M2、記憶胞M3與記憶胞M4進行抹除。此外，藉由表1的電壓施加方式，可同時對記憶胞M1、記憶胞M2、記憶胞M3與記憶胞M4進行程式化操作。另外，藉由表1的電壓施加方式，可對選定的記憶胞(如記憶胞M1)進行讀取操作。
Figure 110129714-A0305-02-0021-1
舉例來說，在電晶體160與選擇電晶體162為PMOS電晶體的情況下，對記憶體結構10進行操作時的電壓施加方式如下表2所示。藉由表2的電壓施加方式，在對記憶胞M1進行程式化操作時，可對記憶胞M2、記憶胞M3與記憶胞M4進行程式化禁止操作，以防止對記憶胞M2、記憶胞M3與記憶胞M4進行程式化。此外，藉由表2的電壓施加方式，可同時對記憶胞M1、記憶胞M2、記憶胞M3與記憶胞M4進行抹除操作。另外，藉由表2的電壓施加方式，可對選定的記憶胞(如記憶胞M1)進行讀取操作。
Figure 110129714-A0305-02-0022-2
基於上述實施例可知，在記憶體結構10及其操作方法中，由於電荷可儲存在耦合於閘極結構102的電荷儲存層104中，因此可防止儲存在電荷儲存層104中的電荷流失，進而提升記憶體元件的資料保存能力。
圖3A為根據本發明另一實施例的記憶體結構的上視圖。在圖3A中，省略圖3B與圖3C中的部分構件，以清楚地描述圖3A中的構件之間的配置關係。圖3B為沿著圖3A中的V-V’剖面線的剖面圖。圖3C為沿著圖3A中的VI-VI’剖面線的剖面圖。
請參照圖1A與圖3A至圖3B，圖3A的記憶體結構20與圖1A的記憶體結構10的差異如下。在記憶體結構20中，電荷儲存層104更可位在閘極112的頂面上。此外，電荷儲存層104於隔離結構108上的垂直投影可部分重疊於閘極112於隔離結構108上的垂直投影。電荷儲存層104與閘極結構102彼此電性絕緣。舉例來說，電荷儲存層104與閘極112可藉由頂蓋層122與間隙壁124而彼此電性絕緣。電荷儲存層104與閘極結構102(如， 閘極112)之間的間隙壁124(介電材料)的厚度T3(圖3B)可大於閘極結構102(如，閘極110)與鰭部F之間的介電層114(介電材料)的厚度T2(圖1B與圖1C)。電荷儲存層104與閘極結構102(如，閘極112)之間的頂蓋層122(介電材料)的厚度T4(圖3B)可大於閘極結構102(如，閘極110)與鰭部F之間的介電層114(介電材料)的厚度T2(圖1B與圖1C)。亦即，電荷儲存層104與閘極結構102之間的介電材料可具有較大的厚度，藉此可防止儲存在電荷儲存層104中的電荷流失，進而提升記憶體元件的資料保存能力。
如圖3C所示，在記憶體結構20中，電荷儲存層104可位在控制閘極106的一側，且更可位在控制閘極106的頂面上。此外，電荷儲存層104於隔離結構108上的垂直投影可部分重疊於控制閘極106於隔離結構108上的垂直投影。電荷儲存層104與控制閘極106可彼此電性絕緣。舉例來說，電荷儲存層104與控制閘極106可藉由頂蓋層182與間隙壁184而彼此電性絕緣。在記憶體結構20中，電荷儲存層104可位在控制閘極186的一側，且更可位在控制閘極186的頂面上。電荷儲存層104與控制閘極186可彼此電性絕緣。舉例來說，電荷儲存層104與控制閘極186可藉由頂蓋層190與間隙壁192而彼此電性絕緣。在記憶體結構20中，電荷儲存層104可位在耦合閘極194的一側，且更可位在耦合閘極194的頂面上。電荷儲存層104與耦合閘極194可彼此電性絕緣。舉例來說，電荷儲存層104與耦合閘極194可藉由頂蓋層198與間隙壁200而彼此電性絕緣。
此外，記憶體結構20與記憶體結構10中相同的構件使用相同的符號表示，且記憶體結構20與記憶體結構10中相似的內容，可參考上述實施例對記憶體結構10的說明，於此不再說明。
圖4A為根據本發明另一實施例的記憶體結構的上視圖。在圖4A中，省略圖4B中的部分構件，以清楚地描述圖4A中的構件之間的配置關係。圖4B為沿著圖4A中的VII-VII’剖面線的剖面圖。
請參照圖1A與圖4A與圖4B，圖4A的記憶體結構30與圖1A的記憶體結構10的差異如下。在記憶體結構30中，省略圖1A中的閘極112。亦即，在記憶體結構30中，閘極結構102僅包括閘極110。電荷儲存層104可鄰近於(耦合於)閘極110。舉例來說，電荷儲存層104可位在閘極110的頂面上。此外，電荷儲存層104於隔離結構108上的垂直投影可部分重疊於閘極110於隔離結構108上的垂直投影。電荷儲存層104與閘極結構102彼此電性絕緣。舉例來說，電荷儲存層104與閘極110可藉由頂蓋層116與間隙壁118而彼此電性絕緣。電荷儲存層104與閘極結構102(即，閘極110)之間的頂蓋層116(介電材料)的厚度T5可大於閘極結構102(即，閘極110)與鰭部F之間的介電層114(介電材料)的厚度T2。電荷儲存層104與閘極結構102(即，閘極110)之間的間隙壁118(介電材料)的厚度T6可大於閘極結構102(即，閘極110)與鰭部F之間的介電層114(介電材料)的厚度T2。亦即，電荷儲存層104與閘極結構102之間的介電材料可具有較大的厚 度，藉此可防止儲存在電荷儲存層104中的電荷流失，進而提升記憶體元件的資料保存能力。
在記憶體結構30中，電荷儲存層104可位在控制閘極106的一側，且更可位在控制閘極106的頂面上。此外，電荷儲存層104於隔離結構108上的垂直投影可部分重疊於控制閘極106於隔離結構108上的垂直投影。電荷儲存層104與控制閘極106可彼此電性絕緣。舉例來說，電荷儲存層104與控制閘極106可藉由頂蓋層182與間隙壁184而彼此電性絕緣。控制閘極106與電荷儲存層104之間的總耦合面積可小於閘極110與電荷儲存層104之間的總耦合面積，藉此有助於提升記憶體元件的操作表現。在記憶體結構30中，電荷儲存層104可位在控制閘極186的一側，且更可位在控制閘極186的頂面上。此外，電荷儲存層104於隔離結構108上的垂直投影可部分重疊於控制閘極186於隔離結構108上的垂直投影。電荷儲存層104與控制閘極186可彼此電性絕緣。舉例來說，電荷儲存層104與控制閘極186可藉由頂蓋層190與間隙壁192而彼此電性絕緣。控制閘極106與電荷儲存層104之間的總耦合面積可小於控制閘極186與電荷儲存層104之間的總耦合面積，藉此有助於提升記憶體元件的操作表現。
此外，在記憶體結構30中，更可省略圖1A中的接觸窗176與耦合閘極194等構件。另外，記憶體結構30與記憶體結構10中相同的構件使用相同的符號表示，且記憶體結構30與記憶體結構10中相似的內容，可參考上述實施例對記憶體結構10的說 明，於此不再說明。
基於上述實施例可知，在記憶體結構30中，由於省略圖1A中的閘極112，因此可有效地縮小記憶體結構30的尺寸。另一方面，由於記憶體結構10與記憶體結構20分別具有延伸的閘極112，因此有利於提升閘極結構102與電荷儲存層104之間的總耦合面積，進而可提升記憶體元件的操作表現。
綜上所述，在上述實施例的記憶體結構及其操作方法中，由於電荷可儲存在耦合於閘極結構的電荷儲存層中，因此可防止儲存在電荷儲存層中的電荷流失，進而提升記憶體元件的資料保存能力。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100:基底
104:電荷儲存層
108:隔離結構
112:閘極
120,136:介電層
122:頂蓋層
124:間隙壁
W:井區
T1:厚度

Claims (20)

  1. 一種記憶體結構，包括：基底，具有鰭部；閘極結構，其中部分所述閘極結構設置在所述鰭部上，且所述閘極結構與所述鰭部彼此電性絕緣；電荷儲存層，耦合於所述閘極結構，其中所述電荷儲存層與所述閘極結構彼此電性絕緣；以及第一控制閘極，耦合於所述電荷儲存層，其中所述第一控制閘極與所述電荷儲存層彼此電性絕緣。
  2. 如請求項1所述的記憶體結構，其中所述電荷儲存層未電性連接至電壓源。
  3. 如請求項1所述的記憶體結構，其中所述電荷儲存層與所述閘極結構之間的介電材料的厚度大於所述閘極結構與所述鰭部之間的介電材料的厚度。
  4. 如請求項1所述的記憶體結構，其中所述閘極結構包括：第一閘極，設置在所述鰭部上，其中所述第一閘極與所述鰭部彼此電性絕緣；以及第二閘極，其中所述第一閘極與所述第二閘極彼此分離且彼此電性連接，所述電荷儲存層耦合於所述第二閘極，且所述電荷儲存層與所述第二閘極彼此電性絕緣。
  5. 如請求項4所述的記憶體結構，更包括： 隔離結構，設置在所述基底上，且位在所述鰭部周圍，其中所述第二閘極、所述電荷儲存層與所述第一控制閘極設置在所述隔離結構上。
  6. 如請求項4所述的記憶體結構，其中所述電荷儲存層位在所述第二閘極的一側。
  7. 如請求項6所述的記憶體結構，其中所述電荷儲存層更位在所述第二閘極的頂面上。
  8. 如請求項4所述的記憶體結構，其中所述第一控制閘極與所述電荷儲存層之間的總耦合面積小於所述第二閘極與所述電荷儲存層之間的總耦合面積。
  9. 如請求項4所述的記憶體結構，包括多個所述第二閘極與多個所述電荷儲存層，其中多個所述第二閘極彼此電性連接，多個所述電荷儲存層彼此電性連接，且多個所述電荷儲存層耦合於多個所述第二閘極。
  10. 如請求項4所述的記憶體結構，其中所述基底具有多個所述鰭部，且所述第一閘極跨設在多個所述鰭部上。
  11. 如請求項4所述的記憶體結構，更包括：選擇閘極，設置在所述第一閘極的一側的所述鰭部上，其中所述選擇閘極與所述鰭部彼此電性絕緣。
  12. 如請求項1所述的記憶體結構，其中所述閘極結構包括： 閘極，設置在所述鰭部上，其中所述閘極與所述鰭部彼此電性絕緣，所述電荷儲存層耦合於所述閘極，且所述電荷儲存層與所述閘極彼此電性絕緣。
  13. 如請求項12所述的記憶體結構，其中所述電荷儲存層位在所述閘極的頂面上。
  14. 如請求項12所述的記憶體結構，更包括：第二控制閘極，耦合於所述電荷儲存層，其中所述第二控制閘極與所述電荷儲存層彼此電性絕緣，所述第一控制閘極與所述電荷儲存層之間的總耦合面積小於所述第二控制閘極與所述電荷儲存層之間的總耦合面積。
  15. 如請求項1所述的記憶體結構，更包括：接觸窗，電性連接至所述鰭部中的摻雜區，其中所述接觸窗與所述電荷儲存層源自於同一個材料層。
  16. 如請求項1所述的記憶體結構，更包括：第二控制閘極，耦合於所述電荷儲存層，其中所述第二控制閘極與所述電荷儲存層彼此電性絕緣。
  17. 如請求項1所述的記憶體結構，更包括：耦合閘極，耦合於所述電荷儲存層，其中所述耦合閘極與所述電荷儲存層彼此電性絕緣。
  18. 如請求項17所述的記憶體結構，其中所述第一控制閘極與所述電荷儲存層之間的總耦合面積小於所述耦合閘極與所述電荷儲存層之間的總耦合面積。
  19. 一種如請求項1所述的記憶體結構的操作方法，包括對所述記憶體結構進行程式化操作，其中所述程式化操作包括：使電荷自所述第一控制閘極注入所述電荷儲存層。
  20. 一種如請求項1所述的記憶體結構的操作方法，包括對所述記憶體結構進行抹除操作，其中所述抹除操作包括：使電荷從所述電荷儲存層中經由所述第一控制閘極排出。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201721756A (zh) * 2015-09-18 2017-06-16 Renesas Electronics Corp 半導體裝置
TW201921685A (zh) * 2017-09-11 2019-06-01 日商瑞薩電子股份有限公司 半導體裝置及其製造方法
US10312250B1 (en) * 2017-12-28 2019-06-04 United Microelectronics Corp. Semiconductor device and manufacturing method thereof

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6355524B1 (en) * 2000-08-15 2002-03-12 Mosel Vitelic, Inc. Nonvolatile memory structures and fabrication methods
TWI265626B (en) * 2005-08-19 2006-11-01 Powerchip Semiconductor Corp Non-volatile memory and manufacturing method and operating method thereof
CN100452356C (zh) * 2005-08-19 2009-01-14 力晶半导体股份有限公司 非挥发性存储器及其制造方法与操作方法
US7560344B2 (en) * 2006-11-15 2009-07-14 Samsung Electronics Co., Ltd. Semiconductor device having a pair of fins and method of manufacturing the same
US7723786B2 (en) 2007-04-11 2010-05-25 Ronald Kakoschke Apparatus of memory array using FinFETs
KR102352153B1 (ko) * 2015-03-25 2022-01-17 삼성전자주식회사 집적회로 장치 및 이의 제조 방법
US10373967B2 (en) * 2015-12-18 2019-08-06 Floadia Corporation Memory cell, nonvolatile semiconductor storage device, and method for manufacturing nonvolatile semiconductor storage device
JP6718248B2 (ja) * 2016-02-17 2020-07-08 ルネサスエレクトロニクス株式会社 半導体装置
US9893185B2 (en) * 2016-02-26 2018-02-13 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor and method for fabricating the same
US10276726B2 (en) 2016-05-31 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Non-volatile memory cell and non-volatile memory
JP6696865B2 (ja) * 2016-08-31 2020-05-20 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6750994B2 (ja) * 2016-09-29 2020-09-02 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
TWI588943B (zh) * 2016-10-19 2017-06-21 力旺電子股份有限公司 非揮發性記憶體
JP6885787B2 (ja) * 2017-05-26 2021-06-16 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP6783710B2 (ja) * 2017-06-22 2020-11-11 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP2019102560A (ja) * 2017-11-30 2019-06-24 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10468409B2 (en) * 2018-03-14 2019-11-05 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET device with oxidation-resist STI liner structure
JP7038607B2 (ja) * 2018-06-08 2022-03-18 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10971629B2 (en) * 2018-06-28 2021-04-06 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned unsymmetrical gate (SAUG) FinFET and methods of forming the same
JP7101071B2 (ja) * 2018-07-27 2022-07-14 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP7232081B2 (ja) * 2019-03-01 2023-03-02 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US11158648B2 (en) * 2019-03-14 2021-10-26 Taiwan Semiconductor Manufacturing Co., Ltd. Double channel memory device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201721756A (zh) * 2015-09-18 2017-06-16 Renesas Electronics Corp 半導體裝置
TW201921685A (zh) * 2017-09-11 2019-06-01 日商瑞薩電子股份有限公司 半導體裝置及其製造方法
US10312250B1 (en) * 2017-12-28 2019-06-04 United Microelectronics Corp. Semiconductor device and manufacturing method thereof

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US11751398B2 (en) 2023-09-05
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