TW201721756A - 半導體裝置 - Google Patents

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Yosuke Takeuchi
Eiji Tsukuda
Kenichiro Sonoda
Shibun TSUDA
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Abstract

本發明之課題係使半導體裝置之性能提高。 半導體裝置包含有半導體基板1、形成於半導體基板之頂面1a的元件分離膜STM、及鰭片結構FA；該鰭片結構係半導體基板之一部分，貫穿元件分離膜往垂直於頂面之方向突出，並具有在頂面之第1方向相互對向之側面FAs、連結對向之側面的主面FAa，且往垂直相交於第1方向之第2方向延伸。更包含有隔著閘極絕緣膜GIt而配置於側面上並往第1方向延伸之控制閘極電極CG、及隔著具有電荷儲存層之閘極絕緣膜GIm而配置於側面上並往第1方向延伸的記憶體閘極電極MG。又，在與頂面垂直相交之方向，記憶體閘極電極與側面重疊之交疊長度OLmg小於控制閘極電極與側面重疊之交疊長度OLcg。

Description

半導體裝置
本發明係有關於一種半導體裝置，可適合利用於例如具有非揮發性記憶體之半導體裝置。
可電性寫入、刪除之非揮發性記憶體廣泛地使用了EEPROM(Electrically Erasable and Programmable Read Only Memory:電可除程式化唯讀記憶體)。以目前廣泛地使用之快閃記憶體為代表的該等記錄裝置係於MISFET之閘極電極下具有以氧化膜包圍之導電性浮閘電極或捕集性絕緣膜，以浮閘或捕集性絕緣膜之電荷儲存狀態為記錄資訊，並讀取該記錄資訊作為電晶體之閾值。此捕集性絕緣膜係指可儲存電荷之絕緣膜，一例可舉氮化矽膜等為例。藉對此種電荷儲存區域之電荷的注入、釋放，使MISFET之閾值改變，而作為記錄元件來運作。此快閃記憶體有使用MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor:金屬氧氮氧半導體)膜之分裂閘型單元。在此記憶體，藉使用氮化矽膜作為電荷儲存區域，具有下述優點，前述優點係比起導電性浮閘膜，因離散地儲存電荷，故資料保持之可靠度優異，又，因資料保持之可靠度優異，故可將氮化矽膜上下之氧化膜薄膜化，而可使寫入、刪除動作低電壓化等。
又，分裂閘型記憶體單元具有藉由第1閘極絕緣膜形成於半導體基板上之控制閘極電極(選擇閘極電極)、藉由具有電荷儲存區域之第2閘極絕緣膜形成於半導體基板上之記憶體閘極電極。再者，分裂閘型記憶體單元具有於半導體基板之表面形成為包夾控制閘極電極及記憶體閘極電極的一對半導體區域(源極區域及汲極區域)，電荷儲存區域設於第2閘極絕緣膜。
再者，於日本專利公開公報2006-41354號公報(專利文獻1)揭示有分裂閘型記憶體單元，該分裂閘型記憶體單元於半導體基板之表面形成凸型形狀之活性區域且將控制閘極電極及記憶體閘極電極配置成跨越此凸型活性區域。又，資料之寫入以將在半導體基板內產生之熱電子注入至電荷儲存區域內之源極側注入(Source side injection:SSI)寫入方式進行，資料之刪除以藉帶間穿隧效應將產生於半導體基板內之電洞注入至電荷儲存區域內的熱電洞(Band-To-Band Tunneling:BTBT:帶間穿隧)刪除方式進行。 [先前技術文獻] [專利文獻]
[專利文獻1] 日本專利公開公報2006-41354號
[發明欲解決之課題] 本案發明人在開發次世代非揮發性記憶體單元時，檢討了具有配置成跨越形成於半導體基板之表面的凸型形狀之活性區域(稱為「鰭片結構」)的控制閘極電極及記憶體閘極電極之鰭片式非揮發性記憶體單元。
從半導體基板之表面突出的鰭片結構之周圍以形成於半導體基板之表面的元件分離膜覆蓋，鰭片結構從元件分離膜突出。鰭片結構為長方體之突出部，於半導體基板主面的第1方向具有寬度且於與第1方向垂直相交之第2方向延伸，並具有主面(頂面)及側面。控制閘極電極於第1方向延伸，隔著第1閘極絕緣膜而沿著鰭片結構之主面及側面形成，並延伸於鰭片結構之周圍的元件分離膜上。又，記憶體閘極電極與控制閘極電極相鄰配置，隔著第2閘極絕緣膜而沿著鰭片結構之主面及側面形成，並延伸於鰭片結構之周圍的元件分離膜上。又，第2閘極絕緣膜具有電荷儲存層。再者，1對半導體區域(源極區域及汲極區域)於鰭片結構內形成為包夾控制閘極電極及記憶體閘極電極。
又，對記憶體單元之寫入係以將在半導體基板之表面產生的熱電子(電子)注入至電荷儲存層之SSI(Source Side Injection:源極側注入)方式進行，刪除係利用FN(Fowler-Nordheim:富爾諾罕)穿隧效應，從記憶體閘極電極將電洞(正電洞)注入至電荷儲存層。
根據本案發明人之檢討，鰭片式非揮發性記憶體單元因鰭片結構之前端的角部及記憶體閘極電極之下端的角部之電場集中，故寫入時，可以良好效率將電子注入至位於鰭片結構之上端的電荷儲存層，刪除時，可以良好效率將電洞注入至位於記憶體閘極電極之下端的電荷儲存層。亦即，可清楚明白電荷儲存層內之電子分佈與電洞分佈產生失配，刪除後，注入至遠離記憶體閘極電極之下端的位置之電荷儲存層之電子未被刪除而殘留，因此，有耐久性惡化之問題。在此，耐久性係指資料可重寫之次數，當上述殘留之電子增加時，因其影響，記憶體閘極電極與半導體基板間之電場減弱，而無法再寫入、刪除資料。
亦即，在具有鰭片式非揮發性記憶體之半導體裝置中，期望更提高性能。
其他之課題與新特徵應可從本說明書之記述及附加圖式明瞭。 [解決課題之手段]
根據一實施形態，半導體裝置包含有半導體基板、形成於半導體基板之頂面的元件分離膜、及鰭片結構；該鰭片結構係半導體基板之一部分，貫穿元件分離膜往垂直於頂面之方向突出，並具有在頂面之第1方向相互對向之側面、連結對向之側面的主面，且往垂直相交於第1方向之第2方向延伸。更包含有隔著閘極絕緣膜而配置於側面上並往第1方向延伸之控制閘極電極、及隔著具有電荷儲存層之閘極絕緣膜而配置於側面上並往第1方向延伸的記憶體閘極電極。又，在與頂面垂直相交之方向，記憶體閘極電極與側面重疊之第1交疊長度小於控制閘極電極與側面重疊之第2交疊長度。 [發明的功效]
根據一實施形態，可使半導體裝置之性能提高。
[用以實施發明之形態] 在以下之實施形態中，為了方便而於有需要時，分割成複數之段或實施形態來說明，除了特別明示之情形外，該等並非相互無關係，有其中一者係另一者之一部分或全部的變形例、細節、補充說明等之關係。又，在以下之實施形態中，提及要件之數目等(包含個數、數值、量、範圍等)時，除了特別明示之情形及原理上明顯限定在特定之數目的情形外，並不限所提及之數目，亦可為所提及之數目以上或以下。再者，在以下之實施形態中，其構成要件(亦包含要件步驟等)除了特別明示之情形及視為原理上明顯為必要之情形等外，未必為必要是無須贅言的。同樣地，在以下之實施形態中，提及構成要件等之形狀、位置關係等時，除了特別明示之情形及視為原理上明顯並非如此之情形等外，包含實質上與其形狀等近以或類似者等。此點上述數值及範圍也相同。
以下，依據圖式，詳細地說明實施形態。此外，在用以說明實施形態之所有圖中，對具有同一功能之構件附上同一符號，而省略其反覆之說明。又，在以下之實施形態中，特別必要時以外，同一或同樣之部分的說明原則上不重複。
又，在實施形態所使用之圖式中，即使為截面圖，為了易觀看圖式，也有省略剖面線之情形。又，即使為平面圖，為了易觀看圖式，也有附上剖面線之情形。
(實施形態) ＜半導體晶片之佈置結構例＞ 就本實施形態之具有非揮發性記憶體的半導體裝置，一面參照圖式，一面說明。首先，就形成有具有非揮發性記憶體之系統的半導體裝置(半導體晶片)之佈置結構作說明。圖1係顯示本實施形態之半導體晶片CHP的佈置結構例之圖。在圖1中，半導體晶片CHP具有CPU(Central Processing Unit:中央處理單元)100、RAM(Random Access Memory:隨機存取記憶體)200、類比電路300、EEPROM(Electrically Erasable Programmable Read Only Memory:電可除程式化唯讀記憶體)400、快閃記憶體500及I/O(Input/Output)電路600，而構成半導體裝置。
CPU(電路)100也稱為中央運算處理裝置，從記錄裝置讀取命令來讀解而依據該命令進行各式各樣之運算及控制。
RAM(電路)200係可隨機讀取記錄資訊、即隨時讀取所記錄之記錄資訊或新寫入記錄資訊之記憶體，也稱為可隨時寫入讀取之記憶體。RAM使用利用了靜態電路之SRAM(Static RAM)。
類比電路300係處理時間上連續變化之電壓及電流的信號、即類比信號之電路，例如可由放大電路、轉換電路、調變電路、振盪電路、電源電路等構成。
EEPROM400及快閃記憶體500係寫入動作及刪除動作皆可電性重寫之非揮發性記憶體的一種，也稱為電可除程式化唯讀取記憶體。此EEPROM400及快閃記憶體500之記憶體單元由記錄(記憶體)用之例如MONOS(Metal Oxide Nitride Oxide Semiconductor:金屬氧氮氧半導體)型電晶體或MNOS(Metal Nitride Oxide Semiconductor:金屬氮氧半導體)型電晶體構成。EEPROM400與快閃記憶體500之不同點是EEPROM400為例如可以位元組單位刪除之非揮發性記憶體，相對於此，快閃記憶體500為例如可以字線單位刪除之非揮發性記憶體。一般於快閃記憶體500記錄有用以在CPU100執行各種處理之程式等。相對於此，於EEPROM400則記錄有重寫頻率高之各種資料。EEPROM400或快閃記憶體500具有複數之非揮發性記憶體單元配置成陣列狀之記憶體單元陣列、還有位址緩衝器、行解碼器、列解碼器、驗證感測放大器電路、感測放大器電路、寫入電路等。
I/O電路600係輸入輸出電路，係用以進行從半導體晶片CHP內至連接於半導體晶片CHP之外部的機器之資料的輸出及從連接於半導體晶片CHP之外部的機器至半導體晶片內之資料的輸入之電路。
本實施形態之半導體裝置具有記憶體單元形成區域及邏輯電路形成區域。於記憶體單元形成區域形成有複數之非揮發性記憶體配置成行列狀之記憶體單元陣列，於邏輯電路形成區域形成有CPU100、RAM200、類比電路300、I/O電路600及EEPROM400或快閃記憶體500之位址緩衝器、行解碼器、列解碼器、驗證感測放大器電路、感測放大器電路、寫入電路等。
＜半導體裝置之元件構造＞ 圖2係本實施形態之半導體裝置的主要部分平面圖。在圖2中，於記憶體單元部A顯示複數之記憶體單元配置成行列狀之記憶體單元陣列的主要部分平面圖，於邏輯部B顯示構成邏輯電路形成區域之邏輯電路等的電晶體Tr之主要部分平面圖。電晶體Tr例示n型MISFET(Metal Insulator Semiconductor Field Effect Transistor:金屬絕緣體半導體場效電晶體)。圖3係本實施形態之半導體裝置的主要部分截面圖。在圖3中，顯示記憶體單元部A之3個截面圖、邏輯部B之2個截面圖。記憶體單元部A1係沿著圖2之A1-A1´的截面圖，記憶體單元部A2係沿著圖2之A2-A2´的截面圖，記憶體單元部A3係沿著圖2之A3-A3´的截面圖，邏輯部B1係沿著圖2之B1-B1´的截面圖，邏輯部B2係沿著圖2之B2-B2´的截面圖。
如圖2所示，在記憶體單元部A，於X方向延伸之複數的鰭片結構FA於Y方向等間隔地配置。鰭片結構FA係例如從半導體基板1之主面(表面、頂面)1a選擇性地突出之長方體的突出部(凸部)，鰭片結構FA之下端部分以覆蓋半導體基板1之主面的元件分離膜STM包圍。鰭片結構FA係半導體基板1之一部分，為半導體基板1之活性區域。因而，俯視時，相鄰的鰭片結構FA之間以元件分離膜STM填埋，鰭片結構FA之周圍以元件分離膜STM包圍。鰭片結構FA係用以形成記憶體單元MC之活性區域。
於複數之鰭片結構FA上配置有於Y方向(與X方向垂直相交之方向)延伸的複數之控制閘極電極CG及複數之記憶體閘極電極MG。於控制閘極電極CG之側形成有汲極區域MD且於記憶體電極MG側形成有源極區域MS而包夾控制閘極電極CG及記憶體閘極電極MG。汲極區域MD及源極區域MS為n型半導體區域。汲極區域MD形成於在X方向相鄰之2個控制閘極電極CG間，源極區域MS形成於在X方向相鄰之2個記憶體閘極電極MG間。記憶體單元MC具有控制閘極電極CG、記憶體閘極電極MG、汲極區域MD、及源極區域MS。記憶體單元MC具有具控制閘極電極CG之控制電晶體CT、連接於控制電晶體CT且具有記憶體閘極電極MG之記憶體電晶體MT。記憶體單元MC係分裂閘型單元(分裂閘型記憶體單元)。
在X方向相鄰之2個記憶體單元MC中，共有汲極區域MD或源極區域MS。共有汲極區域MD之2個記憶體單元MC對汲極區域MD於X方向呈鏡面對稱，共有源極區域MS之2個記憶體單元MC對源極區域MS，於X方向呈鏡面對稱。
在各鰭片結構FA，於X方向形成有複數之記憶體單元MC，於X方向排列之複數的記憶體單元MC之汲極區域MD藉由形成於接觸孔CNT內之插栓電極PG，連接於由在X方向延伸之金屬配線MW構成的源極線SL。又，於Y方向排列之複數的記憶體單元MC之源極區域MS連接於由在Y方向延伸之金屬配線MW構成的位元線BL。源極線SL適合使用與位元線BL不同之層的金屬配線。
又，於邏輯部B形成有例如於X方向延伸之鰭片結構FB。鰭片結構FB與鰭片結構FA同樣地為半導體基板1之活性區域，鰭片結構FB之下端部分以覆蓋半導體基板1之主面的元件分離膜STL包圍。於鰭片結構FB上配置於Y方向延伸之閘極電極GE，汲極區域LD及源極區域LS於鰭片結構FB形成為包夾閘極電極GE。汲極區域LD及源極區域LS為n型半導體區域。電晶體Tr具有閘極電極GE、汲極區域LD及源極區域LS。閘極電極GE、汲極區域LD、及源極區域LS分別藉由形成於接觸孔CNT內之插栓電極PG連接於金屬配線MW。鰭片結構FB係用以形成電晶體Tr之活性區域。此外，配置亦可為鰭片結構FB於Y方向延伸且閘極電極GE於X方向延伸。
鰭片結構FA及FB係從半導體基板1之主面1a往垂直於主面1a之方向突出的例如長方體之突出部。鰭片結構FA及FB於長邊方向具任意之長度，於短邊方向具任意之寬度，於高度方向具任意之高度。鰭片結構FA及FB未必需為長方體，也包含在短邊方向之截面視圖長方形之角部為圓角之形狀。又，俯視時鰭片結構FA及FB延伸之方向為長邊方向，垂直相交於長邊方向之方向為短邊方向。亦即，長度大於寬度。鰭片結構FA及FB只要為具有長度、寬度及高度之突出部，其形狀不拘。鰭片結構FA及FB具有在寬度方向對向之側面、連結對向之側面的主面(頂面)。舉例而言，也包含俯視時蜿蜒之形式。
接著，使用圖3，就記憶體單元MC及電晶體Tr之構造作說明。
於半導體基板1之記憶體單元部A形成有半導體基板1之突出部亦即鰭片結構FA。鰭片結構FA之下部以形成於半導體基板1之主面1a上的元件分離膜STM包圍。亦即，如圖2所示，鰭片結構FA間以元件分離膜STM分離。於鰭片結構FA之下部形成有p型半導體區域亦即p型阱PW1。換言之，鰭片結構FA形成於p型阱PW1內。實際上，複數之鰭片結構FA形成於p型阱PW1內。
於鰭片結構FA之主面FAa及側面FAs上隔著閘極絕緣膜GIt而形成有控制閘極電極CG，於在鰭片結構FA之長邊方向與控制閘極電極CG相鄰之區域隔著閘極絕緣膜GIm而形成有記憶體閘極電極MG。控制閘極電極CG與記憶體閘極電極MG間以此閘極絕緣膜GIm電性分離。亦可使控制閘極電極CG與記憶體閘極電極MG間存在與此閘極絕緣膜GIm不同之絕緣膜而電性分離。
在此，閘極絕緣膜GIt係將由矽構成之半導體基板1的突出部亦即鰭片結構FA之主面FAa及側面FAs熱氧化而形成之熱氧化膜(氧化矽膜)，其膜厚為2nm。又，閘極絕緣膜GIm係由以將由矽構成之半導體基板1的突出部亦即鰭片結構FA之主面FAa及側面FAs熱氧化而形成且具有4nm膜厚的熱氧化膜(氧化矽膜)構成之絕緣膜IF1、形成於絕緣膜IF1上之絕緣膜IF2、形成於絕緣膜IF2上之絕緣膜IF3構成。絕緣膜IF2由電荷儲存層(電荷儲存部、電荷儲存區域)亦即氮化矽膜構成，絕緣膜IF3由覆蓋氮化矽膜之表面的氮氧化矽膜構成。氮化矽膜具有7nm之膜厚，氮氧化矽膜具有9nm之膜厚。亦即，閘極絕緣膜GIm具有氧化矽膜、氮化矽膜、及氮氧化矽膜之積層構造，其膜厚為20nm，比控制閘極電極CG下之閘極絕緣膜GIt厚。閘極絕緣膜GIm亦可為氧化矽膜、氮化矽膜及氧化矽膜之積層構造。又，閘極絕緣膜GIm亦可使用組合氧化矽膜(SiO)、氮化矽膜(SiN)、氧化鋁膜(AlOx)、氧化鉿膜(HfOx)、氮氧化矽膜(SiON)之積層膜。舉例而言，亦可為從半導體基板1側為SiO/SiON/HfOx/AlOx/HfOx/AlOx、AlOx/SiON/HfOx/AlOx、或SiON/SiO/HfOx/AlOx等之積層構造。
如記憶體單元部A2所示，在鰭片結構FA之短邊方向，控制閘極電極CG隔著閘極絕緣膜GIt而沿著鰭片結構FA之主面FAa及對向之側面FAs延伸，並延伸於包圍(包夾)鰭片結構FA之下部的元件分離膜STM上。同樣地，如記憶體單元部A3所示，在鰭片結構FA之短邊方向，記憶體閘極電極MG隔著閘極絕緣膜GIm而沿著鰭片結構FA之主面FAa及對向之側面FAs延伸，並延伸於包圍(包夾)鰭片結構FA之元件分離膜STM上。在記憶體閘極電極MG之延伸方向，於元件分離膜STM與記憶體閘極電極MG之間存在墊絕緣膜PAD。墊絕緣膜PAD介在絕緣膜IF2與絕緣膜IF3之間。墊絕緣膜PAD形成於鰭片結構FA之外側且在元件分離膜STM與記憶體閘極電極MG之間，並未形成於鰭片結構FA之主面FAa與記憶體閘極電極MG之間。又，墊絕緣膜PAD並未形成於控制閘極電極CG與元件分離膜STM之間、及控制閘極電極CG與鰭片結構FA之主面FAa之間。亦即，在鰭片結構FA之外側，藉將墊絕緣膜PAD形成於記憶體閘極電極MG與元件分離膜STM之間，可在不使控制閘極電極CG與鰭片結構FA之側面FAa重疊的區域之高度(長度)減少下(換言之，在不使控制電晶體CT之驅動能力降低下)，使記憶體閘極電極MG與鰭片結構FA之側面FAa重疊之區域減少。此外，墊絕緣膜PAD在圖2所示之記憶體單元部A中，形成於鰭片結構FA及控制閘極電極CG以外之區域。只要於記憶體閘極電極MG與元件分離膜STM之間保留墊絕緣膜PAD即足夠，其他區域之墊絕緣膜PAD去除亦無妨。
於控制閘極電極CG及記憶體閘極電極MG之主面上形成有矽化物層SC。
又，源極區域MS及汲極區域MD於控制閘極電極CG及記憶體閘極電極MG之外側設成包夾控制閘極電極CG及記憶體閘極電極MG。源極區域MS具有n– 型半導體區域EX1及n+ 型半導體區域SD1，汲極區域MD具有n– 型半導體區域EX2及n+ 型半導體區域SD2。源極區域MS及汲極區域MD在短邊方向及高度方向，形成於從元件分離膜STM露出之鰭片結構FA全區。
於控制閘極電極CG及記憶體閘極電極MG之側壁上形成有側壁間隔件(側壁、側壁絕緣膜)SW及層間絕緣膜IL1，並於層間絕緣IL1上將層間絕緣膜IL2形成為覆蓋控制閘極電極CG、記憶體閘極電極MG、源極區域MS、及汲極區域MD。於層間絕緣膜IL2上形成金屬配線MW，金屬配線MW藉由設在形成於層間絕緣膜IL2及IL1之接觸孔CNT內的插栓電極PG，電性連接於源極區域MS及汲極區域MD。
記憶體單元MC具有控制閘極電極CG、記憶體閘極電極MG、汲極區域MD、及源極區域MS。又，長邊方向之汲極區域MD與源極區域MS之間的距離相當於記憶體單元MC之通道長度，在短邊方向之控制閘極電極CG或記憶體閘極電極MG與鰭片結構FA之主面FAa及側面FAs對向(重疊)之區域相當於記憶體單元MC之通道寬度。又，由於記憶體單元MC具有控制電晶體CT及記憶體電晶體MT，故鰭片結構FA之主面FAa上的控制閘極電極CG之長度相當於控制電晶體CT之閘極長度，在短邊方向之控制閘極電極CG與鰭片結構FA之主面FAa及側面FAa對向(重疊)之區域相當於控制電晶體CT之通道寬度。又，鰭片結構FA之主面FAa上的記憶體閘極電極MG的長度相當於記憶體電晶體MT之閘極長度，在短邊方向之記憶體閘極電極MG與鰭片結構FA之主面FAa及側面FAs對向(重疊)之區域相當於記憶體電晶體MT之通道寬度。
於半導體基板1之邏輯部B形成有半導體基板1之突出部亦即鰭片結構FB。鰭片結構FB之下部以形成於半導體基板1之主面1a上的元件分離膜STL包圍。雖圖中未示，但於邏輯部B形成有複數之鰭片結構FB，鰭片結構FB之間以元件分離膜STL分離。於鰭片結構FB之下部形成有p型半導體區域亦即p型阱PW2。換言之，鰭片結構FB形成於p型阱PW2內。
於鰭片結構FB之主面FBa及側面FBs上藉由閘極絕緣膜GIL及絕緣膜HK形成有閘極電極GE。如邏輯部B2所示，在鰭片結構FB之短邊方向，閘極電極GE隔著閘極絕緣膜GIL及絕緣膜HK而沿著鰭片結構FB之主面FBa及側面FBs延伸，並延伸於包圍鰭片結構FB之元件分離膜STL上。閘極電極GE以金屬膜ME1及ME2之積層構造構成。邏輯部B並未形成墊絕緣膜PAD。
又，於閘極電極GE之外側設成包夾閘極電極GE的源極區域LS及汲極區域LD分別具有n– 型半導體區域EX3及n+ 型半導體區域SD3。源極區域LS及汲極區域LD在短邊方向及高度方向，形成於從元件分離膜STL露出之鰭片結構FB全區。
於閘極電極GE之側壁上形成有側壁間隔件SW及層間絕緣膜IL1，於閘極電極GE及層間絕緣膜IL1上形成有層間絕緣膜IL2。此外，絕緣膜16於層間絕緣膜IL1與層間絕緣膜IL2之間形成為覆蓋隱藏閘極電極GE。於層間絕緣膜IL2上形成有金屬配線MW，金屬配線MW藉由設於形成在層間絕緣膜IL2及IL1之接觸孔CNT內的插栓電極PG，電性連接於源極區域LS及汲極區域LD。
電晶體Tr具有閘極電極GE、汲極區域LD、及源極區域LS。又，長邊方向之汲極區域LD與源極區域LS之間的距離相當於電晶體Tr之通道長度，在短邊方向之閘極電極GE與鰭片結構FB之主面FBa及側面FBs對向之區域相當於電晶體Tr之通道寬度。
此外，圖3所示之p型阱PW1及PW2在圖4~圖22省略。
＜半導體裝置之製造製程＞ 圖4~圖22係本實施形態之半導體裝置的形成製程中之主要部分截面圖。
首先，就記憶體單元部A之鰭片結構FA及邏輯部B之鰭片結構FB的製造製程作說明。
圖4係說明用以界定形成鰭片結構FA及FB之區域的掩膜4之形成製程(步驟S1)的圖式。
將絕緣膜2及3沉積於半導體基板1上。半導體基板1由具有例如1~10Ωcm左右的比電阻之p型單晶矽等構成。絕緣膜2由氧化矽膜構成，其膜厚為2~10nm左右。絕緣膜3由氮化矽膜構成，其膜厚為20~100nm左右。接著，將非晶矽膜沉積於絕緣膜3上後，藉圖形化成所期形狀，而形成由非晶矽膜構成之掩膜4。掩膜4之膜厚為20~200nm。由於於掩膜4之兩端形成鰭片結構FA或FB，故可根據掩膜4之寬度，決定相鄰之鰭片結構FA的間隔或相鄰之鰭片結構FB的間隔。
圖5係說明用以形成鰭片結構FA及FB之硬掩膜5的形成製程(步驟S2)之圖式。
於半導體基板1上將10~40nm之膜厚的氧化矽膜沉積成覆蓋掩膜4之頂面及側面後，藉對氧化矽膜施行異向性乾蝕刻，而於掩膜4之側壁上形成硬掩膜5。硬掩膜5之寬度為10~40nm。形成硬掩膜5後，去除掩膜4。
圖6係說明鰭片結構FA及FB之形成製程(步驟S3)的圖式。
將硬掩膜5作為遮罩，對絕緣膜3及2以及半導體基板1施行異向性乾蝕刻後，形成平視時與硬掩膜5相等之形狀的絕緣膜3及2以及鰭片結構FA及FB。此外，將從硬掩膜5露出之區域的半導體基板1往下挖100~250nm，可形成具有距半導體基板1之主面1a的高度100~250nm之鰭片結構FA及FB。當然，記憶體單元部A之鰭片結構FA的寬度WA與邏輯部B之鰭片結構FB的寬度WB相等。在此，鰭片結構FA或FB之寬度係指前述控制閘極電極CG或閘極電極GE交叉之方向的長度。形成鰭片結構FA及FB後，去除硬掩膜5。
接著，說明元件分離膜STM及STL之形成製程(步驟S4)。
將由氧化矽膜等構成之絕緣膜於半導體基板1上沉積成完全填埋鰭片結構FA及FB以及絕緣膜2及3，對此絕緣膜施行CMP(Chemical Mechanical Polishing:化學機械研磨)處理，而使絕緣膜3之主面露出。如此進行，如圖7所示，於半導體基板1之主面1a形成具有均一之主面6a的絕緣膜6。形成絕緣膜6後，去除絕緣膜3及2。亦可僅去除絕緣膜3。
接著，如圖8所示，對絕緣膜6施行蝕刻處理，使絕緣膜6之主面6a於高度方向後退(下降)，而使鰭片結構FA及FB之側面的一部分及主面露出。如此進行，於記憶體單元部A之鰭片結構FA的下部形成元件分離膜STM，於邏輯部B之鰭片結構FB的下部形成元件分離膜STL。在此，由於在記憶體單元部A與邏輯部B，絕緣膜6之後退量相等，故鰭片結構FA及FB之露出高度相等。記憶體單元部A之鰭片結構FA的高度HA係從元件分離膜STM之主面(頂面、表面)STMa至鰭片結構FA之主面FAa的距離，邏輯部B之鰭片結構FB的高度HB係從元件分離膜STL之主面(頂面、表面)STLa至鰭片結構FB之主面FBa的距離。鰭片結構FB之高度HB與鰭片結構FA之高度相等。如此進行，元件分離膜STM及STL之形成製程(步驟S4)完畢。
接著，在圖9~圖22，就記憶體單元MC及電晶體Tr之製造作說明。於圖9~圖22與圖3同樣地，顯示記憶體單元部A1、A2及A3以及邏輯部B1及B2。
如圖9所示，於記憶體單元部A1、A2及A3備有鰭片結構FA，於邏輯部B1及B2備有鰭片結構FB。鰭片結構FA之寬度WA與鰭片結構FB之寬度WB相等(WA=WB)，鰭片結構FA之高度HA與鰭片結構FB之高度HB相等(HA=HB)。此外，圖3所示之p型阱PW1及PW2在圖8所示之元件分離膜STM及STL的形成製程(步驟S4)之後，後述步驟S5之前實施。
圖10顯示絕緣膜7、導體膜8及絕緣膜9之形成製程(步驟S5)。首先，於鰭片結構FA及FB之主面FAa及FBa以及側面FAs及FBs形成絕緣膜7。絕緣膜7係將鰭片結構FA及FB之主面FAa及FBa以及側面FAs及FBs熱氧化而形成2nm左右之氧化矽膜。接著，將鰭片結構FA及FB之高度以上的膜厚之導體膜8沉積於絕緣膜7上，對導體膜8施行CMP處理，而形成具有平坦之主面的導體膜8。然後，將絕緣膜9沉積於導體膜8之主面上。導體膜8由聚矽膜(矽膜)構成，絕緣膜9由氮化矽膜構成。此外，在導體膜8之CMP製程中，於鰭片結構FA及FB之主面上保留有導體膜8為重要。
圖11顯示控制閘極電極CG之形成製程(步驟S6)。於絕緣膜9上選擇性地形成抗蝕膜PR1。抗蝕膜PR1具有在記憶體單元部A覆蓋控制閘極電極CG之形成區域且使其他區域露出之圖形。再者，抗蝕膜PR1具有覆蓋邏輯部B之圖形。對絕緣膜9及導體膜8施行乾蝕刻處理，去除從抗蝕膜PR1露出之區域的絕緣膜9及導體膜8，藉此，形成控制閘極電極CG。絕緣膜7藉以乾蝕刻處理或之後的洗淨處理加工而於控制閘極電極CG之下方形成閘極絕緣膜GIt。此外，在記憶體單元部A3，去除絕緣膜9、導體膜8及絕緣膜7，鰭片結構FA之主面FAa及側面FAs便露出。此外，抗蝕膜PR1於將絕緣膜9圖形化後或將絕緣膜9及導體膜8圖形化後去除。
圖12顯示絕緣膜10及11之形成製程(步驟S7)。首先，於從控制閘極電極CG露出之鰭片結構FA的主面FAa及側面FAs依序形成絕緣膜10及11。絕緣膜10係將鰭片結構FA之主面FAa及側面FAs熱氧化而形成之氧化矽膜，其膜厚為4nm，比閘極絕緣膜GIt之膜厚厚。再者，絕緣膜11由氮化矽膜構成，其膜厚為7nm。在此，控制閘極電極CG、閘極絕緣膜GIt之側面以絕緣膜11覆蓋。
又，圖12顯示後述墊絕緣膜PAD之形成製程(步驟S8)的一部分之製程。在記憶體單元部A3中，將鰭片結構FA之高度以上的膜厚之絕緣膜12形成為覆蓋鰭片結構FA之主面FAa及側面FAs。絕緣膜12由例如氧化矽膜構成。為形成絕緣膜12，而將氧化矽膜沉積於絕緣膜11上，對此氧化矽膜施行CMP研磨，而使形成於記憶體單元部A1及A2之控制閘極電極CG上的絕緣膜11露出，而形成絕緣膜12。亦即，在此CMP研磨製程中，檢測出絕緣膜11露出後，停止研磨。
圖13係顯示接續圖12之墊絕緣膜PAD的形成製程(步驟S8)之一部分的製程。對絕緣膜12實施等向性蝕刻，而去除鰭片結構FA之主面FAa上的絕緣膜12。進一步，繼續等向性蝕刻，而選擇性地將絕緣膜12保留於元件分離膜STM上，形成墊絕緣膜PAD。墊絕緣膜PAD之膜厚宜為例如鰭片結構FA之高度的1/2以上。亦即，在高度方向，從元件分離膜STM露出之鰭片結構FA的中央之上方的部分從墊絕緣膜PAD露出。此外，在邏輯部B，由於在全區去除絕緣膜12，故未形成墊絕緣膜PAD。又，亦可於形成墊絕緣膜PAD後，形成具有將圖2所示之記憶體閘極電極MG之圖形稍微擴大之圖形的抗蝕膜(圖中未示)，而去除圖2所示之被相鄰之鰭片結構FA與相鄰之控制閘極電極CG所包夾的區域及被相鄰之鰭片結構FA與相鄰之記憶體閘極電極MG所包夾的區域之絕緣膜12。
在此墊絕緣膜PAD形成製程中，在記憶體單元部A1，鰭片結構FA上之絕緣膜12完全去除，而由於控制閘極電極CG及閘極絕緣膜GIt之側面以由氮化矽膜構成之絕緣膜11覆蓋，故可防止閘極絕緣膜GIt之側蝕。
圖14顯示絕緣膜13之形成製程(步驟S9)。於絕緣膜11上及記憶體單元部A3之墊絕緣膜PAD上形成絕緣膜13。絕緣膜13由例如氮氧化矽膜構成，其膜厚為9nm。
圖15顯示後述記憶體閘極電極MG之形成製程(步驟S10)的一部分之製程。於絕緣膜13上形成導體膜14。導體膜14的形成方式如下：沉積具有控制閘極電極CG與絕緣膜9之積層體的高度及記憶體單元部A3之鰭片結構FA的高度以上之膜厚的導體膜14後，對此導體膜14施行CMP處理，使控制閘極電極CG上之絕緣膜11露出，藉此，如圖15所示，可於從記憶體單元部A之控制閘極電極CG露出的區域選擇性地形成導體膜14。此外，導體膜14由聚矽膜(矽膜)構成。另外，在邏輯部B，去除導體膜14，絕緣膜11露出。在記憶體單元部A1，導體膜14隔著絕緣膜10、11及13而形成於控制閘極電極CG之側壁上及鰭片結構FA上。又，在記憶體單元部A3，則藉由絕緣膜10、11、及13形成於鰭片結構FA之主面FAa及側面FAs上。
圖16顯示後述記憶體閘極電極MG之形成製程(步驟S10)之一部分的製程。首先，對導體膜14施行深蝕刻(等向性蝕刻)處理，以降低導體膜14之主面的高度。於深蝕刻製程後，導體膜14之主面具有與例如控制閘極電極CG之主面幾乎相等的高度。接著，將氮化矽膜沉積於控制閘極電極CG上之絕緣膜9及11之側壁上以及導體膜14上後，藉施行異向性乾蝕刻，而於控制閘極電極CG上之絕緣膜9的側壁上形成掩膜15。在用以形成掩膜15之異向性乾蝕刻製程，去除控制閘極電極CG上及邏輯部B之絕緣膜11。然後，藉對從掩膜15露出之導體膜14施行蝕刻處理來將之去除，而將記憶體閘極電極MG及間隔件SP隔著絕緣膜10、11及13而形成於控制閘極電極CG之側壁上。此外，間隔件SP係與記憶體閘極電極MG相同的構造，由於會在後述製程去除，故名稱與記憶體閘極電極MG不同。
圖17顯示間隔件SP去除及閘極絕緣膜GIm形成製程(步驟S11)。首先，使用覆蓋記憶體閘極電極MG且使間隔件SP露出之抗蝕膜(圖中未示)，以例如濕蝕刻處理，去除圖16所示之間隔件SP上的遮罩膜15及間隔件SP。接著，以例如濕蝕刻處理去除從記憶體閘極電極MG露出之區域的絕緣膜13、11及10，於記憶體閘極電極MG之下方(亦即記憶體閘極電極MG與鰭片結構FA之間)選擇性地保留絕緣膜13、11及10，而形成由絕緣膜IF3、IF2及IF1構成之閘極絕緣膜GIm。此外，閘極絕緣膜GIm不僅形成於鰭片結構FA之主面FAa與記憶體閘極電極MG之間，亦形成於控制閘極電極CG與記憶體閘極電極MG之間。又，如圖17所示，閘極絕緣膜GIm沿著鰭片結構FA之主面FAa及側面FAs形成。
圖18顯示虛擬閘極DG及n– 型半導體區域(雜質擴散層)EX1、EX2、EX3之形成製程(步驟S12)。首先，在邏輯部B，藉將絕緣膜9及導體膜8圖形化，而形成由導體膜8構成之虛擬閘極DG。虛擬閘極DG上之絕緣膜9及虛擬閘極DG下之絕緣膜7也具有與虛擬閘極DG相同之平面圖形。
接著，以離子注入法將例如砷(As)或磷(P)等n型雜質導入至鰭片結構FA及FB內，藉此，於鰭片結構FA內形成n– 型半導體區域EX1及EX2，於鮨片結構FB內形成n– 型半導體區域EX3。n– 型半導體區域EX1及EX2對控制閘極電極CG及記憶體閘極電極MG以自對準形成。亦即，由於n型雜質注入至從控制閘極電極CG及記憶體閘極電極MG露出之鰭片結構FA的主面及側面，故n– 型半導體區域EX1及EX2於控制閘極電極CG及記憶體閘極電極MG之兩側形成為包夾控制閘極電極CG及記憶體閘極電極MG。由於雜質以注入離子後之熱處理擴散，故n– 型半導體區域EX1與記憶體閘極電極MG一部分重疊，n– 型半導體區域EX2與控制閘極電極CG一部分重疊。
n– 型半導體區域EX3對虛擬閘極DG以自對準形成。亦即，由於n型雜質注入至從虛擬閘極DG露出之鰭片結構FB的主面及側面，故n– 型半導體區域EX3於虛擬閘極DG之兩側形成為包夾虛擬閘極DG。由於雜質以注入離子後之熱處理擴散，故n– 型半導體區域EX3與虛擬閘極DG一部分重疊。
圖19顯示側壁間隔件(側壁、側壁絕緣膜)SW及n+ 型半導體區域(雜質擴散層)SD1、SD2、SD3之形成製程(步驟S13)。於半導體基板1上將由例如氧化矽膜或氮化矽膜或者該等之積層膜構成的絕緣膜沉積成覆蓋鰭片結構FA及FB之主面FAa及FBa後，對絕緣膜施行異向性乾蝕刻。如此進行，在記憶體單元部A1中，於控制閘極電極CG及絕緣膜9之側壁上以及記憶體閘極電極MG及掩膜15之側壁上形成側壁間隔件SW。又，在邏輯部B1，於虛擬閘極DG及絕緣膜9之側壁上形成側壁間隔件SW。藉前述異向性乾蝕刻，在記憶體單元部A2及A3以及邏輯部B2去除側壁間隔件SW形成用絕緣膜，絕緣膜9或掩膜15露出。
接著，將控制閘極電極CG、記憶體閘極電極MG及側邊間隔件SW使用作為遮罩(離子注入阻止遮罩)，將例如砷(As)或磷(P)等n型雜質以離子注入法導入至鰭片結構FA，而形成n+ 型半導體區域SD1及SD2。而且同時將虛擬閘極DG及側邊間隔件SW使用作為遮罩(離子注入阻止遮罩)，將例如砷(As)或磷(P)等n型雜質以離子注入法導入至鰭片結構FB，而將n+ 型半導體區域SD3形成為包夾虛擬閘極DG。
如此進行，以n– 型半導體區域EX1及雜質濃度高於其之n+ 型半導體區域SD1，形成具有記憶體單元MC之源極區域MS的功能之n型半導體區域，以n– 型半導體區域EX2及雜質濃度高於其之n+ 型半導體區域SD2，形成具有記憶體單元MC之沒極區域MD的功能之n型半導體區域。又，以n– 型半導體區域EX3及雜質濃度高於其之n+ 型半導體區域SD3形成具有邏輯部B之電晶體Tr的源極區域LS及汲極區域LD之功能的n型半導體區域。
圖20顯示層間絕緣膜IL1之形成製程(步驟S14)。於半導體基板1上形成(沉積)層間絕緣膜IL1。層間絕緣膜IL1由氧化矽膜之單體膜或氮化矽膜與在該氮化矽膜上形成比該氮化矽膜厚之氧化矽膜的積層膜等構成，可使用例如CVD法等形成。接著，使用CMP法等，研磨(研磨處理)層間絕緣膜IL1之頂面。如圖20所示，使控制閘極電極CG、記憶體閘極電極MG、虛擬閘極DG之各頂面露出。亦即，在此研磨製程，完全去除形成於控制閘極電極CG、記憶體閘極電極MG及虛擬閘極DG上之絕緣膜9及掩膜15。當然，亦去除一部分位於絕緣膜9及掩膜15之側壁上的側壁SW。
圖21顯示閘極絕緣膜GIL及閘極電極GE之形成製程(步驟S15)。首先，實施圖20所示之露出的虛擬閘極DG之去除製程。藉去除虛擬閘極DG，於層間絕緣膜IL1形成溝TR1。溝TR1之底部(底面)以絕緣膜7之頂面形成，溝TR1之側壁(側面)以側壁間隔件SW之側面(至去除虛擬閘極DG前接觸虛擬閘極DG之側面)形成。
接著，如圖21所示，實施使絕緣膜HK、金屬膜ME1、及金屬膜ME2依序沉積於半導體基板1上、即溝TR1之內部(底部及側壁上)的絕緣膜7上之絕緣膜HK、金屬膜ME1、及金屬膜ME2之形成製程。進一步，對絕緣膜HK、金屬膜ME1、及金屬膜ME2實施CMP處理製程，去除層間絕緣膜IL1上之絕緣膜HK、金屬膜ME1、及金屬膜ME2。如此進行，於溝TR1內選擇性地形成由絕緣膜7構成之閘極絕緣膜GIL、絕緣膜HK、金屬膜ME1、及金屬膜ME2之積層構造。在此，絕緣膜HK係介電常數(比電容量)高於氮化矽之絕緣材料膜、所謂之High-k膜(高介電常數膜)。此外，亦可於虛擬閘極DG之去除製程後，去除絕緣膜7，於鰭片結構FB之主面FBa上新形成閘極絕緣膜GIL，之後，形成絕緣膜HK。
絕緣膜HK可使用氧化鉿膜、氧化鋯膜、氧化鋁膜、氧化鉭膜或氧化鑭膜等金屬氧化物膜。絕緣膜HK可以例如ALD(Atomic layer Deposition:原子層沉積)法或CVD法形成。
舉例而言，金屬膜ME1可為鈦鋁(TiAl)膜，金屬膜ME2可為鋁(Al)膜。又，亦可使鈦(Ti)膜或氮化鈦(TiN)膜或者該等之積層膜介在金屬膜ME1與金屬膜ME2之間來調整電晶體Tr之閾值電壓。
絕緣膜HK形成於溝TR1之底部(底面)及側壁上，閘極電極GE之底部(底面)及側壁(側面)與絕緣膜HK相鄰。絕緣膜GIL與絕緣膜HK介在閘極電極GE與半導體基板1的鰭片結構FB之間，絕緣膜HK介在閘極電極GE與側壁間隔件SW之間。閘極電極GE之正下方的閘極絕緣膜GIL及絕緣膜HK具有電晶體Tr之閘極絕緣膜的功能，由於絕緣膜HK為高介電常數膜，故具有高介電常數閘極絕緣膜之功能。
圖22顯示矽化物層SC形成製程(步驟S16)。首先，實施於半導體基板1上形成具有預定圖形之絕緣膜16的製程。絕緣膜16由例如氧化矽膜等構成，可使用CVD法等形成。絕緣膜16具有俯視時覆蓋邏輯部B之電晶體Tr的閘極電極GE且使記憶體單元部A露出的圖形(平面形狀)。
然後，將金屬膜沉積於半導體基板1上，施行熱處理，藉此，於控制閘極電極CG及記憶體閘極電極MG之主面上形成矽化物層SC。矽化物層SC較佳可為鈷矽化物層(金屬膜為鈷膜時)、鎳矽化物層(金屬膜為鎳膜時)或添加白金之鎳矽化物層(金屬膜為鎳白金合金膜時)。之後，以濕蝕刻等去除未反應之金屬膜。於圖22顯示有此階段之截面圖。又，亦可於去除未反應之金屬膜後，再進行熱處理。又，不於閘極電極GE上形成矽化物層。
然後，使用圖3，說明層間絕緣膜IL2、插栓電極PG、金屬配線MW之形成製程(步驟S17)。於矽化物層SC上形成層間絕緣膜IL2。層間絕緣膜IL2可使用例如以氧化矽為主體之氧化矽系絕緣膜。亦可於形成層間絕緣膜IL2後，以CMP法研磨層間絕緣膜IL2之頂面，而提高層間絕緣膜IL2之頂面的平坦性。
之後，於層間絕緣膜IL1及IL2形成接觸孔(開口部、貫穿孔)CNT。接觸孔CNT使記憶體單元MC之源極區域MS及汲極區域MD以及電晶體Tr之源極區域LS及汲極區域LD的表面露出。
接著，於接觸孔CNT內形成由鎢(W)等構成之導電性插栓電極PG作為連接用導電構件。插栓電極PG為障壁導體膜(例如鈦膜、氮化鈦膜或該等之積層膜)與位於障壁導體膜上之主導體膜(鎢膜)之積層構造。插栓電極PG接觸記憶體單元MC之源極區域MS及汲極區域MD以及電晶體Tr之源極區域LS及汲極區域LD而電性連接。
然後，於層間絕緣膜IL2上形成金屬配線MW。金屬配線MW由障壁導體膜(例如氮化鈦膜、鉭膜或氮化鉭膜等)與形成於障壁導體膜上之主導體膜(銅膜)的積層構造構成。在圖3中，為簡略化圖式，金屬配線MW係將障壁導體膜及主導體膜一體化而顯示。又，插栓電極PG亦相同。
＜非揮發性記憶體之動作＞ 接著，就非揮發性記憶體之動作例，參照圖24來說明。
圖23係非揮發性記憶體之記憶體單元MC的等效電路圖。圖24係顯示「寫入」、「刪除」及「讀取」時對選擇記憶體單元之各部位施加電壓的條件之一例的表。於圖24之表記載有分別在「寫入」、「刪除」及「讀取」時對圖23所示之記憶體單元(選擇記憶體單元)的記憶體閘極電極MG施加之電壓Vmg、對源極區域MS施加之電壓Vs、對控制閘極電極CG施加之電壓Vcg、對汲極區域MD施加之電壓Vd及對p型阱PW1施加之電壓Vb。此外，圖24之表所示者為電壓之施加條件的較佳之一例，並不限於此，可依需要，作各種變更。又，在本實施形態中，將對記憶體電晶體之閘極絕緣膜GIm中的絕緣膜IF2(電荷儲存層亦即氮化矽膜)之電子的注入定義為「寫入」，將電洞(hole:正電洞)之注入定義為「刪除」。
寫入方式可使用所謂之SSI(Source Side Injection:源極側注入)方式及以所謂之以源極側注入所行的熱電子注入進行寫入之寫入方式(熱電子注入寫入方式)。藉將例如圖24之「寫入」欄所示的電壓對進行寫入之選擇記憶體單元的各部位施加，將電子注入至選擇記憶體之閘極絕緣膜GIm中的絕緣膜IF2中，而進行寫入。此時，熱電子在2個閘極電極(記憶體閘極電極MG及控制閘極電極CG)間的下方之通道區域(源極、汲極間)產生，而注入至記憶體閘極電極MG之下方的電荷儲存層亦即絕緣膜IF2。亦即，從半導體基板1側將熱電子(電子)注入至絕緣膜IF2。所注入之熱電子(電子)被絕緣膜IF2中之階阱能階所捕獲，結果，記憶體電晶體之閾值電壓上升。即，記憶體電晶體形成為寫入狀態。
刪除方法以所謂之FN通道方式進行。亦即，其藉將電洞從記憶體閘極電極MG注入至電荷儲存層亦即絕緣膜IF2來進行。藉將例如圖24之「刪除」欄所示的電壓對進行刪除之記憶體單元的各部位施加，將電洞注入至所選擇之記憶體單元的絕緣膜IF2中，使其與所注入之電子再結合，而使記憶體電晶體之閾值電壓降低。即，記憶體電晶體形成為刪除狀態。
讀取時，將例如圖24之「讀取」欄所示的電壓對進行讀取之選擇記憶體單元的各部位施加。藉令對讀取時之記憶體閘極電極MG施加的電壓Vmg為寫入狀態之記憶體電晶體的閾值電壓與刪除狀態之記憶體電晶體的閾值電壓之間的值，可判別寫入狀態與刪除狀態。
接著，圖25(a)係顯示本實施形態之記憶體單元的電荷捕獲區域之截面圖。圖25(b)係顯示比較例之記憶體單元的電荷捕獲區域之截面圖。此外，在圖25(a)及圖25(b)中，顯示沿著鰭片結構FA之1個側面FAs的絕緣膜IF2具有之電子捕獲區域TR(e)及電洞捕獲區域TR(h)。電子補獲區域TR(e)顯示電子捕獲量多之區域，電子捕獲區域TR(e)以外之區域亦有捕獲電子。電洞捕獲區域TR(h)也相同。又，於沿著鰭片結構FA之另一側面FAs的絕緣膜IF2也形成有相同之電荷捕獲區域。再者，亦於沿著主面FAa之絕緣膜IF2形成有電荷捕獲區域，但省略說明。
如前述，寫入時，在基板1(或阱區域PW1)所產生之電子藉半導體基板1與記憶體閘極電極MG間的電場，注入至電荷儲存層亦即絕緣膜IF2內，如圖25(a)及(b)所示，由於電場E(W)集中於鰭片結構FA之上端的角部，故於位於其附近之絕緣膜IF2內形成電子捕獲區域TR(e)。再者，刪除時，記憶體閘極電極MG內之電洞藉記憶體閘極電極MG與半導體基板1間的電場，注入至電荷儲存層亦即絕緣膜IF2內，如圖25(a)及(b)所示，由於電場E(E)集中於記憶體閘極電極MG之下端的角部，故於位於其附近之絕緣膜IF2內形成電洞捕獲區域TR(e)。
如圖25(a)所示，在本實施形態之記憶體單元MC中，於記憶體閘極電極MG與元件分離膜STM間形成墊絕緣膜PAD，將記憶體閘極電極MG之下端提高至鰭片結構FA之主面FAa側，藉此，可使電洞捕獲區域TR(h)靠近電子捕獲區域TR(e)而重疊。因此，可減低電子分佈與電洞分佈之失配，而可提高鰭片式非揮發性記憶體之耐久性。
在圖25(b)之比較例中，由於電洞捕獲區域TR(h)遠離電子捕獲區域TR(e)，故產生電子分佈與電洞分佈之失配，鰭片式非揮發性記憶體之耐久性降低。
＜主要之特徵及效果＞ 圖26係本實施形態之半導體裝置的主要部份平面圖。圖26係記憶體單元部A2及A3以及邏輯部B2之主要部分截面圖。
首先，就記憶體單元部A2及A3作說明。
記憶體閘極電極MG之下面的高度Hmg與控制閘極電極CG之下面的高度Hcg不同，高於控制閘極電極CG之下面的高度Hcg。在此，高度以半導體基板1之背面1b為基準。又，下面係指鰭片結構FA之外側且記憶體閘極電極MG或控制閘極電極CG靠近鰭片結構FA與元件分離膜STM兩者之角部的下面。
由於記憶體閘極電極MG之下面的高度Hmg比控制閘極電極CG之下面的高度Hcg高絕緣膜IF2、墊絕緣膜PAD及絕緣膜IF3之膜厚量，故以下之關係式(式1)成立。 Hmg=Hcg+D(IF2+IF3+PAD)…(式1) 在此，D(IF2+IF3+PAD)係絕緣膜IF2、絕緣膜IF3及墊絕緣膜PAD之總膜厚。亦即，絕緣膜IF2、墊絕緣膜PAD及絕緣膜IF3存在於記憶體閘極電極MG與元件分離膜STM之間，不存在於控制閘極電極CG與元件分離膜STM之間。
又，由於墊絕緣膜PAD未形成於控制閘極電極CG之下方，而形成於記憶體閘極電極MG之下方，故以下之關係式(式2)亦成立。 Hmg＞Hcg+D(IF2+IF3)…(式2) 在此，D(IF2+IF3)係絕緣膜IF2及絕緣膜IF3之總膜厚。
又，記憶體閘極電極MG與鰭片結構FA之側面FAs的交疊量OLmg異於控制閘極電極CG與鰭片結構FA之側面FAs的交疊量OLcg，小於交疊量OLcg。此外，也有將交疊量稱為交疊長度、重疊量、重疊長度之情形。
又，絕緣膜IF2、墊絕緣膜PAD、及絕緣膜IF3存在於記憶體閘極電極MG與元件分離膜STM之間，不存在於控制閘極電極CG與元件分離膜STM之間。再者，因在絕緣膜IF1之形成製程，記憶體閘極電極MG下方之鰭片結構FA的主面FAa低絕緣膜IF1之膜厚量，故以下之關係式(式)成立。 OLmg=OLcg-D(IF1+IF2+IF3+PAD)…(式3) 在此，D(IF1+IF2+IF3+PAD)為絕緣膜IF1、絕緣膜IF2、絕緣膜IF3及墊絕緣膜PAD之總膜厚。
又，由於墊絕緣膜PAD不形成於控制閘極電極CG之下方，而形成於記憶體閘極電極MG之下方，故以下之關係式(式4)亦成立。 OLmg＜OLcg-D(IF1+IF2+IF3)…(式4) 在此，D(IF1+IF2+IF3)係絕緣膜IF1、絕緣膜IF2及絕緣膜IF3之總膜厚。
根據上述之特徵，由於墊絕緣膜PAD不形成於控制閘極電極CG之下方，而形成於記憶體閘極電極MG之下方，故例如可在不使控制閘極電極CG與鰭片結構FA之交疊量減低下，使記憶體閘極電極MG與鰭片結構FA之交疊量減低。因而，可提高控制電晶體CT之驅動能力及記憶體電晶體MT之耐久性。亦即，可提高具有鰭片式非揮發性記憶體之半導體裝置的性能。
又，藉為鰭片式非揮發性記憶體，次臨限特性可提高，而可高速讀取。
接著，就記憶體單元部A3與邏輯部B2作說明。
未於邏輯部B2設墊絕緣膜PAD。亦即，墊絕緣膜PAD存在於記憶體閘極電極MG與元件分離膜STM間，不存在於閘極電極GE與元件分離膜STL間。記憶體閘極電極MG之下面的高度Hmg異於閘極電極GE之下面的高度Hge，高於閘極電極GE之下面的高度Hge。
又，閘極電極GE與鰭片結構FB之側面FBs的交疊(重疊)量OLge異於記憶體閘極電極MG與鰭片結構FA之側面FAs的交疊(重疊)量OLmg，大於交疊(重疊)量OLmg。
藉使邏輯部B之電晶體Tr的閘極電極GE與鰭片結構FB之側面FBs的交疊(重疊)量OLge增加，可提高電晶體Tr之驅動能力，而可高速動作。並可提高電晶體Tr之驅動能力，且可提高記憶體電晶體MT之耐久性。
又，根據本實施形態之製造方法，由於於絕緣膜11上形成墊絕緣膜PAD，故在墊絕緣膜PAD之形成製程(步驟S8)中，可防止側蝕進入控制閘極電極CG下之閘極絕緣膜GIt而使控制電晶體CT之特性惡化。
亦即，如圖12所示，於由用以形成墊絕緣膜PAD之氧化矽膜構成的絕緣膜12與閘極絕緣膜GIt之間存在由氮化矽膜構成之絕緣膜11。因而，如圖13所示，對絕緣膜12施行等向性蝕刻而形成低於鰭片結構FA的墊絕緣膜PAD之際，因絕緣膜11具有蝕刻阻擋層之功能，故可防止閘極絕緣膜GIt被側蝕。
＜變形例1＞ 變形例1係上述實施形態之變形例，墊絕緣膜PAD2之形成位置不同。其他之特徵則與上述實施形態相同。圖27係變形例1之半導體裝置的主要部分截面圖。在記憶體單元部A3中，墊絕緣膜PAD2配置於絕緣膜IF2之下方。換言之，配置於絕緣膜IF2與元件分離膜STM之間。墊絕緣膜PAD2之膜質(膜材料)、膜厚與上述實施形態之墊絕緣膜PAD相同。又，墊絕緣膜PAD2形成於記憶體閘極電極MG之下方，未形成於鰭片結構FA之主面FAa上、控制閘電極CG之下方及邏輯部B。
接著，說明變形例1之半導體裝置的製造方法。圖28~圖30係變形例1之半導體裝置的製造製程中之主要部分截面圖。
在上述實施形態中，於使用圖12所說明之絕緣膜10及11的形成製程(步驟S7)後，實施墊絕緣膜PAD之形成製程(步驟S8)，而在變形例1中，則於墊絕緣膜PAD2之形成製程(步驟S8)後，實施絕緣膜10及11之形成製程(步驟S7)。此外，其他之製程與上述實施形態相同。
圖28顯示後述墊絕緣膜PAD2之形成製程(步驟S8)的一部分之製程。於前述控制閘極電極CG之形成製程(步驟S6)後，在記憶體單元部A3，將鰭片結構FA之高度以上的膜厚之絕緣膜12形成為覆蓋鰭片結構FA之主面FAa及側面FAs。絕緣膜12由例如氧化矽膜構成。為形成絕緣膜12，而於鰭片結構FA之主面FAa及側面FAs上沉積氧化矽膜，對此氧化矽膜施行CMP研磨，使形成於記憶體單元部A1及A2之控制閘極電極CG上的絕緣膜9露出，藉此，形成絕緣膜12。
圖29顯示接續圖28之墊絕緣膜PAD2的形成製程(步驟S8)之一部分的製程。對絕緣膜12實施等向性蝕刻，去除鰭片結構FA之主面FAa上的絕緣膜12。進一步，繼續等向性蝕刻，於元件分離膜STM上選擇性等保留絕緣膜12，而形成墊絕緣膜PAD2。墊絕緣膜PAD2之膜厚及俯視時之形成區域與墊絕緣膜PAD相同。
圖30顯示接續墊絕緣膜PAD2之形成製程的絕緣膜10及11之形成製程(步驟S7)以及絕緣膜13之形成製程(步驟S9)。依序於鰭片結構FA之主面FAa及側面FAs形成絕緣膜10及11。絕緣膜10係將鰭片結構FA之主面FAa及側面FAs熱氧化而形成之氧化矽膜，其膜厚為4nm，比閘極絕緣膜GIt之膜厚厚。再者，絕緣膜11由氮化矽膜構成，其膜厚為7nm。然後，於絕緣膜11上形成絕緣膜13。絕緣膜13由例如氮氧化矽膜構成，其膜厚為9nm。絕緣膜11及13在記憶體單元部A3，形成於墊絕緣膜PAD2上。之後，實施上述實施形態之步驟S10以後的製程。
根據變形例1之半導體裝置的製造方法，由於形成墊絕緣膜PAD2後，形成作為電荷儲存層之絕緣膜11，故絕緣膜11之表面不致受到墊絕緣膜PAD2之形成製程的蝕刻損傷。亦即，可防止絕緣膜11之因蝕刻損傷引起的電荷保持特性之惡化。
＜變形例2＞ 變形例2係上述實施形態之變形例，不同點是上述實施形態為分裂閘型單元，而變形例2則為由單閘極型單元構成之非揮發性記憶體。又，邏輯部之電晶體的閘極電極構造也不同。
在變形例2中，使用記憶體單元MC2、記憶體閘極電極MG2、墊絕緣膜PAD3、電晶體Tr2、閘極電極GE2等符號。其他與上述實施形態共通之部份則附上相同之符號。
圖31係變形例2之半導體裝置的主要部分平面圖。圖32係變形例2之半導體裝置的主要部分截面圖。在圖32中，顯示記憶體單元部A之2個截面圖及邏輯部B之2個截面圖。記憶體單元部A1係沿著圖31之A1-A1´的截面圖，記憶體單元部A3係沿著圖31之A3-A3´的截面圖，邏輯部B1係沿著圖31之B1-B1´的截面圖，邏輯部B2係沿著圖31之B2-B2´的截面圖。
如圖31所示，在記憶體單元部A，於X方向延伸之複數的鰭片結構FA於Y方向等間隔配置。於複數之鰭片結構FA上配置有與複數之鰭片結構FA交叉並於Y方向(與X方向垂直相交之方向)延伸的複數之記憶體閘極電極MG2。汲極區域MD與源極區域MS於記憶體閘極電極MG2之兩端形成為包夾記憶體閘極電極MG2。亦即，記憶體單元MC2係單閘極型單元。
又，邏輯部B之電晶體Tr2具有閘極電極GE2，且於閘極電極GE2之兩端具有形成於鰭片結構FB之汲極區域LD及源極區域LS而包夾該閘極電極GE2。
接著，使用圖32，就記憶體單元MC2及電晶體Tr2之構造作說明。
記憶體單元MC2具有記憶體閘極電極(閘極電極)MG2、汲極區域MD及源極區域MS。記憶體閘極電極(閘極電極)MG2沿著鰭片結構FA之主面FAa及側面FAs形成，於記憶體閘極電極MG2與半導體基板1(或p型阱PW1)之間存在閘極絕緣膜GIm。閘極絕緣膜GIm以前述絕緣膜IF1、IF2及IF3之積層構造構成。又，在記憶體單元部A中，於鰭片結構FA之外部(周圍)形成有墊絕緣膜PAD3。
在邏輯部B，閘極電極GE2隔著閘極絕緣膜GIL而形成於鰭片結構FB之主面FBa及側面FBs上，汲極區域LD及源極區域LS於鰭片結構FB形成為包夾閘極電極GE2。未於邏輯部B形成墊絕緣膜PAD3。
接著，說明變形例2之半導體裝置的製造方法。圖33~圖38係變形例2之半導體裝置的製造製程中之主要部分截面圖。
首先，實施上述實施形態之步驟S1~步驟S4，準備圖33所示之具有鰭片結構FA及FB的半導體基板1。
接著，如圖34所示，實施上述實施形態之步驟S7。於鰭片結構FA之主面FAa及側面FAs以及鰭片結構FB之主面FBa及FBs依序形成前述絕緣膜10及11。
又，圖34顯示後述墊絕緣膜PAD3之形成製程(步驟S8)之一部分的製程。在記憶體單元部A3及邏輯部B2，將鰭片結構FA及FB之高度以上的膜厚之絕緣膜12形成為覆蓋鰭片結構FA之主面FAa及側面FAs以及鰭片結構FB之主面FBa及側面FBs。絕緣膜12由例如氧化矽膜構成。為形成絕緣膜12，而於絕緣膜11上沉積氧化矽膜，對此氧化矽膜施行CMP研磨，使形成於記憶體單元部A1及A3之記憶體閘極電極MG上的絕緣膜11露出，而形成絕緣膜12。
圖35顯示接續圖34之墊絕緣膜PAD3的形成製程(步驟S8)之一部分的製程。與上述實施形態同樣地，形成墊絕緣膜PAD3。在變形例2中，亦於邏輯部B2形成墊絕緣膜PAD3。
然後，如圖35所示，實施絕緣膜13之形成製程(步驟S9)。於墊絕緣膜PAD3上形成絕緣膜13。
接著，如圖36所示，以例如覆蓋記憶體單元部A且使邏輯部B露出之抗蝕膜(圖中未示)為遮罩，去除邏輯部B之絕緣膜13、11及10以及墊絕緣膜PAD3，使鰭片結構FB之主面FBa及側面FBs露出後，於鰭片結構FB之主面FBa及側面FBs形成絕緣膜20。絕緣膜20由氧化矽膜、氮氧化矽膜、或High-k膜、抑或該等之積層膜構成。此外，覆蓋記憶體單元部A且使邏輯部B露出之抗蝕膜於形成絕緣膜20前去除。
之後，如圖37所示，實施記憶體閘極電極MG之形成製程(步驟S10)。於絕緣膜13及絕緣膜20上沉積導體膜14後，對此導體膜14施行CMP處理，使導體膜14之表面平坦化。然後，藉將導體膜14圖形化，而於記憶體單元部A形成記憶體閘極電極MG2，於邏輯部B形成閘極電極GE2。進一步，對絕緣膜13、11及10施行蝕刻處理，而形成與記憶體閘極電極MG2相等之平面形狀的絕緣膜IF3、IF2及IF1。絕緣膜IF3、IF2及IF1具有記憶體單元MC2之閘極絕緣膜GIm的功能。又，在邏輯部B，將絕緣膜20加工成與閘極電極GE2相等之平面形狀，而形成閘極絕緣膜GIL。
又，如圖37所示，實施n– 型半導體區域(雜質擴散層)EX1、EX2、EX3之形成製程(步驟S12)，而於記憶體閘極電極MG2之兩端形成n– 型半導體區域EX1及EX2，於閘極電極GE2之兩端形成n– 型半導體區域EX3。
之後，如圖38所示，實施側壁間隔件SW及n+ 型半導體區域(雜質擴散層)SD1、SD2、SD3之形成製程(步驟S13)。接著，於記憶體閘極電極MG2及閘極電極GE2之側壁上形成側壁間隔件SW。進一步，於記憶體閘極電極MG2之兩端形成n+ 型半導體區域SD1及SD2，於閘極電極GE2之兩端形成n+ 型半導體區域SD3。
然後，實施矽化物層SC形成製程(步驟S16)、及層間絕緣膜IL2、插栓電極PG、金屬配線MW之形成製程(步驟S17)，圖32所示之變形例2的半導體裝置便完成。
接著，就變形例2之非揮發性記憶體的動作例，參照圖40來說明。
圖39係變形例2之記憶體單元MC2的等效電路圖。圖40係顯示「寫入」及「刪除」時對選擇記憶體單元之各部位施加電壓的條件之一例的表。於圖40之表記載有分別在「寫入」及「刪除」時，對圖39所示之記憶體單元(選擇記憶體單元)之記憶體閘極電極MG2施加的電壓Vmg、對源極區域MS施加之電壓Vs、對汲極區域MD施加之電壓Vd、及對p型阱PW1施加之電壓Vb。此外，圖40之表所示者為電壓之施加條件的較佳之一例，並不限於此，可依需要，作各種變更。又，在本實施形態中，將對記憶體單元MC2之閘極絕緣膜GIm中的絕緣膜IF2(電荷儲存層亦即氮化矽膜)之電子的注入定義為「寫入」，將電洞(hole:正電洞)之注入定義為「刪除」。
寫入方式可使用稱為所謂CHE(Channel Hot Electron:通道熱電子注入)方式的寫入方式。藉將例如圖40之「寫入」欄所示的電壓對進行寫入之選擇記憶體單元之各部位施加，將電子注入至選擇記憶體單元之閘極絕緣膜GIm中的絕緣膜IF2中，而進行寫入。此時，熱電子在記憶體閘極電極MG2之下方的通道區域(源極、汲極間)產生，而注入至記憶體閘極電極MG2之下方的電荷儲存層亦即絕緣膜IF2。亦即，從半導體基板1側將熱電子(電子)注入至絕緣膜IF2。所注入之熱電子(電子)被絕緣膜IF2中之陷阱能階捕獲，結果，記憶體單元之閾值電壓上升。即，記憶體單元形成為寫入狀態。
刪除方法以所謂之FN通道方式進行。亦即，其藉將電洞從記憶體閘極電極MG2注入至電荷儲存層亦即絕緣膜IF2來進行刪除。將例如圖40之「刪除」欄所示的電壓對進行刪除之選擇記憶體單元的各部位施加，將電洞注入至選擇記憶體單元之絕緣膜IF2中，與所注入之電子再結合，藉此，使記憶體單元之閾值電壓降低。即，記憶體單元形成為刪除狀態。
如此，由於方式為於「寫入」時，從半導體基板1側將電子注入至電荷儲存層亦即絕緣膜IF2，於「刪除」時，從記憶體閘極電極MG將電洞注入至絕緣膜IF2，故變形例2之鰭片式非揮發性記憶體設墊絕緣膜PAD3也有效。亦即，這是因在沿著鰭片結構FA之主面FAa及側面FAs形成有記憶體閘極電極MG2及電荷儲存層亦即絕緣膜IF2的單閘極型單元中，不設墊絕緣膜PAD3時，亦是如圖25(b)所說明，產生電子分佈與電洞分佈之失配，鰭片式非揮發性記憶體單元之耐久性降低。
在變形例2中，墊絕緣膜PAD3也是存在於記憶體閘極電極MG2與元件分離膜STM之間，不存在於閘極電極GE2與元件分離膜STL之間。因而，在上述實施形態使用圖26所說明之記憶體閘極電極MG與邏輯部B2之電晶體Tr的閘極GE之關係在變形例2也相同。亦即，記憶體閘極電極MG2之下面的高度Hmg2異於閘極電極GE2之下面的高度Hge2，高於閘極電極GE2之下面的高度Hge2。又，閘電極GE2與鰭片結構FB之側面FBs的交疊(重疊)量OLge2異於記憶體閘極電極MG與鰭片結構FA之側面FAs的交疊(重合)量OLmg2，大於交疊(重疊)量OLmg2。
藉使記憶體閘極電極MG2與鰭片結構FA之側面FAs的交疊(重疊)量OLmg2減低，可提高記憶體單元MC2之耐久性。又，藉使邏輯部B之電晶體Tr的閘極電極GE與鰭片結構FB之側面FBs的交疊(重疊)量OLge2增加，可提高電晶體Tr之驅動能力，而可高速運作。
＜變形例3＞ 變形例3係上述實施形態之變形例，與變形例2同樣地為具有由單閘極型單元構成之非揮發性記憶體的半導體裝置，不同點係使記憶體單元部A之元件分離膜STM2增厚來取代無變形例2之墊絕緣膜PAD3。圖41係變形例3之半導體裝置的主要部分截面圖。圖42係變形例3之半導體裝置的製造製程中之主要部分截面圖。
如圖41所示，記憶體單元部A之元件分離膜STM2比邏輯部B之元件分離膜STL厚。亦即，記憶體單元部A之元件分離膜STM2的膜厚等於邏輯部B之元件分離膜STL的膜厚加上變形例2之墊絕緣膜PAD3的膜厚。因而，記憶體閘極電極MG2與鰭片結構FA之側面FAa的交疊量、記憶體閘極電極MG2之下面的高度、閘極電極GE2與鰭片結構FB之側面FBs的交疊量、及閘極電極GE2之下面的高度與上述變形例2相同。
接著，說明變形例3之半導體裝置的製造方法。在上述實施形態中，在圖8之元件分離膜STM及STL的形成製程(步驟S4)，對絕緣膜6施行蝕刻處理，使絕緣膜6之主面6a後退而形成相等之高度的元件分離膜STM及STL。在變形例3中，以2階段實施絕緣膜6之蝕刻處理。亦即，在第1階段，於記憶體單元部A及邏輯部B形成記憶體單元部A之元件分離膜STM2，在第2階段，藉在以例如抗蝕膜(圖中未示)覆蓋記憶體單元部A之狀態下，選擇性地蝕刻邏輯部B之絕緣膜6，而形成邏輯部B之元件分離膜STL。如此進行，可形成厚度不同之元件分離膜STM2及STL。亦即，可準備具有從元件分離膜STM2及STL露出之高度不同的鰭片結構FA及FB之半導體基板1。
接著，可以與變形例2相同之製造方法，製造變形例3之半導體裝置。惟，不實施變形例2之墊絕緣膜PAD3的形成製程。
由於在變形例3之製造方法中，藉使元件分離膜STM2增厚，而不形成墊絕緣膜，故與變形例1同樣地，作為電荷儲存層之絕緣膜11不致受到蝕刻損傷，而可防止電荷保持特性之惡化。
以上，將由本發明人所作之發明依據其實施形態具體地作了說明，本發明不限於前述實施形態，在不脫離其要旨之範圍可進行各種變更是無須贅言的。
此外，將記載於上述實施形態之內容的一部分記載於以下。
[附註1] 一種半導體裝置之製造方法，該半導體裝置包含有： 突出部，其從半導體基板之頂面往垂直於該頂面之方向突出，於該頂面之第1方向具有寬度，並往垂直相交於該第1方向之第2方向延伸； 元件分離膜，其以接觸該突出部且包圍該突出部之下端部的狀態位於該半導體基板之該頂面上； 第1閘極電極，其配置於該半導體基板之該頂面的第1區域並在該突出部及該元件分離膜上往該第1方向延伸； 第2閘極電極，其配置於與該半導基板之該頂面的該第1區域不同之第2區域，並在該突出部及該元件分離膜上往該第1方向延伸； 該半導體裝置之製造方法具有下列製程： (a)準備具有該突出部及該元件分離膜之半導體基板； (b)在該第1區域，隔著第1閘極絕緣膜而將該第1閘極電極形成於該突出部之側面上； (c)在該第2區域，於該突出部之側面、該元件分離膜、及該第1閘極電極上形成具有電荷儲存層之第2閘極絕緣膜； (d)於該第2閘極絕緣膜上沉積第1絕緣膜後，去除形成於該突出部及該第1閘極電極上之該第1絕緣膜，在該第2區域，於該元件分離膜上形成由該第1絕緣膜構成之墊絕緣膜； (e)在該第2區域，於形成於該突出部之該側面上的該第2閘極絕緣膜上及該元件分離膜上形成該第2閘極電極。
[附註2] 如附註1之半導體裝置之製造方法，其中， 在該(d)製程，該第1閘極電極及該第1閘極絕緣膜以該第2閘極絕緣膜覆蓋。
[附註3] 如附註2之半導體裝置之製造方法，其中， 該第1閘極絕緣膜及該第1絕緣膜由氧化矽膜構成，該第2閘極絕緣膜由氮化矽膜構成。
[附註4] 如附註1之半導體裝置之製造方法，其中， 於該(d)製程與該(e)製程之間具有(f)製程，該(f)製程在該第2區域，於該突出部之該第2絕緣膜上及該墊絕緣膜上形成第2絕緣膜。
[附註5] 一種半導體裝置之製造方法，該半導體裝置包含有： 突出部，其從半導體基板之頂面往垂直於該頂面之方向突出，於該頂面之第1方向具有寬度，並往垂直相交於該第1方向之第2方向延伸； 元件分離膜，其以接觸該突出部且包圍該突出部之下端部的狀態位於該半導體基板之該頂面上； 第1閘極電極，其配置於該半導體基板之該頂面的第1區域並在該突出部及該元件分離膜上往該第1方向延伸； 第2閘極電極，其配置於與該半導基板之該頂面的該第1區域不同之第2區域，並在該突出部及該元件分離膜上往該第1方向延伸； 該半導體裝置之製造方法具有下列製程： (a)準備具有該突出部及該元件分離膜之半導體基板； (b)在該第1區域，隔著第1閘極絕緣膜而將該第1閘極電極形成於該突出部之側面上； (c)將第1絕緣膜沉積成覆蓋該突出部後，去除形成於該突出部及該第1閘極電極上之該第1絕緣膜，在該第2區域，於該元件分離膜上形成由該第1絕緣膜構成之墊絕緣膜； (d)在該第2區域，於該突出部之側面及該墊絕緣膜上形成具有電荷儲存層之第2閘極絕緣膜； (e)在該第2區域，於形成於該突出部之該側面上的該第2閘極絕緣膜上及該元件分離膜上形成該第2閘極電極。
[附註6] 一種半導體裝置之製造方法，其包含有： (a)準備半導體基板，該半導體基板具有從其頂面往垂直之方向突出並形成於該頂面之第1區域的第1突出部、形成於與該第1區域不同之第2區域的第2突出部、接觸該第1突出部之下部並包圍該第1突出部的第1元件分離膜、接觸該第2突出部之下部並包圍該第2突出部之第2元件分離膜； (b)於該第1突出部、該第1元件分離膜、該第2突出部、該第2元件分離膜上形成具有電荷儲存層之第1絕緣膜； (c)於該第1絕緣膜上沉積第2絕緣膜後，對該第2絕緣膜施行蝕刻處理，於該第1元件分離膜及該第2元件分離膜上形成由該第2絕緣膜構成的墊絕緣膜； (d)於該第1突出部、該第1元件分離膜上之墊絕緣膜、該第2突出部及該第2元件分離膜上之墊絕緣膜上形成第3絕緣膜； (e)在該第2區域，去除該第3絕緣膜及該第2絕緣膜； (f)於該第1區域之該第3絕緣膜上形成第1導體膜； (g)於該第2區域之該第2突出部上形成第2導體膜。
[附註7] 一種半導體裝置之製造方法，其具有下列製程： (a)準備半導體基板，該半導體基板具有從其頂面往垂直之方向突出並形成於該頂面之第1區域的第1突出部、形成於與該第1區域不同之第2區域的第2突出部； (b)形成接觸該第1突出部之下部並包圍該第1突出部的第1元件分離膜、及接觸該第2突出部之下部並包圍該第2突出部的第2元件分離膜； (c)於該第1突出部及該第1元件分離膜上形成具有電荷儲存層之第1絕緣膜； (d)於該第1絕緣膜上形成第2絕緣膜後，於該第2絕緣膜上形成第1導體膜； (e)於該第2突出部上形成第3絕緣膜後，於該第3絕緣膜上形成第2導體膜； 又，該第1元件分離膜比該第2元件分離膜厚。
A‧‧‧記憶體單元部 A1‧‧‧記憶體單元部 A2‧‧‧記憶體單元部 A3‧‧‧記憶體單元部 B‧‧‧邏輯部 B1‧‧‧邏輯部 B2‧‧‧邏輯部 BL‧‧‧位元線 CG‧‧‧控制閘極電極 CHP‧‧‧半導體晶片 CNT‧‧‧接觸孔 CT‧‧‧控制電晶體 DG‧‧‧虛擬閘極 E(E)‧‧‧電場 E(W)‧‧‧電場 EX1‧‧‧n– 型半導體區域 EX2‧‧‧n– 型半導體區域 EX3‧‧‧n– 型半導體區域 FA‧‧‧鰭片結構 FB‧‧‧鰭片結構 FAa‧‧‧主面 FAs‧‧‧側面 FBa‧‧‧主面 FBs‧‧‧側面 GE‧‧‧閘極電極 GE2‧‧‧閘極電極 GIm‧‧‧閘極絕緣膜 GIt‧‧‧閘極絕緣膜 GIl‧‧‧閘極絕緣膜 HA‧‧‧高度 HB‧‧‧高度 HK‧‧‧絕緣膜 Hcg‧‧‧高度 Hmg‧‧‧高度 Hmg2‧‧‧高度 Hge‧‧‧高度 Hge2‧‧‧高度 IF1‧‧‧絕緣膜 IF2‧‧‧絕緣膜 IF3‧‧‧絕緣膜 IL1‧‧‧層間絕緣膜 IL2‧‧‧層間絕緣膜 LD‧‧‧汲極區域 LS‧‧‧源極區域 MC‧‧‧記憶體單元 MC2‧‧‧記憶體單元 MD‧‧‧汲極區域 ME1‧‧‧金屬膜 ME2‧‧‧金屬膜 MG‧‧‧記憶體閘極電極 MS‧‧‧源極區域 MT‧‧‧記憶體電晶體 MW‧‧‧金屬配線 OLcg‧‧‧交疊量 OLge‧‧‧交疊量 OLge2‧‧‧交疊量 OLmg‧‧‧交疊量 OLmg2‧‧‧交疊量 PAD‧‧‧墊絕緣膜 PAD2‧‧‧墊絕緣膜 PAD3‧‧‧墊絕緣膜 PG‧‧‧插栓電極 PR1‧‧‧抗蝕膜 PW1‧‧‧p型阱 PW2‧‧‧p型阱 SC‧‧‧矽化物層 SD1‧‧‧n+ 型半導體區域 SD2‧‧‧n+ 型半導體區域 SD3‧‧‧n+ 型半導體區域 SL‧‧‧源極線 SP‧‧‧間隔件 STM‧‧‧元件分離膜 STM2‧‧‧元件分離膜 STL‧‧‧元件分離膜 STMa‧‧‧主面 STLa‧‧‧主面 SW‧‧‧側壁間隔件 Tr‧‧‧電晶體 Tr2‧‧‧電晶體 TR1‧‧‧溝 TR(e)‧‧‧電子捕獲區域 TR(h)‧‧‧電洞捕獲區域 Vb‧‧‧電壓 Vcg‧‧‧電壓 Vd‧‧‧電壓 Vmg‧‧‧電壓 Vs‧‧‧電壓 WA‧‧‧寬度 WB‧‧‧寬度 X‧‧‧方向 Y‧‧‧方向 1‧‧‧半導體基板 1a‧‧‧主面(頂面) 1b‧‧‧背面 2‧‧‧絕緣膜 3‧‧‧絕緣膜 4‧‧‧掩膜 5‧‧‧硬掩膜 6‧‧‧絕緣膜 6a‧‧‧主面 7‧‧‧絕緣膜 8‧‧‧導體膜 9‧‧‧絕緣膜 10‧‧‧絕緣膜 11‧‧‧絕緣膜 12‧‧‧絕緣膜 13‧‧‧絕緣膜 14‧‧‧導體膜 15‧‧‧掩膜 16‧‧‧絕緣膜 20‧‧‧絕緣膜 100‧‧‧CPU 200‧‧‧RAM 300‧‧‧類比電路 400‧‧‧EEPROM 500‧‧‧快閃記憶體 600‧‧‧I/O電路
圖1係顯示一實施形態之半導體裝置(半導體晶片)的佈置結構例之圖。 圖2係一實施形態之半導體裝置的主要部分平面圖。 圖3係一實施形態之半導體裝置的主要部分截面圖。 圖4係一實施形態之半導體裝置的製造製程中之主要部分截面圖。 圖5係接續圖4之半導體裝置的製造製程中之主要部分截面圖。 圖6係接續圖5之半導體裝置的製造製程中之主要部分截面圖。 圖7係接續圖6之半導體裝置的製造製程中之主要部分截面圖。 圖8係接續圖7之半導體裝置的製造製程中之主要部分截面圖。 圖9係一實施形態之半導體裝置的製造製程中之主要部分截面圖。 圖10係接續圖9之半導體裝置的製造製程中之主要部分截面圖。 圖11係接續圖10之半導體裝置的製造製程中之主要部分截面圖。 圖12係接續圖11之半導體裝置的製造製程中之主要部分截面圖。 圖13係接續圖12之半導體裝置的製造製程中之主要部分截面圖。 圖14係接續圖13之半導體裝置的製造製程中之主要部分截面圖。 圖15係接續圖14之半導體裝置的製造製程中之主要部分截面圖。 圖16係接續圖15之半導體裝置的製造製程中之主要部分截面圖。 圖17係接續圖16之半導體裝置的製造製程中之主要部分截面圖。 圖18係接續圖17之半導體裝置的製造製程中之主要部分截面圖。 圖19係接續圖18之半導體裝置的製造製程中之主要部分截面圖。 圖20係接續圖19之半導體裝置的製造製程中之主要部分截面圖。 圖21係接續圖20之半導體裝置的製造製程中之主要部分截面圖。 圖22係接續圖21之半導體裝置的製造製程中之主要部分截面圖。 圖23係記憶體單元之等效電路圖。 圖24係顯示「寫入」、「刪除」及「讀取」時對選擇記憶體單元之各部位施加電壓的條件之一例的表。 圖25(a)係顯示一實施形態之記憶體單元的電荷捕獲區域的截面圖。(b)係顯示比較例之記憶體單元的電荷捕獲區域之截面圖。 圖26係一實施形態之半導體裝置的主要部分平面圖。 圖27係變形例1之半導體裝置的主要部分截面圖。 圖28係變形例1之半導體裝置的製造製程中之主要部分截面圖。 圖29係接續圖28之半導體裝置的製造製程中之主要部分截面圖。 圖30係接續圖29之半導體裝置的製造製程中之主要部分截面圖。 圖31係變形例2之半導體裝置的主要部分平面圖。 圖32係變形例2之半導體裝置的主要部分截面圖。 圖33係變形例2之半導體裝置的製造製程中之主要部分截面圖。 圖34係接續圖33之半導體裝置的製造製程中之主要部分截面圖。 圖35係接續圖34之半導體裝置的製造製程中之主要部分截面圖。 圖36係接續圖35之半導體裝置的製造製程中之主要部分截面圖。 圖37係接續圖36之半導體裝置的製造製程中之主要部分截面圖。 圖38係接續圖37之半導體裝置的製造製程中之主要部分截面圖。 圖39係變形例2之記憶體單元的等效電路圖。 圖40係顯示變形例2之「寫入」及「刪除」時對選擇記憶體單元之各部位施加電壓的條件之一例的表。 圖41係變形例3之半導體裝置的主要部分截面圖。 圖42係變形例3之半導體裝置的製造製程中之主要部分截面圖。
無
A2‧‧‧記憶體單元部
A3‧‧‧記憶體單元部
B2‧‧‧邏輯部
CG‧‧‧控制閘極電極
CT‧‧‧控制電晶體
FA‧‧‧鰭片結構
FB‧‧‧鰭片結構
FAa‧‧‧主面
FAs‧‧‧側面
FBa‧‧‧主面
FBs‧‧‧側面
GE‧‧‧間極電極
GIm‧‧‧間極絕緣膜
GIt‧‧‧間極絕緣膜
GIL‧‧‧間極絕緣膜
Hcg‧‧‧高度
Hmg‧‧‧高度
Hge‧‧‧高度
HK‧‧‧絕緣膜
IF1‧‧‧絕緣膜
IF2‧‧‧絕緣膜
IF3‧‧‧絕緣膜
IL2‧‧‧層間絕緣膜
MC‧‧‧記憶體單元
ME1‧‧‧金屬膜
ME2‧‧‧金屬膜
MG‧‧‧記憶體間極電極
MT‧‧‧記憶體電晶體
OLcg‧‧‧交疊量
OLge‧‧‧交疊量
OLmg‧‧‧交疊量
PAD‧‧‧墊絕緣膜
PW1‧‧‧p型阱
PW2‧‧‧p型阱
SC‧‧‧矽化物層
STM‧‧‧元件分離膜
STL‧‧‧元件分離膜
STMa‧‧‧主面
STLa‧‧‧主面
Tr‧‧‧電晶體
1‧‧‧半導體基板
1a‧‧‧主面(頂面)
1b‧‧‧背面
16‧‧‧絕緣膜

Claims (15)

  1. 一種半導體裝置，其包含有： 半導體基板，其具有頂面； 元件分離膜，其形成於該半導體基板之頂面； 突出部，其係該半導體基板之一部分，貫穿該元件分離膜往垂直於該頂面之方向突出，並具有在該頂面之第1方向相互對向之第1側面及第2側面、連結該第1側面與該第2側面之主面，且往垂直相交於該第1方向之第2方向延伸； 第1閘極電極，其隔著第1絕緣膜而配置於該第1側面上並往該第1方向延伸； 第2閘極電極，其隔著具有電荷儲存層之第2絕緣膜而配置於該第1側面上並往該第1方向延伸； 第3絕緣膜，其位於該第1閘極電極與該第2閘極電極之間；及 第1半導體區域及第2半導體區域，於該突出部內形成為包夾該第1閘極電極及該第2閘極電極； 又，在垂直於該頂面之方向，該第2閘極電極與該第1側面重疊之第1交疊長度小於該第1閘極電極與該第1側面重疊之第2交疊長度。
  2. 如申請專利範圍第1項之半導體裝置，其更包含有： 第4絕緣膜，其配置於該元件分離膜與該第2閘極電極之間； 該第4絕緣膜未配置於該元件分離膜與該第1閘極電極之間。
  3. 如申請專利範圍第2項之半導體裝置，其中， 該第2絕緣膜延伸於該元件分離膜上， 該第4絕緣膜配置於該第2絕緣膜與該第2閘極電極之間。
  4. 如申請專利範圍第2項之半導體裝置，其中， 該第2絕緣膜延伸於該元件分離膜上， 該第4絕緣膜配置於該第2絕緣膜與該元件分離膜之間。
  5. 如申請專利範圍第1項之半導體裝置，其更包含有： 第4絕緣膜，其形成於該第2絕緣膜與該第1側面之間；及 第5絕緣膜，其形成於該第2絕緣膜與該第2閘極電極之間； 該第1交疊長度小於從該第2交疊長度減去該第2絕緣膜、該第4絕緣膜及該第5絕緣膜之膜厚的值。
  6. 如申請專利範圍第5項之半導體裝置，其中， 該第2絕緣膜及該第5絕緣膜從該第1側面上連續延伸於該元件分離膜上。
  7. 如申請專利範圍第1項之半導體裝置，其中， 該第2絕緣膜由氮化矽膜構成。
  8. 一種半導體裝置，其包含有： 半導體基板，其具有頂面； 元件分離膜，其形成於該半導體基板之頂面； 第1突出部，其係該半導體基板之一部分，貫穿該元件分離膜往垂直於該頂面之方向突出，並具有相互對向之第1側面及第2側面、連結該第1側面與該第2側面之第1主面； 第2突出部，其係該半導體基板之一部分，貫穿該元件分離膜往垂直於該頂面之方向突出，並具有相互對向之第3側面及第4側面、連結該第3側面與該第4側面之第2主面； 第1閘極電極，其隔著第1絕緣膜、作為電荷儲存層之第2絕緣膜、及第3絕緣膜而配置於該第1側面上； 第2閘極電極，其隔著第4絕緣膜而配置於該第3側面上； 第1半導體區域及第2半導體區域，於該第1突出部內形成為包夾該第1閘極電極； 第3半導體區域及第4半導體區域，於該第2突出部內形成為包夾該第2閘極電極； 又，在垂直於該頂面之方向，該第1閘極電極與該第1側面重疊之第1交疊長度小於該第2閘極電極與該第3側面重疊之第2交疊長度。
  9. 如申請專利範圍第8項之半導體裝置，其更包含有： 第5絕緣膜，其配置於該元件分離膜與該第1閘極電極之間； 該第5絕緣膜未配置於該元件分離膜與該第2閘極電極之間。
  10. 如申請專利範圍第9項之半導體裝置，其中， 該第2絕緣膜延伸於該元件分離膜上， 該第5絕緣膜配置於該第2絕緣膜與該第2閘極電極之間。
  11. 如申請專利範圍第9項之半導體裝置，其中， 該第2絕緣膜延伸於該元件分離膜上， 該第5絕緣膜配置於該第2絕緣膜與該元件分離膜之間。
  12. 如申請專利範圍第8項之半導體裝置，其中， 與該第1閘極電極重疊之元件分離膜的膜厚比與該第2閘極電極重疊之元件分離膜的膜厚厚。
  13. 如申請專利範圍第12項之半導體裝置，其中， 該第1突出部從該元件分離膜露出之部分的高度低於該第2突出部從該元件分離膜露出之部分的高度。
  14. 如申請專利範圍第8項之半導體裝置，其中， 該第2絕緣膜由氮化矽膜構成。
  15. 如申請專利範圍第14項之半導體裝置，其中， 該第1絕緣膜及該第3絕緣膜由氧化矽膜構成。
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