KR20170034345A - 반도체 장치 - Google Patents

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KR20170034345A
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film
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memory
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요스께 다께우찌
에이지 즈꾸다
겐이찌로 소노다
시분 즈다
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

반도체 장치의 성능을 향상시킨다. 반도체 장치는 반도체 기판(1)과, 반도체 기판(1)의 상면(1a)에 형성된 소자 분리막(STM)과, 반도체 기판(1)의 일부로서 소자 분리막을 관통하여 상면에 수직한 방향으로 돌출되며, 상면의 제1 방향에 있어서 서로 대향하는 측면(FAs)과, 대향하는 측면(FAs)을 연결하는 주면(FAa)을 가지고, 제1 방향에 직교하는 제2 방향으로 연장되는 핀(FA)을 가진다. 또한, 측면 상에 게이트 절연막(GIt)을 개재하여 배치되며, 제1 방향으로 연장되는 제어 게이트 전극(CG)과, 측면 상에 전하 축적층을 포함하는 게이트 절연막(GIm)을 개재하여 배치되며, 제1 방향으로 연장되는 메모리 게이트 전극(MG)을 가진다. 그리고, 상면과 직교하는 방향에 있어서 메모리 게이트 전극이 측면과 중첩되는 오버랩 길이(OLmg)는 제어 게이트 전극이 측면과 중첩되는 오버랩 길이(OLcg)보다 작다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 예를 들어 비휘발성 메모리를 가지는 반도체 장치에 바람직하게 이용할 수 있는 것이다.
전기적으로 기입·소거가 가능한 비휘발성 메모리로서 EEPROM(Electrically Erasable and Programmable Read Only Memory)이 널리 사용되고 있다. 현재 널리 사용되고 있는 플래시 메모리로 대표되는 이들 기억 장치는 MISFET의 게이트 전극 아래에 산화막으로 둘러싸인 도전성 플로팅 게이트 전극 또는 트랩성 절연막을 가지며, 플로팅 게이트 또는 트랩성 절연막의 전하 축적 상태를 기억 정보로 하여 이를 트랜지스터의 임계값으로서 판독하는 것이다. 상기 트랩성 절연막이라 함은 전하 축적이 가능한 절연막을 말하며, 일례로서 질화 실리콘막 등을 들 수 있다. 이러한 전하 축적 영역으로의 전하의 주입·및 방출에 의하여 MISFET의 임계치를 시프트시켜 기억 소자로서 동작시킨다.
상기 플래시 메모리로서는 MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor)막을 사용한 스플릿 게이트형 셀이 있다. 이러한 메모리는 전하 축적 영역으로서 질화 실리콘막을 사용함으로써 도전성 플로팅 게이트막에 비하여 전하를 이산적으로 저장할 수 있으므로 데이터 유지 신뢰성이 우수하다. 또한, 데이터 유지 신뢰성이 우수한 것으로 인하여 질화 실리콘막 상하의 산화막을 얇게 할 수 있어 기입·동작 및 소거 동작의 저전압화가 가능하게 되는 등의 장점을 가진다.
그리고, 스플릿 게이트형 메모리셀은 반도체 기판 상에 제1 게이트 절연막을 개재하여 형성된 제어 게이트 전극(선택 게이트 전극)과, 반도체 기판 상에 전하 축적 영역을 포함하는 제2 게이트 절연막을 개재하여 형성된 메모리 게이트 전극을 가진다. 또한, 스플릿 게이트형 메모리셀은 제어 게이트 전극 및 메모리 게이트 전극을 끼우도록 반도체 기판 표면에 형성된 한쌍의 반도체 영역(소스 영역 및 드레인 영역)을 가지고, 전하 축적 영역은 제2 게이트 절연막에 구비되어 있다.
일본 특허 공개 2006-041354호 공보(특허문헌 1)에는 반도체 기판 표면에 볼록 형상의 활성 영역을 형성하고, 이 볼록 형상의 활성 영역을 넘도록 제어 게이트 전극 및 메모리 게이트 전극을 배치한 메모리셀이 개시되어 있다. 그리고, 데이터의 기입은 반도체 기판 내에 발생시킨 핫 일렉트론을 전하 축적 영역 내로 주입하는 소스 사이도 인젝션(Source side injection:SSI) 기입 방식으로 수행하고, 데이터의 소거는 밴드(band) 간 터널 현상에 의하여 반도체 기판 내에 발생시킨 정공(hole)을 전하 축적 영역 내로 주입하는 핫 홀(Band-To-Band Tunneling:BTBT) 소거 방식으로 수행한다.
일본 특허 공개 2006-041354호 공보
본원 발명자는 차세대 비휘발성 메모리셀의 개발에 즈음하여 반도체 기판 표면에 형성된 볼록 형상의 활성 영역(「핀(fin)」이라고 칭함)을 넘도록 배치한 제어 게이트 전극과 메모리 게이트 전극을 가지는 핀형 비휘발성 메모리셀을 검토 중이다.
반도체 기판 표면으로부터 돌출된 핀의 주위는 반도체 기판 표면에 형성된 소자 분리막에 의하여 피복되어 있고, 핀은 소자 분리막으로부터 돌출되어 있다. 핀은 직방체의 돌출부로서, 반도체 기판 주면의 제1 방향으로 폭을 가지며, 제1 방향과 직교하는 제2 방향으로 연장되고, 주면(상면)과 측면을 가진다. 제어 게이트 전극은 제1 방향으로 연장되며, 제1 게이트 절연막을 개재하여 핀의 주면 및 측면을 따라 형성되어 있고, 핀의 주위의 소자 분리막 상에 연장되어 있다. 또한, 메모리 게이트 전극은 제어 게이트 전극에 인접하여 배치되며, 제2 게이트 절연막을 개재하여 핀의 주면 및 측면에 따라 형성되어 있고, 핀의 주위의 소자 분리막 상에 연장되어 있다. 그리고, 제2 게이트 절연막은 전하 축적층을 가진다. 또한, 핀 내에는 제어 게이트 전극 및 메모리 게이트 전극을 끼우도록 한쌍의 반도체 영역(소스 영역 및 드레인 영역)이 형성되어 있다.
그리고, 메모리셀에의 기입은 반도체 기판 표면에서 발생한 핫 일렉트론(전자)을 전하 축적층에 주입하는 SSI(Source Side Injection:소스 사이드 주입) 방식으로 수행하고, 소거는 FN(Fowler-Nordheim) 터널 현상을 이용하여 메모리 게이트 전극으로부터 전하 축적층에 홀(정공)을 주입한다.
본원 발명자의 검토에 따르면, 핀형 비휘발성 메모리셀은 핀 첨단의 모서리부 및 메모리 게이트 전극 하단의 모서리부에서의 전계 집중으로 인하여 기입 시에는 핀 상잔에 위치한 전하 축적층에 효율적으로 전자가 주입되고, 소거 시에는 메모리 게이트 전극 하단에 위치한 전하 축적층에 효율적으로 정공이 주입된다. 즉, 전하 축적층 내의 전자 분포와 정공 분포에 미스매칭이 생겨서 소거 후에 메모리 게이트 전극 하단으로부터 멀어진 위치의 전하 축적층에 주입된 전자가 소거되지 않고 잔존함으로 인하여 인듀어런스(endurance)가 열화되는 문제가 있는 것으로 밝혀졌다. 여기서, 인듀어런스라 함은 데이터 재기입이 가능한 횟수를 말하고, 상술한 잔존 전자가 증가하면 그 영향으로 메모리 게이트 전극과 반도체 기판 사이의 전계가 약해져 데이터의 기입, 소거를 할 수 없게 된다.
그러므로, 핀형 비휘발성 메모리를 가지는 반도체 장치는 가일층의 성능 향상이 요망되고 있다.
기타의 과제와 신규한 특징은 본 명세서의 기술 및 첨부 도면으로부터 명확해질 것이다.
일 실시형태에 따르면, 반도체 장치는 반도체 기판과, 반도체 기판의 상면에 형성된 소자 분리막과, 반도체 기판의 일부로서 소자 분리막을 관통하여 상면에 수직한 방향으로 돌출되며 상면의 제1 방향에 있어서 서로 대향하는 측면 및 대향하는 측면을 연결하는 주면을 가지고 제1 방향에 직교하는 제2 방향으로 연장되는 핀을 가진다. 또한, 측면 상에 게이트 절연막을 개재하여 배치되며 제1 방향으로 연장되는 제어 게이트 전극과, 측면 상에 전하 축적층을 포함하는 게이트 절연막을 개재하여 배치되며 제1 방향으로 연장되는 메모리 게이트 전극을 더욱 가진다. 그리고, 상면에 직교하는 방향에 있어서 메모리 게이트 전극이 측면과 중첩되는 제1 오버랩(overlap) 길이는 제어 게이트 전극이 측면과 중첩되는 제2 오버랩 길이보다 작다.
일 실시형태에 따르면 반도체 장치의 성능을 향상시킬 수 있다.
도 1은 일 실시형태의 반도체 장치(반도체 칩)의 레이아웃 구성예를 나타내는 도면이다.
도 2는 일 실시형태의 반도체 장치의 주요부 평면도이다.
도 3은 일 실시형태의 반도체 장치의 주요부 단면도이다.
도 4는 일 실시형태의 반도체 장치의 제조 공정 중인 주요부 단면도이다.
도 5는 도 4에 계속되는 반도체 장치의 제조 공정 중인 주요부 단면도이다.
도 6은 도 5에 계속되는 반도체 장치의 제조 공정 중인 주요부 단면도이다.
도 7은 도 6에 계속되는 반도체 장치의 제조 공정 중인 주요부 단면도이다.
도 8은 도 7에 계속되는 반도체 장치의 제조 공정 중인 주요부 단면도이다.
도 9는 일 실시형태의 반도체 장치의 제조 공정 중인 주요부 단면도이다.
도 10은 도 9에 계속되는 반도체 장치의 제조 공정 중인 주요부 단면도이다.
도 11은 도 10에 계속되는 반도체 장치의 제조 공정 중인 주요부 단면도이다.
도 12는 도 11에 계속되는 반도체 장치의 제조 공정 중인 주요부 단면도이다.
도 13은 도 12에 계속되는 반도체 장치의 제조 공정 중인 주요부 단면도이다.
도 14는 도 13에 계속되는 반도체 장치의 제조 공정 중인 주요부 단면도이다.
도 15는 도 14에 계속되는 반도체 장치의 제조 공정 중인 주요부 단면도이다.
도 16은 도 15에 계속되는 반도체 장치의 제조 공정 중인 주요부 단면도이다.
도 17은 도 16에 계속되는 반도체 장치의 제조 공정 중인 주요부 단면도이다.
도 18은 도 17에 계속되는 반도체 장치의 제조 공정 중인 주요부 단면도이다.
도 19는 도 18에 계속되는 반도체 장치의 제조 공정 중인 주요부 단면도이다.
도 20은 도 19에 계속되는 반도체 장치의 제조 공정 중인 주요부 단면도이다.
도 21은 도 20에 계속되는 반도체 장치의 제조 공정 중인 주요부 단면도이다.
도 22는 도 21에 계속되는 반도체 장치의 제조 공정 중인 주요부 단면도이다.
도 23은 메모리셀의 등가 회로도이다.
도 24는 「기입」, 「소거」 및 「판독」시의 선택 메모리셀의 각 부위에의 전압 인가 조건의 일례를 나타내는 표이다.
도 25(a)는 일 실시형태의 메모리셀의 전하 포획 영역을 나타내는 단면도이고, (b)는 비교예의 메모리셀의 전하 포획 영역을 나타내는 단면도이다.
도 26은 일 실시형태의 반도체 장치의 주요부 단면도이다.
도 27은 변형예 1의 반도체 장치의 주요부 단면도이다.
도 28은 변형예 1의 반도체 장치의 제조 공정 중인 주요부 단면도이다.
도 29는 도 28에 계속되는 반도체 장치의 제조 공정 중인 주요부 단면도이다.
도 30은 도 29에 계속되는 반도체 장치의 제조 공정 중인 주요부 단면도이다.
도 31은 변형예 2의 반도체 장치의 주요부 평면도이다.
도 32는 변형예 2의 반도체 장치의 주요부 단면도이다.
도 33은 변형예 2의 반도체 장치의 제조 공정 중인 주요부 단면도이다.
도 34는 도 33에 계속되는 반도체 장치의 제조 공정 중인 주요부 단면도이다.
도 35는 도 34에 계속되는 반도체 장치의 제조 공정 중인 주요부 단면도이다.
도 36은 도 35에 계속되는 반도체 장치의 제조 공정 중인 주요부 단면도이다.
도 37은 도 36에 계속되는 반도체 장치의 제조 공정 중인 주요부 단면도이다.
도 38은 도 37에 계속되는 반도체 장치의 제조 공정 중인 주요부 단면도이다.
도 39는 변형예 2의 메모리셀의 등가 회로도이다.
도 40은 변형예 2의 「기입」 및 「소거」시의 선택 메모리셀의 각 부위에의 전압 인가 조건의 일례를 나타내는 표이다.
도 41은 변형예 3의 반도체 장치의 주요부 단면도이다.
도 42는 변형예 3의 반도체 장치의 제조 공정 중인 주요부 단면도이다.
이하의 실시형태에서는 편의상 그 필요가 있을 때에는 복수의 섹션 또는 실시형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 그들은 서로 무관계한 것이 아니고, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관련에 있다. 또한, 이하의 실시형태에서 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)에 언급하는 경우, 특히 명시한 경우 및 원리적으로 분명하게 특정한 수에 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것이 아니고, 특정한 수 이상일 수 있고 또한 이하일 수도 있다. 또한, 이하의 실시형태에서 그 구성 요소(요소 단계 등도 포함함)는 특별히 명시한 경우 및 원리적으로 분명히 필수라고 생각되는 경우 등을 제외하고, 반드시 필수적인 것이 아닌 것은 말할 필요도 없다. 마찬가지로, 이하의 실시형태에서 구성 요소 등의 형상, 위치 관계 등에 언급할 때에는 특별히 명시한 경우 및 원리적으로 분명하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이는 상기 수치 및 범위에 대하여도 동일하다.
이하, 실시형태를 도면에 의거하여 상세하게 설명한다. 또한, 실시 형태를 설명하기 위한 전체 도면에 있어서, 동일한 기능을 갖는 부재에는 동일 또는 관련되는 부호를 붙이고, 그 반복 설명은 생략한다. 또한, 이하의 실시 형태에서는 특별히 필요할 때 이외는 동일 또는 마찬가지인 부분의 설명을 원칙으로서 반복하지 않는다.
또한, 실시형태를 설명하기 위한 전체 도면에 있어서는 도면을 보기 쉽게 하기 위하여 단면도이어도 해칭을 생략하는 경우도 있다. 또한, 평면도이어도 해칭을 붙이는 경우도 있다.
(실시형태)
<반도체 칩의 레이아웃 구성예>
본 실시형태의 비휘발성 메모리를 가지는 반도체 장치에 대하여 도면을 참조하면서 설명한다. 우선, 비휘발성 메모리를 포함하는 시스템이 형성된 반도체 장치(반도체 칩)의 레이아웃 구성에 대하여 설명한다. 도 1은 본 실시형태의 반도체 칩(CHP)의 레이아웃 구성예를 나타내는 도면이다. 도1에서와 같이, 반도체 칩(CHP)은 CPU(Central Processing Unit)(100), RAM(Random Access Memory)(200), 아날로그 회로(300), EEPROM(Electrically Erasable Programmable Read Only Memory)(400), 플래시 메모리(500) 및 I/O(Input/Output) 회로(600)를 가지며, 반도체 장치를 구성하고 있다.
CPU(회로)(100)는 중앙 연산 처리 장치라고도 불리며, 기억 장치로부터 명령을 판독하여 해독하고, 이를 바탕으로 다종다양한 연산이나 제어를 수행한다.
RAM(회로)(200)은 기억 정보를 랜덤하게, 즉 수시로 저장되어 있는 기억 정보를 판독하거나 기억 정보를 새로 기입할 수 있는 메모리이며, 수시로 기입 및 판독을 할 수 있는 메모리라고도 불린다. RAM으로서는 스태틱 회로를 사용한 SRAM(Static RAM)을 사용한다.
아날로그 회로(300)는 시간적으로 연속되어 변화되는 전압이나 전류의 신호, 즉 아날로그 신호를 다루는 회로이며, 예를 들어 증폭 회로, 변환 회로, 변조 회로, 발진 회로, 전원 회로 등으로 구성된다.
EEPROM(400) 및 플래시 메모리(500)는 기입 동작 및 소거 동작 양쪽 모두 전기적으로 재기입 가능한 비휘발성 메모리의 일종이며, 전기적인 소거가 가능한 프로그래머블 판독 전용 메모리라고도 불린다. 상기 EEPROM(400) 및 플래시 메모리(500)의 메모리셀은 기억(메모리)용 트랜지스터, 예를 들어 MONOS(Metal Oxide Nitride Oxide Semiconductor)형 트랜지스터나 MNOS(Metal Nitride Oxide Semiconductor)형 트랜지스터로 구성된다. EEPROM(400)과 플래시 메모리(500)의 차이점은 EEPROM(400)이 예를 들어 바이트 단위로 소거가 가능한 비휘발성 메모리인 반면에, 플래시 메모리(500)는 예를 들어 워드선 단위로 소거가 가능한 비휘발성 메모리인 점이다. 일반적으로, 플래시 메모리(500)에는 CPU(100)가 다양한 처리를 수행하기 위한 프로그램 등이 저장되어 있다. 이에 대하여, EEPROM(400)에는 재기입 빈도가 높은 여러 가지 데이터가 저장되어 있다. EEPROM(400) 또는 플래시 메모리(500)는 복수의 비휘발성 메모리 셀이 매트릭스 형상으로 배치된 메모리 셀 어레이와, 이 외의 회로 예컨대 어드레스 버퍼, 행 디코더, 열 디코더, 검증(verify) 센스 증폭 회로, 센스 증폭 회로, 기입 회로 등을 가진다.
I/O 회로(600)는 입출력 회로로서, 반도체 칩(CHP) 내부로부터 반도체 칩(CHP) 외부와 연결된 기기로의 데이터 출력이나, 반도체 칩(CHP) 외부와 연결된 기기로부터 반도체 칩(CHP) 내부로의 데이터 입력을 수행하기 위한 회로이다.
본 실시형태의 반도체 장치는 메모리셀 형성 영역과 로직 회로 형성 영역을 가진다. 메모리셀 형성 영역에는 복수의 비휘발성 메모리 셀이 매트릭스 형상으로 배치된 메모리 셀 어레이가 형성되어 있고, 로직 회로 형성 영역에는 CPU(100), RAM(200), 아날로그 회로(300), I/O 회로(600), 및 EEPROM(400) 또는 플래시 메모리(500)의 어드레스 버퍼, 행 디코더, 열 디코더, 검증 센스 증폭 회로, 센스 증폭 회로, 기입 회로 등이 형성되어 있다.
<반도체 장치의 디바이스 구조>
도 2는 본 실시형태의 반도체 장치의 주요부 평면도이다. 도 2의 메모리셀부(A)는 복수의 메모리셀이 매트릭스 형상으로 배치된 메모리 셀 어레이의 주요부 평면도이고, 로직부(B)는 로직 회로 형성 영역의 로직 회로 등을 구성하는 트랜지스터(Tr)의 주요부 평면도이다. 여기서, 트랜지스터(Tr)로서는 n형 MISFET(Metal Insulator Semiconductor Field Effect Transistor)를 예로 든다. 도 3은 본 실시형태의 반도체 장치의 주요부 단면도이다. 도 3은 메모리셀부(A)의 3군데의 단면도와 로직부(B)의 2군데의 단면도이다. 여기서, 메모리셀부(A1)는 도 2의 A1-A1´선을 따른 단면도이며, 메모리셀부(A2)는 도 2의 A2-A2´선를 따른 단면도이고, 메모리셀부(A3)는 도 2의 A3-A3´선을 따른 단면도이며, 로직부(B1)는 도 2의 B1-B1´선을 따른 단면도이고, 로직부(B2)는 도 2의 B2-B2´를 따른 단면도이다.
도 2에 나타내는 바와 같이, 메모리셀부(A)에는 X방향으로 연장된 복수의 핀(FA)이 Y방향으로 동일한 간격으로 배치되어 있다. 핀(FA)은 예를 들어 반도체 기판(1)의 주면(표면, 상면)(1a)으로부터 선택적으로 돌출된 직방체의 돌출부(볼록부)이고, 핀(FA)의 하단 부분은 반도체 기판(1)의 주면을 피복하는 소자 분리막(STM)으로 둘러싸여 있다. 핀(FA)은 반도체 기판(1)의 일부로서, 반도체 기판(1)의 활성 영역이다. 따라서, 평면에서 볼 때 서로 인접한 핀(FA) 사이에는 소자 분리막(STM)이 매립되어 있고, 핀(FA)의 주위는 소자 분리막(STM)으로 둘러싸여 있다. 핀(FA)은 메모리셀(MC)을 형성하기 위한 활성 영역이다.
복수의 핀(FA) 상에는 Y방향(X방향과 직교하는 방향)으로 연장된 복수의 제어 게이트 전극(CG) 및 복수의 메모리 게이트 전극(MG)이 배치되어 있다. 그리고, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)을 끼우도록 하여 제어 게이트 전극(CG)측에 드레인 영역(MD)이 형성되어 있고, 메모리 게이트 전극(MG)측에 소스 영역(MS)이 형성되어 있다. 드레인 영역(MD) 및 소스 영역(MS)은 n형 반도체 영역이다. 드레인 영역(MD)은 X방향을 따라 서로 인접한 2개의 제어 게이트 전극(CG) 사이에 형성되어 있고, 소스 영역(MS)은 X방향을 따라 서로 인접한 2개의 메모리 게이트 전극(MG) 사이에 형성되어 있다. 메모리셀(MC)은 제어 게이트 전극(CG), 메모리 게이트 전극(MG), 드레인 영역(MD), 및 소스 영역(MS)을 가진다. 메모리셀(MC)은 제어 게이트 전극(CG)을 가지는 제어 트랜지스터(CT)와, 이 제어 트랜지스터(CT)에 연결되며 메모리 게이트 전극(MG)을 가지는 메모리 트랜지스터(MT)를 구비한다. 메모리셀(MC)은 스플릿 게이트형 셀(스플릿 게이트형 메모리셀)이다.
X방향으로 인접한 2개의 메모리셀(MC)은 드레인 영역(MD) 또는 소스 영역(MS)을 공유하고 있다. 드레인 영역(MD)을 공유하는 2개의 메모리셀(MC)은 드레인 영역(MD)에 대하여 X방향을 경면 대칭으로 되어 있고, 소스 영역(MS)을 공유하는 2개의 메모리셀(MC)은 소스 영역(MS)에 대하여 X방향으로 경면 대칭으로 되어 있다. 각 핀(FA)에는 X방향으로 복수의 메모리셀(MC)이 형성되어 있고, X방향으로 배열된 복수의 메모리셀(MC)의 드레인 영역(MD)은 콘택트홀(CNT) 내에 형성된 플래그 전극(PG)을 통하여 X방향으로 연장된 금속 배선(MW)으로 이루어지는 소스선(SL)에 연결되어 있다. 또한, Y방향으로 배열된 복수의 메모리셀(MC)의 소스 영역(MS)은 Y방향으로 연장된 금속 배선(MW)으로 이루어지는 비트선(BL2)에 연결되어 있다. 바람직하게는 소스선(SL)은 비트선(BL2)과 다른 층의 금속 배선으로 이루어진다.
또한, 로직부(B)에는 예를 들어 X방향으로 연장된 핀(FB)이 형성되어 있다. 핀(FB)은 핀(FA)과 마찬가지로 반도체 기판(1)의 활성 영역이고, 핀(FB)의 하단 부분은 반도체 기판(1)의 주면(1a)을 피복하는 소자 분리막(STL)에 의하여 둘러싸여 있다. 핀(FB) 상에는 Y방향으로 연장된 게이트 전극(GE)이 배치되어 있고, 핀(FB)에는 이 게이트 전극(GE)을 끼우도록 하여 드레인 영역(LD) 및 소스 영역(LS)이 형성되어 있다. 드레인 영역(LD) 및 소스 영역(LS)은 n형 반도체 영역이다. 트랜지스터(Tr)는 게이트 전극(GE), 드레인 영역(LD), 및 소스 영역(LS)을 가진다. 게이트 전극(GE), 드레인 영역(LD), 및 소스 영역(LS) 각각은 콘택트홀(CNT) 내에 형성된 플래그 전극(PG)을 통하여 금속 배선(MW)에 연결되어 있다. 핀(FB)은 트랜지스터(Tr)를 형성하기 위한 활성 영역이다. 또한, 핀(FB)이 Y방향으로 연장되고, 게이트 전극(GE)이 X방향으로 연장되는 배치로 할 수도 있다.
핀(FA, FB)은 반도체 기판(1)의 주면(1a)으로부터 주면(1a)에 수직한 방향으로 돌출된 예를 들어 직방체의 돌출부이다. 핀(FA, FB)은 장변 방향으로 임의의 길이를 가지며, 단변 방향으로 임의의 폭을 가지고, 높이 방향으로 임의의 높이를 가진다. 핀(FA, FB)은 반드시 직방체일 필요는 없으며, 단면에서 볼 때 단변 방향을 따른 직사각형의 모서리부가 곡률지게 형성된 형상을 포함할 수 있다. 또한, 평면에서 볼 때 핀(FA, FB)이 연장된 방향이 장변 방향이고, 장변 방향에 직교하는 방향은 단변 방향이다. 즉, 길이는 폭보다 길다. 핀(FA, FB)은 길이, 폭, 및 높이를 가진 돌출부만 있으면, 그 형상은 불문한다. 핀(FA, FB)은 폭방향에 있어서 대향하는 측면과, 대향하는 측면을 연결하는 주면(상면)을 가진다. 예컨대 핀(FA, FB)의 평면 패턴은 S자 패턴을 포함할 수 있다.
다음으로, 도 3을 사용하여 메모리셀(MC) 및 트랜지스터(Tr)의 구조에 대하여 설명한다.
반도체 기판(1)의 메모리셀부(A)에는 반도체 기판(1)의 돌출부인 핀(FA)이 형성되어 있다. 핀(FA)의 하부는 반도체 기판(1)의 주면(1a) 상에 형성된 소자 분리막(STM)에 의하여 둘러싸여 있다. 즉, 핀(FA) 사이는 소자 분리막(STM)에 의하여 분리되어 있다. 핀(FA)의 하부에는 p형 반도체 영역인 p형 웰(PW1)이 형성되어 있다. 바꾸어 말하면, 핀(FA)은 p형 웰(PW1) 내에 형성되어 있다.
핀(FA)의 주면(FAa) 및 측면(FAs) 상에는 게이트 절연막(GIt)을 개재하여 제어 게이트 전극(CG)이 형성되어 있고, 핀(FA)의 장변 방향을 따라 제어 게이트 전극(CG)에 인접한 영역에는 게이트 절연막(GIm)을 개재하여 메모리 게이트 전극(MG)이 형성되어 있다. 제어 게이트 전극(CG)과 메모리 게이트 전극(MG) 사이에는 게이트 절연막(GIm)이 개재되어 있고, 제어 게이트 전극(CG)과 메모리 게이트 전극((MG)은 이 게이트 절연막(GIm)에 의하여 전기적으로 분리되어 있다. 또한, 제어 게이트 전극(CG)과 메모리 게이트 전극(MG) 사이에 게이트 절연막(GIm) 이외의 절연막을 개재시켜서 제어 게이트 전극(CG)과 메모리 게이트 전극((MG)을 전기적으로 분리할 수도 있다.
여기서, 게이트 절연막(GIt)은 실리콘으로 이루어지는 반도체 기판(1)의 돌출부인 핀(FA)의 주면(FAa) 및 측면(FAs)을 열산화하여 형성한 열산화막(산화 실리콘막)이며, 그 막 두께는 2nm이다. 또한, 게이트 절연막(GIm)은 실리콘으로 이루어지는 반도체 기판(1)의 돌출부인 핀(FA)의 주면(FAa) 및 측면(FAs)을 열산화하여 형성한 4nm의 막 두께를 가진 열산화막(산화 실리콘막)으로 이루어지는 절연막(IF1)과, 절연막(IF1) 상에 형성된 절연막(IF2)과, 절연막(IF2) 상에 형성된 절연막(IF3)으로 이루어진다. 절연막(IF2)은 전하 축적층(전하 축적부, 전하 축적 영역)인 질화 실리콘막으로 이루어지고, 절연막(IF3)은 이 질화 실리콘막의 표면을 피복하는 산질화 실리콘막으로 이루어진다. 상기 질화 실리콘막은 7nm의 막 두께를 가지고, 상기 산질화 실리콘막은 9nm의 막 두께를 가진다. 즉, 게이트 절연막(GIm)은 산화 실리콘막, 질화 실리콘막, 및 산질화 실리콘막의 적층 구조를 가지고, 그 막 두께는 20nm이며, 제어 게이트 전극(CG) 아래의 게이트 절연막(GIt)보다 두껍다. 게이트 절연막(GIm)은 산화 실리콘막, 질화 실리콘막, 및 산화 실리콘막의 적층 구조일 수도 있다. 또한, 게이트 절연막(GIm)으로서 산화 실리콘막(SiO), 질화 실리콘막(SiN), 산화 알루미늄막(AlOx), 산화 하프늄 막(HfOx), 산질화 실리콘막(SiON)을 조합한 적층막을 사용할 수도 있다. 예컨대 반도체 기판(1)측으로부터 SiO/SiON/HfOx/AlOx, AlOx/SiON/HfOx/AlOx, 또는 SiON/SiO/HfOx/AlOx 등의 적층 구조일 수 있다.
메모리셀부(A2)에 나타내는 바와 같이, 핀(FA)의 단변 방향에 있어서 제어 게이트 전극(CG)은 게이트 절연막(GIt)을 개재하여 핀(FA)의 주면(FAa) 및 대향하는 측면(FAs)을 따라 연장되어 있으며, 핀(FA)의 하부를 둘러싸는(끼우는) 소자 분리막(STM) 상에 연장되어 있다. 마찬가지로, 메모리셀부(A3)에 나타내는 바와 같이 핀(FA)의 단변 방향에 있어서 메모리 게이트 전극(MG)은 게이트 절연막(GIm)을 개재하여 핀(FA)의 주면(FAa) 및 대향하는 측면(FAs)을 따라 연장되어 있으며, 핀(FA)을 둘러싸는(끼우는) 소자 분리막(STM) 상에 연장되어 있다. 메모리 게이트 전극(MG)의 연장 방향에 있어서 소자 분리막(STM)과 메모리 게이트 전극(MG) 사이에는 패드 절연막(PAD)이 개재되어 있다. 상기 패드 절연막(PAD)은 절연막(IF2)과 절연막(IF3) 사이에 개재되어 있다. 패드 절연막(PAD)은 핀(FA)의 외측으로서 소자 분리막(STM)과 메모리 게이트 전극(MG) 사이에 형성되어 있으나, 핀(FA)의 주면(FAa)과 메모리 게이트 전극(MG) 사이에는 형성되어 있지 않다. 또한, 패드 절연막(PAD)은 제어 게이트 전극(CG)과 소자 분리막(STM) 사이, 및 제어 게이트 전극(CG)과 핀(FA)의 주면(FAa) 사이에는 형성되어 있지 않다. 즉, 핀(FA)의 외측에 있어서 패드 절연막(PAD)을 메모리 게이트 전극(MG)과 소자 분리막(STM) 사이에 형성함으로써 제어 게이트 전극(CG)과 핀(FA)의 측면(FAs)이 중첩되는 영역의 높이(길이)를 감소시키지 않고(바꾸어 말하면, 제어 트랜지스터(CT)의 구동능력을 저하시키지 않고) 메모리 게이트 전극(MG)과 핀(FA)의 측면(FAs)이 중첩되는 영역을 감소시키고 있다. 또한, 패드 절연막(PAD)은 도 2에 나타내는 메모리셀부(A)에 있어서 핀(FA) 및 제어 게이트 전극(CG) 이외의 영역에 형성되어 있다. 즉, 메모리 게이트 전극(MG)과 소자 분리막(STM) 사이에 패드 절연막(PAD)이 남아 있기만 하면 되고, 그 밖의 영역의 패드 절연막(PAD)은 제거하여도 된다.
제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 주면 상에는 실리사이드층(SC)이 형성되어 있다.
또한, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 외측에는 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)을 끼우도록 소스 영역(MS) 및 드레인 영역(MD)이 형성되어 있다. 소스 영역(MS)은 n-형 반도체 영역(EX1) 및 n+형 반도체 영역(SD1)을 가지고, 드레인 영역(MD)은 n-형 반도체 영역(EX2) 및 n+형 반도체 영역(SD2)을 가진다. 소스 영역(MS) 및 드레인 영역(MD)은 단변 방향 및 높이 방향에 있어서 소자 분리막(STM)으로부터 노출된 핀(FA)의 전체 영역에 걸쳐서 형성되어 있다.
제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 측벽에는 사이드월 스페이서(사이드월, 측벽 절연막)(SW) 및 층간 절연막(IL1)이 형성되어 있고, 층간 절연막(IL1) 상에는 제어 게이트 전극(CG), 메모리 게이트 전극(MG), 소스 영역(MS), 및 드레인 영역(MD)을 감싸도록 층간 절연막(IL2)이 형성되어 있다. 또한, 층간 절연막(IL2) 상에는 금속 배선(MW)이 형성되어 있다. 금속 배선(MW)은 층간 절연막(IL2, IL1)에 형성된 콘택트홀(CT) 내에 형성된 플래그 전극(PG)을 통하여 소스 영역(MS) 및 드레인 영역(MD)에 전기적으로 연결되어 있다.
메모리셀(MC)은 제어 게이트 전극(CG), 메모리 게이트 전극(MG), 드레인 영역(MD),및 소스 영역(MS)을 가진다. 그리고, 장변 방향을 따른 드레인 영역(MD)과 소스 영역(MS) 사이의 거리는 메모리셀(MC)의 채널 길이에 상당하고, 단변 방향을 따라 제어 게이트 전극(CG) 또는 메모리 게이트 전극(MG)이 핀(FA)의 주면(FAa) 및 측면(FAs)과 대향하는(중첩되는) 영역은 메모리셀(MC)의 채널 폭에 상당한다. 또한, 메모리셀(MC)은 제어 트랜지스터(CT)와 메모리 트랜지스터(MT)를 가지므로 핀(FA)의 주면(FAa) 상의 제어 게이트 전극(CG)의 길이는 제어 트랜지스터(CT)의 게이트 길이에 상당하고, 단변 방향을 따른 제어 게이트 전극(CG)이 핀(FA)의 주면(FAa) 및 측면(FAs)과 대향한는(중첩되는) 영역은 제어 트랜지스터(CT)의 채널 폭에 상당한다. 또한, 핀(FA)의 주면(FAa) 상의 메모리 게이트 전극(MG)의 길이는 메모리 트랜지스터(MT)의 게이트 길이에 상당하고, 단변 방향을 따른 메모리 게이트 전극(MG)이 핀(FA)의 주면(FAa) 및 측면(FAs)과 대향하는(중첩되는) 영역은 메모리 트랜지스터(MT)의 채널 폭에 상당한다.
반도체 기판(1)의 로직부(B)에는 반도체 기판(1)의 돌출부인 핀(FB)이 형성되어 있다. 핀(FB)의 하부는 반도체 기판(1)의 주면(1a) 상에 형성된 소자 분리막(STL)에 의하여 둘러싸여 있다. 도시하지 않지만 로직부(B)에는 복수의 핀(FB)이 형성되어 있고, 핀(FB) 사이는 소자 분리막(STL)에 의하여 분리되어 있다. 핀(FB)의 하부에는 p형 반도체 영역인 p형 웰(PW2)이 형성되어 있다. 바꾸어 말하면 핀(FB)은 p형 웰(PW2) 내에 형성되어 있다.
핀(FB)의 주면(FBa) 및 측면(FBs)에는 게이트 절연막(GIL) 및 절연막(HK)을 개재하여 게이트 전극(GE)이 형성되어 있다. 로직부(B2)에서와 같이 핀(FB)의 단변 방향에 있어서 게이트 전극(GE)은 게이트 절연막(GIL) 및 절연막(HK)을 개재하여 핀(FB)의 주면(FBa) 및 측면(FBs)을 따라 연장되어 있으며, 핀(FB)을 둘러싸는 소자 분리막(STL) 상에 연장되어 있다. 게이트 전극(GE)은 금속막(ME1) 및 금속막(ME2)의 적층 구조로 구성되어 있다. 로직부(B)에는 패드 절연막(PAD)이 형성되어 있지 않다.
또한, 게이트 전극(GE)을 끼우도록 하여 게이트 전극(GE)의 외측에 형성된 소스 영역(LS) 및 드레인 영역(LD) 각각은 n-형 반도체 영역(EX3) 및 n+형 반도체 영역(SD3)을 가진다. 소스 영역(LS) 및 드레인 영역(LD)은 단변 방향 및 높이 방향에 있어서 소자 분리막(STL)으로부터 노출된 핀(FB)의 전체 영역에 걸쳐서 형성되어 있다.
게이트 전극(GE)의 측벽에는 사이드월 스페이서(SW) 및 층간 절연막(IL1)이 형성되어 있고, 게이트 전극(GE) 및 층간 절연막(IL1) 상에는 층간 절연막(IL2)이 형성되어 있다. 또한, 층간 절연막(IL1)과 층간 절연막(IL2) 사이에는 게이트 전극(GE)을 감싸도록 절연막(16)이 형성되어 있다. 층간 절연막(IL2) 상에는 금속 배선(MW)이 형성되어 있고, 금속 배선(MW)은 층간 절연막(IL2, IL1)에 형성된 콘택트홀(CNT) 내에 형성된 플래그 전극(PG)을 통하여 소스 영역(LS) 및 드레인 영역(LD)에 전기적으로 연결되어 있다.
트랜지스터(Tr)는 게이트 전극(GE), 드레인 영역(LD), 및 소스 영역(LS)을 가진다. 그리고, 장변 방향을 따른 드레인 영역(LD)과 소스 영역(LS) 사이의 거리는 트랜지스터(Tr)의 채널 길이에 상당하고, 단변 방향을 따라 게이트 전극(GE)이 핀(FB)의 주면(FBa) 및 측면(FBs)과 대향하는 영역은 트랜지스터(Tr)의 채널 폭에 상당한다.
또한, 도 3에 나타내는 p형 웰(PW1) 및 p형 웰(PW2)은 도 4 내지 도 22에서는 도시를 생략한다.
<반도체 장치의 제조 공정에 대하여>
도 4 내지 도 22는 본 실시형태의 반도체 장치의 제조 공정 중인 주요부 단면도이다.
먼저, 메모리셀부(A)의 핀(FA) 및 로직부(B)의 핀(FB)의 제조 공정에 대하여 설명한다.
도 4는 핀(FA, FB)을 형성할 영역을 특정하기 위한 마스크막(4) 형성 공정(스텝S1)을 설명하는 도면이다.
우선, 반도체 기판(1) 상에 절연막(2) 및 절연막(3)을 퇴적한다. 반도체 기판(1)은 예를 들어 1 내지 10Ωcm 정도의 비저항을 가진 p형 단결정 실리콘 등으로 이루어진다. 절연막(2)은 산화 실리콘막으로 이루어지며, 그 막 두께는 2 내지 10nm 정도이다. 절연막(3)은 질화 실리콘막으로 이루어지며, 그 막 두께는 20 내지 100nm 정도이다.
다음으로, 절연막(3) 상에 비정질 실리콘막을 퇴적한 후, 소망하는 형상이 되도록 패터닝함으로써 비정질 실리콘막으로 이루어지는 마스크막(4)을 형성한다. 마스크막(4)의 막 두께는 20 내지 200nm로 한다. 이 마스크막(4)의 양단에 핀(FA) 또는 핀(FB)이 형성되므로 마스크막(4)의 폭에 따라 서로 인접한 핀(FA)의 간격 또는 서로 인접한 핀(FB)의 간격을 결정할 수 있다.
도 5는 핀(FA, FB)을 형성하기 위한 하드 마스크막(5) 형성 공정(스텝 S2)을 설명하는 도면이다.
마스크막(4)의 상면 및 측면을 감싸도록 반도체 기판(1) 상에 10 내지 40nm의 막 두께를 가진 산화 실리콘막을 퇴적한 후, 이 산화 실리콘막을 이방성 드라이 에칭함으로써 마스크막(4)의 측벽에 하드 마스크막(5)을 형성한다. 하드 마스크막(5)의 폭은 10 내지 40nm로 된다. 이 하드 마스크막(5)을 형성한 후, 마스크막(4)을 제거한다.
도 6은 핀(FA, FB) 형성 공정(스텝 S3)을 설명하는 도면이다.
우선, 하드 마스크막(5)을 마스크로 하여 절연막(3, 2), 및 반도체 기판(1)을 이방성 드라이 에칭하여, 평면에서 볼 때 하드 마스크막(5)과 동일한 형상의 절연막(3, 2) 및 핀(FA, FB)을 형성한다. 이 때, 하드 마스크막(5)으로부터 노출된 영역의 반도체 기판(1)을 100 내지 250nm 팜으로써 반도체 기판(1)의 주면(1a)으로부터의 높이가 100 내지 250nm의 핀(FA, FB)을 형성할 수 있다. 물론 메모리셀부(A)의 핀(FA)의 폭(WA)은 로직부(B)의 핀(FB)의 폭(WB)과 동일하다. 여기서, 핀(FA) 또는 핀(FB)의 폭이라 함은 상술한 제어 게이트 전극(CG) 또는 게이트 전극(GE)이 교차하는 방향을 따른 길이를 말한다. 또한, 핀(FA, FB)을 형성한 후, 하드 마스크막(5)을 제거한다.
다음으로, 소자 분리막(STM, STL) 형성 공정(스텝 S4)을 설명한다.
우선, 반도체 기판(1) 상에 핀(FA, FB), 절연막(2), 및 절연막(3)을 완전히 파묻도록 산화 실리콘막 등으로 이루어지는 절연막을 퇴적하고, 이 절연막에 대하여 CMP(Chemical Mechanical Polishing) 처리를 수행함으로써 절연막(3)의 주면을 노출시킨다. 이와 같이 하여 도 7에 나타내는 바와 같이 반도체 기판(1)의 주면(1a) 상에 균일한 주면(6a)을 가진 절연막(6)을 형성한다. 또한, 절연막(6)을 형성한 후, 절연막(3) 및 절연막(2)을 제거하되 절연막(3)만을 제거할 수도 있다.
다음으로, 도 8에 나타내는 바와 같이 절연막(6)을 에칭하여 절연막(6)의 주면(6a)을 높이 방향으로 후퇴(하강)시킴으로써 핀(FA, FB)의 측면의 일부 및 주면을 노출시킨다. 이와 같이 하여 메모리셀부(A)의 핀(FA)의 하부에 소자 분리막(STM)을 형성하고, 로직부(B)의 핀(FB)의 하부에 소자 분리막(STL)을 형성한다. 여기서, 메모리셀부(A)와 로직부(B)에서는 절연막(6)의 후퇴량이 동일하므로 핀(FA, FB)의 노출 높이는 동일하다. 메모리셀부(A)의 핀(FA)의 높이(HA)는 소자 분리막(STM)의 주면(상면, 표면)(STMa)으로부터 핀(FA)의 주면(FAa)까지의 거리이고, 로직부(B)의 핀(FB)의 높이(HB)는 소자 분리막(STL)의 주면(상면, 표면)(STLa)으로부터 핀(FB)의 주면(FBa)까지의 거리이다. 이로써, 소자 분리막(STM, STL) 형성 공정(스텝 S4)이 완료된다.
다음으로, 도 9 내지 도 22를 사용하여 메모리셀(MC) 및 트랜지스터(Tr)의 제조 공정에 대하여 설명한다. 도 3과 마찬가지로 도 9 내지 도 22는 메모리셀부(A1, A2, A3) 및 로직부(B1, B2)를 도시하고 있다.
도 9에 나타내는 바와 같이, 메모리셀부(A1, A2, A3)에는 핀(FA)이 마련되어 있고, 로직부(B1, B2)에는 핀(FB)이 마련되어 있다. 핀(FA)의 폭(WA)은 핀(FB)의 폭(WB)과 동일하고(WA=WB), 핀(FA)의 높이(HA)는 핀(FB)의 높이(HB)와 동일하다(HA=HB). 또한, 도 3에 나타낸 p형 웰(PW1, PW2)은 도 8에 나타낸 소자 분리막(STM, STL) 형성 공정(스텝 S4)을 실시한 후, 후술할 스텝(S5)을 실시하기 전에 실시한다.
도 10은 절연막(7), 도체막(8), 및 절연막(9) 형성 공정(스텝 S6)을 나타내고 있다. 우선, 핀(FA, FB)의 주면(FAa, FBa) 및 측면(FAs, FBs)에 절연막(7)을 형성한다. 절연막(7)은 핀(FA, FB)의 주면(FAa, FBa) 및 측면(FAs, FBs)을 열산화하여 형성한 2nm 정도의 산화 실리콘막으로 이루어진다. 다음으로, 절연막(7) 상에 핀(FA, FB)의 높이 이상의 막 두께를 가진 도체막(8)을 퇴적하고, 이 도체막(8)에 CMP 처리를 수행함으로써 평탄한 주면을 가진 도체막(8)을 형성한다. 다음으로, 도체막(8)의 주면 상에 절연막(9)을 퇴적한다. 도체막(8)은 폴리 실리콘막(실리콘막)으로 이루어지고, 절연막(9)은 질화 실리콘막으로 이루어진다. 상기 도체막(8)의 CMP 공정에서는 핀(FA, FB)의 주면 상에 도체막(8)을 남기는 것이 중요하다.
도 11는 제어 게이트 전극(CG) 형성 공정(스텝 S6)을 나타내고 있다. 우선, 절연막(9) 상에 레지스트막(PR1)을 선택적으로 형성한다. 레지스트막(PR1)은 메모리셀부(A)에서 제어 게이트 전극(CG)의 형성 영역을 피복하고, 그 밖의 영역이 노출되는 패턴을 가진다. 또한, 레지스트막(PR1)은 로직부(B)를 피복하는 패턴을 가진다. 다음으로, 절연막(9) 및 도체막(8)을 드라이 에칭하여 레지스트막(PR1)으로부터 노출된 영역의 절연막(9) 및 도체막(8)을 제거함으로써 제어 게이트 전극(CG)을 형성한다. 절연막(7)은 드라이 에칭 처리 또는 그 후의 세정 공정에서 가공되어 제어 게이트 전극(CG) 아래에 게이트 절연막(GIt)이 형성된다. 또한, 메모리셀부(A3)에서는 절연막(9), 도체막(8), 및 절연막(7)이 제거되어 핀(FA)의 주면(FAa) 및 측면(FAs)이 노출된다. 또한, 절연막(9)을 패터닝한 후, 또는 절연막(9) 및 도체막(8)을 패터닝한 후, 레지스트막(PR1)을 제거한다.
도 12는 절연막(10) 및 절연막(11) 형성 공정(스텝 S7)을 나타내고 있다. 우선, 제어 게이트 전극(CG)으로부터 노출된 핀(FA)의 주면(FAa) 및 측면(FAs)에 절연막(10) 및 절연막(11)을 순차적으로 형성한다. 절연막(10)은 핀(FA)의 주면(FAa) 및 측면(FAs)을 열산화하여 형성한 산화 실리콘막으로 이루어지고, 그 막 두께는 4nm이며, 게이트 절연막(GIt)의 막 두께보다 크다. 또한, 절연막(11)은 질화 실리콘막으로 이루어지고, 그 막 두께는 7nm이다. 이 때, 제어 게이트 전극(CG) 및 게이트 절연막(GIt)의 측면은 절연막(11)에 의하여 피복된다.
도 12는 후술할 패드 절연막(PAD) 형성 공정(스텝 S8)의 일부 공정을 나타내고 있다. 여기서는 메모리셀부(A3)에 있어서 핀(FA)의 주면(FAa) 및 측면(FAs)을 피복하도록 핀(FA)의 높이 이상의 막 두께를 가진 절연막(12)을 형성한다. 절연막(12)은 예를 들어 산화 실리콘막으로 이루어진다. 절연막(12)을 형성하는 데는 절연막(11) 상에 산화 실리콘막을 퇴적하고, 이 산화 실리콘막에 CMP 연마를 수행하여 메모리셀부(A1, A2)의 제어 게이트 전극(CG) 상에 형성된 절연막(11)을 노출시킨다. 즉, 상기 CMP 연마 공정에서는 절연막(11)의 노출을 검출하여 연마를 정지한다.
도 13은 도 12에 계속되는 패드 절연막(PAD) 형성 공정(스텝 S8)의 일부 공정을 나타내고 있다. 우선, 절연막(12)을 등방성 에칭하여 핀(FA)의 주면(FAa) 상의 절연막(12)을 제거한다. 그리고, 등방성 에칭을 계속하여 소자 분리막(STM) 상에 절연막(12)을 선택적으로 남김으로써 패드 절연막(PAD)을 형성한다. 패드 절연막(PAD)의 막 두께는 예를 들어 핀(FA)의 높이의 1/2 이상으로 하는 것이 바람직하다. 즉, 높이 방향에 있어서 소자 분리막(STM)으로부터 노출된 핀(FA)의 중앙보다 윗쪽 부분이 패드 절연막(PAD)으로부터 노출된다. 이 때, 로직부(B)에서는 전체 영역에 걸쳐서 절연막(12)이 제거되므로 패드 절연막(PAD)은 형성되지 않는다. 또한, 패드 절연막(PAD)을 형성한 후, 도 2에 나타낸 메모리 게이트 전극(MG)의 패턴을 약간 확대한 패턴을 가진 레지스트막(도시하지 않음)을 형성하고, 도 2에 나타낸 인접한 핀(FA)과 인접한 제어 게이트 전극(CG)에 의하여 끼워진 영역 및 인접한 핀(FA)과 인접한 메모리 게이트 전극(MG)에 의하여끼워진 영역의 절연막(12)을 제거할 수도 있다.
상기 패드 절연막(PAD) 형성 공정에 있어서 메모리셀부(A1)에서는 핀(FA) 상의 절연막(12)이 모두 제거되지만, 제어 게이트 전극(CG) 및 게이트 절연막(GIt)의 측면은 질화 실리콘막으로 이루어지는 절연막(11)에 의하여 피복되어 있으므로 게이트 절연막(GIt)의 사이드 에칭을 방지할 수 있다.
도 14는 절연막(13) 형성 공정(스텝 S9)을 나타내고 있다. 여기서는 절연막(11) 상 및 메모리셀부(A3)의 패드 절연막(PAD) 상에 절연막(13)을 형성한다. 절연막(13)은 예를 들어 산질화 실리콘막으로 이루어지고, 그 막 두께는 9nm이다.
도 15는 후술할 메모리 게이트 전극(MG) 형성 공정(스텝 S10)의 일부 공정을 나타내고 있다. 우선, 절연막(13) 상에 제어 게이트 전극(CG)과 절연막(9)으로 이루어지는 적층체의 높이 및 메모리셀부(A3)의 핀(FA)의 높이 이상의 막 두께를 가진 도체막(14)을 퇴적한 후, 이 도체막(14)에 CMP 처리를 수행하여 제어 게이트 전극(CG) 상의 절연막(11)을 노출시킴으로써 도 15에 나타내는 바와 같이 메모리셀부(A)의 제어 게이트 전극(CG)으로부터 노출된 영역에 도체막(14)을 선택적으로 형성한다. 도체막(14)은 폴리 실리콘막(실리콘막)으로 이루어진다. 이 때, 로직부(B)에서는 도체막(14)이 제거되어서 절연막(11)이 노출된다. 또한, 메모리셀부(A1)에서는 도체막(14)은 제어 게이트 전극(CG)의 측벽 및 핀(FA) 상에 절연막(10, 11, 13)을 개재하여 형성된다. 또한, 메모리셀부(A3)에서는 도체막(14)은 핀(FA)의 주면(FAa) 상 및 측면(FAs)에 절연막(10, 11, 13)을 개재하여 형성된다.
도 16은 후술할 메모리 게이트 전극(MG) 형성 공정(스텝 S10)의 일부 공정을 나타내고 있다. 우선, 도체막(14)을 에치백(등방성 에칭)하여 도체막(14)의 주면의 높이를 낮게 한다. 상기 에치백 공정후, 도체막(14)의 주면은 예를 들어 제어 게이트 전극(CG)의 주면과 대략 동일한 높이를 가지게 된다. 다음으로, 제어 게이트 전극(CG) 상의 절연막(9, 11)의 측벽 상 및 도체막(14) 상에 질화 실리콘막을 퇴적한 후, 이 질화 실리콘막을 이방성 드라이 에칭하여 제어 게이트 전극(CG) 상의 절연막(9)의 측벽에 마스크막(15)을 형성한다. 이 마스크막(15)을 형성하기 위한 이방성 드라이 에칭 공정에 의하여 제어 게이트 전극(CG) 상 및 로직부(B)의 절연막(11)이 제거된다. 다음으로, 마스크막(15)으로부터 노출된 도체막(14)을 에칭하여 제거함으로써 제어 게이트 전극(CG)의 측벽에 절연막(10, 11, 13)을 개재하여 메모리 게이트 전극(MG) 및 스페이서(SP)를 형성한다.여기서, 스페이서(SP)는 메모리 게이트 전극(MG)과 동일한 구조를 가지지만 후술할 공정에서 제거되므로 메모리 게이트 전극(MG)과 다른 명칭을 붙인다.
도 17은 스페이서(SP) 제거 및 게이트 절연막(GIm) 형성 공정(스텝 S11)을 나타내고 있다. 우선, 메모리 게이트 전극(MG)을 피복하고, 스페이서(SP)가 노출되는 레지스트막(도시하지 않음)을 사용한 웨트 에칭에 의하여 도 16에 나타낸 스페이서(SP) 상의 마스크막(15) 및 스페이서(SP)를 제거한다. 이어서 메모리 게이트 전극(MG)으로부터 노출된 영역의 절연막(13, 11, 10)을 웨트 에칭에 의하여 제거함으로써 메모리 게이트 전극(MG) 아래(즉, 메모리 게이트 전극(MG)과 핀(FA) 사이)에 선택적으로 절연막(13, 11, 10)을 남겨서 절연막(IF3, IF2, IF1)으로 이루어지는 게이트 절연막(GIm)을 형성한다. 이 때, 게이트 절연막(GIm)은 핀(FA)의 주면(FAa)과 메모리 게이트 전극(MG) 사이뿐만 아니라 제어 게이트 전극(CG)과 메모리 게이트 전극(MG) 사이에도 형성된다. 또한, 도 17에 나타내는 바와 같이 게이트 절연막(GIm)은 핀(FA)의 주면(FAa) 및 측면(FAs)을 따라 형성된다.
도 18은 더미(dummy) 게이트(DG) 및 n-형 반도체 영역(불순물 확산층)(EX1, EX2, EX3) 형성 공정(스텝 S12)을 나타내고 있다. 우선, 로직부(B)에서 절연막(9) 및 도체막(8)을 패터닝하여 도체막(8)으로 이루어지는 더미 게이트(DG)를 형성한다. 이 때, 더미 게이트(DG) 위의 절연막(9) 및 더미 게이트(DG) 아래의 절연막(7)은 더미 게이트(DG)와 동일한 평면 패턴을 가지게 된다.
다음으로, 예컨대 이온 주입법을 이용하여 비소(As) 또는 인(P) 등의 n형 불순물을 핀(FA, FB) 내에 도입함으로써 핀(FA) 내에 n-형 반도체 영역(EX1, EX2)을 형성하고, 핀(FB) 내에 n-형 반도체 영역(EX3)을 형성한다. n-형 반도체 영역(EX1, EX2)은 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)에 대하여 셀프 얼라인으로 형성된다. 즉, 상기 n형 불순물은 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)으로부터 노출된 핀(FA)의 주면 및 측면에 주입되므로 n-형 반도체 영역(EX1, EX2)은 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 양측에 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)을 끼우도록 형성된다. 그리고, 상기 이온 주입 후의 열처리에 의하여 불순물이 확산되므로 n-형 반도체 영역(EX1)은 메모리 게이트 전극(MG)의 일부와 중첩되고, n-형 반도체 영역(EX2)은 제어 게이트 전극(CG)의 일부와 중첩된다.
또한, 상기 n-형 반도체 영역(EX3)은 더미 게이트(DG)에 대하여 셀프 얼라인으로 형성된다. 즉, 상기 n형 불순물은 더미 게이트(DG)로부터 노출된 핀(FB)의 주면 및 측면에 주입되므로 n-형 반도체 영역(EX3)은 더미 게이트(DG)의 양측에 더미 게이트(DG)를 끼우도록 형성된다. 그리고, 상기 이온 주입 후의 열처리에 의하여 불순물이 확산되므로 n-형 반도체 영역(EX3)은 더미 게이트(DG)의 일부와 중첩된다.
도 19는 사이드월 스페이서(사이드 월, 측벽 절연막)(SW) 및 n+형 반도체 영역(불순물 확산층)(SD1, SD2, SD3) 형성 공정(스텝 S13)을 나타내고 있다. 우선, 예컨대 핀(FA, FB)의 주면(FAa, FBa)을 피복하도록 반도체 기판(1) 상에 산화 실리콘막 또는 질화 실리콘막 혹은 이들의 적층막으로 이루어지는 절연막을 퇴적한 후, 이 절연막을 이방성 드라이 에칭한다. 이와 같이 하여 메모리셀부(A1)에서 제어 게이트 전극(CG) 및 절연막(9)의 측벽과, 메모리 게이트 전극(MG) 및 마스크막(13)의 측벽에 사이드월 스페이서(SW)를 형성한다. 또한, 로직부(B1)에서 더미 게이트(DG) 및 절연막(9)의 측벽에 사이드월 스페이서(SW)를 형성한다. 또한, 메모리셀부(A2, A3) 및 로직부(B2)에서는 상기 이방성 드라이 에칭에 의하여 사이드월 스페이서(SW) 형성용 절연막이 제거되므로 절연막(9) 또는 마스크막(13)이 노출된다.
다음으로, 예컨대 제어 게이트 전극(CG), 메모리 게이트 전극(MG) 및 사이드월 스페이서(SW)를 마스크(이온 주입 저지 마스크)로 사용한 이온 주입법에 의하여 비소(As) 또는 인(P) 등의 n형 불순물을 핀(FA)에 도입하여 n+형 반도체 영역(SD1, SD2)을 형성한다. 이 때, 더미 게이트 전극(DG) 및 사이드월 스페이서(SW)를 마스크(이온 주입 저지 마스크)로 사용한 이온 주입법에 의하여 비소(As) 또는 인(P) 등의 n형 불순물을 핀(FB)에 도입하여 더미 게이트(DG)를 끼우도록 n+형 반도체 영역(SD3)을 형성한다.
이와 같이 하여 n-형 반도체 영역(EX1) 및 이보다 불순물 농도가 높은 n+형 반도체 영역(SD1)에 의하여 메모리셀(MC)의 소스 영역(MS)으로서 기능하는 n형 반도체 영역을 형성하고, n-형 반도체 영역(EX2)과 이보다 불순물 농도가 높은 n+형 반도체 영역(SD2)에 의하여 메모리셀(MC)의 드레인 영역(MD)으로서 기능하는 n형 반도체 영역을 형성한다. 또한, n-형 반도체 영역(EX3) 및 이보다 불순물 농도가 높은 n+형 반도체 영역(SD3)에 의하여 로직부(B)의 트랜지스터(Tr)의 소스 영역(LS) 및 드레인 영역(LD)으로서 기능하는 n형 반도체 영역을 형성한다.
도 20은 층간 절연막(IL1) 형성 공정(스텝 S14)을 나타내고 있다. 우선, 반도체 기판(1) 상에 층간 절연막(IL1)을 형성(퇴적)한다. 층간 절연막(IL1)은 산화 실리콘막의 단체(單體)막, 또는 질화 실리콘막과 이 질화 실리콘막 상에 이 질화 실리콘막보다 두껍게 퇴적한 산화 실리콘막의 적층막 등으로 이루어지며, 예컨대 CVD법 등을 사용하여 형성한다. 다음으로, 층간 절연막(IL1)의 상면을 CMP법 등을 사용하여 연마(연마 처리)한다. 이로써 도 20에 나타내는 바와 같이 제어 게이트 전극(CG), 메모리 게이트 전극(MG) 및 더미 게이트(DG)의 각 상면을 노출시킨다. 즉, 상기 연마 공정에서는 제어 게이트 전극(CG), 메모리 게이트 전극(MG) 및 더미 게이트(DG) 상에 형성되어 있었던 절연막(9) 및 마스크막(15)을 완전히 제거한다. 이 때, 절연막(9) 및 마스크막(13)의 측벽에 위치한 사이드 월(SW)의 일부도 제거된다.
도 21은 게이트 절연막(GIL) 및 게이트 전극(GE) 형성 공정(스텝 S15)을 나타내고 있다. 우선, 도 20에 나타낸 더미 게이트(DG)의 제거 공정을 실시하여 층간 절연막(IL1)에 홈(TR1)을 형성한다. 이 홈(TR1)의 저부(저면)는 절연막(7)의 상면에 의하여 형성되고, 홈(TR1)의 측벽(측면)은 사이드월 스페이서(SW)의 측면(더미 게이트(DG)를 제거하기 전에 더미 게이트(DG)에 접해 있었던 측면)에 의하여 형성된다.
다음으로, 도 21에 나타내는 바와 같이 반도체 기판(1) 상에, 즉 홈(TR1)의 내부(저부 및 측벽)의 절연막(7) 상에 절연막(HK), 금속막(ME1) 및 금속막(ME2)을 이 순서로 퇴적한다. 이어서 절연막(HK), 금속막(ME1) 및 금속막(ME2)을 CMP 처리하여 층간 절연막(IL1) 상의 절연막(HK), 금속막(ME1) 및 금속막(ME2)을 제거한다. 이와 같이 하여 홈(TR1) 내에 선택적으로 절연막(7)으로 이루어지는 게이트 절연막(GIL), 절연막(HK), 금속막(ME1) 및 금속막(ME2)의 적층 구조를 형성한다. 여기서, 절연막(HK)은 질화 실리콘보다 유전율(비유전율)이 높은 절연재료막, 소위 High-k막(고유전율막)이다. 또한, 더미 게이트(DG) 제거 공정 후에 절연막(7)을 제거하여 핀(FB)의 주면(FBa) 상에 새로 게이트 절연막(GIL)을 형성한 후, 절연막(HK)을 형성할 수도 있다.
절연막(HK)으로서는 산화 하프늄막, 산화 지르코늄막, 산화 알루미늄막, 산화 탄탈륨막 또는 산화 란타늄막 등의 금속 산화물막을 사용할 수 있다. 이들 절연막(HK)은 예를 들어 ALD(Atomic layer Deposition:원자층 퇴적)법 또는 CVD법에 의하여 형성할 수 있다.
예컨대 금속막(ME1)은 티타늄-알루미늄(TiAl)막일 수 있고, 금속막(ME2)은 알루미늄(Al)막일 수 있다. 또한, 금속막(ME1)과 금속막(ME2) 사이에 티타늄(Ti)막, 질화 티타늄(TiN)막 또는 이들의 적층막을 개재시켜서 트랜지스터(Tr)의 임계값 전압을 조정할 수도 있다.
절연막(HK)은 홈(TR1)의 저부(저면) 및 측벽에 형성되고, 게이트 전극(GE)은 그 저부(저면) 및 측벽(측면)이 절연막(HK)에 인접한다. 게이트 전극(GE)과 반도체 기판(1)의 핀(FB) 사이에는 절연막(GIL)과 절연막(HK)이 개재되어 있고, 게이트 전극(GE)과 사이드월 스페이서(SW) 사이에는 절연막(HK)이 개재되어 있다. 게이트 전극(GE) 바로 아래의 게이트 절연막(GIL) 및 절연막(HK)은 트랜지스터(Tr)의 게이트 절연막으로서 기능하지만, 절연막(HK)은 고유전율막이므로 고유전율 게이트 절연막으로서 기능한다.
도 22는 실리사이드층(SC) 형성 공정(스텝 S16)을 나타내고 있다. 우선, 반도체 기판(1) 상에 소정의 패턴을 가진 절연막(16)을 형성한다. 절연막(16)은 예를 들어 산화 실리콘막 등으로 이루어지며, CVD법 등을 이용하여 형성할 수 있다. 절연막(14)은 평면에서 볼 때 로직부(B)의 트랜지스터(Tr)의 게이트 전극(GE)을 피복하고, 메모리셀부(A)가 노출되는 패턴(평면 형상)을 가진다.
다음으로, 반도체 기판(1) 상에 금속막을 형성하고, 열처리를 수행함으로써 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 주면 상에 실리사이드층(SC)을 형성한다. 실리사이드층(SC)은 바람직하게는 코발트 실리사이드층(금속막이 코발트막인 경우), 니켈 실리사이드층(금속막이 니켈막인 경우), 또는 백금 첨가 니켈 실리사이드층(금속막이 니켈 백금 합금막인 경우)일 수 있다. 그 후, 미반응 금속막을 웨트 에칭 등에 의하여 제거한다. 도 22는 이 단계의 단면을 도시 하고 있다. 또한, 미반응 금속막을 제거한 후, 추가적인 열처리를 수행할 수도 있다. 이 때, 게이트 전극(GE) 상에는 실리사이드층(SC)은 형성되지 않는다.
다음으로, 도 3을 사용하여 층간 절연막(IL2), 플래그 전극(PG) 및 금속 배선(MW) 형성 공정(스텝 S17)을 설명한다. 우선, 실리사이드층(SC) 상에 층간 절연막(IL2)을 형성한다. 층간 절연막(IL2)은 예를 들어 산화 실리콘을 주체로 한 산화 실리콘계 절연막일 수 있다. 층간 절연막(IL2)을 형성한 후, 층간 절연막(IL2)의 상면을 CMP법으로 연마하여 층간 절연막(IL2)의 상면의 평탄성을 향상시킬 수도 있다.
다음으로, 층간 절연막(IL1, IL2)에 콘택트홀(개구부, 관통 구멍)(CNT)을 형성한다. 콘택트홀(CNT)은 메모리셀(MC)의 소스 영역(MS) 및 드레인 영역(MD)의 표면, 트랜지스터(Tr)의 소스 영역(LS) 및 드레인 영역(LD)의 표면을 노출시킨다.
다음으로, 콘택트홀(CNT) 내에 접속용 전기 전도 부재로서의 텅스텐(W) 등으로 이루어지는 도전성 플래그 전극(PG)을 형성한다. 플래그 전극(PG)은 배리어 도체막(예를 들어 티타늄막, 질화 티타늄막 또는 이들의 적층막)과 이 배리어 도체막 상에 퇴적한 주 도체막(텅스텐막)의 적층 구조를 가진다. 플래그 전극(PG)은 메모리셀(MC)의 소스 영역(MS) 및 드레인 영역(MD), 트랜지스터(Tr)의 소스 영역(LS) 및 드레인 영역(LD)에 접촉되어 전기적으로 연결된다.
다음으로, 층간 절연막(IL2) 상에 금속 배선(MW)을 형성한다. 금속 배선(MW)은 배리어 도체막(예를 들어 질화 티타늄막, 탄탈륨막 또는 질화 탄탈륨막 등)과, 이 배리어 도체막 상에 퇴적한 주 도체막(동(Cu)막)의 적층 구조를 가진다. 도 3은 도면의 간략화를 위하여 금속 배선(MW)의 배리어 도체막 및 주 도체막을 일체화하여 나타내고 있다. 또한, 플래그 전극(PG)도 마찬가지다.
<비휘발성 메모리의 동작에 대하여>
다음으로, 도 24를 참조하여 비휘발성 메모리의 동작예에 대하여 설명한다.
도 23은 메모리셀의 등가 회로도이다. 도 24는 「기입」, 「소거」 및 「판독」시의 선택 메모리셀의 각 부위에의 전압 인가 조건의 일례를 나타내는 표이다. 도 24의 표에는「기입」시, 「소거」시 및 「판독」시 각각에 있어서 도 23에 나타내는 메모리셀(선택 메모리셀)의 메모리 게이트 전극(MG)에 인가하는 전압(Vmg), 소스 영역(MS)에 인가하는 전압(Vs), 제어 게이트 전극(CG)에 인가하는 전압(Vcg), 드레인 영역(MD)에 인가하는 전압(Vd) 및 p형 웰(PW1)에 인가하는 전압(Vb)이 기재되어 있다. 여기서, 도 24의 표의 기재는 전압 인가 조건의 적절한 일례이며, 이에 제한되는 것은 아니고 필요에 따라 다양한 변경이 가능하다. 또한, 본 실시형태에서는 메모리 트랜지스터의 게이트 절연막(GIm) 중 절연막(IF2)(전하 축적부인 질화 실리콘막)에의 전자 주입을 「기입」으로 정의하고, 홀(hole:정공) 주입을 「소거」로 정의한다.
기입 방식으로서는 소위 SSI(Source Side Injection:소스 사이드 주입) 방식이라고 불리는 소스 사이드 주입에 따른 핫 일렉트론 주입으로 기입하는 방식(핫 일렉트론 주입 기입 방식)을 이용할 수 있다. 예컨대 도 24의 「기입」 칼럼에 나타내는 전압을 기입하려는 선택 메모리셀의 각 부위에 인가하여 선택 메모리셀의 절연막(GIm) 중 절연막(IF2) 내에 전자를 주입하여 기입을 수행한다. 이 때, 핫 일렉트론은 2개의 게이트 전극(메모리 게이트 전극(MG) 및 제어 게이트 전극(CG)) 사이의 아래쪽의 채널 영역(소스, 드레인 사이)에 발생되고, 메모리 게이트 전극(MG) 아래쪽의 전하 축적부인 질화 절연막(IF2)에 주입된다. 즉, 핫 일렉트론(전자)이 반도체 기판(1)측으로부터 절연막(IF2)에 주입된다. 주입된 핫 일렉트론(전자)은 절연막(IF2) 내의 트랩 준위에 포획되고, 그 결과 메모리 트랜지스터의 임계값 전압이 상승된다. 이로써, 메모리 트랜지스터가 기입 상태로 된다.
소거 방식은 소위 FN 터널링 방식에 따른다. 즉, 메모리 게이트 전극(MG)으로부터 전하 축적층인 절연막(IF2)에 정공을 주입하여 소거를 수행한다.
예컨대 도 24의 「소거」 칼럼에 나타내는 전압을 소거하려는 선택 메모리셀의 각 부위에 인가하여 선택 메모리셀의 절연막(IF2) 내에 정공을 주입하고, 미리 주입되어 있었던 전자와 재결합시킴으로써 메모리 트랜지스터의 임계값 전압을 낮춘다. 이로써, 메모리 트랜지스터가 소거 상태로 된다.
판독 시에는 예컨대 도 24의 「판독」 칼럼에 나타내는 전압을 판독하려는 선택 메모리셀의 각 부위에 인가한다. 판독 시 메모리 게이트 전극(MG)에 인가하는 전압(Vmg)을 기입 상태 시의 메모리 트랜지스터의 임계값 전압과 소거 상태 시의 메모리 트랜지스터의 임계값 전압 사이의 값으로 함으로써 기입 상태와 소거 상태를 판별할 수 있다.
다음으로, 도 25(a)는 본 실시형태의 메모리셀의 전하 포획(charge trapping) 영역을 나타내는 단면도이고, 도 25(b)는 비교예인 메모리셀의 전하 포획 영역을 나타내는 단면도이다.
도 25(a) 및 도 25(b)는 핀(FA)의 하나의 측면(FAs)을 따른 절연막(IF2)이 가진 전자 포획 영역(TR(e)) 및 정공 포획 영역(TR(h))을 나타내고 있다. 전자 포획 영역(TR(e))은 전자의 포획량이 많은 영역을 나타내고 있어 전자 포획 영역(TR(e)) 이외의 영역에도 전자가 포획되어 있다. 정공 포획 영역(TR(h))도 마찬가지다. 또한, 핀(FA)의 또하나의 측면(FAs)을 따른 절연막(IF2)에도 상기와 같은 전하 포획 영역이 형성되어 있다. 또한, 주면(FAa)을 따른 절연막(IF2)에도 전하 포획 영역이 형성되어 있으나 그 설명은 생략한다.
상술한 바와 같이, 기입 시에는 반도체 기판(1)(또는 웰 영역(PW1))에 발생한 전자가 반도체 기판(1)과 메모리 게이트 전극(MG) 사이의 전계에 의하여 전하 축적층인 절연막(IF2) 내에 주입되지만, 도 25(a) 및 도 25(b)에 나타내는 바와 같이 핀(FA)의 상단의 모서리부에 전계E(W)가 집중되므로, 그 근방에 위치한 절연막(IF2) 내에 전자 포획 영역(TR(e))이 형성된다. 또한, 소거 시에는 메모리 게이트(MG) 내의 정공이 메모리 게이트 전극(MG)과 반도체 기판(1) 사이의 전계에 의하여 전하 축적층인 절연막(IF2) 내에 주입되지만, 도 25(a) 및 도 25(b)에 나타내는 바와 같이 메모리 게이트 전극(MG)의 하단의 모서리부에 전계E(E)가 집중되므로, 그 근방에 위치한 절연막(IF2) 내에 정공 포획 영역(TR(e))이 형성된다.
도 25(a)에 나타내는 바와 같이, 본 실시형태의 메모리셀(MC)은 메모리 게이트 전극(MG)과 소자 분리막(STM) 사이에 패드 절연막(PAD)을 형성하고, 메모리 게이트 전극(MG)의 하단을 핀(FA)의 주면(FAa)측에 올렸으므로 정공 포획 영역(TR(h))을 전자 포획 영역(TR(e))에 접근시켜서 겹칠 수 있다. 그러므로, 전자 분포와 정공 분포의 미스매칭을 저감할 수 있어 핀형 비휘발성 메모리셀의 인듀어런스(endurance)를 향상시킬 수 있다. 도 25(b)의 비교예는 정공 포획 영역(TR(h))이 전자 포획 영역(TR(e))으로부터 이격되어 있으므로 전자 분포와 정공 분포의 미스매칭이 발생하여 핀형 비휘발성 메모리셀의 인듀어런스가 저하된다.
<주요한 특징과 효과에 대하여>
도 26은 본 실시형태인 반도체 장치의 메모리셀부(A2, A3) 및 로직부(B2)의 주요부 단면도이다.
우선, 메모리셀부(A2, A3)에 대하여 설명한다.
메모리 게이트 전극(MG)의 하면의 높이(Hmg)는 제어 게이트 전극(CG)의 하면의 높이(Hcg)와 달리 제어 게이트 전극(CG)의 하면의 높이(Hcg)보다 높다. 여기서, 높이는 반도체 기판(1)의 이면(1b)을 기준으로 한다. 또한, 하면이라 함은 핀(FA)의 외측으로서 메모리 게이트 전극(MG) 또는 제어 게이트 전극(CG)이 핀(FA)과 소자 분리막(STM) 양쪽에 근접하는 모서리부에서의 하면을 의미한다.
메모리 게이트 전극(MG)의 하면의 높이(Hmg)는 제어 게이트 전극(CG)의 하면의 높이(Hcg)보다 절연막(IF2), 패드 절연막(PAD) 및 절연막(IF3)의 막 두께 만큼 높으므로 다음 관계식(식 1)이 성립된다.
Hmg=Hcg+D(IF2+IF3+PAD)… (식 1)
여기서 D(IF2+IF3+PAD)는 절연막(IF2), 절연막(IF3) 및 패드 절연막(PAD)의 막 두께를 합친 막 두께이다. 즉, 절연막(IF2), 패드 절연막(PAD) 및 절연막(IF3)은 메모리 게이트 전극(MG)과 소자 분리막(STM) 사이에 존재하고, 제어 게이트 전극(CG)과 소자 분리막(STM) 사이에 존재하지 않는다.
또한, 패드 절연막(PAD)은 제어 게이트 전극(CG) 아래에 형성되어 있지 않고, 메모리 게이트 전극(MG) 아래에 형성되어 있으므로 다음 관계식(식 2)도 성립된다.
Hmg>Hcg+D(IF2+IF3)… (식2)
여기서 (IF2+IF3)은 절연막(IF2) 및 절연막(IF3)의 막 두께를 합친 막 두께이다.
또한, 메모리 게이트 전극(MG)과 핀(FA)의 측면(FAs)의 오버랩량(OLmg)은 제어 게이트 전극(CG)과 핀(FA)의 측면(FAs)의 오버랩량(OLcg)과 달리 오버랩량(OLcg)보다 작다. 또한, 상기 버랩량은 오버랩 길이, 겹침량, 겹침 길이라고 부르기도 한다.
또한, 절연막(IF2), 패드 절연막(PAD) 및 절연막(IF3)은 메모리 게이트 전극(MG)과 소자 분리막(STM) 사이에 존재하고, 제어 게이트 전극(CG)과 소자 분리막(STM) 사이에 존재하지 않는다. 아울러, 절연막(IF1) 형성 공정에서 메모리 게이트 전극(MG) 아래의 핀(FA)의 주면(FAa)이 절연막(IF1)의 막 두께 만큼 낮아지므로 다음 관계식(식 3)이 성립된다.
OLmg=OLcg-D(IF1+IF2+IF3+PAD)… (식 3)
여기서 D(IF1+IF2+IF3+PAD)는 절연막(IF1), 절연막(IF2), 절연막(IF3) 및 패드 절연막(PAD)의 막 두께를 합친 막 두께이다.
또한, 패드 절연막(PAD)은 제어 게이트 전극(CG) 아래에 형성되어 있지 않고, 메모리 게이트 전극(MG) 아래에 형성되어 있으므로 다음 관계식(식 4)도 성립된다.
OLmg <OLcg-D(IF1+IF2+IF3)… (식 4)
여기서 D(IF1+IF2+IF3)은 절연막(IF1), 절연막(IF2) 및 절연막(IF3)의 막 두께를 합친 막 두께이다.
상술한 특징에 따르면 패드 절연막(PAD)은 제어 게이트 전극(CG) 아래에 형성되어 있지 않고, 메모리 게이트 전극(MG) 아래에 형성되어 있으므로, 예를 들어 제어 게이트 전극(CG)과 핀(FA)의 오버랩량을 줄이지 않고 메모리 게이트 전극(MG)과 핀(FA)의 오버랩량을 줄일 수 있다. 따라서, 제어 트랜지스터(CT)의 구동 능력을 향상시킬 수 있고, 메모리 트랜지스터(MT)의 인듀어런스를 향상시킬 수 있다. 즉, 핀형 비휘발성 메모리를 가지는 반도체 장치의 성능을 향상시킬 수 있다. 또한, 핀형 비휘발성 메모리로 한 것으로 인하여 서브 수레숄드 특성이 향상되어 고속의 판독이 가능해진다.
다음으로, 메모리셀부(A3)와 로직부(B2)에 대하여 설명한다.
로직부(B2)에는 패드 절연막(PAD)이 형성되어 있지 않다. 즉, 패드 절연막(PAD)은 메모리 게이트 전극(MG)과 소자 분리막(STM) 사아에 존재하고, 게이트 전극(GE)과 소자 분리막(STL) 사이에는 존재하지 않는다. 메모리 게이트 전극(MG)의 하면의 높이(Hmg)는 게이트 전극(GE)의 하면의 높이(Hge)와 달리 게이트 전극(GE)의 하면의 높이(Hge)보다 높다. 또한, 게이트 전극(GE)과 핀(FB)의 측면(FBs)의 오버랩(겹침)량(OLge)은 메모리 게이트 전극(MG)과 핀(FA)의 측면(FAs)의 오버랩(겹침)량(OLmg)과 달리 오버랩(겹침)량(OLmg)보다 크다.
로직부(B)의 트랜지스터(Tr)의 게이트 전극(GE)과 핀(FB)의 측면(FBs)의 오버랩(겹침)량(OLge)을 증가시켰으므로 트랜지스터(Tr)의 구동 능력을 향상시킬 수 있어 고속 동작이 가능하게 된다. 또한, 트랜지스터(Tr)의 구동 능력을 향상시키면서 메모리 트랜지스터(MT)의 인듀어런스를 향상시킬 수 있다.
또한, 본 실시형태의 제조 방법에 따르면 절연막(11) 위에 패드 절연막(PAD)을 형성하므로 패드 절연막(PAD) 형성 공정(스텝 S8)에서 제어 게이트 전극(CG) 아래의 게이트 절연막(GIt)이 사이드 에칭되어 제어 트랜지스터(CT)의 특성 악화를 방지할 수 있다.
즉, 도 12에 나타낸 바와 같이 패드 절연막(PAD)을 형성하기 위한 산화 실리콘막으로 이루어지는 절연막(12)과 게이트 절연막(GIt) 사이에는 질화 실리콘막으로 이루어지는 절연막(11)이 개재되어 있다. 따라서, 도 13에 나타낸 바와 같이 절연막(12)을 등방성 에칭하여 핀(FA)보다 낮은 패드 절연막(PAD)을 형성할 때에 절연막(11)이 에칭 스토퍼로서 기능하므로 게이트 절연막(GIt)이 사이드 에칭됨을 방지할 수 있다.
<변형예 1>
변형예 1은 상기 실시형태의 변형예이며, 패드 절연막(PAD2)의 형성 위치가 다르다. 기타의 특징은 상기 실시형태와 동일하다.
도 27은 변형예 1의 반도체 장치의 주요부 단면도이다. 메모리셀부(A3)에 있어서 패드 절연막(PAD2)은 절연막(IF2) 아래에 배치되어 있다. 바꾸어 말하면, 절연막(IF2)과 소자 분리막(STM) 사이에 배치되어 있다. 패드 절연막(PAD2)은 상기 실시형태의 패드 절연막(PAD)과 동일한 막질(막 재료) 및 막 두께를 가진다. 또한, 패드 절연막(PAD2)은 메모리 게이트 전극(MG) 아래에 형성되어 있고, 핀(FA)의 주면(FAa) 위, 제어 게이트 전극(CG) 아래 및 로직부(B)에는 형성되어 있지 않다.
다음으로, 변형예 1의 반도체 장치의 제조 방법을 설명한다. 도 28 내지 도 30은 변형예 1의 반도체 장치의 제조 공정 중인 주요부 단면도이다.
상기 실시형태에서는 도 12를 사용하여 설명한 절연막(10, 11) 형성 공정(스텝 S7) 후에 패드 절연막(PAD) 형성 공정(스텝 S8)을 실시하였으나, 변형예 1에서는 패드 절연막(PAD2) 형성 공정(스텝 S8) 후에 절연막(10, 11) 형성 공정(스텝 S7)을 실시한다. 또한, 그 밖의 공정은 상기 실시형태와 동일하다.
도 28은 후술할 패드 절연막(PAD2) 형성 공정(스텝 S8)의 일부 공정을 나타내고 있다. 우선, 상술한 제어 게이트 전극(CG) 형성 공정(스텝 S6) 후에 메모리셀부(A3)에 있어서 핀(FA)의 주면(FAa) 및 측면(FAs)을 피복하도록 핀(FA)의 높이 이상의 막 두께를 가진 절연막(12)을 형성한다. 절연막(12)은 예를 들어 산화 실리콘막으로 이루어진다. 절연막(12)을 형성하기 위하여 핀(FA)의 주면(FAa) 및 측면(FAs) 상에 산화 실리콘막을 퇴적하고, 이 산화 실리콘막을 CMP 연마하여 메모리셀부(A1, A2)의 제어 게이트 전극(CG) 상에 형성된 절연막(9)을 노출시킴으로써 절연막(12)을 형성한다.
도 29는 도 28에 계속되는 패드 절연막(PAD2) 형성 공정(스텝 S8)의 일부 공정을 나타내고 있다. 우선, 절연막(12)을 등방성 에칭하여 핀(FA)의 주면(FAa) 상의 절연막(12)을 제거한다. 그리고, 상기 등방성 에칭을 계속하여 소자 분리막(STM) 상에 선택적으로 절연막(12)을 남김으로써 패드 절연막(PAD2)을 형성한다. 패드 절연막(PAD2)의 막 두께 및 평면에서 볼 때의 형성 영역은 패드 절연막(PAD)과 동일하다.
도 30은 패드 절연막(PAD2) 형성 공정에 계속되는 절연막(10, 11) 형성 공정(스텝 S7) 및 절연막(13) 형성 공정(스텝 S9)을 나타내고 있다. 우선, 핀(FA)의 주면(FAa) 및 측면(FAs)에 절연막(10) 및 절연막(11)을 순차적으로 형성한다. 절연막(10)은 핀(FA)의 주면(FAa) 및 측면(FAs)을 열산화하여 형성한 산화 실리콘막이고, 그 막 두께는 4nm이며, 게이트 절연막(GIt)의 막 두께보다 두껍다. 또한, 절연막(11)은 질화 실리콘막으로 이루어지며, 그 막 두께는 7nm이다. 다음으로, 절연막(11) 상에 절연막(13)을 형성한다. 절연막(13)은 예를 들어 산질화 실리콘막으로 이루어지며, 그 막 두께는 9nm이다. 절연막(11, 13)은 메모리셀부(A3)에 있어서 패드 절연막(PAD2) 상에 형성한다. 그 후, 상기 실시형태의 스텝(S10) 이후의 공정을 실시한다.
변형예 1의 반도체 장치의 제조 방법에 따르면, 패드 절연막(PAD2)을 형성한 후에 전하 축적층이 되는 절연막(11)을 형성하므로, 절연막(11)의 표면이 패드 절연막(PAD2) 형성 시의 에칭 대미지를 입지 않는다 즉, 절연막(11)의 에칭 대미지로 인한 전하 유지 특성의 열화를 방지할 수 있다
<변형예 2>
변형예 2는 상기 실시형태의 변형예이다. 상기 실시형태는 스플릿 게이트형 셀이었지만, 변형예 2는 싱글 게이트형 셀로 이루어지는 비휘발성 메모리인 점이 차이점이다. 또한, 로직부의 트랜지스터의 게이트 전극 구조도 다르다.
변형예 2에서는 메모리셀(MC2), 메모리 게이트 전극(MG2), 패드 절연막(PAD3), 트랜지스터(Tr2), 게이트 전극(GE2) 등의 부호를 사용한다. 기타, 상기 실시형태와 공통되는 부분에는 동일한 부호를 붙인다.
도 31은 변형예 2의 반도체 장치의 주요부 평면도이고, 도 32는 변형예 2의 반도체 장치의 주요부 단면도이다. 도 32는 메모리셀부(A)의 2군데의 단면도와 로직부(B)의 2군데의 단면도를 나타내고 있다. 메모리셀부(A1)는 도 31의 A1-A1’을 따른 단면도이고, 메모리셀부(A3)는 도 31의 A3-A3’을 따른 단면도이며, 로직부(B1)는 도 31의 B1-B1’을 따른 단면도이고, 로직부(B2)는 도 31의 B2-B2’를 따른 단면도이다.
도 31에 나타내는 바와 같이, 메모리셀부(A)에는 X방향으로 연장되는 복수의 핀(FA)이 Y방향으로 동일한 간격으로 배치되어 있다. 복수의 핀(FA) 상에는 복수의 핀(FA)과 교차하여 Y방향(X방향과 직교하는 방향)으로 연장되는 복수의 메모리 게이트 전극(MG2)이 배치되어 있다. 메모리 게이트 전극(MG2)의 양단에는 메모리 게이트 전극(MG2)을 끼우도록 하여 드레인 영역(MD)과 소스 영역(MS)이 형성되어 있다. 즉, 메모리셀(MC2)은 싱글 게이트형 셀이다.
또한, 로직부(B)의 트랜지스터(Tr2)는 게이트 전극(GE2)과, 게이트 전극(GE2)을 끼우도록 하여 게이트 전극(GE2)의 양단의 핀(FB)에 형성된 드레인 영역(LD) 및 소스 영역(LS)을 가진다.
다음으로, 도 32를 사용하여 메모리셀(MC2) 및 트랜지스터(Tr2)의 구조에 대하여 설명한다.
메모리셀(MC2)은 메모리 게이트 전극(게이트 전극)(MG2), 드레인 영역(MD) 및 소스 영역(MS)을 가진다. 메모리 게이트 전극(게이트 전극)(MG2)은 핀(FA)의 주면(FAa) 및 측면(FAs)을 따라 형성되어 있고, 메모리 게이트 전극(MG2)과 반도체 기판(1)(또는 p형 웰(PW1)) 사이에는 게이트 절연막(GIm)이 개재되어 있다. 게이트 절연막(GIm)은 상술한 절연막(IF1, IF2, IF3)의 적층 구조로 구성되어 있다. 또한, 메모리셀부(A)에 있어서 핀(FA)의 외부(주위)에는 패드 절연막(PAD3)이 형성되어 있다.
로직부(B)에 있어서 핀(FB)의 주면(FBa) 및 측면(FBs) 상에는 게이트 절연막(GIL)을 개재하여 게이트 전극(GE2)이 형성되어 있고, 핀(FB)에는 게이트 전극(GE2)을 끼우도록 하여 드레인 영역(LD) 및 소스 영역(LS)이 형성되어 있다. 로직부(B)에는 패드 절연막(PAD3)이 형성되어 있지 않다.
다음으로, 변형예 2의 반도체 장치의 제조 방법을 설명한다. 도 33 내지 도 38은 변형예 2의 반도체 장치의 제조 공정 중인 주요부 단면도이다.
우선, 상기 실시형태의 스텝(S1) 내지 스텝(S4)을 실시하여 도 33에 나타내는 바와 같은 핀(FA, FB)을 가진 반도체 기판(1)을 준비한다.
다음으로, 도 34에 나타내는 바와 같이 상기 실시형태의 스텝(S7)을 실시하여 핀(FA)의 주면(FAa)과 측면(FAs), 및 핀(FB)의 주면(FBa)과 측면(FBs)에 상술한 절연막(10, 11)을 순차적으로 형성한다.
또한, 도 34는 후술할 패드 절연막(PAD3) 형성 공정(스텝 S8)의 일부 공정을 나타내고 있다. 우선, 메모리셀부(A3) 및 로직부(B2)에 있어서 핀(FA)의 주면(FAa)과 측면(FAs), 및 핀(FB)의 주면(FBa)과 측면(FBs)을 피복하도록 핀(FA, FB)의 높이 이상의 막 두께를 가진 절연막(12)을 형성한다. 절연막(12)은 예를 들어 산화 실리콘막으로 이루어진다. 절연막(12)을 형성하는 데는 산화 실리콘막을 절연막(11) 상에 퇴적한 후, 이 산화 실리콘막을 CMP 연마하여 메모리셀부(A1, A3)의 메모리 게이트 전극(MG) 상에 형성된 절연막(11)을 노출시킨다.
도 35는 도 34에 계속되는 패드 절연막(PAD3) 형성 공정(스텝 S8)의 일부 공정을 나타내고 있다. 우선, 상기 실시형태와 같이 하여 패드 절연막(PAD3)을 형성한다. 변형예 2에서는 이 때 로직부(B2)에도 패드 절연막(PAD3)이 형성된다.
다음으로, 도 35에 나타내는 바와 같이 절연막(13) 형성 공정(스텝 S9)을 실시하여 패드 절연막(PAD3) 상에 절연막(13)을 형성한다.
다음으로, 도 36에 나타내는 바와 같이 예컨대 메모리셀부(A)를 피복하고, 로직부(B)를 노출시키는 레지스트막(도시하지 않음)을 마스크로 하여 로직부(B)의 절연막(13, 11, 10) 및 패드 절연막(PAD3)을 제거하여 핀(FB)의 주면(FBa) 및 측면(FBs)을 노출시킨 후, 핀(FB)의 주면(FBa) 및 측면(FBs)에 절연막(20)을 형성한다. 절연막(20)은 산화 실리콘막, 산질화 실리콘막, High-k막 또는, 이들 적층막으로 이루어진다. 또한, 메모리셀부(A)를 피복하고, 로직부(B)를 노출시키는 상기 레지스트막은 절연막(20)을 형성하기 전에 제거한다.
다음으로, 도 37에 나타내는 바와 같이 메모리 게이트 전극(MG) 형성 공정(스텝 S10)을 실시한다. 우선, 절연막(13) 및 절연막(20) 상에 도체막(14)을 퇴적한 후, 이 도체막(14)을 CMP 처리하여 도체막(14)의 표면을 평탄화한다. 다음으로, 도체막(14)을 패터닝하여 메모리셀부(A)에 메모리 게이트 전극(MG2)을 형성하고, 로직부(B)에 게이트 전극(GE2)을 형성한다. 이어서, 절연막(13, 11, 10)을 에칭하여 메모리 게이트 전극(MG2)과 동일한 평면 형상을 가진 절연막(IF3, IF2, IF1)을 형성한다. 이 절연막(IF3, IF2, IF1)은 메모리셀(MC2)의 게이트 절연막(GIm)으로서 기능한다. 또한, 로직부(B)에서는 절연막(20)을 게이트 전극(GE2)과 동일한 평면 형상이 되도록 가공하여 게이트 절연막(GIL)을 형성한다.
다음으로, 도 37에 나타내는 바와 같이 n-형 반도체 영역(불순물 확산층)(EX1, EX2, EX3) 형성 공정(스텝 S12)을 실시하여 메모리 게이트 전극(MG2)의 양단에 n-형 반도체 영역(EX1, EX2)을 형성하고, 게이트 전극(GE2)의 양단에 n-형 반도체 영역(EX3)을 형성한다.
다음으로, 도 38에 나타내는 바와 같이 사이드월 스페이서(SW) 및 n+형 반도체 영역(불순물 확산층)(SD1, SD2, SD3) 형성 공정(스텝 S13)을 실시한다. 우선, 메모리 게이트 전극(MG2) 및 게이트 전극(GE2)의 측벽에 사이드월 스페이서(SW)를 형성한다. 다음으로, 메모리 게이트 전극(MG2)의 양단에 n+형 반도체 영역(SD1, SD2)을 형성하고, 게이트 전극(GE2)의 양단에 n+형 반도체 영역(SD3)을 형성한다. 아어서, 실리사이드 층(SC) 형성 공정(스텝 S16)과, 층간 절연막(IL2), 플래그 전극(PG) 및 금속 배선(MW) 형성 공정(스텝 S17)을 실시함으로써 도 32에 나타내는 변형예 2의 반도체 장치가 완성된다.
다음으로, 변형예 2의 비휘발성 메모리의 동작예에 대하여 도 40을 참조하여 설명한다.
도 39는 변형예 2의 메모리셀(MC2)의 등가 회로도이다. 도 40은 「기입」 및 「소거」시의 선택 메모리셀의 각 부위에의 전압 인가 조건의 일례를 나타내는 표이다. 도 40의 표에는 「기입」 및 「소거」시 각각에 있어서 도 39에 나타내는 바와 같은 메모리셀(선택 메모리셀)의 메모리 게이트 전극(MG2)에 인가하는 전압(Vmg), 소스 영역(MS)에 인가하는 전압(Vs), 드레인 영역(MD)에 인가하는 전압(Vd) 및 p형 웰(PW1)에 인가하는 전압(Vb)이 기재되어 있다. 여기서, 도 40의 표에 나타내는 것은 전압 인가 조건이 바람직한 일례이며, 이에 제한되는 것은 아니고 필요에 따라 다양한 변경이 가능하다. 또한, 변형예 2에서는 메모리셀(MC2)의 게이트 절연막(GIm) 내의 절연막(IF2)(전하 축적층인 질화 실리콘막)에의 전자 주입을 「기입」으로 정의하고, 정공(hole) 주입을 「소거」로 정의한다.
기입 방식으로서는 소위 CHE(Channel Hot Electron:채널 핫 일렉트론 주입) 방식이라고 불리는 기입 방식을 사용한다.
예컨대 도 40의 「기입」 칼럼에 나타내는 바와 같은 전압을 기입하려는 선택 메모리셀의 각 부위에 인가하여 선택 메모리셀의 게이트 절연막(GIm) 내의 절연막(IF2)에 전자를 주입함으로써 기입을 수행한다. 이 때, 핫 일렉트론은 메모리 게이트 전극(MG2) 아래의 채널 영역(소스, 드레인 사이)에 발생하고, 메모리 게이트 전극(MG2) 아래의 전하 축적층인 절연막(IF2)에 주입된다. 즉, 핫 일렉트론(전자)은 반도체 기판(1)측으로부터 절연막(IF2)에 주입된다. 주입된 핫 일렉트론(전자)은 절연막(IF2) 내의 트랩 준위에 포획되고, 그 결과 메모리셀의 임계값 전압이 상승된다. 즉, 메모리셀은 기입 상태로 된다.
소거 방법은 소위 FN 터널링 방식에 따른다. 즉, 메모리 게이트 전극(MG2)으로부터 전하 축적층인 절연막(IF2)에 정공을 주입하여 소거를 수행한다. 예컨대 도 40의 「소거」 칼럼에 나타내는 바와 같은 전압을 소거하려는 선택 메모리셀의 각 부위에 인가하여 선택 메모리셀의 절연막(IF2)에 정공을 주입하고, 미리 주입되어 있었던 전자와 재결합시킴으로써 메모리셀의 임계값 전압을 저하시킨다. 이로써, 메모리셀은 소거 상태로 된다.
이와 같이, 「기입」 시에는 반도체 기판(1)측으로부터 전하 축적층인 절연막(IF2)에 전자를 주입하고, 「소거」 시에는 메모리 게이트 전극(MG2)으로부터 절연막(IF2)에 정공을 주입하는 방식이므로 변형예 2의 핀형 비휘발성 메모리셀도 또한 패드 절연막(PAD3)을 형성하는 것이 유효하다. 즉, 핀(FA)의 주면(FAa) 및 측면(FAs)을 따라 메모리 게이트 전극(MG2) 및 전하 축적층인 절연막(IF2)을 형성한 싱글 게이트형 셀에 있어서도 패드 절연막(PAD3)을 형성하지 않을 경우에는 도 25(b)를 사용하여 설명한 바와 같이 전자 분포와 정공 분포의 미스매칭이 발생하여 핀형 비휘발성 메모리 셀의 인듀어런스가 저하되기 때문이다.
변형예 2에 있어서도 패드 절연막(PAD3)은 메모리 게이트 전극(MG2)과 소자 분리막(STM) 사이에 존재하고, 게이트 전극(GE2)과 소자 분리막(STL) 사이에는 존재하지 않는다. 따라서, 상기 실시형태에서 도 26을 사용하여 설명한 메모리 게이트 전극(MG)과 로직부(B2)의 트랜지스터(Tr)의 게이트 전극(GE)의 관계는 변형예 2에서도 동일하다. 즉, 메모리 게이트 전극(MG2)의 하면의 높이(Hmg2)는 게이트 전극(GE2)의 하면의 높이(Hge2)와 달라 게이트 전극(GE2)의 하면의 높이(Hge2)보다 높다. 또한, 게이트 전극(GE2)과 핀(FB)의 측면(FBs)의 오버랩(겹침)량(OLge2)은 메모리 게이트 전극(MG)과 핀(FA)의 측면(FAs)의 오버랩(겹침)량(OLmg2)과 달라 오버랩(겹침)량(OLmg2)보다 크다.
메모리 게이트 전극(MG2)과 핀(FA)의 측면(FAs)의 오버랩(겹침)량(OLmg2)을 저감시켰으므로 메모리셀(MC2)의 인듀어런스를 향상 할 수 있다. 또한, 로직부(B)의 트랜지스터(Tr)의 게이트 전극(GE)과 핀(FB)의 측면(FBs)의 오버랩(겹침)량(OLge2)을 증가시켰으므로 트랜지스터(Tr)의 구동 능력을 향상시킬 수 있어 고속 동작이 가능하게 된다
<변형예3>
변형예 3은 상기 실시형태의 변형예이다. 변형예 2와 마찬가지로 싱글 게이트형 셀로 이루어지는 비휘발성 메모리를 가진 반도체 장치이지만 변형예 2의 패드 절연막(PAD3)이 없는 대신 메모리셀부(A)의 소자 분리막(STM2)을 두껍게 만든 점이 다르다. 도 41은 변형예 3의 반도체 장치의 주요부 단면도이고, 도 42는 변형예 3의 반도체 장치의 제조 공정 중인 주요부 단면도이다.
도 41에 나타내는 바와 같이, 메모리셀부(A)의 소자 분리막(STM2)은 로직부(B)의 소자 분리막(STL)보다 두껍다. 즉, 메모리셀부(A)의 소자 분리막(STM2)의 막 두께는 로직부(B)의 소자 분리막(STL)의 막 두께와 변형예 2의 패드 절연막(PAD3)의 막 두께를 합친 막 두께와 동일하다. 따라서, 메모리 게이트 전극(MG2)과 핀(FA)의 측면(FAs)의 오버랩량, 메모리 게이트 전극(MG2)의 하면의 높이, 게이트 전극(GE2)과 핀(FB)의 측면(FBs)의 오버랩량 및 게이트 전극(GE2)의 하면의 높이는 상기 변형예 2와 동일하다.
다음으로, 변형예 3의 반도체 장치의 제조 방법을 설명한다. 상기 실시형태에서는 도 8의 소자 분리막(STM, STL) 형성 공정(스텝 S4)에서 절연막(6)을 에칭하여 절연막(6)의 주면(6a)을 후퇴시킴으로써 동일한 높이를 가진 소자 분리막(STM, STL)을 형성하였으나, 변형예 3에서는 절연막(6)의 에칭 처리를 2단계로 실시한다. 즉, 제1 단계에서는 메모리셀부(A) 및 로직부(B)에 메모리셀부(A)의 소자 분리막(STM2)을 형성하고, 제2 단계에서는 메모리셀부(A)를 예를 들어 레지스트막(도시하지 않음)으로 피복한 상태로 로직부(B)의 절연막(6)을 선택적으로 에칭함으로써 로직부(B)의 소자 분리막(STL)을 형성한다. 이로써, 두께가 다른 소자 분리막(STM2, STL)을 형성할 수 있다. 즉, 소자 분리막(STM2, STL)으로부터의 노출 높이가 다른 핀(FA) 및 핀(FB)을 가진 반도체 기판(1)을 준비할 수 있다.
다음으로, 변형예 2과 동일한 제조 방법에 따라 변형예 3의 반도체 장치를 제조할 수 있다. 단, 변형예 2의 패드 절연막(PAD3) 형성 공정은 실시하지 않는다.
변형예 3의 제조 방법에 따르면 소자 분리막(STM2)을 두껍게 형성하여 패드 절연막 형성 공정을 없앴으므로 변형예 1과 마찬가지로 전하 축적층이 되는 절연막(11)이 에칭 대미지를 입지 않아 전하 유지 특성의 열화를 방지할 수 있다.
이상으로, 본 발명자에 의해서 이루어진 발명을 실시형태에 기초하여 구체적으로 설명했으나 본 발명은 상기 실시형태에 한정되는 것은 아니고 그 요지로부터 벗어나지 않는 범위에서 다양하게 변경이 가능한 것은 말할 나위도 없다.
기타, 상기 실시형태에 기재된 내용의 일부를 이하에 기재한다.
〔부기 1〕
반도체 기판의 상면으로부터 상기 상면에 수직한 방향으로 돌출되며, 상기 상면의 제1 방향으로 폭을 가지고, 상기 제1 방향에 직교하는 제2 방향으로 연장되는 돌출부와,
상기 돌출부에 접하며, 상기 돌출부의 하단부를 둘러싸도록 상기 반도체 기판의 상기 상면 상에 위치하는 소자 분리막과,
상기 반도체 기판의 상기 상면의 제1 영역에 배치되며, 상기 돌출부 및 상기 소자 분리막 상을 상기 제1 방향으로 연장되는 제1 게이트 전극과,
상기 반도체 기판의 상기 상면의 상기 제1 영역과 다른 제2 영역에 배치되며, 상기돌출부 및 상기 소자 분리막 상을 상기 제1 방향으로 연장되는 제2 게이트 전극을 가지는 반도체 장치의 제조 방법으로서,
(a) 상기 돌출부와 상기 소자 분리막을 가지는 반도체 기판을 마련하는 공정,
(b) 상기 제1 영역에 있어서 상기 돌출부의 측면 상에 제1 게이트 절연막을 개재하여 상기 제1 게이트 전극을 형성하는 공정,
(c) 상기 제2 영역에 있어서 상기 돌출부의 측면, 상기 소자 분리막 및 상기 제1 게이트 전극 상에 전하 축적층을 가지는 제2 게이트 절연막을 형성하는 공정,
(d) 상기 제2 게이트 절연막 상에 제1 절연막을 퇴적한 후, 상기 돌출부 및 상기 제1 게이트 전극 상에 형성된 상기 제1 절연막을 제거하고, 상기 제2 영역에 있어서 상기 소자 분리막 상에 상기 제1 절연막으로 이루어지는 패드 절연막을 형성하는 공정,
(e) 상기 제2 영역에 있어서 상기 돌출부의 상기 측면 상에 형성된 상기 제2 게이트 절연막 상 및 상기 소자 분리막 상에 상기 제2 게이트 전극을 형성하는 공정을 가지는 반도체 장치의 제조 방법.
〔부기 2〕
부기 1에 기재된 반도체 장치의 제조 방법에 있어서,
상기 (d) 공정에 있어서 상기 제1 게이트 전극 및 상기 제1 게이트 절연막은 상기 제2 게이트 절연막으로 피복되어 있는 반도체 장치의 제조 방법.
〔부기 3〕
부기 2에 기재된 반도체 장치의 제조 방법에 있어서,
상기 제1 게이트 절연막 및 상기 제1 절연막은 산화 실리콘막으로 이루어지고, 상기 제2 게이트 절연막은 질화 실리콘막으로 이루어지는 반도체 장치의 제조 방법.
〔부기 4〕
부기 1에 기재된 반도체 장치의 제조 방법에 있어서,
상기 (d) 공정과 상기 (e) 공정 사이에,
(f) 상기 제2 영역에 있어서 상기 돌출부의 상기 제2 절연막 상 및 상기 패드 절연막 상에 제2 절연막을 형성하는 공정을 가지는 반도체 장치의 제조 방법.
〔부기 5〕
반도체 기판의 상면으로부터 상기 상면에 수직한 방향으로 돌출되며, 상기 상면의 제1 방향으로 폭을 가지고, 상기 제1 방향에 직교하는 제2 방향으로 연장되는 돌출부와,
상기 돌출부에 접하며, 상기 돌출부의 하단부를 둘러싸도록 상기 반도체 기판의 상기 상면 상에 위치하는 소자 분리막과,
상기 반도체 기판의 상기 상면의 제1 영역에 배치되며, 상기 돌출부 및 상기 소자 분리막 상을 상기 제1 방향으로 연장되는 제1 게이트 전극과,
상기 반도체 기판의 상기 상면의 상기 제1 영역과 다른 제2 영역에 배치되며, 상기 돌출부 및 상기 소자 분리막 상을 상기 제1 방향으로 연장되는 제2 게이트 전극을 가지는 반도체 장치의 제조 방법으로서,
(a) 상기 돌출부와 상기 소자 분리막을 가지는 반도체 기판을 마련하는 공정,
(b) 상기 제1 영역에 있어서 상기 돌출부의 측면 상에 제1 게이트 절연막을 개재하여 상기 제1 게이트 전극을 형성하는 공정,
(c) 상기 돌출부를 피복하도록 제1 절연막을 퇴적한 후, 상기 돌출부 및 상기 제1 게이트 전극 상에 형성된 상기 제1 절연막을 제거하고, 상기 제2 영역에 있어서 상기 소자 분리막 상에 상기 제1 절연막으로 이루어지는 패드 절연막을 형성하는 공정,
(d) 상기 제2 영역에 있어서 상기 돌출부의 측면 및 상기 패드 절연막 상에 전하 축적층을 가지는 제2 게이트 절연막을 형성하는 공정,
(e) 상기 제2 영역에 있어서 상기 돌출부의 상기 측면 상에 형성된 상기 제2 게이트 절연막 상 및 상기 소자 분리막 상에 상기 제2 게이트 전극을 형성하는 공정을 가지는 반도체 장치의 제조 방법.
〔부기 6〕
(a) 그 상면으로부터 수직한 방향으로 돌출되며, 상기 상면의 제1 영역에 형성된 제1 돌출부와, 상기 제1 영역과 다른 제2 영역에 형성된 제2 돌출부와, 상기 제1 돌출부의 하부에 접하며, 상기 제1 돌출부를 둘러싸는 제1 소자 분리막과, 상기 제2 돌출부의 하부에 접하며, 상기 제2 돌출부를 둘러싸는 제2 소자 분리막을 가지는 반도체 기판을 마련하는 공정,
(b) 상기 제1 돌출부, 상기 제1 소자 분리막, 상기 제2 돌출부 및 상기 제2 소자 분리막 상에 전하 축적층을 가지는 제1 절연막을 형성하는 공정,
(c) 상기 제1 절연막 상에 제2 절연막을 퇴적한 후, 상기 제2 절연막을 에칭하여 상기 제1 소자 분리막 및 상기 제2 소자 분리막 상에 상기 제2 절연막으로 이루어지는 패드 절연막을 형성하는 공정,
(d) 상기 제1 돌출부, 상기 제1 소자 분리막 상의 패드 절연막, 상기 제2 돌출부 및 상기 제2 소자 분리막 상의 패드 절연막 상에 제3 절연막을 형성하는 공정,
(e) 상기 제2 영역에 있어서 상기 제3 절연막 및 상기 제2 절연막을 제거하는 공정,
(f) 상기 제1 영역의 상기 제3 절연막 상에 제1 도체막을 형성하는 공정,
(g) 상기 제2 영역의 상기 제2 돌출부 상에 제2 도체막을 형성하는 공정을 가지는 반도체 장치의 제조 방법.
〔부기 7〕
(a) 그 상면으로부터 수직한 방향으로 돌출되며, 상기 상면의 제1 영역에 형성된 제1 돌출부와, 상기 제1 영역과 다른 제2 영역에 형성된 제2 돌출부를 가지는 반도체 기판을 마련하는 공정,
(b) 상기 제1 돌출부의 하부에 접하며, 상기 제1 돌출부를 둘러싸는 제1 소자 분리막과, 상기 제2 돌출부의 하부에 접하며, 상기 제2 돌출부를 둘러싸는 제2 소자 분리막을 형성하는 공정,
(c) 상기 제1 돌출부 및 상기 제1 소자 분리막 상에 전하 축적층을 가지는 제1 절연막을 형성하는 공정,
(d) 상기 제1 절연막 상에 제2 절연막을 형성한 후, 상기 제2 절연막 상에 제1 도체막을 형성하는 공정,
(e) 상기 제2 돌출부 상에 제3 절연막을 형성한 후, 상기 제3 절연막 상에 제2 도체막을 형성하는 공정을 가지고,
상기 제1 소자 분리막은 상기 제2 소자 분리막보다 두꺼운 반도체 장치의 제조 방법.
A, A1, A2, A3 : 메모리셀부
B, B1, B2 : 로직부
BL : 비트선
CG : 제어 게이트 전극
CHP : 반도체 칩
CT : 콘택트홀
DG : 더미 게이트
EX1, EX2, EX3 : n-형 반도체 영역
FA, FB : 핀
FAa, FBa : 주면
FAs, FBs : 측면
GE, GE2 : 게이트 전극
GIm, GIt, GIL : 게이트 절연막
HK : 절연막
IF1, IF2, IF3 : 절연막
IL1, IL2 : 층간 절연막
LD : 드레인 영역
LS : 소스 영역
MC, MC2 : 메모리셀
MD : 드레인 영역
ME1, ME2 : 금속막
MG : 메모리 게이트 전극
MS : 소스 영역
MW : 금속 배선
PAD : 패드 절연막
PG : 플래그 전극
PR1 : 레지스트막
PW1, PW2 : p형 웰
SC : 실리사이드 층
SD1, SD2, SD3 : n+형 반도체 영역
SL : 소스선
SP : 스페이서
STM, STM2, STL : 소자 분리막
STMa, STLa : 주면
SW : 사이드월 스페이서
Tr, Tr2 : 트랜지스터
TR1 : 홈
1 : 반도체 기판
1a : 주면(상면)
1b : 이면
2, 3, 6, 7, 9, 10, 11, 12, 13, 16 : 절연막
4, 15 : 마스크막
5 : 하드 마스크막
6a : 주면
8, 14 : 도체막
100 : CPU
200 : RAM
300 : 아날로그 회로
400 : EEPROM
500 : 플래시 메모리
600 : I/O 회로

Claims (15)

  1. 상면을 가지는 반도체 기판과,
    상기 반도체 기판의 상면에 형성된 소자 분리막과,
    상기 반도체 기판의 일부로서, 상기 소자 분리막을 관통하여 상기 상면에 수직한 방향으로 돌출되며, 상기 상면의 제1 방향에 있어서 서로 대향하는 제1 측면 및 제2 측면과, 상기 제1 측면과 상기 제2 측면을 연결하는 주면을 가지며, 상기 제1 방향에 직교하는 제2 방향으로 연장되는 돌출부와,
    상기 제1 측면 상에 제1 절연막을 개재하여 배치되며, 상기 제1 방향으로 연장되는 제1 게이트 전극과,
    상기 제1 측면 상에 전하 축적층을 포함하는 제2 절연막을 개재하여 배치되며, 상기 제1 방향으로 연장되는 제2 게이트 전극과,
    상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에 위치하는 제3 절연막과,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극을 끼우도록 상기 돌출부 내에 형성된 제1 반도체 영역 및 제2 반도체 영역을 가지고,
    상기 상면에 수직한 방향에 있어서 상기 제2 게이트 전극이 상기 제1 측면과 중첩되는 제1 오버랩 길이는 상기 제1 게이트 전극이 상기 제1 측면과 중첩되는 제2 오버랩 길이보다 작은 반도체 장치.
  2. 제1항에 있어서,
    상기 소자 분리막과 상기 제2 게이트 전극 사이에 배치된 제4 절연막을 더 가지고,
    상기 제4 절연막은 상기 소자 분리막과 상기 제1 게이트 전극 사이에는 배치되어 있지 않은 반도체 장치.
  3. 제2항에 있어서,
    상기 제2 절연막은 상기 소자 분리막 상에 연장되어 있고,
    상기 제4 절연막은 상기 제2 절연막과 상기 제2 게이트 전극 사이에 배치되어 있는 반도체 장치.
  4. 제2항에 있어서,
    상기 제2 절연막은 상기 소자 분리막 상에 연장되어 있고,
    상기 제4 절연막은 상기 제2 절연막과 상기 소자 분리막 사이에 배치되어 있는 반도체 장치.
  5. 제1항에 있어서,
    상기 제2 절연막과 상기 제1 측면 사이에 형성된 제4 절연막과,
    상기 제2 절연막과 상기 제2 게이트 전극 사이에 형성된 제5 절연막을 더 가지고,
    상기 제1 오버랩 길이는 상기 제2 오버랩 길이에서 상기 제2 절연막, 상기 제4 절연막 및 상기 제5 절연막의 막 두께를 뺀 값보다 작은 반도체 장치.
  6. 제5항에 있어서,
    상기 제2 절연막 및 상기 제5 절연막은 상기 제1 측면 상으로부터 상기 소자 분리막 상에 연속적으로 연장되어 있는 반도체 장치.
  7. 제1항에 있어서,
    상기 제2 절연막은 질화 실리콘막으로 이루어지는 반도체 장치.
  8. 상면을 가지는 반도체 기판과,
    상기 반도체 기판의 상면에 형성된 소자 분리막과,
    상기 반도체 기판의 일부로서, 상기 소자 분리막을 관통하여 상기 상면에 수직한 방향으로 돌출되며 서로 대향하는 제1 측면 및 제2 측면과, 상기 제1 측면과 상기 제2 측면을 연결하는 제1 주면을 가지는 제1 돌출부와,
    상기 반도체 기판의 일부로서, 상기 소자 분리막을 관통하여 상기 상면에 수직한 방향으로 돌출되며 서로 대향하는 제3 측면 및 제4 측면과, 상기 제3 측면과 상기 제4 측면을 연결하는 제2 주면을 가지는 제2 돌출부와,
    상기 제1 측면 상에 제1 절연막, 전하 축적층이 되는 제2 절연막 및 제3 절연막을 개재하여 배치된 제1 게이트 전극과,
    상기 제3 측면 상에 제4 절연막을 개재하여 배치된 제2 게이트 전극과,
    상기 제1 게이트 전극을 끼우도록 상기 제1 돌출부 내에 형성된 제1 반도체 영역 및 제2 반도체 영역과,
    상기 제2 게이트 전극을 끼우도록 상기 제2 돌출부 내에 형성된 제3 반도체 영역 및 제4 반도체 영역을 가지고,
    상기 상면에 수직한 방향에 있어서 상기 제1 게이트 전극이 상기 제1 측면과 중첩되는 제1 오버랩 길이는 상기 제2 게이트 전극이 상기 제3 측면과 중첩되는 제2 오버랩 길이보다 작은 반도체 장치.
  9. 제8항에 있어서,
    상기 소자 분리막과 상기 제1 게이트 전극 사이에 배치된 제5 절연막을 더 가지고,
    상기 제5 절연막은 상기 소자 분리막과 상기 제2 게이트 전극 사이에는 배치되어 있지 않은 반도체 장치.
  10. 제9항에 있어서,
    상기 제2 절연막은 상기 소자 분리막 상에 연장되어 있고,
    상기 제5 절연막은 상기 제2 절연막과 상기 제2 게이트 전극 사이에 배치되어 있는 반도체 장치.
  11. 제9항에 있어서,
    상기 제2 절연막은 상기 소자 분리막 상에 연장되어 있고,
    상기 제5 절연막은 상기 제2 절연막과 상기 소자 분리막 사이에 배치되어 있는 반도체 장치.
  12. 제8항에 있어서,
    상기 제1 게이트 전극과 중첩되는 소자 분리막의 막 두께는 상기 제2 게이트 전극과 중첩되는 소자 분리막의 막 두께보다 두꺼운 반도체 장치.
  13. 제12항에 있어서,
    상기 제1 돌출부가 상기 소자 분리막으로부터 노출된 부분의 높이는 상기 제2 돌출부가 상기 소자 분리막으로부터 노출된 부분의 높이보다 낮은 반도체 장치.
  14. 제8항에 있어서,
    상기 제2 절연막은 질화 실리콘막으로 이루어지는 반도체 장치.
  15. 제14항에 있어서,
    상기 제1 절연막 및 상기 제2 절연막은 산화 실리콘막으로 이루어지는 반도체 장치.
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