JP2007184489A - 半導体集積回路装置及びその製造方法 - Google Patents

Abstract

【課題】 周辺トランジスタのトランジスタ特性の変動が抑制された半導体集積回路装置及びその製造方法を提供することを目的とする。
【解決手段】 第１の溝及び前記第１の溝よりも開口幅が大きい第２の溝を有する半導体基板上に半導体集積回路装置を形成する方法であって、ＣＶＤ法により、前記第１の溝については溝の内部に上端が開口した空隙が形成されるよう側面に第１の絶縁膜を形成すると共に、第２の溝については溝の上端より低い位置まで堆積するよう前記第１の絶縁膜を形成する工程と、スピンオングラス法により、前記空隙及び前記第２の溝を埋めるように第２の絶縁膜を形成する工程と、前記第２の溝の前記第２の絶縁膜を除去し、前記第２の溝内の前記第１の絶縁膜を露出させる工程と、前記第２の溝内の前記第１の絶縁膜上にＣＶＤ法により第３の絶縁膜を形成する工程と、を有することを特徴とする半導体集積回路装置の製造方法。
【選択図】 図１４

Description

本発明は、半導体集積回路装置及びその製造方法に関し、例えば、メモリセルと周辺トランジスタを有する半導体不揮発性記憶装置及びその製造方法に関するものである。

半導体記憶装置内には、記憶素子が形成されるメモリセル領域と、メモリセルに情報を記憶させるために必要な回路等である周辺トランジスタ領域とを有している。それぞれの領域では、ＳＴＩ（Shallow Trench Isolation)法により素子同士が分離される。これは、素子間に溝を形成した後、ＳＯＧ（Spin On Glass)法により、溝に絶縁膜（ＳＯＧ膜）を埋め込み、ＳＴＩ法による素子分離領域を形成している。

ＳＯＧ法を用いて、素子分離領域に絶縁膜を埋め込む手法では、ＳＯＧ膜をシリコン酸化膜に転換するために、酸化性雰囲気中による熱処理が必要であるが、酸化処理を行うことでゲート酸化膜端の酸化や浮遊ゲートポリシリコンの酸化が懸念される。

そのため、従来手法ではゲート酸化膜端や浮遊ゲートポリシリコンの酸化を抑制するために、酸化処理は４００〜５００℃程度の酸化性雰囲気で行い、酸化処理後に８００〜９００℃程度の不活性雰囲気中で熱処理を行っている。

しかしながら、不活性雰囲気中での熱処理によりゲート酸化膜端や浮遊ゲートポリシリコンの酸化は抑制できるが、この熱処理によってＳＯＧ膜中に存在する不純物（例えば、炭素原子）がシリコン界面近傍に拡散し、固定電荷を生じさせる。

特に、メモリセル領域のＳＴＩに比べて、溝の開口幅が大きく、溝の容積の大きいＳＴＩが存在する周辺トランジスタ領域では、ＳＯＧ膜中の不純物の量が多く、固定電荷が生じやすい。そのため、周辺トランジスタ領域のトランジスタの電流ＯＦＦ特性等が悪くなり、トランジスタ特性が悪化するという問題が生じていた。
特開２００３−３１６５０号公報

本発明は、周辺トランジスタのトランジスタ特性の悪化を抑制した半導体集積回路装置及びその製造方法を提供することを目的とする。

本発明の一態様の半導体集積回路装置の製造方法は、第１の溝及び前記第１の溝よりも開口幅が大きい第２の溝を有する半導体基板上に半導体集積回路装置を形成する方法であって、ＣＶＤ法により、前記第１の溝については溝の内部に上端が開口した空隙が形成されるよう側面に第１の絶縁膜を形成すると共に、第２の溝については溝の上端より低い位置まで堆積するよう前記第１の絶縁膜を形成する工程と、スピンオングラス法により、前記空隙及び前記第２の溝を埋めるように第２の絶縁膜を形成する工程と、前記第２の溝の前記第２の絶縁膜を除去し、前記第２の溝内の前記第１の絶縁膜を露出させる工程と、前記第２の溝内の前記第１の絶縁膜上にＣＶＤ法により第３の絶縁膜を形成する工程と、を備えることを特徴としている。

本発明の一態様の半導体集積回路装置の製造方法は、半導体基板上に、ゲート酸化膜、多結晶シリコン膜及びトッパ膜を順次堆積する工程と、前記ストッパ膜、多結晶シリコン膜、ゲート酸化膜及び半導体基板をエッチングして、第１の溝及び前記第１の溝よりも開口幅が大きい第２の溝を形成する工程と、ＨＤＰ−ＣＶＤ法により、前記第１の溝については溝の内部に上端が開口した空隙が形成されるよう側面に第１の絶縁膜を形成すると共に、第２の溝については溝の上端より低い位置まで堆積するよう前記第１の絶縁膜を形成する工程と、スピンオングラス法により、前記空隙及び前記第２の溝を埋めるように第２の絶縁膜を形成する工程と、前記第２の溝の前記第２の絶縁膜を除去し、前記第２の溝内の前記第１の絶縁膜を露出させる工程と、前記第２の溝内の前記第１の絶縁膜上にＨＤＰ−ＣＶＤ法により第３の絶縁膜を形成する工程と、前記第１の溝、前記第２の溝及び前記膜パターン上の前記第１の絶縁膜、前記第２の絶縁膜及び前記第３の絶縁膜をＣＭＰ法により除去し、前記ストッパ膜を露出させる工程と、を備えることを特徴としている。

本発明の一態様の半導体集積回路装置は、第１の溝及び記第１の溝より開口幅が大きい第２の溝を有する半導体基板と、前記第１の溝の内面に沿って形成されると共に、前記第２の溝の上端より低い位置まで堆積されたＣＶＤタイプの第１の絶縁膜と、前記第１の溝を埋めるように、前記第１の溝内の前記第１の絶縁膜上に形成された第２の絶縁膜と、前記第２の溝を埋めるように、前記第２の溝内の前記第１の絶縁膜上に形成された第３の絶縁膜と、を備えることを特徴としている。

周辺トランジスタのトランジスタ特性の悪化を抑制した半導体集積回路装置及びその製造方法を提供することができる。

以下、本発明の実施例について、図面を参照して説明する。

本発明の実施例１に係る半導体集積回路装置及びその製造方法を図１乃至図１４を用いて説明する。本実施例１では、メモリセル及び選択トランジスタを有するメモリセル領域と周辺トランジスタを有する周辺トランジスタ領域とを有するＮＡＮＤ型フラッシュＥ^２ＰＲＯＭを用いて説明する。

まず、図１及び図２を用いて、本発明の本実施例１に係る半導体集積回路装置の構造の概略を説明する。図１は、本発明の本実施例１に係るＮＡＮＤ型フラッシュＥ^２ＰＲＯＭの平面概略図である。図１に示すように、ＮＡＮＤ型フラッシュＥ^２ＰＲＯＭ内には、メモリセル領域１と周辺トランジスタ領域２を有しており、メモリセル領域１は、メモリセル及び、選択トランジスタが形成される領域であり、周辺トランジスタ領域２は、ロウデコーダ、カラムデコーダ等のメモリセル領域１への情報の書き込み、読み出しに必要な周辺回路が形成される領域である。

図２は（ａ）、（ｂ）は、それぞれ、メモリセルアレイの一つのＮＡＮＤ型メモリセル部分の平面図及び等価回路図である。以下には一つのＮＡＮＤ型メモリセルに着目して説明する。この実施例では、８個のメモリセルＭＣ１ 〜ＭＣ８ が直列に接続されて一つのＮＡＮＤ型メモリセルを構成している。各メモリセルは基板の上方に、ゲート絶縁膜を介して浮遊ゲートＦＧ（ＦＧ₁ ，ＦＧ₂ ，…，ＦＧ₈ ）が形成されている。これらの浮遊ゲートＦＧの上方に、絶縁膜を介して、制御ゲートＣＧ（ＣＧ₁ ，ＣＧ₂ ，…，ＣＧ₈ ）が形成されている。各ｎ型拡散層は、隣接する２つのメモリセルの一方においては、ソースとして、他方においてはドレインとして共用される。これにより、各メモリセルＭＣ１〜ＭＣ８は、図２（ｂ）の等価回路図に示すように、直列に接続されることになる。ＮＡＮＤ型メモリセルのドレイン側とソース側には、それぞれ、メモリセルの浮遊ゲート及び制御ゲートと同じプロセスによって形成された選択ゲートＳＧ_１及びＳＧ₂が設けられている。この選択ゲートＳＧ_１及びＳＧ₂により、選択トランジスタＳＴ１及びＳＴ２が形成される。

このように素子形成された基板の上方は、酸化膜により覆われている。この酸化膜の上にビット線ＢＬが配設されている。ビット線ＢＬは、ＮＡＮＤ型メモリセルの一端のドレイン側拡散層にコンタクトされている。行方向に並ぶ複数のＮＡＮＤ型メモリセルの同一行の制御ゲートＣＧは、共通に接続され、行方向に走る制御ゲート線ＣＧ_１ 、ＣＤ₂ 、…、ＣＧ_８ として配設されている。これら制御ゲート線はいわゆるワード線ＷＬとなっている。選択ゲートＳＧ_１及びＳＧ₂も、それぞれ、行方向に走る選択ゲート線ＳＧ_１、ＳＧ₂ として配設されている。

そして、上記のようなＮＡＮＤ型メモリセルがマトリクス状に配置され、メモリセル領域１を形成している。メモリセル領域１の外側には、ロウデコーダ、カラムデコーダ等のメモリ領域へのデータの書き込み読み出しに必要な周辺回路が配置され、周辺トランジスタ領域２を形成している。

図１４は、図２(ａ)のＡ−Ａ’線の断面図及び周辺トランジスタ領域２のゲート電極における断面図である。図１４に示すように、メモリセル領域１のゲート間の間隔に比べて、周辺トランジスタ領域２のゲート間の間隔のほうが大きい。これは、メモリセル領域１は、半導体記憶装置の記憶容量を上昇させるために、集積化し、ゲート間の間隔を狭くしている。それに対し、周辺トランジスタ領域２においては、隣接するトランジスタの影響を受けないように、間隔を広くとっている。

以下、図３乃至図１４を用いて、本発明の本実施例１に係る半導体集積回路装置の製造方法を説明する。

本発明の本実施例１に係る半導体集積回路装置の製造方法における素子分離工程までを抜粋して、メモリセル領域１と周辺トランジスタ領域２のそれぞれの領域に、素子分離領域であるＳＴＩ（Shallow Trench Isolation）を形成する方法について説明する。

なお、メモリセル領域１及び周辺トランジスタ領域２内のソース・ドレイン等の半導体シリコン基板内に形成される不純物領域は、図を明瞭にするため、図示しない。

まず、図３に示すように、半導体シリコン基板１０上に熱酸化技術を用いて、厚さ約１０ｎｍのゲート酸化膜１１を形成する。次に、ゲート酸化膜１１上に、減圧ＣＶＤ法（Chemical Vapor Deposition）で厚さ４０ｎｍの多結晶シリコン膜１２を堆積後、同じく減圧ＣＶＤ法で厚さ１００ｎｍのＰ−ｄｏｐｅｄ多結晶シリコン膜１３を堆積し、多結晶シリコン膜１２とＰ−ｄｏｐｅｄ多結晶シリコン膜１３とからなる浮遊ゲート電極（ＦＧ）を形成する。次に、Ｐ−ｄｏｐｅｄ多結晶シリコン膜１３上に、減圧ＣＶＤ法で厚さ７０ｎｍのシリコンナイトライド（ＳｉＮ）膜１４を堆積する。このＳｉＮ膜１４は、後述するＣＭＰ時のストッパ膜として機能する。

次に、図４に示すように、リソグラフィー技術を用いて、フォトレジスト１５をゲート電極を形成する部分の上部に、フォトレジストのパターンを形成する。

次に、図５に示すように、フォトレジスト１５をマスクとして、ＲＩＥ （Reactive Ion Etching) 法を用いて、シリコンナイトライド膜１４、Ｐ−ｄｏｐｅｄ多結晶シリコン膜１３、多結晶シリコン膜１２、ゲート酸化膜１１、半導体シリコン基板１０をエッチングする。このとき、半導体シリコン基板１０の溝の深さが２５０ｎｍ程度になるまでエッチングを行う。この後、アッシング技術を用いてフォトレジスト１５を除去する。

これにより、メモリセル領域１には、半導体シリコン基板１０、ゲート酸化膜１１、多結晶シリコン膜１２、Ｐ−ｄｏｐｅｄ多結晶シリコン膜１３及びシリコンナイトライド膜１４からなる突起部とその隣接する突起部との間に第１の溝３１が形成され、周辺トランジスタ領域２には、半導体シリコン基板１０、ゲート酸化膜１１、多結晶シリコン膜１２、Ｐ−ｄｏｐｅｄ多結晶シリコン膜１３及びシリコンナイトライド膜１４からなる突起部とその隣接する突起部との間に第２の溝３２が形成される。

ここで、メモリセル領域１と、周辺トランジスタ領域２とでは、半導体シリコン基板１０、ゲート酸化膜１１、多結晶シリコン膜１２、Ｐ−ｄｏｐｅｄ多結晶シリコン膜１３及びシリコンナイトライド膜１４からなる突起部の間隔、つまり第１の溝３１と第２の溝３２の開口幅が異なり、周辺トランジスタ領域２内に形成される第２の溝３２のほうが、メモリセル領域１内に形成される第１の溝３１に比べて、開口幅が大きい。

このメモリセル領域１の第１の溝３１と、周辺トランジスタ領域２の第２の溝３２では、間隔が異なり、メモリセル領域１の第１の溝３１のほうが、周辺トランジスタ領域の第２の溝３２に比べて幅が狭く、開口幅も小さい。なお、第１の溝３１及び第２の溝３２には、素子分離領域 （ＳＴＩ) が形成される。

次に、図６に示すように、ＨＤＰ-ＣＶＤ （High Density Plasma-Chemical Vapor Deposition）法で、第１の絶縁膜であるシリコン酸化膜１６ （以降、ＨＤＰ膜１６と呼ぶ。) を周辺トランジスタ領域２及びメモリセル領域１の全面に１７０ｎｍ堆積する。このとき、メモリセル領域１の第１の溝３１には、ボイド４０が生じ、ボイド４０の上端が、開口するようにＨＤＰ膜１６を堆積させる。

このとき、周辺トランジスタ領域の第２の溝３２は、アスペクト比が小さいため、ボイドを内部に含まないようなＨＤＰ膜１６を形成することが可能であるが、メモリセル領域１の第１の溝３１は、アスペクト比が大きく、また、第１の溝３１の開口幅が小さいため、ボイド４０が生じる。

これは、ＨＤＰ−ＣＶＤ法により成膜を行うと、第１の溝３１の表面のうち側面における成膜速度より、第１の溝３１の底面及びシリコンナイトライド膜１４の上面における成膜速度のほうが速く、また、第１の溝３１内に形成されるＨＤＰ膜１６はオーバーハングするため、メモリセル領域１の第１の溝３１のＨＤＰ膜１６の内部にはボイド４０が生じる。

ここで、ＨＤＰ-ＣＶＤ法で堆積したＨＤＰ膜１６の膜厚の一例として、１７０ｎｍとしたが、この１７０ｎｍとは、半導体シリコン基板１０の露出している上面からの高さであり、全面に堆積したＨＤＰ膜１６は、少なくとも、メモリセル領域１においては、ＨＤＰ膜１６が、メモリセル領域１の第１の溝３１の表面を覆い、周辺トランジスタ領域２の第２の溝３２の途中まで（本実施例では、半導体基板１０底面から１７０nmの位置まで）埋め込まれている。

このとき、第２の溝３２の上面であるシリコンナイトライド膜１４の上面より低い位置までＨＤＰ膜１６が埋め込まれている。

なお、図６に示すように、本実施例においては、ボイド４０の上端が開口するようにＨＤＰ膜１６を堆積した。そのため、ボイド４０が露出している。

また、図６では、ボイド４０の底部が、ゲート酸化膜１１よりも下方に位置しているが、ボイド４０の底部が、例えば、多結晶シリコン膜１２と同程度の高さに位置していてもかまわない。

また、ＨＤＰ膜１６を形成する際に、シリコン酸化膜がオーバーハングするため、ボイド４０の上端は、シリコンナイトライド膜１４よりも、通常上部に位置するようにＨＤＰ膜１６は形成される。

上記のような形状のボイド４０を有する絶縁膜は、当業者ならば製造条件等を変えることにより容易に形成することが可能であるが、アスペクト比が高く、且つ、開口幅の狭い、メモリセル領域の第１の溝３１に、ボイド４０を発生させずにＨＤＰ膜１６を形成するのは困難である。

さらにまた、上述のＨＤＰ―ＣＶＤ法により成膜したＨＤＰ膜１６は、絶縁膜内に炭素原子等の不純物濃度が低いため、固定電荷を生じさせにくい膜である。

次に、図７に示すように、ＳＯＧ（Spin On Glass)法で、メモリセル領域１及び周辺トランジスタ領域２の全面にポリシラザン(polysilazane)を堆積し、第２の絶縁膜であるＳＯＧ膜１８ （以降、ＳＯＧ膜と呼ぶ。) を５００ｎｍ形成する。ここで、ＳＯＧ膜１８は、ＳＯＧ法により形成するので、メモリセル領域１内のボイド４０内に埋め込まれ充填される。これは、ＳＯＧ法が、溶媒にシリコン酸化膜の原料を溶融し、この溶液を塗布するものであるため、開口部が小さくまた、アスペクト比が高いボイド４０内の底部にも埋め込むことが可能である。

これにより、メモリセル領域１においては、メモリセル領域１の第１の溝３１の表面がＨＤＰ膜１６に覆われ、ＨＤＰ膜１６内のボイド４０内にＳＯＧ膜１８が埋め込まれている形状となる。

また、周辺トランジスタ領域２においては、第２の溝３２の途中までＳＯＧ膜１８が埋め込まれ、第２の溝３２内に、ＨＤＰ膜１６上にＳＯＧ膜１８が形成される形状となる。

また、このＳＯＧ法により成膜したＳＯＧ膜は、埋め込み性が高いものの、炭素原子等の不純物濃度がＨＤＰ膜等に比べて高い。なお、ＳＯＧ膜と、ＨＤＰ膜とでは、ＨＦ系のエッチング液に対するエッチングレートが異なり、ＳＯＧ膜のほうが、ＨＤＰ膜に比べてエッチングスピードが速くエッチングされやすい。

次に、４００〜５００℃程度の酸化性雰囲気中で熱処理を行い、ＳＯＧ膜１８のシリコン酸化膜への転換を行った後、８００〜９００℃程度の不活性雰囲気で熱処理を行う。

次に、図８に示すように、リソグラフィー技術で、メモリセル領域１をフォトレジスト１７で覆う。

次に、図９に示すように、フォトレジスト１７をマスクとして、ＲＩＥ法により、周辺トランジスタ領域２のＳＯＧ膜１８をエッチングにより除去する。これにより、第２の溝３２からＳＯＧ膜１８が除去され、第２の溝３２からＨＤＰ膜１６が露出する。この後、アッシングなどにより、フォトレジスト１７を除去する。

次に、図１０に示すように、ＨＤＰ法により、第３の絶縁膜であるＨＤＰ膜１９をメモリセル領域１及び周辺トランジスタ領域２上に５００nm形成する。このとき、少なくとも、周辺トランジスタ領域２の第２の溝３２をＨＤＰ膜１９で埋め込むように形成する。なお、メモリセル領域１には、ＳＯＧ膜１８上にＨＤＰ膜１９が形成される。

次に、図１１に示すように、ＣＭＰ法で、ＨＤＰ膜１９、ＳＯＧ膜１８及びＨＤＰ膜１６をシリコンナイトライド膜１４が露出するまで削り、平坦化する。このとき、周辺トランジスタ領域２の第２の溝３２内には、ＨＤＰ膜１６及びＨＤＰ膜１９が形成され、メモリセル領域１の第１の溝３１の絶縁膜は、ＨＤＰ膜１６が第１の溝３１の表面を覆うように形成され、その覆われた内部にＳＯＧ膜１８が形成されている形状となる。

次に、図１２に示すように、ＲＩＥ法によって、メモリセル領域１及び周辺トランジスタ領域２をエッチングし、メモリセル領域１のＨＤＰ膜１６及びＳＯＧ膜１８、周辺トランジスタ領域２のＨＤＰ膜１９をそれぞれ５０ｎｍエッチングする。このとき、周辺トランジスタ領域２においては、ＨＤＰ膜１９の上面が、Ｐ−ｄｏｐｅｄ多結晶シリコン膜１３の上面と一致するようにエッチングを行う。

次に、図１３に示すように、リソグラフィー技術により、周辺トランジスタ領域２上にレジスト（図示しない）を形成し、このレジストをマスクとして、ＲＩＥ法により、メモリセル領域１のＨＤＰ膜１６及びＳＯＧ膜１８を１２０ｎｍエッチングする。このとき、メモリセル領域１において、ＨＤＰ膜１６及びＳＯＧ膜１８の上面が、多結晶シリコン膜１２の上面と一致するように、エッチングすることが望ましい。また、このＲＩＥ法によりエッチングする工程では、ＨＤＰ膜１６及びＳＯＧ膜１８の上面が、ゲート酸化膜１１の上面よりも下部に位置しないことが望ましい。

ここで、図１３に示すように、周辺トランジスタ領域２のＨＤＰ膜１６の上面のほうが、メモリセル領域１のＨＤＰ膜１６の上面に比べて、上方に設けられている。これは、メモリセル領域１のＨＤＰ膜１６が第１の溝３１の高い位置にまで形成されていると、後述する制御ゲート電極形成時に、制御ゲート電極の加工が困難となり、ゲート電極材を除去しきれなくなり、隣接するゲート電極同士を短絡させてしまう。このため、図１２及び図１３に示した工程において、メモリセル領域１のＨＤＰ膜１６のほうが、周辺トランジスタ領域２のＨＤＰ膜１９に比べて、多めに除去する。この後、アッシング技術を用いて、フォトレジストを除去する。

次に、図１４に示すように、以後、シリコンナイトライド膜１４を除去した後、ＳｉＯ_２/ＳｉＮ/ＳｉＯ_２の積層構造のゲート間絶縁膜であるInterpoly絶縁膜（ＯＮＯ膜）２０、ＷＳｉからなる制御ゲート電極２１、ＳｉＮからなるゲートマスク２２を積層し、リソグラフィー技術及びＲＩＥ技術等によりゲート構造を得る。なお、図示しないが、メモリセル領域１の選択トランジスタ（ＳＴ）、及び周辺トランジスタ領域２の周辺トランジスタは、多結晶シリコン膜１２とＰ−ｄｏｐｅｄ多結晶シリコン膜１３とからなる浮遊ゲート電極（ＦＧ）と、制御ゲート電極（ＣＧ）２１が電気的に接続されており、周辺トランジスタのゲート電極２５となっている。その後、ＢＰＳＧ膜等の層間絶縁膜２３を全面に形成する。これにより、メモリセル領域１にメモリセル（ＭＣ）及び選択トランジスタ（ＳＴ）を形成し、周辺トランジスタ領域に周辺トランジスタを形成する。

本実施例では、ＳＯＧ膜１８としてポリシラザン膜を用いたが、その他同じ特性が得られるような絶縁膜であればよい。埋め込み性がよくボイド４０に絶縁膜を埋め込めるものであれば、ポリシラザンに限られるものではない。例えば、ＨＳＱ(Hydrogen SilsesquiOxane)膜などでも良い。

また、本実施例では、ＳＯＧ法を用いて、メモリセル領域１のボイド４０に絶縁膜を埋め込んだが、本発明はこれに限定されるものではなく、開口部が小さくまた、アスペクト比が高いボイドに絶縁膜を埋め込めることができるような方法により、ボイドに絶縁膜を埋め込んでもよい。

以下、本発明の本実施例に係る半導体集積回路装置の構造について説明する。

本実施例では、周辺トランジスタ領域の第２の溝３２には、固定電荷を生じさせにくい等、トランジスタ特性を悪化させにくい材質の膜である第１の絶縁膜であるＨＤＰ膜１６及び第３の絶縁膜であるＨＤＰ膜１９が埋め込まれている。

メモリセル領域の第１の溝３１には、周辺トランジスタ領域の第２の溝３２の途中まで埋め込まれた膜と同じ第１の絶縁膜であるＨＤＰ膜１６が、第１の溝３１の表面を覆うように形成され、そのＨＤＰ膜１６上に、埋め込み性が良好な第２の絶縁膜であるＳＯＧ膜１８が形成され、２層からなる絶縁膜が第１の溝３１に充填されている。

従来技術では、周辺トランジスタ領域２の第２の溝３２にもＳＯＧ膜１８を堆積するため、その後の熱処理によってＳＯＧ膜１８内の不純物、例えば炭素がシリコン界面近傍に拡散することによって固定電荷が生じ、周辺トランジスタの特性の悪化を招いていたが、本実施例に係る半導体集積回路装置及びその製造方法を用いることにより、幅の広い第２の溝３２の埋め込み材としてＨＤＰ膜１６及びＨＤＰ膜１９からなる積層状の絶縁膜、あるいは、トランジスタ特性を悪化させてしまうＳＯＧ膜１８を含まないシリコン酸化膜の堆積層のみを堆積することが可能となる。これによって、周辺トランジスタ領域２において、周辺トランジスタの特性の悪化を抑制することできる。

また、メモリセル領域１の第１の溝３１には、ＨＤＰ膜１６という固定電荷を生じさせにくい膜により、第１の溝３１の表面が覆われ、この表面がＨＤＰ膜１６で覆われた第１の溝３１の内部に、埋め込み性の高いＳＯＧ膜１８が形成されている。よって、アスペクト比が高く開口幅の小さく埋め込み性の厳しいメモリセル領域１の第１の溝３１を、絶縁膜により完全に充填することが可能となる。

本発明の実施例２に係る半導体集積回路装置及びその製造方法を図１５乃至図２６を用いて説明する。実施例１と同一部分には同一符号を付し、その説明を省略する。

本実施例２では、メモリセル及び選択トランジスタを有するメモリセル領域と周辺トランジスタを有する周辺トランジスタ領域とを有するＮＡＮＤ型フラッシュＥ^２ＰＲＯＭを用いて説明する。

実施例２に係る半導体集積回路装置は、図１に示すような概略及び図２（ａ）、（ｂ）に示すようなＮＡＮＤ型メモリセル部分の平面図及び等価回路図を有しているので、実施例１と説明が重複するため、詳細な説明を省略する。

図２６は、図２(ａ)のＡ−Ａ’線の断面図及び周辺トランジスタ領域２のゲート電極における断面図である。図２６に示すように、メモリセル領域１のゲート間の間隔に比べて、周辺トランジスタ領域２のゲート間の間隔のほうが大きいこれは、メモリセル領域１は、半導体記憶装置の記憶容量を上昇させるために、集積化し、ゲート間の間隔を狭くしている。それに対し、周辺トランジスタ領域２においては、隣接するトランジスタの影響を受けないように、間隔を広くとっている。

以下、図１５乃至図２６を用いて、本発明の実施例２に係る半導体集積回路装置の製造方法を説明する。

本発明の本実施例２に係る半導体集積回路装置の製造方法における素子分離工程までを抜粋して、メモリセル領域１と周辺トランジスタ領域２のそれぞれの領域に、素子分離領域であるＳＴＩ（Shallow Trench Isolation）を形成する方法について説明する。

なお、メモリセル領域１及び周辺トランジスタ領域２内のソース・ドレイン等の半導体シリコン基板内に形成される不純物領域は、図を明瞭にするため、図示しない。

まず、図１５に示すように、半導体シリコン基板１０上に熱酸化技術を用いて、厚さ約１０ｎｍのゲート酸化膜１１を形成する。次に、ゲート酸化膜１１上に、減圧ＣＶＤ法（Chemical Vapor Deposition）で厚さ４０ｎｍの多結晶シリコン膜１２を堆積後、同じく減圧ＣＶＤ法で厚さ１００ｎｍのＰ−ｄｏｐｅｄ多結晶シリコン膜１３を堆積し、多結晶シリコン膜１２とＰ−ｄｏｐｅｄ多結晶シリコン膜１３とからなる浮遊ゲート電極（ＦＧ）を形成する。次に、Ｐ−ｄｏｐｅｄ多結晶シリコン膜１３上に、減圧ＣＶＤ法で厚さ７０ｎｍのシリコンナイトライド（ＳｉＮ）膜１４を堆積する。このＳｉＮ膜１４は、後述するＣＭＰ時のストッパ膜として機能する。

次に、図１６に示すように、リソグラフィー技術を用いて、フォトレジスト１５をゲート電極を形成する部分の上部に、フォトレジストのパターンを形成する。

次に、図１７に示すように、フォトレジスト１５をマスクとして、ＲＩＥ （Reactive Ion Etching) 法を用いて、シリコンナイトライド膜１４、Ｐ−ｄｏｐｅｄ多結晶シリコン膜１３、多結晶シリコン膜１２、ゲート酸化膜１１、半導体シリコン基板１０をエッチングする。このとき、半導体シリコン基板１０の溝の深さが２５０ｎｍ程度になるまでエッチングを行う。この後、アッシング技術を用いてフォトレジスト１５を除去する。

これにより、メモリセル領域１には、半導体シリコン基板１０、ゲート酸化膜１１、多結晶シリコン膜１２、Ｐ−ｄｏｐｅｄ多結晶シリコン膜１３及びシリコンナイトライド膜１４からなる突起部とその隣接する突起部との間に第１の溝３１が形成され、周辺トランジスタ領域２には、半導体シリコン基板１０、ゲート酸化膜１１、多結晶シリコン膜１２、Ｐ−ｄｏｐｅｄ多結晶シリコン膜１３及びシリコンナイトライド膜１４からなる突起部とその隣接する突起部との間に第２の溝３２が形成される。

ここで、メモリセル領域１と、周辺トランジスタ領域２とでは、半導体シリコン基板１０、ゲート酸化膜１１、多結晶シリコン膜１２、Ｐ−ｄｏｐｅｄ多結晶シリコン膜１３及びシリコンナイトライド膜１４からなる突起部の間隔、つまり第１の溝３１と第２の溝３２の開口幅が異なり、周辺トランジスタ領域２内に形成される第２の溝３２のほうが、メモリセル領域１内に形成される第１の溝３１に比べて、開口幅が大きい。

このメモリセル領域１の第１の溝３１と、周辺トランジスタ領域２の第２の溝３２では、間隔が異なり、メモリセル領域１の第１の溝３１のほうが、周辺トランジスタ領域の第２の溝３２に比べて幅が狭く、開口幅も小さい。なお、第１の溝３１及び第２の溝３２には、素子分離領域 （ＳＴＩ) が形成される。

次に、図１８に示すように、減圧ＣＶＤ（ＬＰ−ＣＶＤ）法により、保護絶縁膜であるＴＥＯＳ膜(Tetraethoxysilane)５０をメモリセル領域１及び周辺トランジスタ領域２の全面に１０nm堆積させる。これにより、第１の溝３１及び第２の溝３２の表面が、ＴＥＯＳ膜５０により覆われている。このＴＥＯＳ膜５０は、第１の溝３１の表面及び第２の溝３２の表面を覆うことにより、メモリセル及び周辺トランジスタに固定電荷を生じさせなくするための保護絶縁膜である。

続いて、ＴＥＯＳ膜５０上に、ＨＤＰ-ＣＶＤ （High Density Plasma-Chemical Vapor Deposition）法で、第１の絶縁膜であるシリコン酸化膜１６ （以降、ＨＤＰ膜１６と呼ぶ。) を周辺トランジスタ領域２及びメモリセル領域１の全面に１７０ｎｍ堆積する。このとき、メモリセル領域１の第１の溝３１には、ボイド４０が生じる。

これは、ＨＤＰ−ＣＶＤ法により成膜を行うと、第１の溝３１の表面のうち側面における成膜速度より、第１の溝３１の底面及びシリコンナイトライド膜１４の上面における成膜速度のほうが速く、また、第１の溝３１内に形成されるＨＤＰ膜１６はオーバーハングするため、メモリセル領域１の第１の溝３１のＨＤＰ膜１６の内部にはボイド４０が生じる。

ここで、ＨＤＰ-ＣＶＤ法で堆積したＨＤＰ膜１６の膜厚の一例として、１７０ｎｍとしたが、この１７０ｎｍとは、半導体シリコン基板１０の露出している上面からの高さであり、全面に堆積したＨＤＰ膜１６は、少なくとも、メモリセル領域１においては、ＨＤＰ膜１６が、メモリセル領域１の第１の溝３１内のＴＥＯＳ膜５０の表面を覆い、周辺トランジスタ領域２の第２の溝３２の途中まで（本実施例では、半導体基板１０底面から１８０nmの位置まで）埋め込まれている。

なお、図１８に示すように、本実施例においては、ボイド４０の上部が開口しているが、ボイド４０の上部が開口していない場合には、次の工程に移る前に、エッチングやＣＭＰなどにより、ボイド４０の上部周辺のＨＤＰ膜１６を除去し、ボイド４０の上面を開口する。

また、図１８では、ボイド４０の底部が、ゲート酸化膜１１よりも下方に位置しているが、ボイド４０の底部が、例えば、多結晶シリコン膜１２と同程度の高さに位置していてもかまわない。

また、ＨＤＰ膜１６を形成する際に、シリコン酸化膜がオーバーハングするため、ボイド４０の上端は、シリコンナイトライド膜１４よりも、通常上部に位置するようにＨＤＰ膜１６は形成される。

上記のような形状のボイド４０を有する絶縁膜は、当業者ならば製造条件等を変えることにより容易に形成することが可能であるが、アスペクト比が高く、且つ、開口幅の狭い、メモリセル領域の第１の溝３１に、ボイド４０を発生させずにＨＤＰ膜１６を形成するのは困難である。

さらにまた、上述のＨＤＰ―ＣＶＤ法により成膜したＨＤＰ膜１６は、絶縁膜内に炭素原子等の不純物濃度が低いため、固定電荷を生じさせにくい膜である。

次に、図１９に示すように、ＳＯＧ（Spin On Glass)法で、メモリセル領域１及び周辺トランジスタ領域２の全面にポリシラザン(polysilazane)を堆積し、第２の絶縁膜であるＳＯＧ膜１８ （以降、ＳＯＧ膜と呼ぶ。) を５００ｎｍ形成する。ここで、ＳＯＧ膜１８は、ＳＯＧ法により形成するので、メモリセル領域１内のボイド４０内に埋め込まれ充填される。これは、ＳＯＧ法が、溶媒にシリコン酸化膜の原料を溶融し、この溶液を塗布するものであるため、開口部が小さくまた、アスペクト比が高いボイド４０内の底部にも埋め込むことが可能である。

これにより、メモリセル領域１においては、メモリセル領域１の第１の溝３１の表面がＴＥＯＳ膜５０で覆われ、そのＴＥＯＳ膜５０表面がＨＤＰ膜１６に覆われ、ＨＤＰ膜１６内のボイド４０内にＳＯＧ膜１８が埋め込まれている形状となる。

また、周辺トランジスタ領域２においては、ボイド４０が形成されていないので、表面がＴＥＯＳ膜５０に覆われた周辺トランジスタ領域２の第２の溝３２に、ＳＯＧ膜１８が埋め込まれ、第２の溝３２内に、ＨＤＰ膜１６上にＳＯＧ膜１８が形成される形状となる。

また、このＳＯＧ法により成膜したＳＯＧ膜１８は、埋め込み性が高いものの、炭素原子等の不純物濃度がＨＤＰ１６膜等に比べて高い。なお、ＳＯＧ膜１８と、ＨＤＰ膜１６とでは、ＨＦ系のエッチング液に対するエッチングレートが異なり、ＳＯＧ膜１８のほうが、ＨＤＰ膜１６に比べてエッチングスピードが速くエッチングされやすい。

次に、４００〜５００℃程度の酸化性雰囲気中で熱処理を行いＳＯＧ膜１８のシリコン酸化膜への転換を行った後、８００〜９００℃程度の不活性雰囲気で熱処理を行う。

次に、図２０に示すように、リソグラフィー技術により、メモリセル領域１をフォトレジスト１７で覆い、フォトレジスト１７をマスクとして、ＲＩＥ法により、周辺トランジスタ領域２のＳＯＧ膜１８をエッチングにより除去し、ＳＯＧ膜１８が、第２の溝３２のＨＤＰ膜１０上に２０nm残存するまでエッチングにより除去する。

次に、図２１に示すように、希釈化されたＨＦ溶液により、周辺トランジスタ領域２の第２の溝３２のＨＤＰ膜１０上に残存しているＳＯＧ膜１８を除去する。このとき、エッチング液であるＨＦが希釈化されているため、第２の溝３２の側面のＴＥＯＳ膜５０はほとんど除去されない。この後、フォトレジスト１７をアッシングにより除去する。

ここで、第２の溝３２に形成されたＳＯＧ膜１８をＲＩＥした後に、希釈化されたＨＦで除去することにより、第２の溝３２の側面に形成されたＴＥＯＳ膜５０をほとんど除去することなく、ＳＯＧ膜１８を除去することが可能となる。

次に、図２２に示すように、ＨＤＰ法により、第３の絶縁膜であるＨＤＰ膜１９をメモリセル領域１及び周辺トランジスタ領域２上に形成する。このとき、少なくとも、周辺トランジスタ領域２の第２の溝３２をＨＤＰ膜１９で埋め込むように形成する。これにより、第２の溝は、その表面がＴＥＯＳ膜５０で覆われ、第２の溝３２の途中まで（本実施例では、半導体基板１０底面から１８０nmの位置まで）埋め込まれ、その上にＨＤＰ膜１９が埋め込まれる形状となる。

次に、図２３に示すように、ＣＭＰ法で、ＨＤＰ膜１９、ＳＯＧ膜１８、ＨＤＰ膜１６及びＴＥＯＳ膜５０をシリコンナイトライド膜１４が露出するまで削り、平坦化する。このとき、周辺トランジスタ領域２の第２の溝３２の絶縁膜は、ＴＥＯＳ膜５０が第２の溝３２の表面を覆うように形成され、その覆われた内部にＨＤＰ膜１６及びＨＤＰ膜１９で形成されている。メモリセル領域１の第１の溝３１の絶縁膜は、ＴＥＯＳ膜５０が第１の溝３１の表面を覆うように形成され、ＨＤＰ膜１６が第１の溝３１の表面を覆うように形成され、その覆われた内部にＳＯＧ膜１８が形成されている形状となる。

次に、図２４に示すように、ＲＩＥ法によって、メモリセル領域１及び周辺トランジスタ領域２をエッチングし、メモリセル領域１のＨＤＰ膜１６、ＳＯＧ膜１８及びＴＥＯＳ膜５０、周辺トランジスタ領域２のＨＤＰ膜１９及びＴＥＯＳ膜５０をそれぞれ５０ｎｍエッチングする。このとき、周辺トランジスタ領域２においては、ＨＤＰ膜１９の上面が、Ｐ−ｄｏｐｅｄ多結晶シリコン膜１３の上面と一致するようにエッチングを行う。

次に、図２５に示すように、リソグラフィー技術により、周辺トランジスタ領域２上にレジスト（図示しない）を形成し、このレジストをマスクとして、ＲＩＥ法により、メモリセル領域１のＨＤＰ膜１６、ＳＯＧ膜１８及びＴＥＯＳ膜５０を１２０ｎｍエッチングする。このとき、メモリセル領域１において、ＨＤＰ膜１６、ＳＯＧ膜１８及びＴＥＯＳ膜５０の上面が、多結晶シリコン膜１２の上面と一致するように、エッチングすることが望ましい。また、このＲＩＥ法によりエッチングする工程では、ＨＤＰ膜１６、ＳＯＧ膜１８及びＴＥＯＳ膜５０の上面が、ゲート酸化膜１１の上面よりも下部に位置しないことが望ましい。

ここで、図２５に示すように、周辺トランジスタ領域２のＨＤＰ膜１６の上面のほうが、メモリセル領域１のＨＤＰ膜１６の上面に比べて、上方に設けられている。これは、メモリセル領域１のＨＤＰ膜１６が第１の溝３１の高い位置にまで形成されていると、後述する制御ゲート形成時に、制御ゲート電極の加工が困難となり、ゲート電極材を除去しきれなくなり、隣接するゲート電極同士を短絡させてしまう。このため、図２３及び図２５に示した工程において、メモリセル領域１のＨＤＰ膜１６のほうが、周辺トランジスタ領域２のＨＤＰ膜１９に比べて、多めに除去する。この後、アッシング技術を用いて、フォトレジストを除去する。

次に、図２６に示すように、以後、シリコンナイトライド膜１４を除去した後、ＳｉＯ_２/ＳｉＮ/ＳｉＯ_２の積層構造のゲート間絶縁膜であるInterpoly絶縁膜（ＯＮＯ膜）２０、ＷＳｉからなる制御ゲート電極２１、ＳｉＮからなるゲートマスク２２を積層し、リソグラフィー技術及びＲＩＥ技術等によりゲート構造を得る。なお、図示しないが、メモリセル領域１の選択トランジスタ（ＳＴ）、及び周辺トランジスタ領域２の周辺トランジスタは、多結晶シリコン膜１２とＰ−ｄｏｐｅｄ多結晶シリコン膜１３とからなる浮遊ゲート電極（ＦＧ）と、制御ゲート電極（ＣＧ）２１が電気的に接続されており、周辺トランジスタのゲート電極２５となっている。その後、ＢＰＳＧ膜等の層間絶縁膜２３を全面に形成する。これにより、メモリセル領域１にメモリセル（ＭＣ）及び選択トランジスタ（ＳＴ）を形成し、周辺トランジスタ領域２に周辺トランジスタを形成する。

本実施例では、ＳＯＧ膜１８としてポリシラザン膜を用いたが、その他同じ特性が得られるような絶縁膜であればよい。埋め込み性がよくボイド４０に絶縁膜を埋め込めるものであれば、ポリシラザンに限られるものではない。例えば、ＨＳＱ(Hydrogen SilsesquiOxane)膜などでも良い。

また、本実施例では、第１の溝３１及び第２の溝３２の表面を覆うものとしてＴＥＯＳ膜５０を用いたが、トランジスタ特性を悪化させないような膜であれば、例えばＨＴＯ（high temperature oxicide）膜でも良い。

本実施例では、第１の溝３１及び第２の溝３２の表面に薄い保護絶縁膜であるＴＥＯＳ膜５０をＬＰ−ＣＶＤにより形成したが、固定電荷を生じさせにくい等、トランジスタ特性を悪化させにくい材質の膜を、第１の溝３１及び第２の溝３２の表面を覆うように形成することができる方法であれば良い。

本実施例では、第１の溝３１において、ＴＥＯＳ膜５０を設けた後に、ボイド４０が生じるようにＨＤＰ膜１６を形成した後に、ＳＯＧ膜１８を形成している。そのため、ゲート絶縁膜１１と、ＳＯＧ膜１８の距離を、ＴＥＯＳ膜５０の膜厚程度離すことが可能となる。これにより、ゲート絶縁膜１１に固定電荷を生じさせにくくすることが可能となる。

また、本実施例では、ＳＯＧ法を用いて、メモリセル領域１のボイド４０に絶縁膜を埋め込んだが、本発明はこれに限定されるものではなく、開口部が小さくまた、アスペクト比が高いボイドに絶縁膜を埋め込めることができるような方法により、ボイドに絶縁膜を埋め込んでもよい。

以下、本発明の本実施例に係る不揮発性記憶装置の構造について説明する。

本実施例では、表面が、固定電荷を生じさせにくい等、トランジスタ特性を悪化させにくい材質の膜であるＴＥＯＳ膜５０で覆われた第２の溝３２の内部に、第１の絶縁膜であるＨＤＰ膜１６及び第３の絶縁膜であるＨＤＰ膜１９が埋め込まれている。

メモリセル領域の第１の溝３１の表面が、固定電荷を生じさせにくい等、トランジスタ特性を悪化させにくい材質の膜であるＴＥＯＳ膜５０で覆われている。その第１の溝３１のＴＥＯＳ膜５０上に、周辺トランジスタ領域の第２の溝３２の途中まで埋め込まれた膜と同じ第１の絶縁膜であるＨＤＰ膜１６が、第１の溝３１の表面上のＴＥＯＳ膜５０を覆うように形成され、そのＨＤＰ膜１６上に、埋め込み性が良好な第２の絶縁膜であるＳＯＧ膜１８が形成され、２層からなる絶縁膜が第１の溝３１に充填されている。

これにより、第１の溝３１の表面がＴＥＯＳ膜５０で覆われた上に、ＨＤＰ膜１６で覆われているので、実施例１に示したようなＨＤＰ膜１６のみで表面が覆われているものに比べて、シリコン界面近傍で固定電荷が生じにくくなる。

以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等がもちろん可能である。

本発明の実施例１及び２に係るＮＡＮＤ型フラッシュＥ^２ＰＲＯＭの平面概略図。 本発明の実施例１及び２に係るメモリセルアレイの一つのＮＡＮＤ型メモリセル部分の平面図及び等価回路図。 本発明の実施例１に係る半導体集積回路装置の製造方法を示す工程断面図１。 本発明の実施例１に係る半導体集積回路装置の製造方法を示す工程断面図２。 本発明の実施例１に係る半導体集積回路装置の製造方法を示す工程断面図３。 本発明の実施例１に係る半導体集積回路装置の製造方法を示す工程断面図４。 本発明の実施例１に係る半導体集積回路装置の製造方法を示す工程断面図５。 本発明の実施例１に係る半導体集積回路装置の製造方法を示す工程断面図６。 本発明の実施例１に係る半導体集積回路装置の製造方法を示す工程断面図７。 本発明の実施例１に係る半導体集積回路装置の製造方法を示す工程断面図８。 本発明の実施例１に係る半導体集積回路装置の製造方法を示す工程断面図９。 本発明の実施例１に係る半導体集積回路装置の製造方法を示す工程断面図１０。 本発明の実施例１に係る半導体集積回路装置の製造方法を示す工程断面図１１。 本発明の実施例１に係る半導体集積回路装置の製造方法を示す工程断面図１２。 本発明の実施例２に係る半導体集積回路装置の製造方法を示す工程断面図１。 本発明の実施例２に係る半導体集積回路装置の製造方法を示す工程断面図２。 本発明の実施例２に係る半導体集積回路装置の製造方法を示す工程断面図３。 本発明の実施例２に係る半導体集積回路装置の製造方法を示す工程断面図４。 本発明の実施例２に係る半導体集積回路装置の製造方法を示す工程断面図５。 本発明の実施例２に係る半導体集積回路装置の製造方法を示す工程断面図６。 本発明の実施例２に係る半導体集積回路装置の製造方法を示す工程断面図７。 本発明の実施例２に係る半導体集積回路装置の製造方法を示す工程断面図８。 本発明の実施例２に係る半導体集積回路装置の製造方法を示す工程断面図９。 本発明の実施例２に係る半導体集積回路装置の製造方法を示す工程断面図１０。 本発明の実施例２に係る半導体集積回路装置の製造方法を示す工程断面図１１。 本発明の実施例２に係る半導体集積回路装置の製造方法を示す工程断面図１２。

符号の説明

１ メモリセル領域
２ 周辺トランジスタ領域
３ メモリセル
４ 選択トランジスタ
１０ 半導体シリコン基板
１１ ゲート酸化膜
１２ 多結晶シリコン膜
１３ Ｐ−Ｄｏｐｅｄ多結晶シリコン膜
１４ シリコンナイトライド（ストッパ膜）膜
１５、１７ フォトレジスト
１６ ＨＤＰ膜（第１の絶縁膜）
１８ ＳＯＧ膜（第２の絶縁膜）
１９ ＨＤＰ膜（第３の絶縁膜）
２０ Interpoly絶縁膜（ＯＮＯ膜）
２１ 制御ゲート電極
２２ ゲートマスク
２３ 層間絶縁膜
２５ 周辺トランジスタゲート電極
３１ 第１の溝（メモリセル領域のＳＴＩ部）
３２ 第２の溝（周辺トランジスタ領域のＳＴＩ部）
４０ ボイド
５０ ＴＥＯＳ膜（保護絶縁膜）

Claims (6)

1. 第１の溝及び前記第１の溝よりも開口幅が大きい第２の溝を有する半導体基板上に半導体集積回路装置を形成する方法であって、
   ＣＶＤ法により、前記第１の溝については溝の内部に上端が開口した空隙が形成されるよう側面に第１の絶縁膜を形成すると共に、第２の溝については溝の上端より低い位置まで堆積するよう前記第１の絶縁膜を形成する工程と、
   スピンオングラス法により、前記空隙及び前記第２の溝を埋めるように第２の絶縁膜を形成する工程と、
   前記第２の溝の前記第２の絶縁膜を除去し、前記第２の溝内の前記第１の絶縁膜を露出させる工程と、
   前記第２の溝内の前記第１の絶縁膜上にＣＶＤ法により第３の絶縁膜を形成する工程と、
   を有することを特徴とする半導体集積回路装置の製造方法。
2. 半導体基板上に、ゲート酸化膜、多結晶シリコン膜及びトッパ膜を順次堆積する工程と、
   前記ストッパ膜、多結晶シリコン膜、ゲート酸化膜及び半導体基板をエッチングして、第１の溝及び前記第１の溝よりも開口幅が大きい第２の溝を形成する工程と、
   ＨＤＰ−ＣＶＤ法により、前記第１の溝については溝の内部に上端が開口した空隙が形成されるよう側面に第１の絶縁膜を形成すると共に、第２の溝については溝の上端より低い位置まで堆積するよう前記第１の絶縁膜を形成する工程と、
   スピンオングラス法により、前記空隙及び前記第２の溝を埋めるように第２の絶縁膜を形成する工程と、
   前記第２の溝の前記第２の絶縁膜を除去し、前記第２の溝内の前記第１の絶縁膜を露出させる工程と、
   前記第２の溝内の前記第１の絶縁膜上にＨＤＰ−ＣＶＤ法により第３の絶縁膜を形成する工程と、
   前記第１の溝、前記第２の溝及び前記膜パターン上の前記第１の絶縁膜、前記第２の絶縁膜及び前記第３の絶縁膜をＣＭＰ法により除去し、前記ストッパ膜を露出させる工程と、
   を有することを特徴とする半導体集積回路装置の製造方法。
3. 前記第１の絶縁膜の形成前に、ＬＰ−ＣＶＤ法により前記第１及び２の溝の内面に保護絶縁膜を形成する工程を有することを特徴とする請求項１または２記載の半導体集積回路装置の製造方法。
4. 第１の溝及び記第１の溝より開口幅が大きい第２の溝を有する半導体基板と、
   前記第１の溝の内面に沿って形成されると共に、前記第２の溝の上端より低い位置まで堆積されたＣＶＤタイプの第１の絶縁膜と、
   前記第１の溝を埋めるように、前記第１の溝内の前記第１の絶縁膜上に形成された第２の絶縁膜と、
   前記第２の溝を埋めるように、前記第２の溝内の前記第１の絶縁膜上に形成された第３の絶縁膜と
   を具備したことを特徴とする半導体集積回路装置。
5. 前記第１及び２の溝の表面と前記第１の絶縁膜との間には保護膜が設けられていることを特徴とする請求項４記載の半導体集積回路装置。
6. 前記第１及び記第３の絶縁膜は、前記第２の絶縁膜に比べて、炭素原子の不純物濃度が低い膜であることを特徴とする請求項４または５記載の半導体集積回路装置。

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