JP2006339446A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】 開口幅の異なる素子分離用溝内に素子分離用絶縁膜を確実に埋め込み、且つ素子特性の劣化を防止する。
【解決手段】 シリコン基板１に狭い開口幅の第１の素子分離用溝８と広い開口幅の第２の素子分離用溝１８を形成する。ＨＤＰ膜９を第２の素子分離用溝１８内が埋められる膜厚で形成し、ＣＭＰ法で研磨して第１の素子分離用溝８側にできたボイド９ａを露出させ、この内部にポリシラザン膜１０を埋め込み形成し、外部に残ったポリシラザン膜１０はＣＭＰ処理で除去する。容積の広い第２の素子分離用溝１８内にはポリシラザン膜１０を充填しないので、応力や固定電荷の問題を引き起こすことなくＳＴＩ２、５を形成できる。
【選択図】 図１
【解決手段】 シリコン基板１に狭い開口幅の第１の素子分離用溝８と広い開口幅の第２の素子分離用溝１８を形成する。ＨＤＰ膜９を第２の素子分離用溝１８内が埋められる膜厚で形成し、ＣＭＰ法で研磨して第１の素子分離用溝８側にできたボイド９ａを露出させ、この内部にポリシラザン膜１０を埋め込み形成し、外部に残ったポリシラザン膜１０はＣＭＰ処理で除去する。容積の広い第２の素子分離用溝１８内にはポリシラザン膜１０を充填しないので、応力や固定電荷の問題を引き起こすことなくＳＴＩ２、５を形成できる。
【選択図】 図１
Description
本発明は、半導体基板に形成された異なる開口幅の素子分離用溝を素子分離用絶縁膜で埋めて平坦化した構成の半導体装置およびその製造方法に関する。
集積回路を形成する半導体装置においては、その集積度を高めるべく微細化が進められている。その微細化の要素の一つとして素子分離領域の縮小化がある。近年では、ＳＴＩ（Shallow Trench Isolation）技術が導入され、狭い幅での素子分離が可能となってきているが、半導体基板に形成した溝内への絶縁膜の埋め込み性が悪いと絶縁特性に影響を及ぼすことになる。
そこで、従来では、たとえば特許文献１に示すような塗布型の酸化膜を埋め込みに使用することが考えられている。塗布型の酸化膜としては、例えば過水素化シラザン重合体溶液などの溶液である。これをスピンコートして熱処理を行うことで酸化膜として溝内を埋め込み形成するものである。
特許第３１７８４１２号
不揮発性半導体装置などでは、メモリセル領域および周辺回路領域のそれぞれの素子についてＳＴＩにより素子分離領域の形成をすることが行われている。その形成方法は、溝を形成した後に、ＨＤＰ法などを用いてシリコン酸化膜を溝内に埋め込むように形成するが、微細化が進行するにしたがって埋め込み領域の狭い部分ではボイドが発生しやすい。
そこで、ボイドが閉じてしまう状態になる前にシリコン酸化膜の成膜を停止し、ボイドの内部に充填するようにポリシラザン塗布液をスピンコートする。ポリシラザン塗布液は、塗布後に熱処理を行うことでシリコン酸化膜に転換することができる。
ところが、この熱処理では、酸化性雰囲気による熱処理が好ましいが、ここで高温処理をすると、ゲート絶縁膜として形成しているシリコン酸化膜端部の酸化が進行すると共に、ゲート電極を構成する多結晶シリコン膜も酸化してしまう。そこで、酸化性雰囲気中での熱処理温度を下げて酸化を抑制し、この後不活性雰囲気で高温の熱処理を行うなどして対処する必要がある。
すると、今度は酸化性雰囲気中での熱処理が不十分になることで、ポリシラザン塗布液中に含まれる不純物がシリコン界面近傍まで拡散し、その不純物に起因して固定電荷を生じさせてしまうことになる。この結果、ポリシラザン塗布液が多く堆積されるＳＴＩが形成される周辺回路領域においては、固定電荷が多くなることでトランジスタの特性に悪影響を及ぼすことになる。例えば、周辺トランジスタのＶｇ-Ｉｄ特性として、ゲート電圧がゼロになっても確実にオフしない状態になるなどの不具合が発生する。
本発明は、上記事情を考慮してなされたもので、その目的は、開口幅の異なる素子分離用溝内に素子分離用絶縁膜を埋め込む場合に、塗布型酸化膜を用いることで確実に充填すると共に、これによって発生する熱処理や固定電荷に起因した特性不良の不具合を解決することができる半導体装置およびその製造方法を提供することにある。
本発明の半導体装置は、第１の開口幅を有する第１の素子分離用溝と前記第１の開口幅より広い第２の開口幅を有する第２の素子分離用溝がそれぞれ複数形成された半導体基板と、前記第１の素子分離用溝内に上部が部分的に開口するように充填されると共に前記第２の素子分離用溝を埋めるように形成された素子分離用絶縁膜と、前記第１の素子分離用溝の前記素子分離用絶縁膜の開口部分を充填するように形成された塗布型酸化膜とを備えたところに特徴を有する。
また、本発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜、ゲート電極膜およびストッパ膜を順次形成する工程と、前記ストッパ膜、ゲート電極膜、ゲート絶縁膜および半導体基板をエッチングして、第１の開口幅を有する第１の素子分離用溝および前記第１の開口幅よりも広い第２の開口幅を有する第２の素子分離用溝を形成する工程と、前記第１の素子分離用溝内に素子分離用絶縁膜を埋め込む工程であって、前記第１の素子分離溝内の素子分離絶縁膜は上部に空孔部を有するよう埋め込む工程と、前記素子分離用絶縁膜をＣＭＰ（Chemical Mechanical Polishing）処理により前記ストッパ膜の上面まで研磨して前記空孔部を開口露出させる工程と、前記開口された空孔部内を埋めるように塗布型酸化膜を充填する工程と、前記塗布型酸化膜をＣＭＰ処理により前記ストッパ膜の上面まで研磨する工程とを備えたところに特徴を有する。
本発明の半導体装置によれば、狭い開口幅を有する第１の素子分離用溝と広い開口幅を有する第２の素子分離用溝とに、第１および第２の素子分離用絶縁膜を使い分けることにより確実に充填した構成を得ることができるので、素子特性に悪影響を与えることなく絶縁分離用溝内に絶縁膜を充填した構成を得ることができる。
（第１の実施形態）
以下、本発明を不揮発性記憶素子であるＮＡＮＤ型フラッシュメモリに適用した場合における第１の実施形態について図１ないし図１３を参照して説明する。
以下、本発明を不揮発性記憶素子であるＮＡＮＤ型フラッシュメモリに適用した場合における第１の実施形態について図１ないし図１３を参照して説明する。
図１および図２は、ＮＡＮＤ型フラッシュメモリのメモリセル領域および周辺回路領域に形成するトランジスタの模式的な断面図およびその平面図である。まず、メモリセル領域を示す図２（ａ）において、半導体基板としてのシリコン基板１には、素子分離領域としてＳＴＩ２が形成されており、これによって素子形成領域としての活性領域３が分離形成されている。
この場合、ＳＴＩ２は、狭い（第１の）開口幅を有する第１の素子分離用溝に絶縁膜を埋め込んで形成されたものである。活性領域３と直交する方向に所定間隔でゲート電極４が多数形成されている。このゲート電極４と活性領域３と交差する部分にはメモリセルトランジスタが形成されていて、それら各メモリセルトランジスタには、フローティングゲートが形成されていて、そのフローティングゲートに対して絶縁膜を介してゲート電極４が形成されている。
次に、周辺回路領域を示す図２（ｂ）において、同様にしてシリコン基板１に素子分離領域としてＳＴＩ５が形成されており、これによって素子形成領域としての活性領域６が分離形成されている。この活性領域６と直交する方向にゲート電極７が形成されている。ＳＴＩ５は、ＳＴＩ２の開口幅より広い（第２の）開口幅を有する第２の素子分離用溝に絶縁膜を埋め込んで形成されたものである。ゲート電極７と活性領域６とが交差する部分には周辺回路用のトランジスタが形成されている。このようなトランジスタは周辺回路領域の他の部分にも形成されていて、高耐圧トランジスタや低耐圧トランジスタなど、メモリセルトランジスタを駆動するための種々のトランジスタとして形成されている。
次に、図１を参照して断面構造について説明する。図１（ａ）は、図２（ａ）中の切断線Ａ−Ａに沿った断面図であり、メモリセル領域のゲート電極４の形成方向の断面図である。図１（ｂ）は、図２（ｂ）中の切断線Ｂ−Ｂに沿った断面図であり、周辺回路領域のトランジスタのゲート電極７の形成方向の断面図である。
まず、図１（ａ）において、シリコン基板１には、所定間隔でＳＴＩ２が形成されている。このＳＴＩ２は、狭い（第１の）開口幅（図中ｄ１で示す幅寸法）で形成される第１の素子分離用溝８に素子分離用絶縁膜としてのＨＤＰ膜９および塗布型酸化膜としてのポリシラザン膜１０が内部を埋めるように形成された構成である。この場合、ＨＤＰ膜９は、上部に開口部であるボイド９ａが発生しており、このボイド９ａ内に充填するようにポリシラザン膜１０が埋め込み形成されている。
ＳＴＩ２で分離された活性領域３の表面は、ＳＴＩ２の上面よりも低い位置にシリコン基板１の表面が位置しており、この表面には、ゲート絶縁膜としてシリコン酸化膜１１がたとえば１０ｎｍ程度の膜厚で形成されている。このシリコン酸化膜１１の上部には、フローティングゲート電極を構成する第１の多結晶シリコン膜１２および第２の多結晶シリコン膜１３が積層形成されている。この場合、第１の多結晶シリコン膜１２は、膜厚４０ｎｍ程度で形成され、第２の多結晶シリコン膜１３は、リン（Ｐ）がドープされたものでたとえば１００ｎｍ程度の膜厚で形成されている。
第１および第２の多結晶シリコン膜１２および１３は、活性領域３と同じ幅寸法で積層形成されており、第２の多結晶シリコン膜１３の上面は、ＳＴＩ２の上面よりも高い位置となるように形成されている。ＳＴＩ２と第２の多結晶シリコン膜１３の上面には、インターポリ絶縁膜つまりフローティングゲート電極とコントロールゲート電極との間に形成される絶縁膜としてＯＮＯ（Oxide-Nitride-Oxide）膜１４がたとえば２０ｎｍ程度の膜厚で形成されている。
ＯＮＯ膜１４の上面には、第３の多結晶シリコン膜１５、ＷＳｉ（タングステンシリコン）膜１６およびシリコン酸化膜１７が積層形成されている。この第３の多結晶シリコン膜１５およびＷＳｉ膜１６はコントロールゲート電極。を構成する。第３の多結晶シリコン膜１５は、下地のＯＮＯ膜１４の凹凸状態を解消するように平坦化されている。
次に、周辺回路部のトランジスタを示す図１（ｂ）において、シリコン基板１には所定間隔でＳＴＩ５が形成されている。このＳＴＩ２は、広い（第２の）開口幅（図中ｄ２で示す幅寸法）で形成される第２の素子分離用溝１８に素子分離用絶縁膜としてのＨＤＰ膜９が内部を埋めるように形成された構成である。このＨＤＰ膜９には、第１の素子分離用溝８に埋め込まれたＨＤＰ膜９と異なり、ボイドは発生していない。これは、第２の素子分離用溝１８が広い開口幅を有するからである。
ＳＴＩ５で分離された活性領域６の表面は、ＳＴＩ５の上面よりも低い位置にシリコン基板１の表面が位置しており、この表面には、高耐圧トランジスタ用のゲート絶縁膜としてシリコン酸化膜１９がたとえば４０ｎｍ程度の膜厚で形成されている。このシリコン酸化膜１１の上部には、メモリセルトランジスタと同様にして、ゲート電極を構成する第１、第２の多結晶シリコン膜１２、１３、ＯＮＯ膜１４、第３の多結晶シリコン膜１５、ＷＳｉ膜１６、シリコン酸化膜１７が順次積層された構成である。
上記構成においては、広い開口幅の第２の素子分離用溝１８へのＨＤＰ膜９の埋め込みを行う条件でＳＴＩ５を形成し、このとき狭い開口幅の第１の素子分離用溝８へのＨＤＰ膜９の埋め込み工程で発生するボイド９ａについては、そのボイド９ａ内部にのみポリシラザン膜１０で充填してＳＴＩ２を形成するので、ポリシラザン膜１０の使用量を最小限にすることができる。
また、周辺回路領域のトランジスタでは、ＳＴＩ５にポリシラザン膜１０を使用しない構成であるから、熱処理などの影響で含有しているカーボンなどの悪影響で固有電荷を生ずることがなくなる。このことは、図１３に示すように、トランジスタのゲート電圧Ｖｇとドレイン電流Ｉｄとの関係を測定することでわかる。図１３では、横軸にゲート電圧Ｖｇをとり、縦軸にドレイン電流Ｉｄをとっている。
本実施形態のものでは、実線で示すように正常なオンオフ特性を示しているが、破線で示す固定電荷を生じた従来相当のものでは、ゲート電圧Ｖｇをゼロにした状態でもドレイン電流Ｉｄが所定レベルＩｄ０以上流れてしまい、特性不良を起こしている。これは、活性領域６のチャンネルが形成される部分において、ＳＴＩ５と接触する部分で固定電荷が残留するとゲート電圧Ｖｇによらない部分的なチャンネルが形成され、完全にオフした状態とならなくなってしまうためである。
次に、上記構成の製造工程について図３ないし図１２を参照して説明する。
まず、図３に示すように、シリコン基板１上に、熱酸化技術を用いて、厚さ約１０ｎｍのシリコン酸化膜１１を形成する。これは前述したようにメモリセルトランジスタのゲート酸化膜として機能するものである。また、製造工程は図示しないが、このとき、周辺回路領域の高耐圧トランジスタを形成する部分にはゲート酸化膜として厚さ約４０ｎｍのシリコン酸化膜１９を形成する。
まず、図３に示すように、シリコン基板１上に、熱酸化技術を用いて、厚さ約１０ｎｍのシリコン酸化膜１１を形成する。これは前述したようにメモリセルトランジスタのゲート酸化膜として機能するものである。また、製造工程は図示しないが、このとき、周辺回路領域の高耐圧トランジスタを形成する部分にはゲート酸化膜として厚さ約４０ｎｍのシリコン酸化膜１９を形成する。
次に減圧ＣＶＤ法（Chemical Vapor Deposition）により、厚さ４０ｎｍの多結晶シリコン膜１２を堆積後、同じく減圧ＣＶＤ法により厚さ１００ｎｍのリンをドープした多結晶シリコン膜１３を堆積し、フローティングゲート電極を形成する。この多結晶シリコン膜１３の上に、減圧ＣＶＤ法にて厚さ７０ｎｍのシリコン窒化膜２０を堆積する。
続いて、図４に示すように、フォトリソグラフィ技術により、フォトレジスト２１を素子分離用溝の形成に対応した所定の形状にパターン加工する。
次に、図５に示すように、フォトレジスト２１をマスクとして、ＲＩＥ（Reactive Ion Etching）法により、シリコン窒化膜２０、第２の多結晶シリコン膜１３、第１の多結晶シリコン膜１２、シリコン酸化膜１１、１９、シリコン基板１をエッチングし、メモリセル領域には狭い（第１の）開口幅ｄ１の第１の素子分離用溝８、周辺回路領域には広い（第２の）開口幅ｄ２の第２の素子分離用溝１８を形成する。続いて、アッシング技術をもちいてフォトレジスト２１を除去する。
次に、図５に示すように、フォトレジスト２１をマスクとして、ＲＩＥ（Reactive Ion Etching）法により、シリコン窒化膜２０、第２の多結晶シリコン膜１３、第１の多結晶シリコン膜１２、シリコン酸化膜１１、１９、シリコン基板１をエッチングし、メモリセル領域には狭い（第１の）開口幅ｄ１の第１の素子分離用溝８、周辺回路領域には広い（第２の）開口幅ｄ２の第２の素子分離用溝１８を形成する。続いて、アッシング技術をもちいてフォトレジスト２１を除去する。
この後、図６に示すように、ＨＤＰ法により、ＨＤＰ膜９をメモリセル領域および周辺回路領域にたとえば膜厚が５００ｎｍ程度で堆積する。この膜厚は、周辺回路領域の第２の素子分離用溝１８の内部を十分に埋め込むことができる程度の膜厚として設定されている。なお、このとき、この膜厚でＨＤＰ膜９を形成すると、メモリセル領域においては、図６（ａ）に示すように、第１の素子分離用溝８側ではアスペクト比が高いことから溝内を埋め込むことができず、空孔部としてのボイド９ａが発生している。
次に、図７に示すように、ＣＭＰ法によりＨＤＰ膜９を研磨し、ストッパ膜として機能するシリコン窒化膜２０が露出するまで削って平坦化する。このとき、メモリセル領域のＨＤＰ膜９の表面にはボイド９ａが露出し、これによって開口部９ｂからボイド９ａの内部が露出した状態となる。
続いて、図８に示すように、塗布型酸化膜の一種であるポリシラザン膜１０を３００ｎｍ堆積する。塗布型酸化膜は、ＳＯＧ（Spin On Glass）とも呼ばれており、ＳＯＧとしては一般的には、シラノール（Ｓｉ（ＯＨ）４）をアルコールに溶かしたものとして知られているが、近年ではここで示すようなポリシラザン膜１０もＳＯＧとして用いられている。そして、このポリシラザン膜１０を形成する際に、塗布をすることで上記したボイド９ａの内部に開口部９ｂからポリシラザン膜１０を充填させることができる。ポリシラザン膜１０は、塗布後に４００〜５００℃程度の酸化性雰囲気中にて熱処理を行うことで、シリコン酸化膜への転換を行う。そして、その後、８００〜９００℃程度の不活性雰囲気中にて熱処理を行う。
次に、図９に示すように、シリコン窒化膜２０をストッパとしてＣＭＰ法によりポリシラザン膜１０を研磨し、平坦化する。この状態では、図示のように、メモリセル領域においては、ボイド９ａの内部にのみポリシラザン膜１０が充填され、周辺回路領域ではポリシラザン膜１０はすべて取り除かれている。
続いて、図１０に示すように、ＲＩＥ法により、ＨＤＰ膜９およびポリシラザン膜１０を５０ｎｍ程度エッチングして掘り下げる。次に、図１１に示すように、フォトリソグラフィ技術により、フォトレジスト２２を加工してメモリセル領域以外の部分つまりここでは周辺回路領域をマスクするパターンに形成する。
この後、ＲＩＥ法により、図１２に示すように、フォトレジスト２２をマスクとしてメモリセル領域のＨＤＰ膜９及びポリシラザン膜１０を１００ｎｍ程度エッチングして掘り下げる加工をした後、アッシング技術を用いて、フォトレジスト２２を除去する。
この後、ＲＩＥ法により、図１２に示すように、フォトレジスト２２をマスクとしてメモリセル領域のＨＤＰ膜９及びポリシラザン膜１０を１００ｎｍ程度エッチングして掘り下げる加工をした後、アッシング技術を用いて、フォトレジスト２２を除去する。
以後、シリコン窒化膜２０を除去する工程を経て、ＯＮＯ膜１４、コントロールゲート電極を構成する第３の多結晶シリコン膜１５、ＷＳｉ膜１６およびシリコン酸化膜１７を積層形成することで、図１に示すような構成を得る。図１の状態では示されていないが、この後、マスク材を積層形成し、フォトリソグラフィ技術及びＲＩＥ技術等によりエッチング処理を行うことで、図２に示しているようなゲート電極４、７のパターン構造が得られる。
以上のような製造工程を採用することで、第１の素子分離用溝８にＨＤＰ膜９を埋め込む際にボイド９ａを発生させた状態とし、後工程でＣＭＰ処理によりボイド９ａを開口部９ｂとして露出させ、内部にポリシラザン膜１０を充填することができるようになり、これによって、第２の素子分離用溝１８側にはＨＤＰ膜９を確実に埋め込む構成とすることができるようになる。
これによって、前述したように、開口幅の異なる素子分離用溝８、１８のそれぞれをポリシラザン膜１０を有効に用いて確実に埋め込み、ＳＴＩ２、５を形成することができ、この場合に、ポリシラザン膜１０を第２の素子分離用溝１８内に使用しないので、特性を劣化させることもなくなる。
（第２の実施形態）
図１４ないし図２０は本発明の第２の実施形態を示すもので、以下、第１の実施形態と異なる部分について説明する。
図１４は、図１に相当する模式的な断面図である。この図１４において、狭い（第１の）開口幅の第１の素子分離用溝８には、第１の素子分離用絶縁膜としてＴＥＯＳ膜２３が埋め込み形成されており、この上部に発生しているボイド２３ａには塗布型酸化膜としてのポリシラザン膜１０が充填されている。また、広い（第２の）開口幅の第２の素子分離用溝１８には、側壁部および底面部に所定膜厚で第１の素子分離用絶縁膜であるＴＥＯＳ膜２３が形成され、その上に内部を充填するようにＨＤＰ膜２４が埋め込み形成されている。
図１４ないし図２０は本発明の第２の実施形態を示すもので、以下、第１の実施形態と異なる部分について説明する。
図１４は、図１に相当する模式的な断面図である。この図１４において、狭い（第１の）開口幅の第１の素子分離用溝８には、第１の素子分離用絶縁膜としてＴＥＯＳ膜２３が埋め込み形成されており、この上部に発生しているボイド２３ａには塗布型酸化膜としてのポリシラザン膜１０が充填されている。また、広い（第２の）開口幅の第２の素子分離用溝１８には、側壁部および底面部に所定膜厚で第１の素子分離用絶縁膜であるＴＥＯＳ膜２３が形成され、その上に内部を充填するようにＨＤＰ膜２４が埋め込み形成されている。
第１の素子分離用絶縁膜として使用しているＴＥＯＳ膜２３は、減圧ＣＶＤ法により形成するもので、ステップカバレッジが良好であるから第１の素子分離用溝８内の底面部には十分に埋め込むことができる。また、このとき第１の素子分離用溝８の上部開口部では、アスペクト比が高いことからボイド２３ａが発生するが、この部分に後述する製造工程を経ることでポリシラザン膜１０を充填することで第１の実施形態と同様の効果を得ることができるようになる。
次に、上記構成について図１５ないし図２０を参照してその製造工程の説明をする。
第１の実施形態と同様にしてシリコン基板１にシリコン酸化膜１１、１９を形成すると共に、多結晶シリコン膜１２、１３およびシリコン窒化膜２０を形成する（図３参照）。続いて、第１および第２の素子分離用溝８、１８を形成する（図４、図５参照）。
次に、図１５に示すように、減圧ＣＶＤにて、ＴＥＯＳ膜２３を５０ｎｍ堆積し、続いてＨＤＰ法にてＨＤＰ膜２４を５００ｎｍ堆積する。ＴＥＯＳ膜２３は、第１の素子分離用溝８内を埋めることができる程度の膜厚で形成される。図１５（ａ）に示すように、メモリセル領域においては、第１の素子分離溝８内に形成したＴＥＯＳ膜２３には、内部にボイド２３ａが発生している。また、図１５（ｂ）に示すように、周辺回路領域においては、第２の素子分離用溝１８内にＴＥＯＳ膜２３およびＨＤＰ膜２４が順次積層形成された状態となっている。
第１の実施形態と同様にしてシリコン基板１にシリコン酸化膜１１、１９を形成すると共に、多結晶シリコン膜１２、１３およびシリコン窒化膜２０を形成する（図３参照）。続いて、第１および第２の素子分離用溝８、１８を形成する（図４、図５参照）。
次に、図１５に示すように、減圧ＣＶＤにて、ＴＥＯＳ膜２３を５０ｎｍ堆積し、続いてＨＤＰ法にてＨＤＰ膜２４を５００ｎｍ堆積する。ＴＥＯＳ膜２３は、第１の素子分離用溝８内を埋めることができる程度の膜厚で形成される。図１５（ａ）に示すように、メモリセル領域においては、第１の素子分離溝８内に形成したＴＥＯＳ膜２３には、内部にボイド２３ａが発生している。また、図１５（ｂ）に示すように、周辺回路領域においては、第２の素子分離用溝１８内にＴＥＯＳ膜２３およびＨＤＰ膜２４が順次積層形成された状態となっている。
次に、図１６に示すように、ＣＭＰ法によりＨＤＰ膜２４およびＴＥＯＳ膜２３をシリコン窒化膜２０が露出するまで削り平坦化する。なお、この状態では、第１の実施形態の場合と異なり、第１の素子分離用溝８内のＴＥＯＳ膜２３に発生しているボイド２３ａは露出されていないので、このままではポリシラザン膜１０を充填することができない。
次に、図１７に示すように、フォトリソグラフィ技術により、フォトレジスト２５をパターニングしてメモリセル領域以外（ここでは周辺回路領域）を覆うように加工する。
続いて図１８に示すように、ＲＩＥ法によりフォトレジスト２５をマスクとして、メモリセル領域のＴＥＯＳ膜２３を５０ｎｍエッチングして掘り下げる処理を行う。これにより、図１８（ａ）に示すように、第１の素子分離用溝８内のＴＥＯＳ膜２３のボイド２３ａが露出し、開口部２３ｂが形成される。この後、アッシング技術を用いてフォトレジスト２５を除去する。
次に、図１７に示すように、フォトリソグラフィ技術により、フォトレジスト２５をパターニングしてメモリセル領域以外（ここでは周辺回路領域）を覆うように加工する。
続いて図１８に示すように、ＲＩＥ法によりフォトレジスト２５をマスクとして、メモリセル領域のＴＥＯＳ膜２３を５０ｎｍエッチングして掘り下げる処理を行う。これにより、図１８（ａ）に示すように、第１の素子分離用溝８内のＴＥＯＳ膜２３のボイド２３ａが露出し、開口部２３ｂが形成される。この後、アッシング技術を用いてフォトレジスト２５を除去する。
次に、図１９に示すように、塗布型酸化膜としてのポリシラザン膜１０を薄く堆積させる。膜厚は、たとえば１００ｎｍ程度である。この後、４００〜５００℃程度の酸化性雰囲気中にて熱処理を行いポリシラザン膜１０のシリコン酸化膜への転換を行った後、８００〜９００℃程度の不活性雰囲気中にて熱処理を行う。
この後、図２０に示すように、ＲＩＥ法によりポリシラザン膜１０、ＴＥＯＳ膜２３およびＨＤＰ膜２４を２００ｎｍエッチングして掘り下げる。以後は、第１の実施形態と同様にしてシリコン窒化膜２０を除去する工程を経て、ＯＮＯ膜１４、コントロールゲート電極を構成する第３の多結晶シリコン膜１５、ＷＳｉ膜１６およびシリコン酸化膜１７を積層形成することで、図１４に示すような構成を得る。
この後、図２０に示すように、ＲＩＥ法によりポリシラザン膜１０、ＴＥＯＳ膜２３およびＨＤＰ膜２４を２００ｎｍエッチングして掘り下げる。以後は、第１の実施形態と同様にしてシリコン窒化膜２０を除去する工程を経て、ＯＮＯ膜１４、コントロールゲート電極を構成する第３の多結晶シリコン膜１５、ＷＳｉ膜１６およびシリコン酸化膜１７を積層形成することで、図１４に示すような構成を得る。
以上のような製造工程を採用することで、第１の素子分離用溝８にＴＥＯＳ膜２３を埋め込む際にボイド２３ａを発生させ、ＨＤＰ膜２４を埋め込んだ後に、ＣＭＰ処理およびエッチバック処理によりボイド２３ａを開口部２３ｂとして露出させ、内部にポリシラザン膜１０を充填することができるようになり、これによって、第２の素子分離用溝１８側にはＴＥＯＳ膜２３およびＨＤＰ膜２４を確実に埋め込む構成とすることができるようになる。このような第２の実施形態によっても第１の実施形態と同様の効果を得ることができる。
（第３の実施形態）
図２１ないし図２５は本発明の第３の実施形態を示すもので、以下、第２の実施形態と異なる部分について説明する。なお、この実施形態では、第２の実施形態と同様にして第１の素子分離用絶縁膜としてＴＥＯＳ膜２３を用いると共に、第２の素子分離用絶縁膜としてＨＤＰ膜２４を用いている。途中までの形成工程は第２の実施形態と同じであるが、形成する膜の膜厚が若干異なる部分がある。
図２１ないし図２５は本発明の第３の実施形態を示すもので、以下、第２の実施形態と異なる部分について説明する。なお、この実施形態では、第２の実施形態と同様にして第１の素子分離用絶縁膜としてＴＥＯＳ膜２３を用いると共に、第２の素子分離用絶縁膜としてＨＤＰ膜２４を用いている。途中までの形成工程は第２の実施形態と同じであるが、形成する膜の膜厚が若干異なる部分がある。
図２１は第２の実施形態における図１９の状態と同じである。この状態に至るまでの工程は第２の実施形態と同様であるが、加工条件について簡単に説明する。第１の素子分離用絶縁膜としてのＴＥＯＳ膜２３は、減圧ＣＶＤ法により膜厚が４０ｎｍで形成されており、第２の素子分離用絶縁膜としてのＨＤＰ膜２４は膜厚が４５０ｎｍで形成されている（図１５の状態に相当）。ＴＥＯＳ膜２３およびＨＤＰ膜２４をＲＩＥ法により掘り下げる深さ寸法は６０ｎｍである（図１８の状態に相当）。
図２１は上記した状態から塗布型酸化膜としてのポリシラザン膜１０を形成したもので、ここでのポリシラザン膜１０の膜厚は３００ｎｍである。続いて、図２２に示すように、ＣＭＰ技術によりポリシラザン膜１０をシリコン窒化膜２０が露出するまで削り平坦化する。
この後、図２３に示すように、ＲＩＥ法によりＴＥＯＳ膜２３、ＨＤＰ膜２４およびポリシラザン膜１０を５０ｎｍエッチングする。続いてフォトリソグラフィ技術により、フォトレジスト２６をメモリセル領域以外の領域をマスクするように加工する。次に、図２５に示すように、ＲＩＥ法により、フォトレジスト２６をマスクとして、メモリセル領域のＨＤＰ膜２４、ポリシラザン膜１０を１００ｎｍエッチングした後、アッシング技術およびウェット処理技術を用いて、フォトレジスト２６を除去する。
以上のようにして第２の実施形態で示した図２０の状態を得ることができる。そして、このような第３の実施形態によっても第２の実施形態と同様の作用効果を得ることができるようになる。
以上のようにして第２の実施形態で示した図２０の状態を得ることができる。そして、このような第３の実施形態によっても第２の実施形態と同様の作用効果を得ることができるようになる。
（第４の実施形態）
図２６および図２７は本発明の第４の実施形態を示すもので、第１の実施形態と異なるところは次の通りである。前述した第１の実施形態においては、図６においてＨＤＰ膜９を堆積した後に、ＣＭＰ法によりＨＤＰ膜９を研磨してボイド９ａを露出させたが、ＲＩＥ法によりメモリセル領域のＨＤＰ膜９をエッチングしてボイド９ａを露出させてもよい。
図２６および図２７は本発明の第４の実施形態を示すもので、第１の実施形態と異なるところは次の通りである。前述した第１の実施形態においては、図６においてＨＤＰ膜９を堆積した後に、ＣＭＰ法によりＨＤＰ膜９を研磨してボイド９ａを露出させたが、ＲＩＥ法によりメモリセル領域のＨＤＰ膜９をエッチングしてボイド９ａを露出させてもよい。
すなわち、図２６に示すように、図６の状態からフォトリソグラフィ技術によりフォトレジスト２５をパターニングしてメモリセル領域以外（ここでは周辺回路領域）を覆う。その後、図２７に示すように、ＲＩＥ法によりフォトレジスト２５をマスクとしてメモリセル領域のＴＥＯＳ膜２３を５０ｎｍエッチングして掘り下げ、第１の素子分離用溝８内のＨＤＰ膜９中のボイド９ａを露出させる。引き続いて、ボイド９ａ内にポリシラザン膜１０を充填することにより、図１に示す構成を得る。
（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
上記各実施形態においては、塗布型酸化膜としてＳＯＧ膜のうちのポリシラザン膜を用いたが、これに限らず、同じ特性が得られるＳＯＧ膜ならば、種類を問わず用いることができる。
素子分離用絶縁膜として用いたＨＤＰ膜やＴＥＯＳ膜は、これらに限らず、これに代わる種々の絶縁膜を用いることができる。
各種の膜の膜厚や形成条件は適宜変更することができる。
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
上記各実施形態においては、塗布型酸化膜としてＳＯＧ膜のうちのポリシラザン膜を用いたが、これに限らず、同じ特性が得られるＳＯＧ膜ならば、種類を問わず用いることができる。
素子分離用絶縁膜として用いたＨＤＰ膜やＴＥＯＳ膜は、これらに限らず、これに代わる種々の絶縁膜を用いることができる。
各種の膜の膜厚や形成条件は適宜変更することができる。
図面中、１はシリコン基板（半導体基板）、２、５はＳＴＩ、３、６は活性領域（素子形成領域）、４、７はゲート電極、８は第１の素子分離用溝、９はＨＤＰ膜（素子分離用絶縁膜）、９ａはボイド（空孔部）、９ｂは開口部、１０はポリシラザン膜（塗布型酸化膜）、１１、１９はシリコン酸化膜（ゲート絶縁膜）、１８は第２の素子分離用溝、２０はシリコン窒化膜（ストッパ膜）、２３はＴＥＯＳ膜（第１の素子分離用絶縁膜）、２３ａはボイド（空孔部）、２３ｂは開口部、２４はＨＤＰ膜（第２の素子分離用絶縁膜）である。
Claims (5)
- 第１の開口幅を有する第１の素子分離用溝と前記第１の開口幅より広い第２の開口幅を有する第２の素子分離用溝がそれぞれ複数形成された半導体基板と、
前記第１の素子分離用溝内に上部が部分的に開口するように充填されると共に前記第２の素子分離用溝を埋めるように形成された素子分離用絶縁膜と、
前記第１の素子分離用溝の前記素子分離用絶縁膜の開口部分を充填するように形成された塗布型酸化膜と
を備えたことを特徴とする半導体装置。 - 第１の開口幅を有する第１の素子分離用溝と前記第１の開口幅より広い第２の開口幅を有する第２の素子分離用溝がそれぞれ複数形成された半導体基板と、
前記第１の素子分離用溝内に上部が部分的に開口するように充填されると共に前記第２の素子分離用溝の底面および側壁を覆うように形成された第１の素子分離用絶縁膜と、
前記第１の素子分離用溝の前記第１の素子分離用絶縁膜の開口部分を充填するように形成された塗布型酸化膜と、
前記第２の素子分離用溝を埋めるように前記第１の素子分離用絶縁膜の上に形成された第２の素子分離用絶縁膜と
を備えたことを特徴とする半導体装置。 - 請求項２に記載の半導体装置において、
前記第１の素子分離用絶縁膜はＴＥＯＳ（Tetra-EthOxy-Silane）膜であり、前記第２の素子分離用絶縁膜はＨＤＰ（High Density Plasma）膜であることを特徴とする半導体装置。 - 半導体基板上にゲート絶縁膜、ゲート電極膜およびストッパ膜を順次形成する工程と、
前記ストッパ膜、ゲート電極膜、ゲート絶縁膜および半導体基板をエッチングして、第１の開口幅を有する第１の素子分離用溝および前記第１の開口幅よりも広い第２の開口幅を有する第２の素子分離用溝を形成する工程と、
前記第１の素子分離用溝内に素子分離用絶縁膜を埋め込む工程であって、前記第１の素子分離溝内の素子分離絶縁膜は上部に空孔部を有するよう埋め込む工程と、
前記素子分離用絶縁膜をＣＭＰ（Chemical Mechanical Polishing）処理により前記ストッパ膜の上面まで研磨して前記空孔部を開口露出させる工程と、
前記開口された空孔部内を埋めるように塗布型酸化膜を充填する工程と、
前記塗布型酸化膜をＣＭＰ処理により前記ストッパ膜の上面まで研磨する工程と
を備えたことを特徴とする半導体装置の製造方法。 - 半導体基板上にゲート絶縁膜、ゲート電極膜およびストッパ膜を順次形成する工程と、
前記ストッパ膜、ゲート電極膜、ゲート絶縁膜および半導体基板をエッチングして、第１の開口幅を有する第１の素子分離用溝および前記第１の開口幅よりも広い第２の開口幅を有する第２の素子分離用溝を形成する工程と、
前記第１および第２の素子分離用溝内に第１の素子分離用絶縁膜を埋め込む工程であって、前記第１の素子分離溝内の前記第１の素子分離絶縁膜は上部に空孔部を有するよう、また前記第２の素子分離溝内の前記第１の素子分離絶縁膜は前記第２の素子分離溝の底面および側壁に沿って所定の膜厚で形成されるよう前記第１の素子分離絶縁膜を埋め込む工程と、
前記第１の素子分離絶縁膜が底面および側面に形成された前記第２の素子分離用溝内を埋めるように第２の素子分離用絶縁膜を形成する工程と、
前記第２の素子分離用絶縁膜および前記第１の素子分離用絶縁膜をＣＭＰ処理により前記ストッパ膜の上面まで研磨する工程と、
前記第１の素子分離用溝に形成された前記第１の素子分離用絶縁膜を掘り下げることにより前記空孔部を開口露出させる工程と、
前記空孔部内を充填するように塗布型酸化膜を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
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