KR100567757B1 - 반도체 소자의 제조 방법 - Google Patents

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    • Y10S438/954—Making oxide-nitride-oxide device

Abstract

본 발명은 반도체 소자의 제조 방법을 개시한다. 이에 의하면, 반도체 기판 상에 ONO막과 질화막을 형성하고, 사진식각공정을 이용하여 상기 반도체 기판의 필드 영역 상의 질화막과 ONO막을 식각한 후 순차적으로 반도체 기판을 임의의 깊이로 식각함으로써 트렌치를 형성한다. 트렌치에 소자 분리막을 위한 산화막을 갭 필링한 후 상기 산화막을 평탄화시킴으로써 소자 분리막을 형성하고, 상기 셀 영역의 일부 영역에서 SONOS게이트가 형성될 부분만 ONO막을 남기고 반도체 기판의 나머지 영역은 실리콘 표면을 노출시킨 후 상기 반도체 기판에 게이트 산화막을 형성시키고, 상기 게이트 절연막과 ONO막 상에 각각 게이트 전극을 형성한다.
따라서, 본 발명은 상기 ONO막과 게이트 산화막 상에 게이트 전극을 동시에 형성하므로 SONOS 구조를 갖는 비휘발성 메모리 소자의 게이트 전극 형성 공정을 단순화시킬 수가 있다. 또한, 상기 비휘발성 메모리 소자의 제조 원가를 절감할 수 있고, 나아가 가격 경쟁력을 강화시킬 수가 있다.
SONOS, ONO막, 게이트 전극, 다결정 실리콘층

Description

반도체 소자의 제조 방법{Method For Manufacturing Semiconductor Devices}
도 1은 종래의 소노스(SONOS: silicon-oxide-nitride-oxide-silicon) 구조의 비휘발성 메모리 소자의 셀 영역을 나타낸 단면 구조도.
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 오엔오(ONO: oxide-nitride-oxide)막 상의 게이트 전극과 게이트 산화막 상의 게이트 전극을 동시에 형성함으로써 공정 단순화를 이루도록 한 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 반도체 메모리 소자는 램(RAM: random access memory)과 롬(ROM: read only memory)으로 구분된다. 상기 램은 디램(DRAM: dynamic random access memory)과 에스램(SRAM: static random access memory)과 같이 시간이 경과 함에 따라 이미 저장된 데이터가 소거되는 휘발성이면서도 데이터의 입, 출력이 빠르다. 상기 롬은 한번 데이터를 저장시키고 나면, 그 상태를 계속 유지하지만 데이터의 입, 출력이 느리다. 상기 롬은 롬, 피롬(PROM; programmable ROM), 이피롬(EPROM: erasable PROM), 이이피롬(EEPROM: electrically erasable PROM)으로 세분화된다. 최근에는 전기적으로 데이터를 프로그램하거나 소거할 수 있는 EEPROM에 대한 수요가 급증하고 있다. 상기 EEPROM이나 일괄 소거 기능을 갖는 플래시 메모리의 셀은 플로팅 게이트(floating gate)와 콘트롤 게이트(control gate)가 적층된 스택(stack) 형 게이트 구조를 갖고 있다.
상기 플래시 메모리는 16개의 셀이 직렬로 연결되어 단위 스트링(string)을 이루고 있고, 이러한 단위 스트링이 비트라인과 접지라인 사이에 병렬로 연결되어 있는 낸드(NAND) 형과, 각각의 셀이 비트라인과 접지라인 사이에 병렬로 연결되어 있는 노아(NOR) 형으로 구분된다. 상기 낸드형 플래시 메모리는 고집적화에 유리하고 상기 노아형 플래시 메모리는 고속 동작에 유리하다. 상기 노아형 플래시 메모리는 공통 소스(common source) 방식을 사용한다. 즉, 16개 셀마다 1개 콘택이 형성되며 상기 16개 셀의 소스 라인은 n+ 확산층으로 연결되는 것이 일반적이다.
한편, 양자 트랩 소자(quantum trap device)는 비휘발성 에스램(nonvolatile SRAM) 또는 차세대 플래시(flash) 메모리 소자로서 크게 주목을 받고 있다. 이러한 양자 트랩 소자에는 소노스(SONOS: silicon-oxide-nitride-oxide-silicon) 구조가 주로 사용되어 왔다.
상기 SONOS 구조를 가진 SONOS 소자는 비휘발성 메모리 소자와 유사하게 읽 기(read), 쓰기(program) 및 소거(erase)의 세가지 동작으로 구분된다. 상기 쓰기 동작의 경우, 상기 셀의 트랜지스터의 게이트와 드레인에 프로그램 전압을 인가시키면, 핫 전자(hot electron)가 형성된 후 게이트 절연막의 턴널링(tunneling)에 의해 상기 드레인의 인접 영역의 질화막에 포획됨으로써 상기 트랜지스터의 문턱전압이 높아진다. 따라서, 데이터의 쓰기가 이루어진다. 상기 소거 동작의 경우, 상기 게이트와 드레인 및 소스를 오픈시키고 반도체 기판에 소거 전압을 인가시키면, 상기 질화막에 포획되었던 전자가 상기 반도체 기판으로 밀려남으로써 상기 문턱전압이 낮아진다. 따라서, 데이터의 소거가 이루어진다. 상기 읽기 동작의 경우, 상기 게이트에 읽기 전압을 인가시키고 상기 소스와 드레인 사이에 흐르는 전류가 센싱회로에 의해 센싱된다. 따라서, 데이트의 읽기가 이루어진다.
상기 SONOS 소자의 경우, 프로그램/소거 특성과 리텐션(retention) 특성이 서로 트레이드오프(trade-off)되기 때문에 상기 프로그램/소거 특성과 상기 리텐션 특성을 동시에 개선시키기가 거의 불가능하다. 이로써, 지금까지는 상기 프로그램/소거 특성과 상기 리텐션 특성의 적절한 트레이드오프 지점을 찾아서 상기 SONOS 소자의 오엔오(ONO: oxide-nitride-oxide) 층의 두께를 최적화시켜왔다.
종래의 SONOS 구조를 갖는 비휘발성 메모리 소자는 도 1에 도시된 바와 같이, P형 반도체 기판(10)의 액티브 영역의 셀(cell) 영역이 상기 반도체 기판(10)의 필드 영역의 트렌치(11) 내의 소자 분리막(13)에 의해 정의되고, 상기 셀 영역의 반도체 기판(10) 내에 게이트 산화막(15)이 형성되고, 상기 게이트 산화막(15) 상에 제 1, 2 게이트 전극(21),(23)이 이격하여 형성되고, 상기 게이트 산 화막(15) 상에 질화막(31)과 산화막(33)을 개재하며 제 3 게이트 전극(35)이 형성된다.
또한, 상기 제 3 게이트 전극(35)은 상기 제 1, 2 게이트 전극(21),(23) 사이에 배치된다. 상기 게이트 산화막(15)과 질화막(31) 및 산화막(33)은 ONO(oxide-nitride-oxide)막(30)을 구성한다. 상기 게이트 산화막(15)은 상기 ONO막(30)의 하부 턴널링 산화막으로서, 상기 질화막(31)은 상기 ONO막(30)의 트랩(trap) 질화막으로서, 상기 산화막(33)은 상기 ONO막(30)의 상부 산화막으로서 역할을 담당한다.
그런데, 종래의 SONOS 구조를 갖는 비휘발성 메모리 소자를 제조하는 경우, 상기 반도체 기판(10)의 셀 영역 상에 게이트 산화막(15)을 형성하고, 상기 게이트 산화막(15) 상에 제 1, 2 게이트 전극(21),(23)을 위한 다결정 실리콘층을 적층하고, 사진식각공정을 이용하여 상기 다결정 실리콘층의 불필요 부분을 제거시킴으로써 상기 제 1, 2 게이트 전극(21),(23)을 형성한다.
그런 다음, 상기 게이트 산화막(15)과 제 1, 2 게이트 전극(21),(23) 상에 상기 질화막(31)과 산화막(33)을 순차적으로 적층하고, 상기 산화막(33) 상에 상기 제 3 게이트 전극(35)을 위한 다결정 실리콘을 적층하고, 사진식각공정을 이용하여 상기 다결정 실리콘층과 산화막(33) 및 질화막(31)을 제거시킴으로써 상기 제 3 게이트 전극(35)을 형성한다.
따라서, 종래에는 상기 제 1, 2 게이트 전극(31),(33)과 제 3 게이트 전극(35)을 형성하기 위해 2번의 다결정 실리콘층 적층 공정과 2번의 사진식각공정 을 진행하므로 상기 SONOS 구조를 갖는 비휘발성 메모리 소자의 게이트 전극 형성 공정이 복잡하다. 이는 상기 비휘발성 메모리 소자의 제조 원가를 상승시키고 나아가 가격 경쟁력을 약화시킨다.
따라서, 본 발명의 목적은 SONOS 구조를 갖는 비휘발성 메모리 소자의 게이트 전극 형성 공정을 단순화하는데 있다.
본 발명의 다른 목적은 제조 원가를 절감시킴으로써 SONOS 구조를 갖는 비휘발성 메모리 소자의 가격 경쟁력을 강화하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조 방법은
반도체 기판 상에 오엔오(ONO)막을 형성한 후 상기 오엔오막 상에 하드 마스크층을 형성하는 단계; 사진식각공정을 이용하여 상기 반도체 기판의 필드 영역 상의 하드 마스크층과 오엔오막을 식각한 후 상기 반도체 기판의 필드 영역을 임의의 깊이로 식각시킴으로써 트렌치를 형성하는 단계; 상기 트렌치에 소자 분리막을 형성하는 단계; 상기 오엔오막 상의 하드 마스크층을 제거시킴으로써 상기 오엔오막을 노출시키는 단계; 상기 오엔오막을 상기 반도체 기판의 셀 영역에서 SONOS게이트가 형성될 부분만 남김과 아울러 상기 반도체 기판의 나머지 영역의 오엔오막을 제거시키는 단계; 상기 오엔오막 외측의 반도체 기판 상에 게이트 산화막을 형성하 는 단계; 및 상기 게이트 산화막과 상기 오엔오막 상에 각각 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 게이트 산화막을 상기 반도체 기판의 셀 영역과 함께 상기 반도체 기판의 로직 영역 상에 형성할 수 있다.
바람직하게는, 상기 오엔오막은 50~100Å의 하부 산화막과, 20~50Å의 트랩 질화막과, 30~100Å의 상부 산화막으로 형성할 수 있다.
바람직하게는, 상기 하부 산화막을 습식 산화공정에 의해 형성할 수 있다.
바람직하게는, 상기 상부 산화막을 고온 산화공정에 의해 형성할 수 있다.
따라서, 본 발명은 상기 오엔오막과 게이트 산화막 상에 게이트 전극을 동시에 형성하므로 소노스(SONOS) 구조를 갖는 비휘발성 메모리 소자의 게이트 전극 형성 공정을 단순화시킬 수가 있다.
이하, 본 발명에 의한 반도체 소자의 제조 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일한 구성 및 동일한 작용을 갖는 부분에는 동일 부호를 부여한다.
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도이다.
도 2a를 참조하면, 먼저, 단결정 실리콘 기판과 같은 반도체 기판(10)의 전역 상에 ONO막(40)을 위한 하부 산화막(41)과 질화막(43)과 상부 산화막(45)을 순차적으로 형성한다.
이때, 상기 하부 산화막(41)을 예를 들어 습식 산화공정에 의해 50~100Å의 두께로 성장시키고, 상기 질화막(43)을 저압 화학 기상 증착 공정에 의해 20~50Å의 두께로 적층하고, 상기 상부 산화막(45)을 고온 산화(HTO: high temperature oxidation) 공정에 의해 형성한다. 상기 하부 산화막(41)은 턴널링 산화막으로서의 역할을 담당하고, 상기 질화막(43)은 트랩 질화막으로서의 역할을 담당한다.
이후, 상기 ONO막(40) 상에 예를 들어, 저압 화학 기상 증착 공정에 의해 하드 마스크층, 예를 들어 질화막(51)을 1000~3000Å의 두께로 적층한다. 여기서, 상기 질화막(51)은 후속의 화학적 기계적 연마(chemical mechanical polishing: CMP) 공정에서 식각 정지막으로서의 역할을 담당한다.
그런 다음, 상기 질화막(51) 상에 트렌치 형성을 위한 감광막(53)의 패턴을 5000~10000Å의 두께로 스핀 코팅(spin-coating)한 후 상기 감광막(53)의 패턴을 식각 마스크층으로 이용하여 상기 질화막(51)과 ONO막(40)을 건식 식각공정, 예를 들어 반응성 이온 식각(Reactive Ion Etching: RIE) 공정에 의해 제거시킴으로써 상기 반도체 기판(10)의 필드 영역을 노출시키고, 계속하여 상기 반도체 기판(10)을 예를 들어 반응성 이온 식각 공정에 의해 3000~5000Å의 깊이로 식각한다.
따라서, 상기 반도체 기판(10)의 필드 영역에 트렌치(55)가 형성되므로 상기 반도체 기판(10)의 셀 영역을 위한 액티브 영역이 정의된다. 또한, 도면에 도시하지 않았지만, 상기 SONOS 구조를 갖는 비휘발성 메모리 소자의 로직 영역과 고압 영역을 위한 액티브 영역이 동시에 정의됨은 자명한 사실이다.
도 2b를 참조하면, 이어서, 도 2a의 감광막(53)을 애싱(ashing) 공정 ,또는 스트리핑(stripping) 공정에 의해 제거하고 나서 상기 반도체 기판(10)을 예를 들어, 세정액을 이용한 습식 세정공정에 의해 세정한다.
이어서, 상기 트렌치(55)의 형성을 위한 건식 식각공정을 진행할 때 상기 트렌치(55) 내의 반도체 기판(10)의 식각면에 발생한 식각 손상을 저감시키기 위해 상기 트렌치(55) 내의 반도체 기판(10)의 식각면에 예를 들어 열산화공정에 의해 라이너 산화막(57)을 100~400Å의 두께로 형성한다.
그런 다음, 상기 트렌치(55)를 갭 필링(gap filling)하도록 하기 위해 상기 트렌치(55)의 내부와 함께 상기 질화막(51) 상에 소자 분리막(59)의 형성을 위한 절연막, 예를 들어 TEOS(tetra ethyl ortho silicate)막 또는 NSG(nondoped silicate glass)막 등과 같은 산화막을 5000~10000Å의 두께로 적층한다. 여기서, 상기 산화막은 반도체 소자의 설계 룰(Design Rule)에 따라 다소 차이가 있지만, 오존-TEOS(Tetra Ortho Silicate Glass) 상압 화학 기상 증착 공정이나 플라즈마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정 또는 고밀도 플라즈마 화학 기상 증착(High Density Plasma Chemical Vapor Deposition: HDP CVD) 공정에 의해 적층할 수가 있다. 이후, 열처리공정을 이용하여 상기 산화막을 치밀화시킨다. 이는 상기 소자 분리막(59)의 절연 특성을 강화시킴으로써 상기 소자 분리막(59)을 통한 누설 전류의 증가를 억제시키기 위함이다. 이어서, 평탄화공정, 예를 들어 화학적 기계적 연마(Chemical mechanical polishing: CMP) 공정을 이용하여 상기 산화막과 질화막(51)을 평탄화시킴으로써 상기 트렌치(55) 내에 상기 산화막으로 이루어진 소자 분리막(59)을 잔존시키고 상기 트렌치(55) 외측 의 질화막(51) 상의 산화막을 완전히 제거시킨다.
여기서, 상기 소자 분리막(59)과 질화막(51)의 표면 높이가 동일한 것처럼 도시되어 있으나, 실제로는 질화막(51) 상에 상기 산화막이 전혀 잔존하지 않도록 하기 위해 상기 화학적 기계적 연마(CMP) 공정을 연장하여 진행시키기 때문에 상기 화학적 기계적 연마 공정이 완료된 후에는 상기 소자 분리막(59)의 표면이 상기 질화막(51)의 표면보다 낮게 위치한다.
도 2c를 참조하면, 이후, 상기 소자 분리막(59)을 예를 들어, 불산 용액을 이용한 습식 식각 공정에 의해 일정 두께만큼 제거시킴으로써 상기 소자 분리막(59)의 표면 높이를 낮춘다. 이는 상기 반도체 기판(10)의 액티브 영역과 소자 분리막(59) 사이의 단차를 줄여주기 위함이다.
이어서, 도 2b의 질화막(51)을 예를 들어, 인산 용액을 이용한 습식 식각 공정에 의해 제거시키고, 상기 패드 산화막(11)을 불산 식각 용액을 이용한 등방성 습식 식각공정에 의해 제거시킴으로써 상기 ONO막(40)을 노출시킨다.
그런 다음, 이온주입공정을 이용하여 상기 반도체 기판(10)의 셀 영역의 SONOS 구조 형성 영역에 문턱 전압(threshold voltage: VT)을 조절하기 위한 이온주입 영역(미도시)을 형성한다.
도 2d를 참조하면, 이어서, 사진식각공정을 이용하여 상기 반도체 기판(10)의 셀 영역의 SONOS 구조 형성 영역 상에 상기 ONO막(40)의 패턴을 남기고 나머지 영역의 ONO막(40)을 모두 제거시킴으로써 상기 ONO막(40)의 패턴 외측의 반도체 기판(10)의 액티브 영역의 표면을 노출시킨다.
그런 다음, 이온주입공정을 이용하여 상기 반도체 기판(10)의 셀 영역 내에 예를 들어 NMOS 트랜지스터를 위한 P웰 영역(61)을 형성한다. 물론, 도면에 도시하지 않았지만, 이온주입공정을 이용하여 상기 ONO막(40)의 패턴을 형성하기 전 또는 후에 상기 반도체 기판(10)의 고압영역과 로직 영역에 N웰 및 P웰 영역을 형성시킴은 자명한 사실이다. 설명의 편의상, 이에 대한 부분은 본 발명의 요지에 관한 관련성이 적으므로 설명을 생략하기로 한다.
이후, 상기 반도체 기판(10)의 셀 영역 상에 게이트 산화막(63)을 예를 들어, 열산화공정에 의해 20~50Å의 두께로 형성한다. 이를 좀 더 상세히 언급하면, 도면에 도시하지 않았지만, 상기 게이트 산화막(63)의 형성 공정을 진행하기 전에 상기 반도체 기판(10)의 노출된 액티브 영역의 전역 상에 고압 게이트 산화막을 형성하고, 사진식각공정을 이용하여 상기 반도체 기판(10)의 고압 영역 상에 상기 고압 산화막을 남기고 상기 반도체 기판(10)의 나머지 영역 상의 산화막을 제거시킨다. 그 다음에, 상기 반도체 기판(10)의 로직 영역과 셀 영역 상에 예를 들어, 열산화공정에 의해 게이트 산화막(63)을 형성한다.
도 2e를 참조하면, 상기 셀 영역의 게이트 산화막(63)과 상부 산화막(45) 상에 다결정 실리콘층(65)을 적층한다. 이와 아울러, 도면에 도시하지 않았지만, 고압영역의 고압 산화막과 로직 영역의 게이트 산화막 상에도 상기 다결정 실리콘층(65)을 적층한다.
이어서, 상기 다결정 실리콘층(65) 상에 N형 불순물 이온주입 영역을 노출하는 이온주입 마스크층으로서 감광막(미도시)의 패턴을 형성하고 상기 셀 영역의 다 결정 실리콘층(65)에 N형 불순물, 예를 들어 인(P)을 이온주입한다. 이때, 상기 셀 영역과 함께 상기 고압영역과 로직 영역의 NMOS 트랜지스터를 위한 다결정 실리콘층에 상기 인(P)을 함께 이온주입한다.
그 다음에, 상기 감광막의 패턴을 제거하고 나서 상기 반도체 기판(10)을 예를 들어 세정액을 이용한 세정액에 의해 세정시킨다.
도 2f를 참조하면, 이후, 사진식각공정을 이용하여 도 2e의 다결정 실리콘층(65)을 상기 게이트 산화막(63)의 게이트 전극 형성 영역 상에 남김으로써 제 1, 2 게이트 전극(71),(73)을 각각 형성함과 아울러 상기 ONO막(40)의 게이트 전극 형성 영역 상에 남김으로써 제 3 게이트 전극(75)을 형성한다. 또한, 도면에 도시하지 않았지만, 상기 반도체 기판(10)의 고압영역과 로직영역의 게이트 전극 형성 영역 상에도 게이트 전극을 형성함은 자명한 사실이다.
따라서, 본 발명은 종래와 달리, 상기 반도체 기판의 셀 영역과, 고압영역 및 로직 영역 상에 게이트 전극을 동시에 형성하므로 SONOS 구조를 갖는 비휘발성 메모리 소자의 게이트 전극 형성 공정을 단순화시킬 수가 있다. 그러므로, 상기 비휘발성 메모리 소자의 제조 원가를 절감할 수 있고, 나아가 가격 경쟁력을 강화시킬 수가 있다.
이상에서 상세히 설명한 바와 같이, 본 발명에 의한 반도체 소자의 제조 방법은 반도체 기판 상에 ONO막과 질화막을 형성하고, 사진식각공정을 이용하여 상기 반도체 기판의 필드 영역 상의 질화막과 ONO막을 식각한 후 상기 반도체 기판을 임의의 깊이로 식각함으로써 트렌치를 형성하고, 상기 트렌치에 소자 분리막을 위한 산화막을 갭 필링한 후 상기 산화막을 평탄화시킴으로써 소자 분리막을 형성한다. 상기 셀 영역에서 SONOS게이트가 형성될 부분만 ONO막을 남김과 아울러 상기 반도체 기판의 나머지 영역은 표면을 노출시키고, 상기 반도체 기판의 나머지 영역 상에 게이트 절연막을 형성시키고, 상기 게이트 절연막과 ONO막 상에 각각 게이트 전극을 형성한다.
따라서, 본 발명은 상기 ONO막과 게이트 산화막 상에 게이트 전극을 동시에 형성하므로 SONOS 구조를 갖는 비휘발성 메모리 소자의 게이트 전극 형성 공정을 단순화시킬 수가 있다. 또한, 상기 비휘발성 메모리 소자의 제조 원가를 절감할 수 있고, 나아가 가격 경쟁력을 강화시킬 수가 있다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.

Claims (5)

  1. 반도체 기판 상에 오엔오(ONO)막을 형성한 후 상기 오엔오막 상에 하드 마스크층을 형성하는 단계;
    사진식각공정을 이용하여 상기 반도체 기판의 필드 영역 상의 하드 마스크층과 오엔오막을 식각한 후 상기 반도체 기판의 필드 영역을 임의의 깊이로 식각시킴으로써 트렌치를 형성하는 단계;
    상기 트렌치에 소자 분리막을 형성하는 단계;
    상기 오엔오막 상의 하드 마스크층을 제거시킴으로써 상기 오엔오막을 노출시키는 단계;
    상기 오엔오막을 상기 반도체 기판의 셀 영역에서 SONOS게이트가 형성될 부분만 남김과 아울러 상기 반도체 기판의 나머지 영역의 오엔오막을 제거시키는 단계;
    상기 반도체 기판의 노출된 엑티브 영역의 전역 상에 고압 게이트 산화막을 형성하는 단계;
    상기 오엔오막 외측의 반도체 기판 상에 게이트 산화막을 형성하는 단계;
    상기 반도체 기판 전역 상에 다결정 실리콘층을 형성하는 단계;
    상기 다결정 실리콘층에 인(P)을 이온주입하는 단계; 및
    상기 게이트 산화막과 상기 오엔오막 상에 각각 게이트 전극을 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 게이트 산화막을 상기 반도체 기판의 셀 영역과 함께 상기 반도체 기판의 로직 영역 상에 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 오엔오막은 50~100Å의 하부 산화막과, 20~50Å의 트랩 질화막과, 30~100Å의 상부 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 3 항에 있어서, 상기 하부 산화막을 습식 산화공정에 의해 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 3 항에 있어서, 상기 상부 산화막을 고온 산화공정에 의해 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4886219B2 (ja) * 2005-06-02 2012-02-29 株式会社東芝 半導体装置およびその製造方法
KR100640974B1 (ko) * 2005-12-28 2006-11-02 동부일렉트로닉스 주식회사 반도체 소자의 제조방법
US7585746B2 (en) * 2006-07-12 2009-09-08 Chartered Semiconductor Manufacturing, Ltd. Process integration scheme of SONOS technology
US8633079B2 (en) * 2010-01-20 2014-01-21 United Microelectronics Corp. Method for fabricating a SONOS memory
US8772057B1 (en) 2011-05-13 2014-07-08 Cypress Semiconductor Corporation Inline method to monitor ONO stack quality
US8624218B2 (en) 2012-01-02 2014-01-07 Industrial Technology Research Institute Non-volatile memory structure and method for fabricating the same
US8629025B2 (en) 2012-02-23 2014-01-14 United Microelectronics Corp. Semiconductor device and method for fabricating semiconductor device
CN104952734B (zh) * 2015-07-16 2020-01-24 矽力杰半导体技术(杭州)有限公司 半导体结构及其制造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6284603B1 (en) * 2000-07-12 2001-09-04 Chartered Semiconductor Manufacturing Inc. Flash memory cell structure with improved channel punch-through characteristics
US6524914B1 (en) * 2000-10-30 2003-02-25 Advanced Micro Devices, Inc. Source side boron implanting and diffusing device architecture for deep sub 0.18 micron flash memory
US6653189B1 (en) * 2000-10-30 2003-11-25 Advanced Micro Devices, Inc. Source side boron implant and drain side MDD implant for deep sub 0.18 micron flash memory
US6465306B1 (en) * 2000-11-28 2002-10-15 Advanced Micro Devices, Inc. Simultaneous formation of charge storage and bitline to wordline isolation
US6436768B1 (en) * 2001-06-27 2002-08-20 Advanced Micro Devices, Inc. Source drain implant during ONO formation for improved isolation of SONOS devices

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