KR100640974B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

Info

Publication number
KR100640974B1
KR100640974B1 KR1020050132009A KR20050132009A KR100640974B1 KR 100640974 B1 KR100640974 B1 KR 100640974B1 KR 1020050132009 A KR1020050132009 A KR 1020050132009A KR 20050132009 A KR20050132009 A KR 20050132009A KR 100640974 B1 KR100640974 B1 KR 100640974B1
Authority
KR
South Korea
Prior art keywords
pattern
forming
oxide film
nitride
oxide
Prior art date
Application number
KR1020050132009A
Other languages
English (en)
Inventor
박근수
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020050132009A priority Critical patent/KR100640974B1/ko
Application granted granted Critical
Publication of KR100640974B1 publication Critical patent/KR100640974B1/ko
Priority to US11/641,792 priority patent/US7566660B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/914—Doping
    • Y10S438/924—To facilitate selective etching
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/954—Making oxide-nitride-oxide device

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Drying Of Semiconductors (AREA)
  • Weting (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)

Abstract

ONO 레이어의 식각과정에서 건식식각과 습식식각을 혼합하여 사용함으로써, 폴리머의 발생을 억제하거나 발생된 폴리머를 제거할 수 있는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판 상에 게이트를 형성하는 단계; 상기 게이트를 포함하는 상기 반도체 기판 상에 제1 산화막, 질화막, 및 제2 산화막을 순차적으로 적층하는 단계; 상기 제2 산화막 상에 제1 감광막 패턴을 형성하는 단계; 상기 제1 감광막 패턴을 마스크로 하여 상기 제2 산화막을 습식식각함으로써 제2 산화막 패턴을 형성한 후 상기 제1 감광막 패턴을 제거하는 단계; 상기 제2 산화막 패턴을 마스크로 하여 상기 질화막을 건식식각함으로써 질화막 패턴을 형성하는 단계; 및 상기 질화막 패턴을 마스크로 하여 상기 제1 산화막을 식각함으로써 제1 산화막 패턴을 형성하는 단계;를 포함한다.
ONO 레이어, 폴리머, 습식식각, 건식식각

Description

반도체 소자의 제조방법{Method for Fabricating Semiconductor Device}
도 1a 내지 도 1f는 종래기술에 의한 반도체 소자의 제조방법을 도시한 공정단면도.
도 2는 반도체 소자에 발생된 폴리머를 보여주는 도면.
도 3a 내지 도 3h는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 도시한 공정단면도.
도 4는 종래기술에 의한 반도체 소자와 본 발명에 의한 반도체 소자에 발생된 폴리머를 비교하여 보여주는 도면.
<도면의 주요부분에 대한 부호의 설명>
22: 반도체 기판 24: 게이트
26: 제1 산화막 28: 질화막
30: 제2 산화막 32: 제1 감광막 패턴
34: 제2 감광막 패턴
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 더욱 상세하게는 반 도체 소자의 폴리머 제거방법에 관한 것이다.
일반적으로 LDI(LCD Drive IC) 형성 공정에서는 게이트 형성 이후, 게이트 상에 ONO(Oxide, Nitride, Oxide)구조의 레이어를 형성하고 패터닝을 실시함으로써 ONO 레이어를 선택적으로 식각한 후 세정(Cleaning)공정을 수행한다.
그러나 종래기술에 의할 때 ONO 레이터의 식각과정에서, ONO의 막질이 떨어져 나가, 폴리머가 발생하는 현상이 발생하게 되는 문제점이 있다. 이러한 종래기술에 따른 반도체 소자의 제조 방법에서 나타나는 문제점을 도면을 참조하여 개략적으로 설명한다.
도 1a 내지 도 1f는 종래기술에 의한 반도체 소자의 제조방법의 공정단면도이다. 먼저, 도 1a에 도시된 바와 같이, 반도체 기판(2) 상에 게이트(4)를 형성하고, 도 1b에 도시된 바와 같이 제1 산화막(6), 질화막(8), 및 제2 산화막(10)을 게이트(4)를 포함하는 반도체 기판(2) 상에 순차적으로 형성한다.
다음으로 도 1c에 도시된 바와 같이, 제2 산화막(10)을 패터닝하기 위하여 제1 감광막 패턴(12)을 제2 산화막(10) 상에 도포하고, 도 1d에 도시된 바와 같이, 제1 감광막 패턴(12)을 마스크로 하여 제2 산화막(10)을 건식식각(Dry Etching)으로 선택적으로 식각하고, 제1 감광막 패턴(12)을 제거한다. 이때 제2 산화막(12)의 양측의 질화막(8) 상에 제1 폴리머(14)가 발생하게 된다.
종래에는 제1 폴리머(14)를 제거하지 않고 질화막(8)의 식각공정을 진행하기 때문에, 도 1e에 도시된 바와 같이, 질화막(8)은 제1 폴리머(14) 및 제2 산화막(10a)을 마스크로 하여 선택적으로 제거된다. 이때 질화막(8)도 건식식각공정을 이용하여 식각되기 때문에, 제2 산화막(10)의 식각공정에서와 마찬가지로, 질화막(8) 양측의 제1 산화막(6) 상에 제2 폴리머(15)가 발생한다.
또한, 종래에는 이러한 제2 폴리머(15)를 제거하지 않은 채, 제1 산화막(6)의 식각공정을 진행하기 때문에, 도 1f에 도시된 바와 같이, 제1 산화막(6)은 제2 폴리머(15) 및 질화막(8a)를 마스크로 하여 선택적으로 제거된다. 이때 제1 산화막(6)은 습식식각공정을 이용하여 식각되기 때문에, 제1 산화막(6)의 양측에는 폴리머가 발생하지 않는다.
이러한 과정을 통해 발생된 폴리머(14, 15)들은 후속 열공정 진행시 제2 산화막(10a) 및 질화막(8a)으로부터 떨어져 나가 리프팅되는데, 도 2에 이러한 리프팅되는 폴리머의 사진이 도시되어 있다. 이렇게 리프팅되는 폴리머들은 챔버 등에 붙어서 반도체 장비를 오염시키는 원인이 된다.
즉, 상술한 바와 같은 종래기술은, ONO 레이어의 식각과정에서 발생되는 폴리머로 인해 CD(Critical Dimension)의 컨트롤이 어려워져 ONO 레이어와 게이트 간의 마진확보가 어렵다는 문제점이 있고, 또한 리프팅되는 폴리머로 인해 반도체 제조방비가 오염될 수 있다는 문제점이 있다.
본 발명은 상술한 문제점을 해결하기 위한 것으로서, ONO 레이어의 식각과정에서 건식식각과 습식식각을 혼합하여 사용함으로써, 폴리머의 발생을 억제하거나 발생된 폴리머를 제거할 수 있는 반도체 소자의 제조방법을 제공하는 것을 그 기술적 과제로 한다.
상술한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판 상에 게이트를 형성하는 단계; 상기 게이트를 포함하는 상기 반도체 기판 상에 제1 산화막, 질화막, 및 제2 산화막을 순차적으로 적층하는 단계; 상기 제2 산화막 상에 제1 감광막 패턴을 형성하는 단계; 상기 제1 감광막 패턴을 마스크로 하여 상기 제2 산화막을 습식식각함으로써 제2 산화막 패턴을 형성한 후 상기 제1 감광막 패턴을 제거하는 단계; 상기 제2 산화막 패턴을 마스크로 하여 상기 질화막을 건식식각함으로써 질화막 패턴을 형성하는 단계; 및 상기 질화막 패턴을 마스크로 하여 상기 제1 산화막을 식각함으로써 제1 산화막 패턴을 형성하는 단계; 를 포함한다.
또한, 상기 반도체 소자의 제조방법은, 상기 질화막 패턴 형성단계 이전에, 상기 제2 산화막 패턴 상에 상기 질화막 패턴 형성을 위한 제2 감광막 패턴을 형성하는 단계를 더 포함하여, 상기 질화막을 상기 제2 감광막 패턴을 마스크로 하여 식각하는 것을 특징으로 한다.
또한, 상기 반도체 소자의 제조방법은, 상기 제1 산화막 패턴 형성단계 이전에, 데스컴 공정을 수행하여 상기 질화막 패턴 양측에 발생되는 폴리머를 제거하는 단계를 더 포함하는 것을 특징으로 한다. 이때, 상기 데스컴 공정은 O2 및 N2/H2 가스를 이용하여 120℃의 온도에서 20초간 수행되는 것을 특징으로 한다.
또한, 상기 제1 산화막 패턴은 상기 제1 산화막을 습식식각함으로써 형성되 는 것을 특징으로 한다.
상술한 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판 상에 게이트를 형성하는 단계; 상기 게이트를 포함하는 상기 반도체 기판 상에 제1 산화막, 질화막, 및 제2 산화막을 순차적으로 적층하는 단계; 상기 제2 산화막 상에 제1 감광막 패턴을 형성하는 단계; 상기 제1 감광막 패턴을 마스크로 하여 상기 제2 산화막을 선택적으로 식각함으로써 제2 산화막 패턴을 형성한 후 상기 제1 감광막 패턴을 제거하는 단계; 상기 제2 산화막 패턴을 마스크로 하여 상기 질화막을 습식식각함으로써 질화막 패턴을 형성하는 단계; 및 상기 질화막 패턴을 마스크로 하여 상기 제1 산화막 패턴을 선택적으로 식각함으로써 제1 산화막 패턴을 형성하는 단계; 를 포함하는 것을 특징으로 한다.
또한, 상기 반도체 소자의 제조방법은, 상기 제1 산화막 패턴 형성단계 이전에, 상기 질화막 패턴 상에 상기 제1 산화막 패턴 형성을 위한 제2 감광막 패턴을 형성하는 단계를 더 포함하여, 상기 제1 산화막을 상기 제2 감광막 패턴을 마스크로 하여 식각하는 것을 특징으로 한다.
또한, 상기 제2 산화막 패턴은 상기 제2 산화막을 건식식각함으로써 형성되는 것을 특징으로 한다. 이때 상기 질화막 패턴 형성단계 이전에, 데스컴 공정을 수행하여 상기 제2 산화막 패턴 양측에 발생되는 폴리머를 제거하는 단계를 더 포함하고, 상기 데스컴 공정은 O2 및 N2/H2 가스를 이용하여 120℃의 온도에서 20초간 수행되는 것을 특징으로 한다.
또한, 상기 제2 산화막 패턴은 상기 제2 산화막을 습식식각함으로써 형성되는 것을 특징으로 한다. 이때, 상기 질화막 패턴 형성단계 이전에, 상기 제2 산화막 패턴 상에 상기 질화막 패턴 형성을 위한 제2 감광막 패턴을 형성하는 단계를 더 포함하여, 상기 질화막을 상기 제2 감광막 패턴을 마스크로 하여 식각하는 것을 특징으로 한다.
또한, 상기 제1 산화막 패턴은 상기 제1 산화막을 습식식각함으로써 형성되는 것을 특징으로 한다.
이하, 첨부되는 도면을 참고하여 본 발명의 바람직한 실시예를 상세하게 설명한다.
도 3a 내지 도 3h는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 도시한 공정단면도이다.
먼저, 도 3a에 도시된 바와 같이, 반도체 기판(22) 상에 게이트(24)를 형성하고, 도 3b에 도시된 바와 같이 제1 산화막(26), 질화막(28), 및 제2 산화막(30)을 게이트(24)를 포함하는 반도체 기판(20) 상에 순차적으로 형성한다.
다음으로 도 3c에 도시된 바와 같이, 제2 산화막(30)을 패터닝하기 위하여 제1 감광막 패턴(32)을 제2 산화막(30) 상에 도포하고, 도 3d에 도시된 바와 같이, 제1 감광막 패턴(32)을 마스크로 하여 제2 산화막(30)을 습식식각(Wet Etching)으로 선택적으로 식각하고, 제1 감광막 패턴(12)을 제거한다. 도시된 바와 같이 본 발명은 제2 산화막(30)을 습식식각공정으로 식각하기 때문에 식각과정에서 폴리머가 발생하지 않는다.
상술한 바와 같이 본 발명에서는, 습식식각공정을 이용하여 제2 산화막(30)을 식각하기 때문에, 최초 디자인된 패턴을 그대로 보존할 수 없다. 따라서, 질화막(28)을 식각하기 이전에, 도 3e에 도시된 바와 같이 제2 감광막 패턴(34)를 제2 산화막 패턴(30a) 상에 형성한 후, 제2 감광막 패턴(34)을 마스크로 하여 질화막(28)을 식각하는 것이 바람직하다.
도 3f에 도시된 바와 같이, 제2 감광막 패턴(34)을 마스크로 하여 질화막(28)을 건식식각(Dry Etching)공정을 이용하여 식각함으로써 질화막 패턴(28a)를 형성한다. 이때 질화막(28)을 건식식각공정을 이용하여 식각하였기 때문에 질화막 패턴(28)의 양측에는 폴리머(29)가 생성된다. 따라서, 도 3g에 도시된 바와 같이 데스컴(Descum)공정을 수행하여 질화막 패턴(28a)의 양측에 생성된 폴리머(29)를 제거하는 것이 바람직하다. 이때 데스컴 공정은 O2 및 N2/H2 가스를 이용하여, 120℃의 온도에서 20초간 수행한다.
마지막으로, 도 3h에 도시된 바와 같이 습식식각공정을 이용하여 제1 산화막(26)을 식각함으로써 제1 산화막 패턴(26a)을 형성한다.
도 4a 및 도 4b는 각각 종래기술에 의해 제조된 반도체 소자와 본 발명의 방법에 의해 제조된 반도체 소자의 사진이다. 도시된 바와 같이 본 발명의 방법에 의해 제조된 반도체 소자의 경우 폴리머가 거의 발견되지 않음을 알 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
예컨대, 본 실시예에 있어서는, 제2 산화막(30)은 습식식각공정으로, 질화막(28)은 건식식각공정으로 식각하는 것으로 기재하였지만, 다른 실시예에 있어서는 제2 산화막(30) 및 질화막(28) 모두를 건식식각으로 식각할 수 도 있다. 이때 제2 산화막 패턴(30a) 형성과정에 생성되는 폴리머를 제거하기 위해, 제2 산화막 패턴(30a) 형성 이후 데스컴 공정을 수행할 수 있고, 질화막 패턴(28a) 형성 이후 한번의 데스컴 공정으로 모든 폴리머를 제거할 수도 있다.
또 다른 실시예에 있어서, 제2 산화막(30) 및 질화막(28) 모두를 습식식각공정을 이용하여 식각할 수 도 있다. 이때, 디자인된 정확한 CD를 확보하기 위하여, 질화막 패턴(28a) 형성 단계 이후 질화막 패턴(28a) 상에 제3 감광막 패턴을 형성하고, 제3 감광막 패턴을 마스크로 하여 제1 산화막(26)을 식각하는 것이 바람직하다.
또 다른 실시예에 있어서, 제2 산화막(30)은 건식식각공정을 이용하여 식각하고, 질화막(28)은 습식식각 공정을 이용하여 식각할 수도 있다. 이때 제2 산화막 패턴(30a)형성으로 인해 생성된 폴리머는 데스컴 공정을 적용하여 제거한다. 또한, 질화막(28)을 습식식각공정을 이용하여 식각하였기 때문에, 디자인된 정확한 CD를 확보하기 위히여 질화막 패턴(28a) 형성 단계 이후 질화막 패턴(28a) 상에 제3 감광막 패턴을 형성하고, 제3 감광막 패턴을 마스크로 하여 제1 산화막(26)을 식각하는 것이 바람직하다.
그러므로 이상에 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
상술한 바와 같이 본 발명에 따르면, 산화막 및 질화막의 식각과정에서 발생되는 폴리머를 제거할 수 있어서, 원하는 CD를 구현할 수 있다는 효과가 있다.
또한, 폴리머가 사전에 제거되므로, 후속 열공정으로 인해 발생되는 폴리머의 리프팅 또한 방지되어 반도체 제조장비의 오염을 방지할 수 있다는 효과도 있다.

Claims (15)

  1. 반도체 기판 상에 게이트를 형성하는 단계;
    상기 게이트를 포함하는 상기 반도체 기판 상에 제1 산화막, 질화막, 및 제2 산화막을 순차적으로 적층하는 단계;
    상기 제2 산화막 상에 제1 감광막 패턴을 형성하는 단계;
    상기 제1 감광막 패턴을 마스크로 하여 상기 제2 산화막을 습식식각함으로써 제2 산화막 패턴을 형성한 후 상기 제1 감광막 패턴을 제거하는 단계;
    상기 제2 산화막 패턴을 마스크로 하여 상기 질화막을 건식식각함으로써 질화막 패턴을 형성하는 단계; 및
    상기 질화막 패턴을 마스크로 하여 상기 제1 산화막을 식각함으로써 제1 산화막 패턴을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제1항에 있어서, 상기 질화막 패턴 형성단계 이전에, 상기 제2 산화막 패턴 상에 상기 질화막 패턴 형성을 위한 제2 감광막 패턴을 형성하는 단계를 더 포함하여, 상기 질화막을 상기 제2 감광막 패턴을 마스크로 하여 식각하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제1항에 있어서, 상기 제1 산화막 패턴 형성단계 이전에, 데스컴 공정을 수 행하여 상기 질화막 패턴 양측에 발생되는 폴리머를 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제3항에 있어서, 상기 데스컴 공정은 O2 및 N2/H2 가스를 이용하여 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제3항에 있어서, 상기 데스컴 공정은 120℃의 온도에서 20초간 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제1항에 있어서, 상기 제1 산화막 패턴은 상기 제1 산화막을 습식식각함으로써 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 반도체 기판 상에 게이트를 형성하는 단계;
    상기 게이트를 포함하는 상기 반도체 기판 상에 제1 산화막, 질화막, 및 제2 산화막을 순차적으로 적층하는 단계;
    상기 제2 산화막 상에 제1 감광막 패턴을 형성하는 단계;
    상기 제1 감광막 패턴을 마스크로 하여 상기 제2 산화막을 선택적으로 식각함으로써 제2 산화막 패턴을 형성한 후 상기 제1 감광막 패턴을 제거하는 단계;
    상기 제2 산화막 패턴을 마스크로 하여 상기 질화막을 습식식각함으로써 질 화막 패턴을 형성하는 단계; 및
    상기 질화막 패턴을 마스크로 하여 상기 제1 산화막 패턴을 선택적으로 식각함으로써 제1 산화막 패턴을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제7항에 있어서, 상기 제1 산화막 패턴 형성단계 이전에, 상기 질화막 패턴 상에 상기 제1 산화막 패턴 형성을 위한 제2 감광막 패턴을 형성하는 단계를 더 포함하여, 상기 제1 산화막을 상기 제2 감광막 패턴을 마스크로 하여 식각하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제7항에 있어서, 상기 제2 산화막 패턴은 상기 제2 산화막을 건식식각함으로써 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제9항에 있어서, 상기 질화막 패턴 형성단계 이전에, 데스컴 공정을 수행하여 상기 제2 산화막 패턴 양측에 발생되는 폴리머를 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제10항에 있어서, 상기 데스컴 공정은 O2 및 N2/H2 가스를 이용하여 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제10항에 있어서, 상기 데스컴 공정은 120℃의 온도에서 20초간 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제7항에 있어서, 상기 제2 산화막 패턴은 상기 제2 산화막을 습식식각함으로써 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제13항에 있어서, 상기 질화막 패턴 형성단계 이전에, 상기 제2 산화막 패턴 상에 상기 질화막 패턴 형성을 위한 제2 감광막 패턴을 형성하는 단계를 더 포함하여, 상기 질화막을 상기 제2 감광막 패턴을 마스크로 하여 식각하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제7항에 있어서, 상기 제1 산화막 패턴은 상기 제1 산화막을 습식식각함으로써 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
KR1020050132009A 2005-12-28 2005-12-28 반도체 소자의 제조방법 KR100640974B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020050132009A KR100640974B1 (ko) 2005-12-28 2005-12-28 반도체 소자의 제조방법
US11/641,792 US7566660B2 (en) 2005-12-28 2006-12-20 Semiconductor device and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050132009A KR100640974B1 (ko) 2005-12-28 2005-12-28 반도체 소자의 제조방법

Publications (1)

Publication Number Publication Date
KR100640974B1 true KR100640974B1 (ko) 2006-11-02

Family

ID=37649797

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050132009A KR100640974B1 (ko) 2005-12-28 2005-12-28 반도체 소자의 제조방법

Country Status (2)

Country Link
US (1) US7566660B2 (ko)
KR (1) KR100640974B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120100003A (ko) * 2011-03-02 2012-09-12 삼성전자주식회사 보우잉 방지막을 사용하여 반도체 소자를 제조하는 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2697504B2 (ja) * 1992-07-10 1998-01-14 澁谷工業株式会社 レーザマーキング方法
US5798303A (en) * 1996-09-05 1998-08-25 Micron Technology, Inc. Etching method for use in fabrication of semiconductor devices
US5880019A (en) * 1997-04-17 1999-03-09 Taiwan Semiconductor Manufacturing Company, Ltd. Insitu contact descum for self-aligned contact process
JP3235565B2 (ja) * 1998-04-30 2001-12-04 日本電気株式会社 半導体不揮発性記憶装置の製造方法
KR100567757B1 (ko) * 2003-12-30 2006-04-05 동부아남반도체 주식회사 반도체 소자의 제조 방법
US20070102736A1 (en) * 2005-11-04 2007-05-10 Cheng-Hsing Chuang Image sensor device and method for manufacturing the same

Also Published As

Publication number Publication date
US20070148801A1 (en) 2007-06-28
US7566660B2 (en) 2009-07-28

Similar Documents

Publication Publication Date Title
KR100875660B1 (ko) 반도체 소자의 미세 패턴 형성 방법
JP2006261630A (ja) 半導体素子の製造方法
TWI669574B (zh) 半導體裝置的製造方法
KR100640974B1 (ko) 반도체 소자의 제조방법
US6867143B1 (en) Method for etching a semiconductor substrate using germanium hard mask
JP2005072563A (ja) 半導体素子のゲート酸化膜形成方法
KR20070113604A (ko) 반도체 소자의 미세패턴 형성방법
JP3585039B2 (ja) ホール形成方法
KR100875653B1 (ko) 반도체 소자의 미세 패턴 형성 방법
KR20060136174A (ko) 미세 패턴 형성 방법
KR20070000204A (ko) 미세 패턴 형성 방법
KR100489350B1 (ko) 반도체소자의 게이트 형성방법
US6245643B1 (en) Method of removing polysilicon residual in a LOCOS isolation process using an etching selectivity solution
KR100557949B1 (ko) 반도체소자의 패턴 형성방법
JP4534763B2 (ja) 半導体素子の製造方法
KR100584498B1 (ko) 포토레지스트 패턴 제거 방법
KR100526470B1 (ko) 플래쉬 메모리의 게이트 형성방법
KR100277872B1 (ko) 반도체 소자의 게이트 산화막 형성 방법
KR20100076763A (ko) 반도체 소자의 미세 패턴 제조 방법
KR100365756B1 (ko) 반도체소자의콘택홀형성방법
KR100802307B1 (ko) 금속막 식각 방법
KR100984454B1 (ko) 반도체 소자 제조 방법
JP4533931B2 (ja) パターニング方法
KR20040003652A (ko) 반도체 소자의 게이트 형성 방법
JP2006186275A5 (ko)

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120926

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130913

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140912

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150904

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160908

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170913

Year of fee payment: 12