KR100984454B1 - 반도체 소자 제조 방법 - Google Patents
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Abstract
본 발명은 컨트롤 게이트 영역을 노출시키는 산화막 패턴을 이용하여 컨트롤 게이트를 형성함으로써, 컨트롤 게이트용 폴리실리콘 식각시 발생하는 폴리머에 의한 마스킹 효과로 불완전하게 식각되어 불규칙한 형태의 컨트롤 게이트가 형성되는 것을 방지하는 반도체 소자의 제조 방법에 관한 것이다. 본 발명은 반도체 기판 상부에 터널링 산화막, 게이트 전극용 폴리실리콘층 및 하드 마스크층을 순차적으로 형성하는 단계와, 상기 하드 마스크층 및 게이트 전극용 폴리실리콘층을 패터닝하여 플로팅 게이트를 형성하는 단계와, 상기 플로팅 게이트 측벽에 ONO 질화막 및 ONO 산화막의 적층 구조로 이루어진 스페이서를 형성하는 단계와, 전체 표면 상부에 코어 산화막을 형성하는 단계와, 컨트롤 게이트로 예정된 영역을 노출시키는 마스크를 이용하여 상기 코어 산화막을 식각하는 단계와, 전체 표면 상부에 컨트롤 게이트용 폴리실리콘층을 형성하는 단계와, 상기 코어 산화막이 노출되도록 상기 컨트롤 게이트용 폴리실리콘층을 등방성 식각하는 단계와, 및 상기 코어 산화막을 제거하여 컨트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 2는 종래 기술에 따른 반도체 소자 제조 방법에 의해 제조한 컨트롤 게이트의 측벽에 형성된 뿔 형상의 폴리머를 도시한 사진.
도 3a 내지 도 3h는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 컨트롤 게이트 영역을 노출시키는 산화막 패턴을 이용하여 컨트롤 게이트를 형성함으로써, 컨트롤 게이트용 폴리실리콘 식각시 발생하는 폴리머에 의한 마스킹 효과로 불완전하게 식각되어 불규칙한 형태의 컨트롤 게이트가 형성되는 것을 방지하는 반도체 소자의 제조 방법에 관한 것이다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 1a 및 도 1b를 참조하면, 반도체 기판(10) 상부에 터널링 산화막(20), 게이트 전극용 폴리실리콘층(30) 및 하드 마스크층(40)을 순차적으로 형성한 후 하드 마스크층(40) 및 게이트 전극용 폴리실리콘층(30)을 패터닝하여 폴리실리콘층 패턴(35) 및 하드마스크층 패턴(45)의 적층구조로 이루어진 플로팅 게이트(50)를 형성한다.
도 1c를 참조하면, 플로팅 게이트(50)의 측벽에 ONO 질화막(60) 및 ONO 산화막(65)의 적층 구조로 이루어진 스페이서를 형성한다.
도 1d 및 도 1e를 참조하면, 전체 표면 상부에 컨트롤 게이트용 폴리실리콘층(70)을 형성한 후 식각하여 컨트롤 게이트(175)를 형성한다.
상기의 종래 기술에 따른 반도체 소자 제조 방법은, 컨트롤 게이트용 폴리실리콘층 식각시 발생하는 폴리머에 의해 셀프-마스킹(self-masking) 효과가 발생되어 컨트롤 게이트용 폴리실리콘의 측벽이 균일하게 식각되지 않고 도 2와 같이 불규칙한 형상의 컨트롤 게이트가 형성된다. 이러한 컨트롤 게이트는 후속 공정에서 형성되는 샐리사이드의 이상을 유발할 수 있다는 문제점이 있다.
상기 문제점을 해결하기 위하여, 컨트롤 게이트 영역을 노출시키는 산화막 패턴을 이용하여 컨트롤 게이트를 형성함으로써, 컨트롤 게이트용 폴리실리콘 식각시 발생하는 폴리머에 의한 마스킹 효과로 불완전하게 식각되어 불규칙한 형태의 컨트롤 게이트가 형성되는 것을 방지하는 반도체 소자의 제조 방법을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판 상부에 터널링 산화막, 게이트 전극용 폴리실리콘층 및 하드 마스크층을 순차적으로 형성하는 단계와, 상기 하드 마스크층 및 게이트 전극용 폴리실리콘층을 패터닝하여 플로팅 게이트를 형성하는 단계와, 상기 플로팅 게이트 측벽에 ONO 질화막 및 ONO 산화막의 적층 구조로 이루어진 스페이서를 형성하는 단계와, 전체 표면 상부에 코어 산화막을 형성하는 단계와, 컨트롤 게이트로 예정된 영역을 노출시키는 마스크를 이용하여 상기 코어 산화막을 식각하는 단계와, 전체 표면 상부에 컨트롤 게이트용 폴리실리콘층을 형성하는 단계와, 상기 코어 산화막이 노출되도록 상기 컨트롤 게이트용 폴리실리콘층을 등방성 식각하는 단계와, 및 상기 코어 산화막을 제거하여 컨트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 3a 내지 도 3h는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 3a 및 도 3b를 참조하면, 반도체 기판(100) 상부에 터널링 산화막(110), 게이트 전극용 폴리실리콘층(120) 및 하드 마스크층(130)을 순차적으로 형성한 후 하드 마스크층(130) 및 게이트 전극용 폴리실리콘층(120)을 패터닝하여 폴리실리콘층 패턴(125) 및 하드마스크층 패턴(135)의 적층구조로 이루어진 플로팅 게이트(140)를 형성한다.
도 3c를 참조하면, 전체 표면 상부에 ONO 질화막(미도시)과 ONO 산화막(미도시)을 순차적으로 형성한 후 식각하여 플로팅 게이트(140)의 측벽에 ONO 질화막(150) 및 ONO 산화막(155)의 적층 구조로 이루어진 스페이서를 형성한다.
도 3d 및 도 3e를 참조하면, 전체 표면 상부에 평탄화된 코어 산화막(160)을 형성한다. 여기서, 코어 산화막(160)은 HLD 산화막, BPSG 산화막, PSG 산화막 및 HDP 산화막 중 선택된 어느 하나로 형성하는 것이 바람직하며, 코어 산화막(160)의 두께는 2000 내지 5000Å인 것이 바람직하다. 또한, 코어 산화막(160)을 형성한 후 이에 대하여 열처리 공정을 수행할 수 있다. 상기 열처리 공정은 600 내지 800℃의 온도에서 30초 동안 수행되는 RTP 어닐링 공정 또는 600 내지 800℃의 온도에서 60초 동안 수행되는 퍼니스 어닐링 공정인 것이 바람직하다. 다음에는, 코어 산화막(160) 상부에, 컨트롤 게이트로 예정된 영역을 노출시키는 포토레지스트 패턴(170)을 형성하고, 포토레지스트 패턴(170)을 마스크로 코어 산화막(160)을 식각하여 반도체 기판을 노출시키는 코어 산화막 패턴(165)을 형성한다.
도 3f를 참조하면, 전체 표면 상부에 컨트롤 게이트용 폴리실리콘층(180)을 형성한다. 여기서, 컨트롤 게이트용 폴리실리콘층(180)은 500 내지 650℃의 온도에서 5 내지 20Å/min의 속도로 2000 내지 5000Å의 두께로 형성하는 것이 바람직하다.
도 3g 및 도 3h를 참조하면, 컨트롤 게이트용 폴리실리콘층(180)을 등방성 식각하여 코어 산화막 패턴(165)의 상부를 노출시킨 후 코어 산화막 패턴(165)을 제거하여 컨트롤 게이트를 형성한다.
본 발명에 따른 반도체 소자의 제조 방법은 컨트롤 게이트 영역을 노출시키는 산화막 패턴을 이용하여 컨트롤 게이트를 형성함으로써, 컨트롤 게이트용 폴리실리콘 식각시 발생하는 폴리머에 의한 마스킹 효과로 불완전하게 식각되어 불규칙한 형태의 컨트롤 게이트가 형성되는 것을 방지하는 효과가 있다.
Claims (6)
- 반도체 기판 상부에 터널링 산화막, 게이트 전극용 폴리실리콘층 및 하드 마스크층을 순차적으로 형성하는 단계;상기 하드 마스크층 및 게이트 전극용 폴리실리콘층을 패터닝하여 플로팅 게이트를 형성하는 단계;상기 플로팅 게이트 측벽에 ONO 질화막 및 ONO 산화막의 적층 구조로 이루어진 스페이서를 형성하는 단계;전체 표면 상부에 코어 산화막을 형성하는 단계;컨트롤 게이트로 예정된 영역을 노출시키는 마스크를 이용하여 상기 코어 산화막을 식각하는 단계;전체 표면 상부에 컨트롤 게이트용 폴리실리콘층을 형성하는 단계;상기 코어 산화막이 노출되도록 상기 컨트롤 게이트용 폴리실리콘층을 등방성 식각하는 단계; 및상기 코어 산화막을 제거하여 컨트롤 게이트를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 코어 산화막을 형성하는 단계는 상기 코어 산화막에 대한 열처리 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 코어 산화막은 HLD 산화막, BPSG 산화막, PSG 산화막 및 HDP 산화막 중 선택된 어느 하나인 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 코어 산화막의 두께는 2000 내지 5000Å인 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 2 항에 있어서,상기 열처리 공정은 600 내지 800℃의 온도에서 30초 동안 RTP 어닐링 공정으로 수행하거나 600 내지 800℃의 온도에서 60초 동안 퍼니스 어닐링 공정으로 수행하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 컨트롤 게이트용 폴리실리콘층은 500 내지 650℃의 온도에서 5 내지 20Å/min의 속도로 2000 내지 5000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
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