JP4409983B2 - 半導体装置及びその製造方法 - Google Patents
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Description
公知の製造方法によって前記のような半導体装置を得る手法が知られている(例えば、特許文献1参照)。この製造方法は、主としてシリサイド化ブロックを目的とする第1絶縁層とゲート側壁部にサイドウォールを形成すること形成を目的とする第2絶縁層とを半導体基板上に堆積させる方法である。以下に、公知の半導体の製造工程を図を参照しながら説明する。
第2絶縁層は、予め基板上の全域に堆積させた前記第1絶縁層上に更に堆積させた第2絶縁層を、その上にサイドウォールを形成するように配置された第3絶縁層と抵抗素子に対応して配置されたレジストとをマスクにしてイオンエッチングすることによりサイドウォール及び抵抗素子上に配置されることを特徴とする半導体装置を提供するものである。
ゲートは、例えば基板上にポリシリコン膜を堆積して形成してもよい。第1、第2及び第3絶縁層は、半導体基板上の全域に順次堆積させた後、各層を順次選択的にエッチングして除去し、これによってゲート側壁部のサイドウォールと抵抗素子上とに配置してもよい。
イオンエッチングは、例えばマグネトロンRIE装置を用いて行うことが好ましいが、これに限られず、例えば、単なる反応性イオンエッチング(RIE)なども適用可能である。
第1絶縁層と第3絶縁層とは、シリコン酸化膜からなり、第2絶縁層は、シリコン窒化膜またはシリコンカーバイトからなっていてもよい。
異方性エッチングは、例えばマグネトロンRIE装置を用いたエッチングを適用することができるが、これに限られない。
(実施の形態)
以下、図面に示す実施形態に基づいてこの発明の実施の形態を詳述する。図1〜11は、本発明装置の半導体装置の製造工程を示す工程図である。
はじめに、図1に示すように半導体基板1上に素子分離領域2を形成し、これらにより区画されてなる複数の素子形成領域のいくつかにトランジスタ素子を形成するため、ポリシリコンゲート膜からなるゲート3を形成し、また、これをマスクとして低濃度不純物拡散層である拡散領域5等を形成する。ここまでの工程は前述した公知の製造方法と同様である。
<エッチング条件>
C4F8/Ar=5/155sccm、圧力150mTorr、
高周波電力600W、磁場30G
次に、図4に示すようにゲート3と主として第3絶縁層43からなるサイドウォールとをマスクとして不純物のイオン注入を行い、これによって図5に示すようにゲート3となるポリシリコン膜、ソース及びドレイン領域となる高濃度不純物拡散層11を形成する。
<エッチング条件>
CF4/CHF3/O2/Ar=45/10/10/90sccm、
圧力40mTorr、高周波電力200W、磁場0G
このようにして第2絶縁層42を異方性エッチングした後、アッシング装置を用いてレジストパターン6を除去し、図7に示す形状の半導体装置を形成する。
2 素子分離領域
3 ゲート
4 サイドウォール
5 拡散領域、低濃度不純物拡散層
6 レジストパターン
7 炭素、酸素ダメージ層
8 金属層
9 シリサイド層
10 ゲート絶縁膜
11 高濃度不純物拡散層
12 部分的なシリサイド層
21,31,41 第1絶縁層
22,32,42 第2絶縁層
43 第3絶縁層
Claims (6)
- 基板と、基板に形成されたトランジスタ及び抵抗素子を備え、
トランジスタは、基板上で一方向に延びる島状のゲートと、その側壁部に側壁部第1、第2及び第3絶縁層からなるサイドウォールと、ゲートとサイドウォールとを介して対向する基板表面にそれぞれ配置されるソース及びドレインとを有し、ソースとドレインとの表面並びにゲートの上面がシリサイド化され、
前記側壁部第1絶縁層および抵抗部第1絶縁層は、基板上に第1絶縁層を一旦堆積させその第1絶縁層を選択的にエッチングしてなるものであり、
前記側壁部第2絶縁層および抵抗部第2絶縁層は、第1絶縁層上に第2絶縁層を一旦堆積させその第2絶縁層を選択的にエッチングしてなるものであり、
前記側壁部第3絶縁層は、第2絶縁層上に第3絶縁層を一旦堆積させその第3絶縁層のサイドウォール部以外をエッチングにより除去したものであり、
前記側壁部第3絶縁層は、第2絶縁層上に形成されて前記第2絶縁層を選択的にエッチングする際に前記側壁部第2絶縁層形成用のマスクとなり、
前記側壁部第2絶縁層および前記抵抗部第2絶縁層は、それぞれ前記第1絶縁層を選択的にエッチングする際に前記側壁部第1絶縁層形成用および前記抵抗部第1絶縁層形成用のマスクとなり、
前記側壁部第1絶縁層および前記抵抗部第1絶縁層は、前記シリサイド化の際に前記側壁部第1絶縁層および前記抵抗部第1絶縁層の下方の基板がシリサイド化されるのを防ぐようにそれぞれ配置されてなることを特徴とする半導体装置。 - 前記側壁部第1絶縁層および抵抗部第1絶縁層は、ウェットエッチングにより前記第1絶縁層が選択的に除去されて形成され、
前記側壁部第2絶縁層および抵抗部第2絶縁層は、イオンエッチングにより前記第2絶縁層が選択的に除去されて形成され、
前記側壁部第3絶縁層は、異方性エッチングにより前記第3絶縁層が選択的に除去されて形成されたものである請求項1に記載の半導体装置。 - 第1絶縁層と第3絶縁層とは、シリコン酸化膜からなり、第2絶縁層は、シリコン窒化膜またはシリコンカーバイトからなる請求項1記載の半導体装置。
- 半導体基板の表面を複数の領域に分離する素子分離領域を形成して分離された各領域のいくつかをソースとドレインとゲートとを有するトランジスタ素子が形成されるべき第1素子形成領域として使用し、他の領域のいくつかを抵抗素子が形成されるべき第2素子形成領域として使用する半導体装置の製造方法であって、
第1素子形成領域内の基板上に配置されて一方向に延びる島状のゲートを形成する工程と、
第1及び第2素子形成領域を含む基板上に第1絶縁層を堆積させる工程と、
第1絶縁層上に第2絶縁層を堆積させる工程と、
第2絶縁層上に第3絶縁層を堆積させる工程と、
ゲートの側壁部以外の第3絶縁層を除去し、ゲート側壁部にサイドウォールを形成する第1エッチング工程と、
ゲート及びサイドウォールをマスクとし、素子形成領域と第2素子形成領域とに第1及び第2絶縁層を介して不純物を注入して基板表面に不純物拡散領域を形成し、これによって第1素子形成領域にゲートを挟んで配置されるソースとドレインとを形成し第2素子形成領域を所定の比抵抗にする工程と、
第2素子形成領域の一部または全域に形成する抵抗素子に対応する領域とサイドウォール部とを除く第2絶縁層を選択的に除去する第2エッチング工程と、
第2絶縁層をマスクとして第1絶縁層を選択的に除去する第3エッチング工程と、
第1及び第2絶縁層をマスクとして基板表面に金属膜を堆積してシリサイド化し、第2素子形成領域の第1及び第2絶縁層でマスクされた領域に抵抗素子を形成する工程と
を備え各工程を前記の順に実行してなる半導体装置の製造方法。 - 第1エッチング工程は、異方性エッチングにより第3絶縁層を除去する工程であり、
第2エッチング工程は、イオンエッチングにより第2絶縁層を除去する工程であり、
第3エッチング工程は、ウェットエッチングにより第1絶縁層を除去する工程である請求項4に記載の製造方法。 - 第1絶縁層と第3絶縁層とは、シリコン酸化膜からなり、第2絶縁層は、シリコン窒化膜またはシリコンカーバイトからなる請求項4に記載の製造方法。
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