JPH09199714A

JPH09199714A - シリサイドゲート電極の形成方法

Info

Publication number: JPH09199714A
Application number: JP488296A
Authority: JP
Inventors: Kazuya Hisawa; 和也氷沢
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1996-01-16
Filing date: 1996-01-16
Publication date: 1997-07-31
Anticipated expiration: 2016-01-16
Also published as: JP3234144B2

Abstract

(57)【要約】【課題】ソース・ドレイン領域にダメージを与えるこ
となく側壁の高さをゲート電極の上面より低く形成す
る。【解決手段】ゲート酸化膜上に多結晶シリコン層から
なるかまたは多結晶シリコン層とこの上に設けたダミー
層とからなる予備ゲート電極を形成する工程と、前述の
予備ゲート電極の側面に、接触する最高位置がこの予備
ゲート電極の上面と同じ高さでこの側面に接触する側壁
を形成する工程と、前述の予備ゲート電極の上面側を開
口部とするマスクを形成する工程と、前述の予備ゲート
電極の上面側をエッチング除去して前述した側壁の接触
していた先の最高位置より低い位置に上面を有する多結
晶シリコンからなるゲート電極を形成する工程と、前述
の側壁に選択的にエッチングを施して前述したゲート電
極と接触しているこの側壁の最高位置をこのゲート電極
の上面より低くする工程とを含むことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、シリサイドゲー
ト電極の形成方法に関する。

【０００２】

【従来の技術】ＬＳＩの高集積化を図るために半導体素
子の微細化が求められている。半導体素子の構成要素の
うち、ＭＯＳトランジスタのゲート電極はかなりのスペ
ースを占めており、微細化の対象となる。しかし、いわ
ゆるスケーリングの問題があって、ただ寸法を縮尺した
だけでは種々の問題が生じる。例えば、ただゲート電極
を縮小すればゲート電極の抵抗が増大してしまい、コン
ダクタンスの劣化および信号遅延をもたらす。この抵抗
の増大を防ぐために、以前から多結晶シリコンゲート電
極の上部にシリサイドを形成することが行われてきた。

【０００３】図１１は、従来の形成方法によって作成さ
れたシリサイド形状を示す説明図で、断面の切り口を示
している。図中、１０は半導体基板、１４はソース・ド
レイン領域、１６は多結晶シリコンゲート電極、１８は
ゲート酸化膜、２０は側壁、および２６はシリサイドを
示している。多結晶シリコンゲート電極１６の上部にシ
リサイド２６を形成するに当たっては、未反応部分３６
（図１１の破線部３６で示される領域。）が形成されな
いようにする必要がある。通常、ゲート電極１６の側面
には、ＭＯＳトランジスタ作成過程において、ソース・
ドレイン領域１４の不純物濃度を調節する目的で絶縁性
の側壁２０（サイドウォール）が設けられる。この側壁
２０はゲート電極１６の上面と同じ高さに異方性エッチ
ングによって形成される。よって、ゲート電極１６の上
部は上面のみが露出していて側壁が露出されていない状
態である。この状態で、ゲート電極１６および側壁２０
の全面に適切な金属層を堆積させて熱処理を施し、金属
層と多結晶シリコンとを反応させてシリサイド化させ
る。この結果、ゲート電極１６および側壁２０の境界部
分はシリサイド化が進みにくく未反応部分３６（図１１
の破線部３６で示される領域。）となって残存してしま
う。このように、ゲート電極１６の上部のシリサイドの
膜厚は均一に形成されず、未反応部分３６には他に比べ
て薄い膜厚の層が形成されてしまい、シリサイドゲート
電極としての十分な能力を引き出すことができなくなる
といった問題があった。

【０００４】この未反応部分３６を形成せずに、ゲート
電極１６と側壁２０との境界部分にもシリサイドを形成
するための従来技術として文献「特開平７−４５８２
３」に開示されている例がある。この文献に開示されて
いる技術によれば、側壁２０をゲート電極１６の上面よ
り低い位置にまで異方性のドライエッチングでエッチン
グ除去する。そして、このエッチング工程によって、ゲ
ート電極１６の上部（上面および側面の一部）を露出さ
せる。この状態で、前述の通り、金属層の堆積および熱
処理を行うことにより、ゲート電極１６の上部に未反応
部分３６を形成することなくシリサイドを形成すること
ができる。

【０００５】

【発明が解決しようとする課題】しかしながら、上述し
た文献例によれば、ゲート電極の上部にシリサイドを、
未反応部分を残存させずに形成するために、側壁の高さ
をゲート電極の高さよりも低く形成する必要があり、こ
の形成のために異方性エッチングを通常のエッチング時
間より長い時間行うことが必要である。このため、この
側壁を形成するためのエッチング工程によって、ソース
・ドレイン領域にダメージを与えてしまうおそれがあっ
た。

【０００６】従って、従来より、ソース・ドレイン領域
にダメージを与えることなく側壁の高さをゲート電極の
上面より低く形成する方法の出現が望まれていた。

【０００７】

【課題を解決するための手段】この発明のシリサイドゲ
ート電極の形成方法によれば、半導体基板の上面にゲー
ト酸化膜を介して多結晶シリコンゲート電極を設け、こ
のゲート電極の側面に絶縁性を有する側壁をこのゲート
電極の上面より低い位置で接するように設けた後このゲ
ート電極の上面に金属層を設け、然る後このゲート電極
の上面側をシリサイド化してシリサイド電極を形成する
に当たり、（ａ）前述のゲート酸化膜上に多結晶シリコ
ン層からなるかまたは多結晶シリコン層とこの上に設け
たダミー層とからなる予備ゲート電極を形成する工程
と、（ｂ）前述の予備ゲート電極の側面に、接触する最
高位置がこの予備ゲート電極の上面と同じ高さでこの側
面に接触する側壁を形成する工程と、（ｃ）前述の予備
ゲート電極の上面側を開口部とするマスクを形成する工
程と、（ｄ）前述の予備ゲート電極の上面側をエッチン
グ除去して前述した側壁の接触していた先の最高位置よ
り低い位置に上面を有する多結晶シリコンからなるゲー
ト電極を形成する工程と、（ｅ）前述の側壁に選択的に
エッチングを施して前述したゲート電極と接触している
この側壁の最高位置をこのゲート電極の上面より低くす
る工程とを含むことを特徴とする。

【０００８】上述した（ａ）および（ｂ）工程によっ
て、半導体基板の上面にゲート酸化膜を介して予備ゲー
ト電極が形成され、予備ゲート電極の側面に側壁が形成
される。この側壁は、接触している最高位置が予備ゲー
ト電極の上面と同じ高さになるように形成される。次
に、（ｃ）および（ｄ）工程によって、予備ゲート電極
の上面側にエッチングが施され、予備ゲート電極は多結
晶シリコンからなるゲート電極となる。このゲート電極
は、接触していた最高位置より低い位置に上面を有して
いる。この工程によって、側壁の一部が露出される。
（ｅ）工程において、この側壁の一部に対して選択的に
エッチングが施される。この結果、ゲート電極と接触し
ている最高位置がゲート電極の上面より低い側壁が形成
される。このように、ゲート電極に接触している側壁の
最高位置をゲート電極の上面より低くする工程において
は異方性エッチングが用いられないのでソース・ドレイ
ン領域には何らダメージが与えられない。しかも、
（ｃ）工程において設けられたマスクがソース・ドレイ
ン領域上を保護した状態で上記のエッチング工程が行わ
れる。

【０００９】前述した予備ゲート電極は、多結晶シリコ
ン層およびこの層上に設けられたダミー層の二層にして
もよい。この場合には、上述の（ｃ）工程のエッチング
は、このダミー層を選択的に除去するために行われる。
このように、ダミー層を選択的にエッチング除去するの
でゲート電極の高さの制御が容易になる。

【００１０】また、この発明のシリサイドゲート電極の
形成方法によれば、半導体基板の上面にゲート酸化膜を
介して多結晶シリコンのゲート電極を設け、このゲート
電極の側面に絶縁性を有する側壁をこのゲート電極の上
面より低い位置で接するように設けた後このゲート電極
の上面に金属層を設け、然る後このゲート電極の上面側
をシリサイド化してシリサイド電極を形成するに当た
り、（ａ）前述のゲート酸化膜上に多結晶シリコン層か
らなる予備ゲート電極を形成する工程と、（ｂ）前述の
予備ゲート電極の側面に、接触する最高位置がこの予備
ゲート電極の上面と同じ高さでこの側面に接触する側壁
を形成する工程と、（ｃ）前述の予備ゲート電極の上面
側を開口部とするマスクを形成する工程と、（ｄ）前述
の予備ゲート電極の上面側に選択的に多結晶シリコンを
成長させて前述の側壁の接触していた先の最高位置より
高い位置に上面を有する多結晶シリコンからなるゲート
電極を形成する工程とを含むことを特徴とする。

【００１１】このように、この発明の別の方法によれ
ば、予備ゲート電極の上面側に選択的に多結晶シリコン
を成長させて側壁の接触していた先の最高位置より高い
位置に上面を有する多結晶シリコンからなるゲート電極
を形成するので、エッチングを行うことなく所望の構造
を得ることができる。

【００１２】

【発明の実施の形態】以下、図を参照して、この発明の
シリサイドゲート電極の形成方法について説明する。
尚、図は、この発明の方法が理解できる程度に概略的に
示されており、また、この発明は、以下に示される形
状、材質および数値条件等に限定されず、従って、この
実施の形態例によって何等限定されない。最初に、第１
の形成方法について説明する。

【００１３】＜第１の実施の形態＞図１〜図３は、この
実施の形態の第１の形成方法の工程の説明に供する説明
図で、断面の切り口を示している。この実施の形態例の
シリサイドゲート電極の形成方法によれば、先ず、予備
ゲート電極の側面に、接触する最高位置がこの予備ゲー
ト電極の上面と同じ高さでこの側面に接触する側壁を形
成する。

【００１４】［第１段階］はじめに、ゲート酸化膜上に
多結晶シリコン層からなる予備ゲート電極を形成する
（図１の（Ａ））。ここでは、Ｓｉ基板の上面の面方位
が（１００）面である基板１０を用いる。この工程は通
常の半導体製造技術を用いて行えばよい。すなわち、Ｓ
ｉ基板１０の酸化（フィールド酸化膜の形成）、多結晶
シリコン（以下、ＰＯＬＹ−Ｓｉと称する場合があ
る。）膜の堆積、パターニングによるアクティブ領域
（フィールド酸化膜に覆われていない基板表面領域）の
形成、ＳｉＯ₂ ゲート酸化膜とＰＯＬＹ−Ｓｉゲート電
極の形成、およびアクティブ領域に対しＬＤＤ（低濃度
ドープドレイン）領域形成のためのイオン注入によって
行われる。以上の工程によって、Ｓｉ（１００）基板１
０の上面には、フィールド酸化膜としてＳｉＯ₂ 膜１２
が設けられ、ＳｉＯ₂ 膜１２に囲まれた領域に離間した
二つのソース・ドレイン領域１４（後に、サイドウォー
ルを形成して、２度目のイオン注入を行ってソース・ド
レイン領域１４を完成させる。）が設けられる。これら
ソース・ドレイン領域１４に挟まれた領域にゲート酸化
膜１８およびこの上面に予備ゲート電極４６が設けられ
る。この予備ゲート電極４６はＰＯＬＹ−Ｓｉからな
る。ゲート酸化膜１８の厚さは１００Åであり、予備ゲ
ート電極４６の厚さは３０００Åとしてある。

【００１５】次に、前工程で作成された構造の全面にＳ
ｉ₃ Ｎ₄ （窒化シリコン）層を堆積させる（図１の
（Ｂ））。このＳｉ₃ Ｎ₄ 層４８の堆積は、例えばＣＶ
Ｄ（化学気相成長）法を用いて行えばよい。

【００１６】次に、Ｓｉ₃ Ｎ₄ 層４８にエッチングを施
してサイドウォールを形成する（図１の（Ｃ））。この
エッチングには、方向性を有するドライエッチング、例
えばＲＩＥ（リアクティブイオンエッチング）が用いら
れる。このエッチングによって、予備ゲート電極４６の
上面およびソース・ドレイン領域１４上のＳｉ₃ Ｎ₄層
４８を除去する。この結果、予備ゲート電極４６の側面
にはサイドウォール２０が形成される。この側壁（サイ
ドウォール２０）は、予備ゲート電極４６に接触してい
る最高位置が予備ゲート電極４６の上面と同じ高さに形
成される。従って、Ｓｉ基板１０の表面からのこの側壁
２０の高さは、ゲート酸化膜１８の厚さと予備ゲート電
極４６の厚さを重ねた高さとなっている。この実施の形
態例ではサイドウォール２０としてＳｉ₃ Ｎ₄ を用いて
いる。しかし、例えばサイドウォール２０をＳｉＯ₂ と
して形成してもよい。

【００１７】［第２段階］図２は、第２段階の工程の説
明に供する説明図である。以上の工程によって、予備ゲ
ート電極の側面に、接触する最高位置がこの予備ゲート
電極の上面と同じ高さでこの側面に接触する側壁が形成
された。通常、この段階でソース・ドレイン領域１４に
はソース・ドレイン領域を完成するため、再度のイオン
注入（図２の（Ａ）の矢印で表す。）が施される（図２
の（Ａ））。

【００１８】次に、予備ゲート電極４６の上面側を開口
部２２ａとするマスク２２を形成する（図２の
（Ｂ））。ここでは、マスク２２としてレジストを用い
ており、フォトリソグラフィによりパターニングを施し
て予備ゲート電極４６の上面が開口部２２ａに露出する
ように設けられる。

【００１９】次に、予備ゲート電極４６の上面側をエッ
チング除去してサイドウォール２０の接触していた先の
最高位置より低い位置に上面を有する多結晶シリコンか
らなるゲート電極１６を形成する（図２の（Ｃ））。こ
のため、予備ゲート電極４６であるＰＯＬＹ−Ｓｉ層に
対して、エッチャントとしてレジストとサイドウォール
に対してはエッチングが行われないエッチャント、例え
ばフッ硝酸を用いたウエットエッチングを施す。予備ゲ
ート電極４６は上面側から実質的に均一の厚さだけエッ
チングが施されて、新たに、高さが低い上面が得られ
る。この新たに得られた上面は、サイドウォール２０の
高さよりも低くなっており、このため上述の予備ゲート
電極４６がこのサイドウォールの接触していた最高位置
より低い上面を有するゲート電極１６とエッチング加工
されたことになる。尚、このエッチングで除去するゲー
ト電極の深さは、ゲート電極１６の側面に突出するサイ
ドウォールの突出高さを次工程のエッチングでサイドウ
ォールの先端部がエッチング加工できるようなエッチン
グ深さとすれば良い。

【００２０】次に、サイドウォール２０に対し選択的に
エッチングを施してゲート電極１６と接触しているサイ
ドウォール２０の最高位置をこのゲート電極１６の上面
の位置より低くする（図２の（Ｄ））。このため、エッ
チャントとしてレジストおよびゲート電極に対してはエ
ッチングが行われないエッチャント例えばリン酸（サイ
ドウォール２０としてＳｉＯ₂ を用いるときにはエッチ
ャントとしてフッ酸を用いる。）を用いてサイドウォー
ル２０に対しエッチングを施す。このときエッチング
は、開口部２２ａに露出しているサイドウォールの箇所
からエッチングが開始しサイドウォール２０上端側から
順次除去が行われる。このウエットエッチング工程によ
って、サイドウォール２０の上端側の部分のみを除去し
てゲート電極１６との最高接触位置（図２の（Ｄ）のＨ
で示される位置）を、ゲート電極１６の上面の位置より
低くする。尚、このサイドウォール２０のゲート電極１
６との一番高い接触位置をどこにするか、すなわちゲー
ト電極１６がサイドウォール２０から突出する高さをど
の程度にするかは、設計に応じて任意に決めれば良い。

【００２１】［第３段階］以上の工程に続きシリサイド
化を行う。この工程につき図３を参照して説明する。レ
ジスト２２を除去することによって（また、ソース・ド
レイン領域１４上に薄く堆積しているＳｉ₃ Ｎ₄ 層を除
去することによって）、ゲート電極１６の側面に絶縁性
を有する側壁（サイドウォール）２０がこのゲート電極
１６の上面より低い位置で接するように設けられている
構造物を得る。続いて、この構造物の全面にシリサイド
化されるべき適切な金属層２４を堆積する（図３の
（Ａ））。この実施の形態においては金属層としてＴｉ
膜２４を用いており、Ｔｉをスパッタによって堆積させ
る。

【００２２】その後、Ｔｉ膜２４とその下側のゲート電
極１６のポリシリコンおよび基板１０のシリコンとを熱
処理（アニール）によってシリサイド化し、終了後、シ
リサイド化処理で残存した未反応金属を除去する。

【００２３】先ず、熱処理を施してシリサイドを形成す
る（図３の（Ｂ））。この例では、熱処理としてＲＴＡ
（ラピッドサーマルアニーリング）を窒素雰囲気中で６
００〜７００℃で行う。この熱処理によって、ゲート電
極１６の上部のポリシリコンおよびソース・ドレイン領
域の上部のシリコンがチタンと化合してＴｉシリサイド
（ＴｉＳｉ₂ ）２６が形成される。

【００２４】次に、未反応金属を除去する（図３の
（Ｃ））。ここでは除去されるべき残存したＴｉ膜２４
には、シリサイド化されなかった未反応金属すなわちＴ
ｉおよびシリサイド化のとき窒素と反応して生成された
ＴｉＮが含まれる。この残存したＴｉ膜２４をアンモニ
ア過水によって除去することができる。このようにし
て、薄い未反応膜部分が無い状態でシリサイドがゲート
電極上部に形成される。

【００２５】最後に、再度の熱処理（ＲＴＡ）を７５０
〜８５０℃で行い、チタン（Ｔｉ）シリサイド２６を低
抵抗化する。

【００２６】以上の工程（第１、第２および第３段階）
によって、シリサイドゲート電極が形成される。この第
１の形成方法は、既に説明した特開平７−４５８２３号
に開示されている従来の形成方法と比べて次の点で有利
である。

【００２７】先ず、既に説明した通り、サイドウォール
２０の最高接触位置Ｈをゲート電極１６の上面と同じ高
さにする工程（第１段階）については、この実施の形態
も従来方法も同様に異方性エッチングを用いて行ってい
る。前述した文献に開示されている従来方法によれば、
この［第１段階］の工程に続けて、さらにこの異方性エ
ッチングを施すことによって、サイドウォール２０の高
さ（位置Ｈ）を低く形成している。従って、ゲート電極
の上面が現れるまでの通常のエッチング時間に加えてさ
らに継続してエッチングを行なうので、ソース・ドレイ
ン領域１４にダメージを与えるおそれがある。この従来
の方法によれば、このエッチング工程（サイドウォール
をゲート電極の上面と同じ高さに形成する工程。）の段
階では、まだフィールド酸化膜にパターニングを施して
ないので、ソース・ドレイン領域上には酸化膜が残存し
ている状態にある。一方、ＲＩＥ等の異方性エッチング
には選択性がないため、この酸化膜はＳｉ₃ Ｎ₄ 層と共
にエッチングされてしまう。従って、従来方法では、エ
ッチング時間を制御しなければ酸化膜は完全に除去され
てしまい、ソース・ドレイン領域１４にはイオン衝撃に
よりダメージが入ってしまう。

【００２８】これに対して、この発明の第１の形成方法
によればソース・ドレイン領域１４にダメージを与える
危険が無い。この第１の形成方法では、［第１段階］の
工程の後に続く［第２段階］の工程に特徴がある。この
［第２段階］の工程に示されるように、この第１の形成
方法においては、一度、ゲート電極の上面をエッチング
除去により側壁より低くする。そして、露出した側壁に
対してエッチングを施して最高接触位置Ｈをゲート電極
の上面より低くする。このような工程は、ソース・ドレ
イン領域１４がマスク（レジスト２２）によって保護さ
れた状態で行われ、しかも用いるエッチングは等方性の
ウエットエッチングである。従って、ソース・ドレイン
領域にダメージが入らない。

【００２９】この第１の形成方法は、レジスト２２の位
置合わせが多少ずれた場合にも問題がない。図４は、こ
のマスク合わせにずれがあった場合のエッチング工程の
説明に供する説明図であって断面の切り口を指名してい
る。レジスト２２の開口部が、予備ゲート電極４６の上
面から多少外れて形成された場合（図４の（Ａ））に
も、第２段階で図２（Ａ）〜（Ｃ）を参照して説明した
エッチングと同様にして、予備ゲート電極４６の上面に
等方性エッチングを施す。この結果、予備ゲート電極４
６の上面が下がって予備ゲート電極はゲート電極１６と
なり、このゲート電極１６の上面より上側に突出してサ
イドウォール２０の先端部分が露出される（図４の
（Ｂ））。この露出したサイドウォール２０の部分に対
して、図２の（Ｃ）〜（Ｄ）を参照して説明したと同様
にして、等方性エッチングを施すことによって、位置Ｈ
がゲート電極１６の上面より低くなるように形成するこ
とができる（図４の（Ｃ））。

【００３０】このようにして、この第１の形成方法によ
れば、マスクの位置ずれがあっても、マスクの開口部２
２ａに予備ゲート電極４６の上面が露出しているなら
ば、ソース・ドレイン領域にダメージを与えることなく
側壁の高さをゲート電極の上面より低くする工程をエッ
チング技術を用いて行うことが可能である。

【００３１】＜第２の実施の形態＞図５および図６は、
第２の形成方法の説明に供する説明図であって、図１〜
図３の場合と同様な断面切り口で示してある。この第２
の形成方法においては、多結晶シリコン層とこの上に設
けたダミー層とからなる二層を予備ゲート電極４６とし
て用いる。この予備ゲート電極４６を形成する工程は以
下の通りである。

【００３２】先ず、Ｓｉ基板１０を酸化してフィールド
酸化膜としてＳｉＯ₂ 膜３８を形成し、このＳｉＯ₂ 膜
３８の上面にＰＯＬＹ−Ｓｉ膜４０およびＳｉＯ₂ 膜４
２をこの順に堆積させる（図５の（Ａ））。パターニン
グによって、ＳｉＯ₂ 膜４２を整形してＳｉＯ₂ 膜２８
とし（図５の（Ｂ））、このＳｉＯ₂ 膜２８をマスクと
して用いてＰＯＬＹ−Ｓｉ膜４０をエッチングしてＰＯ
ＬＹ−Ｓｉ膜４４とする（図５の（Ｃ））。形成された
ＳｉＯ₂ 膜２８がダミー層であり、ＰＯＬＹ−Ｓｉ膜４
４と相俟って予備ゲート電極４６を形成している。この
実施の形態においては、ゲート酸化膜１８を１００Å、
ＰＯＬＹ−Ｓｉ膜４４を３０００Å、ＳｉＯ₂ 膜２８を
１０００Åとしている。

【００３３】予備ゲート電極４６の形成した後は、続い
て、前述した［第１段階］（図１）の工程が同様にして
行われる。この工程によって、予備ゲート電極４６の側
面に、接触する最高位置Ｈがこの予備ゲート電極４６の
上面、従ってＳｉＯ₂ 膜２８の上面と同じ高さでこの側
面に接触するサイドウォール２０が形成される（図６の
（Ａ））。

【００３４】次に、予備ゲート電極４６の上面すなわち
ＳｉＯ₂ 膜２８の上面を開口部とするマスク２２を形成
する（図６の（Ｂ））。そして、このマスク２２をレジ
ストで形成し、このマスクを用いてエッチングを行い、
ＳｉＯ₂ 膜２８を除去する（図６の（Ｃ））。このエッ
チングはエッチャントとしてフッ酸を用いたウエットエ
ッチングによって行われる。このエッチングによってサ
イドウォール２０よりも低い位置に上面を有するＰＯＬ
Ｙ−Ｓｉ層からなる本来のゲート電極１６が形成され
る。また、この工程によってＳｉ₃ Ｎ₄ からなるサイド
ウォール２０が露出する。後は第１の形成方法と同様に
して、このサイドウォール２０に対してエッチャントと
してリン酸を用いたウエットエッチングを施して位置Ｈ
がゲート電極１６の上面より低いサイドウォール２０を
形成して所望の構造が得られる（図２の（Ｄ））。ま
た、第１の形成方法の第３段階の工程（図３）を行うこ
とによって、シリサイドを形成する。

【００３５】このように、この第２の形成方法は、予備
ゲート電極４６をエッチングによって低くしてゲート電
極１６とする工程において特徴を有する。この工程で
は、予備ゲート電極４６の上側に設けられたダミー層
（ＳｉＯ₂ 膜２８）のみを選択的にエッチング除去する
ので第１の形成方法に比べてＰＯＬＹ−Ｓｉゲート電極
１６の膜厚の制御が容易である。第１の形成方法では、
予備ゲート電極４６をエッチングする際に、除去し過ぎ
てしまい、ＰＯＬＹ−Ｓｉ層が無くなってしまうおそれ
があった。しかし、この第２の形成方法によればその危
険が無い。

【００３６】また、この実施の形態では、サイドウォー
ル２０としてＳｉ₃ Ｎ₄ 、ダミー層としてＳｉＯ₂ 膜２
８を用いたが、この逆でもよい。尚、この場合には、そ
れぞれのエッチングには、これら材料に対応するエッチ
ャントを用いれば良い。

【００３７】＜第３の実施の形態＞図７および図８は、
第３の形成方法の説明に供する説明図で、ここでは断面
の切り口で示してある。この第３の形成方法によれば、
マスクとしてサイドウォール２０の外側表面に追加形成
された第２サイドウォール３０を用いて予備ゲート電極
４６のエッチングを行う。先ず、図１を参照して前述し
たように、異方性エッチングを用いてサイドウォール２
０をエッチング形成する。これにより、接触している最
高位置が予備ゲート電極４６の上面と等しいサイドウォ
ール２０を形成することが出来る（図７の（Ａ））。
尚、図には示されていないが、ソース・ドレイン領域１
４上には薄いＳｉ₃ Ｎ₄ 層が残存している。これと同様
にして、第２サイドウォール３０を形成する。はじめ
に、図７の（Ａ）に示す構造体の全面にＳｉＯ₂ 膜（図
示せず）を堆積させる。次いで、このＳｉＯ₂ 膜に対し
てＲＩＥ等のドライエッチングを施してサイドウォール
２０と接触している最高位置が予備ゲート電極４６の上
面と同じ高さの第２サイドウォール３０をサイドウォー
ル２０の上に重ねて追加形成する（図７の（Ｂ））。こ
の実施の形態においてはサイドウォール２０はＳｉ₃ Ｎ
₄ としているので、第２サイドウォール３０はＳｉＯ₂
で形成する。尚、図には示されていない薄いＳｉＯ₂ 膜
がソース・ドレイン領域１４上に堆積している。また、
ゲート酸化膜１８は１００Åであり、予備ゲート酸化膜
は３０００Åとしている。

【００３８】次に、フッ硝酸を用いてＰＯＬＹ−Ｓｉ予
備ゲート電極４６をエッチングする（図７の（Ｃ））。
このエッチングによって、予備ゲート電極４６の上面を
側壁より低くし、本来のゲート電極１６を形成する。ま
た、この工程によって、ゲート電極１６の上面に面した
側のサイドウォール２０の部分が露出する。

【００３９】次に、リン酸を用いてサイドウォール２０
をエッチングする（図７の（Ｄ））。この工程によっ
て、ゲート電極１６と接触している最高位置Ｈがゲート
電極１６の上面より低いサイドウォール２０が形成され
る。

【００４０】この後は、第１の形成方法の第３段階の工
程で示した工程を行うことによって、ゲート電極１６お
よびソース・ドレイン領域１４の上面部分にシリサイド
２６を形成する（図８の（Ｃ））。この工程を図８の
（Ａ）〜（Ｃ）に断面切り口で示した。先ず、図７の
（Ｄ）に示す構造体の上側の全面にＴｉ膜２４を堆積す
る（図８の（Ａ））。次に、熱処理によってチタンシリ
サイド２６を形成する（図８の（Ｂ））。最後に、未反
応チタンを除去して、さらに熱処理によってシリサイド
２６を低抵抗化する（図８の（Ｃ））。

【００４１】このように、この第３の形成方法によれ
ば、第２サイドウォール３０をマスクとして用いてゲー
ト電極１６を形成し、また、ゲート電極１６およびサイ
ドウォール３０をマスクとして用いてサイドウォール２
０をエッチングする。この方法によれば、第１および第
２の形成方法においてマスクとして用いたレジスト２２
を形成する必要がなく、マスクの位置合わせを行う必要
がない。また、この実施の形態では、サイドウォール２
０としてＳｉ₃ Ｎ₄ 、第２サイドウォール３０としてＳ
ｉＯ₂ を用いたが、この逆でもよい。尚、この場合に
は、それぞれのエッチングには、これら材料に対応する
エッチャントを用いれば良い。さらに、これらのサイド
ウォール２０および３０と異なる材料を用いれば第２の
形成方法において示した二層の予備ゲート電極１６を用
いてもよい。

【００４２】＜第４の実施の形態＞図９および図１０
は、第４の形成方法の説明に供する説明図で、断面の切
り口で示してある。この第４の形成方法は、多結晶シリ
コンからなる予備ゲート電極４６の上面にＰＯＬＹ−Ｓ
ｉ層を選択成長させることによって、ゲート電極の上面
をこれと接触しているサイドウォール２０の最高位置よ
り高く形成する方法である。但し、この実施の形態にお
いてはサイドウォール２０をＳｉＯ₂ で形成する。

【００４３】最初に、図１を参照して前述した方法と同
様にして、予備ゲート電極４６（例えば膜厚２５００
Å）、ゲート酸化膜１８（例えば膜厚１００Å）および
これらの側面に接触する最高位置が予備ゲート電極４６
の上面と同じ高さのサイドウォール２０が形成される。
しかし、この第４の形成方法においてはアクティブ領域
上のフィールド酸化膜をパターニングによって除去せず
残しておき、このフィールド酸化膜によって、ソース・
ドレイン領域１４を保護する。または後からソース・ド
レイン領域１４上に酸化シリコン膜３２を堆積させてマ
スクとして用いてもよい（図９の（Ａ））。この工程に
よって、予備ゲート電極４６の上面だけが露出して、残
りの上側の全面が酸化シリコン（ＳｉＯ₂ ）膜３２、２
０および１２によって覆われる。

【００４４】次に、酸化シリコン膜３２およびサイドウ
ォール２０をマスクとして用いて予備ゲート電極４６の
上面にＰＯＬＹ−Ｓｉ層３４を選択的に成長させる（図
９の（Ｂ））。この選択成長は例えばＣＶＤ法を用いて
行われる。この工程によって、ＰＯＬＹ−Ｓｉ層３４お
よび４６からなる本来のゲート電極１６が形成される。
このゲート電極１６は、サイドウォール２０の接触して
いた最高位置より高い位置に上面を有する多結晶シリコ
ンからなるゲート電極１６である。

【００４５】次に、アクティブ領域上の酸化シリコン膜
３２を除去する（図９の（Ｃ））。この酸化シリコン膜
３２の除去は例えばフッ酸を用いて行われる。

【００４６】後の工程は、図３の（Ａ）〜（Ｃ）を参照
して説明した方法と同様にして、金属層の堆積、熱処理
および未反応金属の除去を行う。この工程を図１０の
（Ａ）〜（Ｃ）に断面切り口で示した。先ず、図９の
（Ｃ）に示す構造体の上側の全面にＴｉ膜２４を堆積す
る（図１０の（Ａ））。次に、熱処理によってチタンシ
リサイド２６を形成する（図１０の（Ｂ））。最後に、
未反応チタンを除去して、さらに熱処理によってシリサ
イド２６を低抵抗化する（図１０の（Ｃ））。

【００４７】この結果、ゲート電極１６の上部すなわち
ＰＯＬＹ−Ｓｉ層３４の上部およびソース・ドレイン領
域１４の上部にシリサイド２６が形成される。

【００４８】この第４の形成方法によれば、アクティブ
領域上に酸化膜が堆積されれば選択成長用のマスクとし
て機能するから、ゲート電極１６の上面が露出している
ような開口部２２ａを形成する必要がない。また、後か
らソース・ドレイン領域１４上に酸化シリコン膜を堆積
させる場合であっても、第１および第２の実施の形態で
行った、予備ゲート電極４６の上面を開口部２２ａとす
るマスク２２を形成するときのマスク合わせよりも、予
備ゲート電極１６を覆うマスクを形成すれば良く、容易
に行うことができる。さらに、図示していないが、酸化
シリコン膜３２を除去する際のエッチング用マスクにつ
いても、ある程度の幅をもって設ければ良く、高い精度
のマスク合わせを行う必要がない。

【００４９】

【発明の効果】この発明のシリサイドゲート電極の形成
方法によれば、ゲート電極と接触している最高位置がゲ
ート電極の上面と同じ高さである側壁をその最高位置を
ゲート電極の上面より低くする過程は次のように進めら
れる。先ず、ゲート電極の上面を開口部とするマスクを
形成して、ウエットエッチングによってゲート電極の上
面を先の最高位置より低くする。次に、側壁に対して選
択的にウエットエッチングを施すことによって、先の最
高位置をゲート電極の上面より低くする。このように、
この形成方法の工程によれば、異方性エッチングを用い
ずウエットエッチングを用い、さらに、前述の工程にお
いてはマスクを用いてソース・ドレイン領域を保護して
いる。従って、ソース・ドレイン領域にダメージが与え
られるおそれがないといった効果を奏する。

【００５０】また、前述のゲート電極の上面を低く形成
する工程においては、予め、ゲート電極となるべき層の
上側に除去されるべきダミー層を設けておき、このダミ
ー層を選択的にエッチング除去することによって、ゲー
ト電極の上面の位置を、接触していた側壁の最高位置よ
り低くする。この結果、エッチングによって本来のゲー
ト電極がすべて除去されてしまうおそれがなくなり、エ
ッチング深さの制御が容易になるといった効果を奏す
る。

【００５１】また、前述のマスクとして、側壁の外側の
表面に重ねて設けた第２の側壁をマスクとして用いても
良い。この第２の側壁をマスクとして用いれば、マスク
合わせをする必要がないといった効果を奏する。

【００５２】また、ゲート電極の上面を開口部とするマ
スクを用いて、このゲート電極の上面に選択的に多結晶
シリコン膜を成長させることによっても、ソース・ドレ
イン領域を傷つけることなく作成することができる。

【図面の簡単な説明】

【図１】第１の形成方法の説明に供する断面図である。

【図２】図１に続く第１の形成方法の説明に供する断面
図である。

【図３】図２に続く第１の形成方法の説明に供する断面
図である。

【図４】マスクがずれた場合の第１の形成方法の説明に
供する断面図である。

【図５】第２の形成方法の説明に供する断面図である。

【図６】図５に続く第２の形成方法の説明に供する断面
図である。

【図７】第３の形成方法の説明に供する断面図である。

【図８】図７に続く第３の形成方法の説明に供する断面
図である。

【図９】第４の形成方法の説明に供する断面図である。

【図１０】図９に続く第４の形成方法の説明に供する断
面図である。

【図１１】従来の形成方法により作成されたシリサイド
形状を示す断面図である。

【符号の説明】

１０：Ｓｉ基板１２、２８、３２、３８、４２：ＳｉＯ₂ 膜１４：ソース・ドレイン領域１６：ゲート電極１８：ゲート酸化膜２０：サイドウォール２２：マスク２２ａ：開口部２４：Ｔｉ膜２６：Ｔｉシリサイド３０：第２サイドウォール３４、４０、４４：ＰＯＬＹ−Ｓｉ膜３６：未反応部分４６：予備ゲート電極４８：Ｓｉ₃ Ｎ₄ 層

Claims

【特許請求の範囲】

【請求項１】半導体基板の上面にゲート酸化膜を介し
て多結晶シリコンのゲート電極を設け、このゲート電極
の側面に絶縁性を有する側壁を該ゲート電極の上面より
低い位置で接するように設けた後該ゲート電極の上面に
金属層を設け、然る後該ゲート電極の上面側をシリサイ
ド化してシリサイド電極を形成するに当たり、（ａ）前記ゲート酸化膜上に多結晶シリコン層からなる
かまたは多結晶シリコン層とこの上に設けたダミー層と
からなる予備ゲート電極を形成する工程と、（ｂ）前記予備ゲート電極の側面に、接触する最高位置
が該予備ゲート電極の上面と同じ高さで該側面に接触す
る側壁を形成する工程と、（ｃ）前記予備ゲート電極の上面側を開口部とするマス
クを形成する工程と、（ｄ）前記予備ゲート電極の上面側をエッチング除去し
て前記側壁の接触していた前記最高位置より低い位置に
上面を有する多結晶シリコンからなるゲート電極を形成
する工程と、（ｅ）前記側壁に選択的にエッチングを施して前記ゲー
ト電極と接触している該側壁の最高位置を該ゲート電極
の上面より低くする工程とを含むことを特徴とするシリ
サイドゲート電極の形成方法。
【請求項２】請求項１に記載のシリサイドゲート電極
の形成方法において、前記マスクをレジスト層とするこ
とを特徴とするシリサイドゲート電極の形成方法。
【請求項３】請求項１に記載のシリサイドゲート電極
の形成方法において、前記ダミー層を窒化シリコンとす
るとき、前記側壁をＳｉＯ₂ とすることを特徴とするシ
リサイドゲート電極の形成方法。
【請求項４】請求項１に記載のシリサイドゲート電極
の形成方法において、前記ダミー層をＳｉＯ₂ とすると
き、前記側壁を窒化シリコンとすることを特徴とするシ
リサイドゲート電極の形成方法。
【請求項５】請求項１に記載のシリサイドゲート電極
の形成方法において、前記マスクを前記側壁の外側表面
を覆って設けられた前記側壁とは異なる材料の第２側壁
とすることを特徴とするシリサイドゲート電極の形成方
法。
【請求項６】請求項５に記載のシリサイドゲート電極
の形成方法において、前記側壁をＳｉＯ₂ とするとき、
前記第２側壁を窒化シリコンとすることを特徴とするシ
リサイドゲート電極の形成方法。
【請求項７】請求項５に記載のシリサイドゲート電極
の形成方法において、前記側壁を窒化シリコンとすると
き、前記第２側壁をＳｉＯ₂ とすることを特徴とするシ
リサイドゲート電極の形成方法。
【請求項８】半導体基板の上面にゲート酸化膜を介し
て多結晶シリコンのゲート電極を設け、このゲート電極
の側面に絶縁性を有する側壁を該ゲート電極の上面より
低い位置で接するように設けた後該ゲート電極の上面に
金属層を設け、然る後該ゲート電極の上面側をシリサイ
ド化してシリサイド電極を形成するに当たり、（ａ）前記ゲート酸化膜上に多結晶シリコン層からなる
予備ゲート電極を形成する工程と、（ｂ）前記予備ゲート電極の側面に、接触する最高位置
が該予備ゲート電極の上面と同じ高さで該側面に接触す
る側壁を形成する工程と、（ｃ）前記予備ゲート電極の上面側を開口部とするマス
クを形成する工程と、（ｄ）前記予備ゲート電極の上面側に選択的に多結晶シ
リコンを成長させて前記側壁の接触していた前記最高位
置より高い位置に上面を有する多結晶シリコンからなる
ゲート電極を形成する工程とを含むことを特徴とするシ
リサイドゲート電極の形成方法。
【請求項９】請求項８に記載のシリサイドゲート電極
の形成方法において、前記マスクをＳｉＯ₂ 層とするこ
とを特徴とするシリサイドゲート電極の形成方法。