JP2007306016A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】半導体装置においてシリサイドの低抵抗化を阻害することなくゲート電極を狭幅化できるようにする半導体装置の製造方法を提供する。
【解決手段】シリコン半導体基板1の表面領域の全面にポリシリコン膜4を形成し、このポリシリコン膜4をパターニングして、フィールド酸化膜2におけるポリシリコン膜4'の線幅が素子形成領域におけるポリシリコン膜4の線幅よりも大きくなるようにする。次いで、MOSFETのゲート幅を規定する1層目のポリシリコン膜4,4'の上、及び、側壁SiN膜6の上にSiO2膜8を介して、ポリシリコン膜4,4'よりも幅広の2層目のポリシリコン膜を形成し、その2層目のポリシリコン膜をシリサイド化して、チタンシリサイド層12を形成する。
【選択図】図8
【解決手段】シリコン半導体基板1の表面領域の全面にポリシリコン膜4を形成し、このポリシリコン膜4をパターニングして、フィールド酸化膜2におけるポリシリコン膜4'の線幅が素子形成領域におけるポリシリコン膜4の線幅よりも大きくなるようにする。次いで、MOSFETのゲート幅を規定する1層目のポリシリコン膜4,4'の上、及び、側壁SiN膜6の上にSiO2膜8を介して、ポリシリコン膜4,4'よりも幅広の2層目のポリシリコン膜を形成し、その2層目のポリシリコン膜をシリサイド化して、チタンシリサイド層12を形成する。
【選択図】図8
Description
本発明は、多結晶シリコン層の上にシリサイド層が積層された構造のゲート電極配線を有する半導体装置の製造方法に関する。
従来、MOSFETのゲート電極配線には、多結晶(ポリ)シリコン層の上にチタンシリサイド(TiSi2 )等のシリサイド層を積層した構造の、所謂、ポリサイド配線が多く用いられている。
例えば、図10に示すように、シリコン半導体基板100上に、ゲート酸化膜101を介してポリシリコンゲート102が形成され、このポリシリコンゲート102の上層に、例えば、チタンシリサイド層106が形成されて、ゲート電極配線が構成される。
なお、図示の例は、LDD(Lightly Doped Drain)構造のMOSFETで、所謂、サリサイドプロセス(セルフ・アライン・シリサイド・プロセス:Salicide(Self-Aligned-Silicide)Process) により、そのソース及びドレイン拡散層の表面も夫々シリサイド化されている。
即ち、シリコン半導体基板100の表面領域には、ポリシリコンゲート102と自己整合的に一対の低濃度拡散層103が形成され、また、ポリシリコンゲート102の側壁に設けられた側壁絶縁膜104と自己整合的に、トランジスタのソース及びドレインを主として構成する一対の高濃度拡散層105が形成されている。
サリサイドプロセスでは、例えば、この構造の全面にチタン等の金属膜を形成し、熱処理を施して、側壁絶縁膜から露出しているポリシリコンゲート102の上部及びソース/ドレイン拡散層の表面領域を同時にシリサイド化し、夫々の部分にチタンシリサイド層106を形成する。これにより、ゲート電極配線の低抵抗化と、後にコンタクトをとるソース/ドレイン拡散層の表面領域の低抵抗化とが構成される。
図11に、CMOS構造の例を示すが、p- シリコン半導体基板200に設けられたpウェル200aとnウェル200bとに跨がって共通のゲート電極配線202が形成されている。そして、フィールド酸化膜201で素子分離された夫々の素子領域には、このゲート電極配線202の両側のシリコン半導体基板200内に、nMOSトランジスタのソース及びドレインとなる一対のn+ 拡散層203、並びに、pMOSトランジスタのソース及びドレインとなる一対のp+ 拡散層204が夫々形成されている。
近年、半導体集積回路の高集積化が急速に進む中、素子の微細化も進み、その一端として、MOSFETのゲートの狭幅化も進められている。
ところが、例えば、図10に示すような構造でゲート幅を狭くするためには、ポリシリコンゲート102の幅を狭くするしかないが、ポリシリコンゲート102の幅を狭くすると、その上のチタンシリサイド層106の幅も狭くなる。
ところが、特に、チタンシリサイドの場合、線幅を、例えば、0.35μm程度よりも狭くすると、線幅の広い場合に比べて、低抵抗化し難くなるという問題が有った。即ち、シリサイド化の反応が進行してチタンシリサイドが低抵抗化するためには、その結晶構造の相転移が必要であるが、線幅が狭いと、その相転移が起こり難くなり、比較的高抵抗のままシリサイド化の反応が終了してしまうという問題が有った。
また、図10に示すような構造を製造する場合、通常、拡散層103及び105を形成するためのイオン注入時、ポリシリコンゲート102にもそれらのイオンが注入される。ところが、ポリシリコン中の不純物、特に、高濃度にドープされたn型不純物である例えばヒ素(As)は、同様にドープされたp型不純物である例えばボロン(B)に比較して、上述したチタンシリサイドの相転移を抑制し、その低抵抗化を妨げることが知られている。
このように、従来のポリサイド配線では、特に、チタンシリサイドの細線化による相対的な高抵抗化が、MOSFETのゲートの狭幅化の1つの障害となっていた。
そこで、本発明の目的は、チタンシリサイド等のシリサイド層の線幅を狭くすることなく、MOSFET等のゲートの狭幅化が行えるゲート電極配線や、その他のゲート電極配線以外の素子間を接続する半導体装置の製造方法を提供することである。
本発明の別の目的は、シリサイドの低抵抗化を阻害することなくゲート電極を狭幅化できる半導体装置の製造方法を提供することである。
上述した課題を解決するために、本発明による第1の半導体装置の製造方法は、シリコン半導体基板にフィールド絶縁膜を形成して素子形成領域を区画する工程と、上記素子形成領域上にゲート絶縁膜を形成する工程と、上記フィールド絶縁膜及び上記ゲート酸化膜を含む半導体基板の全面に第1の導電膜を形成する工程と、上記第1の導電膜をパターニングして上記フィールド絶縁膜上における線幅が上記ゲート絶縁膜上における線幅よりも大きい線状の第1の導電層を形成する工程と、上記第1の導電層を含む上記半導体基板の全面に第1の絶縁膜を形成する工程と、上記第1の絶縁膜に対して異方性エッチングを行って上記第1の導電層の側壁に側壁絶縁膜を形成する工程と、上記第1の導電層を含む上記半導体基板の全面に第2の絶縁膜を形成する工程と、上記第2の絶縁膜に対してエッチングを行って上記第1の導電層を露出させる工程と、上記第1の導電層を含む上記半導体基板の全面に第2の導電膜を形成する工程と、上記第2の導電膜をパターニングして上記第1の導電層上に上記ゲート絶縁膜上において上記第1の導電層よりも幅広の第2の導電層を形成する工程と、上記第2の導電層を含む上記半導体基板の全面に高融点金属膜を形成する工程と、熱処理により上記高融点金属膜と上記第2の導電層とを反応させて上記第1の導電層上に金属シリサイド層を形成する工程とを有する。
また、本発明による第2の半導体装置の製造方法は、シリコン半導体基板にフィールド絶縁膜を形成して素子形成領域を区画する工程と、上記素子形成領域上にゲート絶縁膜を形成する工程と、上記フィールド絶縁膜及び上記ゲート絶縁膜を含む半導体基板の全面に第1の導電膜を形成する工程と、上記第1の導電膜をパターニングして上記フィールド酸化膜上における線幅が上記ゲート絶縁膜上における線幅よりも大きい線状の第1の導電層を形成する工程と、上記第1の導電膜を含む上記半導体基板の全面に第1の絶縁膜を形成する工程と、上記第1の絶縁膜に対して異方性エッチングを行って上記第1の導電層の側壁に側壁絶縁膜を形成する工程と、上記ゲート絶縁膜上において上記第1の導電層の線幅よりも広い線幅を有する第2の導電層を上記第1の導電層上に形成する工程と、上記第2の導電層を含む上記半導体基板の全面に高融点金属膜を形成する工程と、熱処理により上記高融点金属膜と上記第2の導電層とを反応させて上記第1の導電層上に金属シリサイド層を形成する工程とを有する。
本発明の好適な一態様によれば、上記高融点金属膜が上記素子形成領域の上記フィールド絶縁膜と上記側壁絶縁膜とで区画される半導体領域上にも形成され、上記熱処理により当該半導体領域に金属シリサイド層が形成される。
また、本発明の好適な一態様によれば、上記第1の導電層が多結晶シリコンで構成され、上記第2の導電層がノンドープの多結晶シリコンで構成される。また、好適には、上記高融点金属がチタンであり、上記金属シリサイド層がチタンシリサイド層である。
本発明においては、多結晶シリコン層の上に、その多結晶シリコン層よりも幅広パターンのシリサイド層を積層してゲート電極配線を形成する。従って、例えば、チタンシリサイドの低抵抗化を阻害すること無く、MOSFET等のゲート幅を狭幅化することができる。
また、例えば、ノンドープのポリシリコンをシリサイド化することができるので、その場合には、不純物の影響を受けること無く、好適に低抵抗化された、例えば、チタンシリサイド層を形成することができ、ひいては、シリサイドの形成条件を従来よりも緩和することができる。
以下、図1〜図9を参照して、本実施の一実施の形態による半導体装置の製造方法を説明する。
先ず、図1に示すように、シリコン半導体基板1の表面領域に、例えば、LOCOS法により、選択的にフィールド酸化膜2を形成して素子分離を行った後、そのフィールド酸化膜2で囲まれたMOSFET等の素子形成領域にゲート酸化膜3を形成する。
次に、全面にポリシリコン膜4を形成し、これを、フォトリソグラフィー及びドライエッチングによりパターニングする。この時、この第1の実施の形態では、素子形成領域におけるポリシリコン膜4と、それ以外のフィールド領域におけるポリシリコン膜4'とを、素子形成領域では、MOSFETのゲート幅となる、例えばa=0.15〔μm〕程度の幅に、それ以外の、素子間を接続するため等の電極配線を形成するフィールド領域上では、配線の低抵抗性を確保するために、例えば、c=0.30〔μm〕程度の幅に夫々加工する。また、ポリシリコン膜4、4'の膜厚は、例えば、b=0.20〔μm〕程度とする。
この1層目のポリシリコン膜4の膜厚は、従来のゲート電極ポリシリコンよりも薄くて良いので、その分、微細加工時にフォトレジストが薄くて済み、細線のパターニングが容易になる。また、ポリシリコン膜4の膜厚が薄いので、エッチング時にアンダーカット等の形状不良が少なくなる。
次に、上記パターニング後のクリーニングに続き、全面に例えば、約0.01μm厚のキャップ・オキサイド膜(図示せず)と称する極く薄い酸化膜を生成する。しかる後、フィールド酸化膜2と素子形成領域のポリシリコン膜4とをイオン注入マスクとして用いて、ポリシリコン膜4の両側に比較的ドーズ量で不純物のイオン注入を行い、その後の熱処理により、その部分にLDD構造における一対の低濃度拡散層5を形成させる。
次に、全面に第1の絶縁膜である窒化シリコン(Si3 N4 )膜6を形成した後、図2に示すように、それを異方性エッチングして、ポリシリコン膜4、4'のパターンの側壁に側壁絶縁膜6を形成する。この側壁絶縁膜には、窒化シリコンを用いたが、CVD法による酸化シリコン膜等、その他の絶縁物を用いてもよい。
これにより、素子形成領域において、ポリシリコン膜4とその両側の側壁絶縁膜6とを含めた全幅は、例えば、d=0.45〔μm〕程度となる。
次に、フィールド酸化膜2と、素子形成領域のポリシリコン膜4及びその両側の側壁絶縁膜6とをイオン注入マスクとして用いて、側壁絶縁膜6の外側に比較的高ドーズ量で不純物のイオン注入を行い、その後の熱処理により、その部分に、MOSFETのソース及びドレインを主として構成する一対の高濃度拡散層7を形成させる。
次に、図3に示すように、ステップカバレージの良い化学気相成長(CVD)法による第2の絶縁膜である酸化シリコン膜(SiO2 )膜8を、例えば、ポリシリコン膜4、4'と同程度の膜厚で全面に形成する。
次に、図4に示すように、SiO2 膜8に対しドライエッチングによるエッチバック法を行って、その表面を平坦化するとともに、素子形成領域のポリシリコン膜4の上面が露出するまで、その膜厚を減少させる。
この時、フィールド酸化膜2上のポリシリコン膜4'に対しては、SiNからなる側壁絶縁膜6がエッチングストッパーとして機能するので、そのポリシリコン膜4'が大きく露出することが防止される。勿論、素子形成領域における側壁絶縁膜6もエッチングストッパーとして機能する。
なお、このように表面が平坦化されたSiO2 膜8を設けることは、後に行う層間絶縁膜全体の平坦化に対しても有効である。
次に、図5に示すように、全面にノンドープのポリシリコン膜9を形成した後、これを、フォトリソグラフィー及びドライエッチングによりパターニングする。この時、ポリシリコン膜9は、1層目のポリシリコン膜4、4'の上面上を含む若干幅広のパターンに加工するが、その幅は、例えば、素子形成領域において、1層目のポリシリコン膜4の幅に、その両側の側壁絶縁膜6の幅を加えた全幅から所定のアライメントマージンを引いた分まで太くすることができる。例えば、図5に示すように、ポリシリコン膜9のパターン幅は、1層目のポリシリコン膜4とその両側の側壁絶縁膜6との全幅、例えば、d=0.45〔μm〕程度(図1参照)から、両側夫々のアライメントマージン、例えば、d2 =0.05〔μm〕程度を引いた、例えば、d1 =0.35〔μm〕程度とする。また、ポリシリコン膜9の膜厚は、例えば、e=0.08〔μm〕程度とする。
このように、ポリシリコン膜9のパターン幅を、1層目のポリシリコン膜4とその両側の側壁絶縁膜6との全幅よりも内側に設定するのは、後のサリサイドプロセス時、ソース及びドレイン領域表面に夫々形成するシリサイド層の側壁絶縁膜6に対する自己整合(セルフアライン)性を確保して、トランジスタの対称性を維持するためである。
従って、特に、その必要が無い場合には、ポリシリコン膜9のパターン幅を、1層目のポリシリコン膜4とその両側の側壁絶縁膜6との全幅よりも大きく設定することも可能である。
次に、図6に示すように、本実施の形態では、サリサイドプロセスを行うために、全面にフォトレジスト10を形成した後、このフォトレジスト10を、フォトリソグラフィーによりパターニングして、図示の如く、フィールド酸化膜2よりも少し内側において、素子形成領域上に開口10aを形成する。
しかる後、このフォトレジスト10をエッチングマスクとして用いてドライエッチングを行い、開口10a内に露出した部分のSiO2 膜8(及び、その下のゲート酸化膜3及び前述したキャップ・オキサイド膜)をエッチング除去して、シリコン半導体基板1の表面を露出させる。この時、図示の如く、素子形成領域のポリシリコン膜9及び側壁絶縁膜6も夫々エッチングマスクとして機能するので、側壁絶縁膜6に対しセルフアラインした状態で、高濃度拡散層7の部分が露出する。
即ち、もしSiN膜による側壁絶縁膜6を用いず、或いは、ポリシリコン膜9の幅を側壁絶縁膜6よりも外側に設定したような場合、開口10aにおけるSiO2 膜8のゲート電極側の境界は、ポリシリコン膜9のパターニング時のフォトリソグラフィーのマスク精度に依存することになる。従って、それを、MOSFETのゲートである1層目のポリシリコン膜4に対し正確に対称に制御することは極めて困難である。一方、側壁絶縁膜6は、既述したように異方性エッチングにより形成され、その幅は、実質的に、ポリシリコン膜4の膜厚で決まる。従って、ポリシリコン膜4の両側で、極めて対称性の良い側壁絶縁膜6が得られるので、上述したように、それらの側壁絶縁膜6に対しセルフアラインした状態で、高濃度拡散層7の部分を露出させることにより、後のサリサイド工程において、ソース/ドレインのシリサイド層を、ゲートに対し対称性良く形成することができる。
また、本実施の形態では、フィールド酸化膜2の側において、フォトレジスト10が、フィールド酸化膜2のLOCOSエッジ部を確実に保護するように、そのLOCOSエッジ部から少し素子形成領域側に入った部分に開口10aを形成するとともに、後のサリサイド工程で形成されるシリサイド層とLOCOSエッジ部との間に充分なクリアランスをとることができ、例えば、サリサイド工程において、ソース/ドレインドーパントの拡散の少ない(ソース/ドレイン領域の横方向の拡大が殆ど無い)短時間アニール(RTA:Rapid Thermal Annealing又はRTP:Rapid Thermal Processing) によるシリサイド化を行った場合でも、シリサイド層と基板との間の短絡を確実に防止することができる。
次に、図7に示すように、フォトレジスト10を除去した後、全面に、例えば、スパッタ法によりチタン(Ti)膜11を、例えば、膜厚400Å程度に形成する。
次に、図8に示すように、例えば、RTPを行って、ポリシリコン膜9とその上のTi膜11、及び、高濃度拡散層7とその上のTi膜11を夫々反応させ、1層目のポリシリコン膜4、4'の上、及び、ソース/ドレインを主として構成する高濃度拡散層7の表面領域に夫々チタンシリサイド層12を形成する。しかる後、未反応のTi膜11を除去する。
この時、本実施の形態では、MOSFETのゲート幅を規定するポリシリコン膜4の上に、そのポリシリコン膜4よりも幅広のポリシリコン膜9を設け、その幅広のポリシリコン膜9をシリサイド化するので、MOSFETのゲート幅に依存すること無く、常に、低抵抗のチタンシリサイド層12を形成することができる。
また、ノンドープのポリシリコン膜9をシリサイド化するので、チタンシリサイド層12の低抵抗化が、前述したような不純物(ヒ素など)により阻害されることが無い。
更に、本例のように、ポリシリコン膜9の膜厚を、Ti膜11の膜厚の2倍程度に予め設定しておくと、ポリシリコン膜9の実質的に全てをチタンシリサイド(TiSi2 )にすることができ、これにより、ゲート電極配線に、比較的高抵抗のノンドープポリシリコンが残って配線を高抵抗化することが防止される。
また、例えば、図11に示すようなCMOS構造の場合、従来では、nMOS領域とpMOS領域とでゲート電極配線のポリシリコンに注入される不純物種が異なるために、nMOS領域とpMOS領域とでチタンシリサイドの出来方にばらつきが発生していたが、本実施形態の構成では、nMOS領域、pMOS領域共、ノンドープポリシリコンをシリサイド化することになるため、チタンシリサイドの出来方にばらつきが殆ど発生しない。
次に、図9に示すように、例えば、全面に層間絶縁膜13を形成した後、その層間絶縁膜13に、ソース及びドレイン領域に夫々達するコンタクトホールを開孔し、更に、それらのコンタクトホール内を含むように金属配線14をパターン形成して、MOSFETを完成する。
以上に説明したように、本実施の形態では、ゲート電極配線を、MOSFETのゲート幅を規定するポリシリコン膜4と、そのポリシリコン膜4の上に形成された、そのポリシリコン膜9をシリサイド化して、ゲート電極配線の低抵抗化を達成する。従って、MOSFETのゲート幅が、例えば、0.1〜0.35μm程度に狭幅化されても、ポリシリコン膜9の幅としては、例えば、0.35μm程度若しくはそれ以上を常に確保することができ、この結果、例えば、チタンシリサイドの場合でも、有効に低抵抗化されたものを常に好適に形成させることができる。
また、ノンドープのポリシリコン膜9をシリサイド化することができるので、例えば、チタンシリサイドの低抵抗化が前述したような不純物(ヒ素など)により阻害されることが無く、却って、従来よりもチタンシリサイドの形成条件を緩和することができる。
なお、以上に説明した本実施の形態では、サリサイドプロセスにより、MOSFETのソース及びドレイン領域の表面も夫々シリサイド化したが、特に、その必要が無い場合には、例えば、図6に示すSiO2 膜8の孔開け工程を行わず、ゲート電極配線のポリシリコン膜9のみをシリサイド化すれば良い。
また、上述の例では、ゲート電極配線全体の低抵抗化のために、1層目のポリシリコン膜4を、素子形成領域以外のフィールド酸化膜2上では、素子形成領域におけるよりも幅広のパターンに構成したが、チタンシリサイド層12のみでゲート電極配線全体の充分な低抵抗化が達成されるような場合には、ポリシリコン膜4を、フィールド酸化膜2上でも素子形成領域と同じ幅に形成して良い。
1 シリコン半導体基板
2 フィールド酸化膜
3 ゲート酸化膜
4、4' ポリシリコン膜(1層目)
5 低濃度拡散層
6 側壁絶縁膜(SiN膜)
7 高濃度拡散層
8 SiO2 膜
9 ポリシリコン膜(2層目)
12 チタンシリサイド層
2 フィールド酸化膜
3 ゲート酸化膜
4、4' ポリシリコン膜(1層目)
5 低濃度拡散層
6 側壁絶縁膜(SiN膜)
7 高濃度拡散層
8 SiO2 膜
9 ポリシリコン膜(2層目)
12 チタンシリサイド層
Claims (6)
- シリコン半導体基板にフィールド絶縁膜を形成して素子形成領域を区画する工程と、
上記素子形成領域上にゲート絶縁膜を形成する工程と、
上記フィールド絶縁膜及び上記ゲート酸化膜を含む半導体基板の全面に第1の導電膜を形成する工程と、
上記第1の導電膜をパターニングして上記フィールド絶縁膜上における線幅が上記ゲート絶縁膜上における線幅よりも大きい線状の第1の導電層を形成する工程と、
上記第1の導電層を含む上記半導体基板の全面に第1の絶縁膜を形成する工程と、
上記第1の絶縁膜に対して異方性エッチングを行って上記第1の導電層の側壁に側壁絶縁膜を形成する工程と、
上記第1の導電層を含む上記半導体基板の全面に第2の絶縁膜を形成する工程と、
上記第2の絶縁膜に対してエッチングを行って上記第1の導電層を露出させる工程と、
上記第1の導電層を含む上記半導体基板の全面に第2の導電膜を形成する工程と、
上記第2の導電膜をパターニングして上記第1の導電層上に上記ゲート絶縁膜上において上記第1の導電層よりも幅広の第2の導電層を形成する工程と、
上記第2の導電層を含む上記半導体基板の全面に高融点金属膜を形成する工程と、
熱処理により上記高融点金属膜と上記第2の導電層とを反応させて上記第1の導電層上に金属シリサイド層を形成する工程と
を有する半導体装置の製造方法。 - シリコン半導体基板にフィールド絶縁膜を形成して素子形成領域を区画する工程と、
上記素子形成領域上にゲート絶縁膜を形成する工程と、
上記フィールド絶縁膜及び上記ゲート絶縁膜を含む半導体基板の全面に第1の導電膜を形成する工程と、
上記第1の導電膜をパターニングして上記フィールド酸化膜上における線幅が上記ゲート絶縁膜上における線幅よりも大きい線状の第1の導電層を形成する工程と、
上記第1の導電膜を含む上記半導体基板の全面に第1の絶縁膜を形成する工程と、
上記第1の絶縁膜に対して異方性エッチングを行って上記第1の導電層の側壁に側壁絶縁膜を形成する工程と、
上記ゲート絶縁膜上において上記第1の導電層の線幅よりも広い線幅を有する第2の導電層を上記第1の導電層上に形成する工程と、
上記第2の導電層を含む上記半導体基板の全面に高融点金属膜を形成する工程と、
熱処理により上記高融点金属膜と上記第2の導電層とを反応させて上記第1の導電層上に金属シリサイド層を形成する工程と
を有する半導体装置の製造方法。 - 上記高融点金属膜が上記素子形成領域の上記フィールド絶縁膜と上記側壁絶縁膜とで区画される半導体領域上にも形成され、上記熱処理により当該半導体領域に金属シリサイド層が形成される請求項1又は2に記載の半導体装置の製造方法。
- 上記第1の導電層が多結晶シリコンで構成される請求項1乃至3の何れかに記載の半導体装置の製造方法。
- 上記第2の導電層がノンドープの多結晶シリコンで構成される請求項1乃至4の何れかに記載の半導体装置の製造方法。
- 上記高融点金属がチタンであり、上記金属シリサイド層がチタンシリサイド層である請求項1乃至5の何れかに記載の半導体装置の製造方法。
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