JP2007019396A - Mos構造を有する半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】製造プロセスを煩雑にすることなく、閾値が異なるMOS構造のそれぞれのゲート電極に適した材料を採用して閾値を適切に制御でき、かつゲート電極からチャネル領域への拡散を顕著としない技術を提供する。
【解決手段】PMOSトランジスタQPはゲート電極GP及びこれとゲート絶縁膜5を介して対峙するN型ウェル31を、NMOSトランジスタQNはゲート電極GN及びこれとゲート絶縁膜5を介して対峙するP型ウェル32を、それぞれ有している。ゲート電極GNは多結晶シリコン層63で構成される一方、ゲート電極GPは金属層64/多結晶シリコン層63の積層構造を備えている。
【選択図】図1
【解決手段】PMOSトランジスタQPはゲート電極GP及びこれとゲート絶縁膜5を介して対峙するN型ウェル31を、NMOSトランジスタQNはゲート電極GN及びこれとゲート絶縁膜5を介して対峙するP型ウェル32を、それぞれ有している。ゲート電極GNは多結晶シリコン層63で構成される一方、ゲート電極GPは金属層64/多結晶シリコン層63の積層構造を備えている。
【選択図】図1
Description
この発明は複数のMOS構造を有する半導体装置に関する。この発明は例えば、しきい値が異なる複数のMOS電界効果トランジスタの、ゲート電極の構造に適用できる。
「MOS」という用語は、古くは金属/酸化物/半導体の積層構造に用いられており、Metal-Oxide-Semiconductorの頭文字を採ったものとされている。しかしながら特にMOS構造を有する電界効果トランジスタ(以下、単に「MOSトランジスタ」と称す)においては、近年の集積化や製造プロセスの改善などの観点からゲート絶縁膜やゲート電極の材料が改善されている。
例えばMOSトランジスタにおいては、主としてソース・ドレインを自己整合的に形成する観点から、ゲート電極の材料として金属の代わりに多結晶シリコンが採用されてきている。また電気的特性を改善する観点から、ゲート絶縁膜の材料として高誘電率の材料が採用されるが、当該材料は必ずしも酸化物には限定されない。
従って「MOS」という用語は必ずしも金属/酸化物/半導体の積層構造のみに限定されて採用されているわけではなく、本明細書でもそのような限定を前提としない。即ち、技術常識に鑑みて、ここでは「MOS」とはその語源に起因した略語としてのみならず、広く導電体/絶縁体/半導体の積層構造をも含む意義を有する。
このような背景において、ゲート電極として多結晶シリコンを採用した場合、その導電率を上げるために多結晶シリコンへと、その表面から不純物を注入する。しかしこの不純物をゲート絶縁膜近傍にまで注入すると、当該不純物がゲート絶縁膜を越えて半導体のチャネル領域へと拡散し、電気的特性を変動させることがある。この現象は特に近年のようにゲート絶縁膜が薄い程顕著となる。またPMOSトランジスタでゲート電極を多結晶シリコンで構成した場合、その不純物として硼素を採用されることがあるが、この場合にも上記拡散現象は顕著となる。
上記の拡散現象を回避するために、多結晶シリコンへと不純物を注入する深さをゲート絶縁膜から遠ざけることも考えられる。しかしこの手法では、多結晶シリコンのゲート絶縁膜側で発生する空乏層が増大してしまう。
あるいは上記の拡散現象や空乏層の発生を回避するために、ゲート電極として金属を採用することも考えられる。この手法では特にCMOSトランジスタを構成する際に問題が生じる。CMOSトランジスタは、PMOSトランジスタとNMOSトランジスタとの両方を備えており、それぞれのゲート電極には適切な仕事関数を有する金属材料を用いなければならない。これは両トランジスタの閾値を調整する必要性に基づくが、製造プロセスを煩雑にしてしまう。
本実施の形態はかかる背景に鑑みてなされたもので、MOS構造のゲート電極構造を工夫することにより、製造プロセスを煩雑にすることなく、閾値が異なるMOS構造のそれぞれのゲート電極に適した材料を採用して閾値を適切に制御でき、かつゲート電極からチャネル領域への拡散を顕著としない技術を提供することを目的としている。
なお特許文献1には、ゲート絶縁膜上に接触するシリサイド膜を介して金属が設けられるゲート電極と、ゲート絶縁膜上に接触する金属が設けられるゲート電極とを、異なる導電型のMOSトランジスタに適用する技術が紹介されている。特許文献2には、ゲート絶縁膜上に接触する金属の種類が異なる一対のゲート電極を、それぞれ導電型が異なるMOSトランジスタに適用する技術が紹介されている。特許文献3には、ゲート絶縁膜上に接触する金属が含む不純物濃度が異なる一対のゲート電極を、それぞれ導電型が異なるMOSトランジスタに適用する技術が紹介されている。
この発明にかかるMOS構造を有する半導体装置は、第1及び第2半導体層と、第1及び第2ゲート絶縁膜と、第1及び第2ゲート電極とを備える。前記第1ゲート絶縁膜は前記第1半導体層上に配置される。前記第1ゲート電極は金属層及び第3半導体層を有する。前記金属層は前記第1ゲート絶縁膜上に配置される。前記第3半導体層は前記金属層上に配置される。前記第2ゲート絶縁膜は前記第2半導体層上に配置される。前記第2ゲート電極は第4半導体層を有する。前記第4半導体層は前記第2ゲート絶縁膜上に配置される。
この発明にかかるMOS構造を有する半導体装置の製造方法は、下記工程(a)乃至(e)を有する:(a)第1半導体層及び第2半導体層上にゲート絶縁膜を形成する工程;(b)前記ゲート絶縁膜上に金属層を形成する工程;(c)前記第1半導体層の上方に前記金属層を残し、前記第2半導体層の上方から前記金属層を除去する工程;(d)前記金属層及び前記第2半導体層上にゲート電極用半導体層を形成する工程;(e)前記金属層及び前記ゲート電極用半導体層をパターニングして、前記第1半導体層の上方において第1ゲート電極を、前記第2半導体層の上方において第2ゲート電極を、それぞれ形成する工程。
この発明にかかる半導体装置によれば、第1半導体層と第1ゲート絶縁膜と第1ゲート電極は第1のMOS構造を提供し、第2半導体層と第2ゲート絶縁膜と第2ゲート電極は第2のMOS構造を提供する。第1のMOS構造において閾値は金属層によって選定でき、かつ第2のMOS構造におけるしきい値は第4半導体層によって選定できる。よって第1ゲート電極において第3半導体層を採用することによって金属層の厚さを薄くすることができる。これは第3半導体層及び第4半導体層をパターニングする際に、金属層も併せてパターニングでき、製造が容易である。しかも第1ゲート電極から第1ゲート絶縁膜へ不純物が拡散することもない。
この発明にかかる半導体装置の製造方法によれば、この発明にかかる半導体装置を製造することができる。特に第1ゲート電極においてゲート電極用半導体層を採用することによって金属層の厚さを薄くすることができ、ゲート電極用半導体層をパターニングする際に、金属層も併せてパターニングでき、製造が容易である。しかも第1ゲート電極からゲート絶縁膜へ不純物が拡散することもない。
実施の形態1.
図1は本実施の形態にかかるCMOSトランジスタ501の構造を示す断面図である。CMOSトランジスタ501はPMOSトランジスタQPとNMOSトランジスタQNとを備えている。
図1は本実施の形態にかかるCMOSトランジスタ501の構造を示す断面図である。CMOSトランジスタ501はPMOSトランジスタQPとNMOSトランジスタQNとを備えている。
PMOSトランジスタQPはN型ウェル31において設けられており、NMOSトランジスタQNはP型ウェル32において設けられている。N型ウェル31とP型ウェル32とはともに半導体基板1の一方の主面(図1において上側)に設けられている。またN型ウェル31とP型ウェル32とは素子分離絶縁体2によってその上記主面側が分離されている。半導体基板1、N型ウェル31、P型ウェル32はいずれも、例えばシリコンを主成分として採用する。特に断らない限り他の不純物層についても同様にシリコンを採用することができる。素子分離絶縁体2には例えばシリコン酸化物を採用することができる。
N型ウェル31にはN型素子分離拡散層41が、P型ウェル32にはP型素子分離拡散層42が、それぞれ素子分離絶縁体2よりも前記主面から離れて設けられている。
PMOSトランジスタQPはゲート電極GPと、一対のP型ソース・ドレイン層101とを有している。一対のP型ソース・ドレイン層101で挟まれ、ゲート電極GPと対峙するN型ウェル31はPMOSトランジスタQPのチャネル領域として機能する。
NMOSトランジスタQNはゲート電極GNと、一対のN型ソース・ドレイン層102とを有している。一対のN型ソース・ドレイン層102で挟まれ、ゲート電極GNと対峙するP型ウェル32はNMOSトランジスタQNのチャネル領域として機能する。
P型ソース・ドレイン層101はP型の主層74と、主層74の底よりも上記主面からみて底が浅い副層70,71を含む。副層70はP型のソース・ドレイン・エクステンションであり、主層74よりもチャネル領域側に突出する。副層71はN型のポケットであり、ソース・ドレイン・エクステンション70の底よりも上記主面からみて底が深く、ソース・ドレイン・エクステンション70よりもチャネル領域側に突出する。
N型ソース・ドレイン層102はN型の主層75と、主層75の底よりも上記主面からみて底が浅い副層722,73を含む。副層72はN型のソース・ドレイン・エクステンションであり、主層75よりもチャネル領域側に突出する。副層73はP型のポケットであり、ソース・ドレイン・エクステンション72の底よりも上記主面からみて底が深く、ソース・ドレイン・エクステンション72よりもチャネル領域側に突出する。
ゲート電極GP,GNのいずれの周囲にも、断面がL字型のサイドウォール8と、サイドウォール8の入隅を埋めるスペーサ9とが設けられている。サイドウォール8、スペーサ9の材料としては、例えばそれぞれ酸化膜及び窒化膜が採用される。
素子分離絶縁体2、ソース・ドレイン・エクステンション70,72、サイドウォール8、スペーサ9、ゲート電極GP,GN上には層間絶縁膜12が設けられている。層間絶縁膜12の材料としては、例えば酸化膜が採用される。
コンタクトプラグ13が層間絶縁膜12を貫通して設けられる。コンタクトプラグ13の下端(上記主面側)の位置においてソース・ドレイン・エクステンション70,72、ゲート電極GP,GNにはシリサイド層11が形成されている。当該シリサイド層11を介してソース・ドレイン・エクステンション70,72、ゲート電極GP,GNはコンタクトプラグ13と電気的に接続されている。シリサイド層11は例えばコバルトシリサイドでできている。シリサイド層11は、電気的な接続を良好にする観点から、設けられることが望ましいものの、必須ではない。
コンタクトプラグ13の上端の位置において層間絶縁膜12上に配線層14が設けられ、コンタクトプラグ13と配線層14とが電気的に接続される。コンタクトプラグ13の材料、配線層14の材料は、いずれも金属を採用することができる。
図1では、相互に隣接するソース・ドレイン層101,102が、配線層104によって直結された場合が例示されているが、本発明はかかる構成に限定されるものではない。ただし、更にゲート電極GP,GNが相互に接続されてCMOSインバータが構成される場合に、本発明は好適である。複数のMOS構造について閾値を調整することが、本発明の背景として存在し、当該調整はCMOSインバータの動作に大きな影響を与えるからである。
PMOSトランジスタQPはゲート電極GPとN型ウェル31のチャネル領域との間にゲート絶縁膜5を有している。NMOSトランジスタQNはゲート電極GNとP型ウェル41のチャネル領域との間にゲート絶縁膜5を有している。ゲート絶縁膜5としては酸化シリコンの他、誘電率が高い酸化ハフニウム(HfO2)や、シリコン酸化ハフニウム(HfxSiyOz)、アルミニウム酸化ハフニウム(HfxAlyOz)を採用することができる。
ゲート電極GPはゲート絶縁膜5側から順に、金属層64、多結晶シリコン層63、シリサイド層11を含んでいる。またゲート電極GNはゲート絶縁膜5側から順に、多結晶シリコン層63、シリサイド層11を含んでいる。
CMOSトランジスタにおいてはゲート電極として多結晶シリコンを採用する場合、通常はこれらのゲート電極の導電型を異ならせる。PMOSトランジスタとNMOSトランジスタとで相互の閾値を調整する必要があるからである。
しかし本実施の形態では、PMOSトランジスタQPのゲート電極GPの多結晶シリコン層63とチャネル領域とはゲート絶縁膜5のみを介して対峙するとはいえない。よってゲート電極GPの多結晶シリコン層63の導電型が、直ちにPMOSトランジスタQPの閾値を決定することはない。他方、ゲート電極GNはNMOSトランジスタQNが有するので、ゲート電極GNの多結晶シリコン層63の導電型にN型を採用することが望ましい。よって本発明ではゲート電極GP,GNのいずれにおいても多結晶シリコン層63の導電型を共通にすることができ、本実施の形態では当該導電型としてゲート電極GNに適したN型を採用する。
もちろん、ゲート電極GPの金属層64とチャネル領域とはゲート絶縁膜5のみを介して対峙するため、金属層64の材料としてはPMOSトランジスタQPに適した仕事関数を有する金属を採用することが望ましい。N型ウェル31の主成分としてシリコンを採用する場合、当該金属としてはシリコンの価電子帯に近い仕事関数(約5.1eV)を有することが望ましい。かかる仕事関数を有する材料として、例えば窒化チタン(TiN)、窒化タングステン(TiN)レニウム(Re)、イリジウム(Ir)、白金(Pt)、酸化ルテニウム(RuO2)、酸化イリジウム(IrO2)、窒化モリブデン(MoN)、酸化イリジウム(IrO2)を挙げることができる。
このように、本実施の形態では、第1の閾値を有するMOSトランジスタのゲート電極のうちでゲート絶縁膜に接触する部分を金属層とし、第2の閾値を有するMOSトランジスタのゲート電極のうちでゲート絶縁膜に接触する部分を半導体層とし、第2の閾値を有するMOSトランジスタが形成される半導体層と同じ導電型の半導体層を上記金属層上に設ける。よって当該金属層と当該半導体層とはMOSトランジスタの閾値毎に適切な材料を選択して採用することができる。そして異なる閾値を有するMOSトランジスタのうち、ゲート電極において採用される多結晶シリコンに導入された不純物のチャネル領域への拡散が顕著となる方を、第1の閾値を有するMOSトランジスタとすることにより、当該不純物の拡散による電気的特性の変動を回避することができる。
特に、ゲート絶縁膜5としてハフニウム酸化物を採用した場合には、ゲート電極GPの多結晶シリコン層63がゲート絶縁膜5と接触した場合、いわゆるフェルミ・ピンニングという界面準位の問題が生じやすい。しかし本実施の形態ではゲート絶縁膜5と接触するのが金属層64であるので、この問題も回避できる。よってゲート絶縁膜5としてハフニウム酸化物を採用してその誘電率を高める場合に、本発明は好適である。
しかも本発明にかかるMOSトランジスタを製造するプロセスにおいて、ゲート電極において採用される多結晶シリコンに導入される不純物は、閾値が異なるMOSトランジスタとで異ならせる必要はなく、この点において製造プロセスが簡略化できる。
図2乃至図12はCMOSトランジスタ501の製造工程を順に示す断面図である。まず図2を参照して、半導体基板1の一方の主面に素子分離絶縁体2を離隔して複数設ける。素子分離絶縁体2の形成には、例えばLOCOS(Local Oxidation of Silicon)法を採用する。注入用酸化膜51を主面に形成する。
NMOSトランジスタQNを後に形成する領域で上記主面上にフォトレジスト91を形成する。図2乃至図12では、中央に示された素子分離絶縁体2の左側にはPMOSトランジスタQPを、右側にはNMOSトランジスタQNを、それぞれ形成する場合を例示する。
フォトレジスト91をマスクとし、注入用酸化膜51を介してN型不純物を主面に導入する。注入されるN型不純物としては例えば燐を採用できる。N型不純物の注入により、N型ウェル31、N型素子分離拡散層41が形成される。その後フォトレジスト91を除去する。
図3を参照して、PMOSトランジスタQPを後に形成する領域で主面上にフォトレジスト92を形成する。フォトレジスト92をマスクとし、注入用酸化膜51を介してP型不純物を主面に導入する。注入されるP型不純物としては例えば硼素を採用できる。P型不純物の注入により、P型ウェル32、P型素子分離拡散層42が形成される。
図4を参照して、注入用酸化膜51を除去し、N型ウェル31及びP型ウェル32の両方において、主面上にゲート絶縁膜5を形成する。ゲート絶縁膜5としては既述のように例えば酸化ハフニウム(HfO2)を採用できる。
図5を参照して、主面側で露出する面の全体に亘り、ゲート絶縁膜5上に金属層64を後述する厚さで形成し、更に金属層64上に窒化膜61を例えば10nmの厚さで形成する。金属層64には、例えばCVD(Chemical Vapor Deposition)法によって生成される窒化チタン(TiN)を採用する。N型ウェル31の上方で窒化膜61上にフォトレジスト93を形成する。
図6を参照し、フォトレジスト93をマスクとして窒化膜61をパターニングする。パターニングされた窒化膜61をマスクとして金属層64をエッチングすることで金属層64をパターニングする。これにより窒化膜61及び金属層64はP型ウェル32の上方では除去され、N型ウェル31の上方では残される。その後フォトレジスト93及び窒化膜61は除去される。窒化膜61を除去するには、熱燐酸を使用することができる。
図7を参照し、主面側で露出する面の全体に亘り、多結晶シリコン層63を形成する。N型ウェル31の上方では多結晶シリコン層63は金属層64上に、P型ウェル32の上方ではゲート絶縁膜5上に、それぞれ設けられることとなる。多結晶シリコン層63の導電型をN型にするには、N型の不純物(例えば燐)を導入しつつ多結晶シリコン層63を形成することが望ましい。
一旦多結晶シリコン層63を形成してからN型の不純物をその表面から注入することによっても、多結晶シリコン層63の導電型をN型にすることはできる。しかし、イオン注入をゲート絶縁膜5近傍まで行う場合よりも、N型の不純物を導入しつつ多結晶シリコン層63を形成する方が、ゲート電極GN(図1参照)のゲート絶縁膜5側における空乏層の発生を低減することができる。多結晶シリコン層63の厚さ及び不純物濃度は、例えばそれぞれ100nm、1020cm-3に設定される。
図8を参照し、周知のフォトリソグラフィ技術を採用して、多結晶シリコン層63、ゲート絶縁膜5をパターニングする。多結晶シリコン層63をエッチングする工程で、金属層64も併せてエッチングできる。金属層64はゲート絶縁膜5を介してN型ウェル31との間で適切なバンド構造を提供できれば足りるため、厚くする必要はなく、多結晶シリコン層63の1/10以下の厚さにできる。
ゲート電極として採用される多結晶シリコン層をエッチングする際、そのオーバーエッチ量が多結晶シリコン層の厚さの1/10程度に設定されるのが通常であり、本実施の形態ではP型ウェル32の上方、N型ウェル31の上方のいずれにも同じ工程で多結晶シリコン層63が形成されている。従って、N型ウェル31の上方で多結晶シリコン層63をパターニングする際のオーバーエッチ量以下に、金属層64の厚さを設定することで、エッチング工程を簡略化できる。
図9を参照し、N型ウェル31の上方において、パターニングされた金属層64/多結晶シリコン層63/ゲート絶縁膜5の積層構造をマスクとしてソース・ドレイン・エクステンション70を形成する。またP型ウェル32の上方においてパターニングされた多結晶シリコン層63/ゲート絶縁膜5の積層構造をマスクとしてソース・ドレイン・エクステンション72を形成する。
詳細には図示されないが、ソース・ドレイン・エクステンション70を形成する際には、P型ウェル32の上方をフォトレジストで覆い、P型不純物(例えば硼素)をイオン注入によってN型ウェル31へ導入する。そして更に、短チャネル効果を抑制するため、N型不純物(例えば砒素)を主面に対して斜めにイオン注入を行ってポケット71を形成する。同様に、ソース・ドレイン・エクステンション72を形成する際には、N型ウェル31の上方をフォトレジストで覆い、N型不純物(例えば砒素)をイオン注入によってP型ウェル32へ導入する。そして更に、短チャネル効果を抑制するため、P型不純物(例えば硼素)を主面に対して斜めにイオン注入を行ってポケット73を形成する。
これらのイオン注入のドーズ量や、注入エネルギーは、ソース・ドレイン・エクステンション70,72やポケット71,73に要求される深さや抵抗値で決まる。
酸化膜及び窒化膜をこの順に、主面側で露出する面の全面に亘って形成し、当該酸化膜及び窒化膜をエッチバックする。これにより、図10に示されるように、サイドウォール8、スペーサ9が形成される。
図11を参照し、N型ウェル31の上方において、金属層64/多結晶シリコン層63/ゲート絶縁膜5の積層構造及びその周囲のサイドウォール8、スペーサ9をマスクとして主層74を形成する。またP型ウェル32の上方において、多結晶シリコン層63/ゲート絶縁膜5の積層構造及びその周囲のサイドウォール8、スペーサ9をマスクとして主層75を形成する。
詳細には図示されないが、主層74を形成する際には、P型ウェル32の上方をフォトレジストで覆い、P型不純物(例えば硼素)をイオン注入によって副層70,71をも含むN型ウェル31へ導入する。同様に主層75を形成する際には、N型ウェル31の上方をフォトレジストで覆い、N型不純物(例えば砒素)をイオン注入によって副層72,73をも含むP型ウェル32へ導入する。そしてソース・ドレイン層101,102を活性化するためのアニールを行う。アニールには例えばランプアニールが採用される。
シリサイド用の金属、例えばコバルトを、主面側で露出する面の全面に亘って形成し、アニールによって第1のシリサイド化を行う。そして未反応の上記シリサイド用の金属を除去し、更にアニールを行って第2のシリサイド化を行い、シリサイドの相転移を促してシリサイドの抵抗を下げる。これにより、図12に示されるように、ソース・ドレイン・エクステンション70,72及び多結晶シリコン層63の露出面にシリサイド層11が形成される。
その後、周知の製造プロセスによって層間絶縁膜12、コンタクトプラグ13、配線層14が形成され、図1に示されるCMOSトランジスタ501が得られる。
上述のように、金属層64が多結晶シリコン層63のエッチングに付随してエッチングされるためには、金属層64は薄い方が望ましい。しかし金属層64が適切な仕事関数を有する必要があり、かかる要求からは3nm以上の膜厚が必要と考えられる。
実施の形態2.
図13は本実施の形態にかかるCMOSトランジスタ502の構造を示す断面図である。CMOSトランジスタ502はCMOSトランジスタ501に対して、ゲート電極GPにおいて特徴的な相違がある。
図13は本実施の形態にかかるCMOSトランジスタ502の構造を示す断面図である。CMOSトランジスタ502はCMOSトランジスタ501に対して、ゲート電極GPにおいて特徴的な相違がある。
即ち、本実施の形態におけるゲート電極GPは、実施の形態1におけるゲート電極GPに対して、シリサイド層65が金属層64と多結晶シリコン層63との間で追加されている。シリサイド層65は、例えば、金属層64と同じ金属材料とシリコンとの化合物で形成することができる。例えば金属層64として窒化チタン(TiN)を採用する場合にはシリサイド層65としてチタンシリサイド(TiSi2)が形成される。例えば金属層64として窒化タングステン(TiW)を採用する場合にはシリサイド層65としてタングステンシリサイド(WSi2)が形成される。もちろん、金属層64として窒化チタン(TiN)を採用する場合にシリサイド層65としてタングステンシリサイド(WSi2)を、金属層64として窒化タングステン(TiW)を採用する場合にシリサイド層65としてチタンシリサイド(TiSi2)を、それぞれ形成してもよい。
このようにシリサイド層65を形成することにより、ゲート電極GNの導電性を高めることができる。
図14乃至図18はCMOSトランジスタ502の製造工程を順に示す断面図である。例えば実施の形態1で説明された工程によって図4に示された構造を得る。その後、主面側で露出する面の全体に亘り、ゲート絶縁膜5上に金属層64を上述した厚さで形成し、図14に示された構造を得る。
図15を参照して、金属層64上に多結晶シリコン層67を、更に多結晶シリコン層67上に酸化膜68を形成する。多結晶シリコン層67、酸化膜68の厚さは、例えばそれぞれ5nm、10nm程度である。多結晶シリコン層67は後にシリサイド層を形成するために用いられるので、厚くする必要はない。酸化膜68は多結晶シリコン層67のシリサイド化を阻止する機能を有する。また酸化膜68を形成する際には金属層64を変質させないよう、低温で、例えばCVD法を採用することが望ましい。
更にP型ウェル32の上方において酸化膜68上にフォトレジスト94を形成し、これをマスクとして酸化膜68をエッチングする。その後、フォトレジスト94が除去される。これにより、酸化膜68はN型ウェル31の上方では多結晶シリコン層67を露出させる一方、P型ウェル32の上方では多結晶シリコン層67を覆う。
図16を参照して、主面側で露出する面の全体に亘って金属層69を形成する。金属層69は、多結晶シリコン層67のシリサイド化に用いられるので、例えばチタン(Ti)やタングステン(W)が材料として採用される。またシリサイド層を形成するために用いられるので、5nm程度の厚さで足りる。
その後、全体に対して500℃程度のアニーリングを施す。N型ウェル31の上方では多結晶シリコン層67、金属層69が接触しているのでシリサイド化が進むが、P型ウェル32の上方では多結晶シリコン層67、金属層69の間に酸化膜68が介在しているのでシリサイド化は進まない。従って、図17に示されるように、N型ウェル31の上方では金属層64上にシリサイド層65が形成される一方、P型ウェル32の上方では金属層64上にポリシリコン層67、酸化膜68、金属層69が残置する。この後、金属層69、酸化膜68、ポリシリコン層67を除去する。
このように、酸化膜68はシリサイド化を阻む機能を有しており、シリサイド化は自己整合的に生じる。よって、酸化膜68は窒化膜61のような、金属層をエッチングする際のマスクとしての機能を担わない。従って、酸化膜68に代替して窒化膜を採用してもよい。
その後、主面側で露出する面の全体に亘り、多結晶シリコン層63を形成する。N型ウェル31の上方では多結晶シリコン層63はシリサイド層65上に、P型ウェル32の上方ではゲート絶縁膜5上に、それぞれ設けられることとなる。多結晶シリコン層63の形成、及び多結晶シリコン層63、金属層64、シリサイド層65、ゲート絶縁膜5のパターニングは、実施の形態1と同様に行うことができ、図18に示された構造が得られる。
その後、実施の形態1で図9乃至図12を用いて説明された工程を採用し、図13に示されるCMOSトランジスタ502が得られる。
上述の構造の他、金属層64を形成する前に多結晶シリコン層67、酸化膜68、金属層69を形成し、その後にシリサイド層65を形成してから、金属層64を形成してもよい。この場合には、CMOSトランジスタ502は、ゲート電極GPにおいてシリサイド層65が金属層64とゲート絶縁膜5の間に介在する。
実施の形態3.
図19及び図20は本実施の形態にかかるCMOSトランジスタ503,504の構造を示す断面図である。但しゲート電極GP,GNの構成を拡大して示しており、図面の煩雑を避けるため、半導体基板1、N型ウェル31、P型ウェル32、層間絶縁膜12、コンタクトプラグ13、配線層14を省略している。
図19及び図20は本実施の形態にかかるCMOSトランジスタ503,504の構造を示す断面図である。但しゲート電極GP,GNの構成を拡大して示しており、図面の煩雑を避けるため、半導体基板1、N型ウェル31、P型ウェル32、層間絶縁膜12、コンタクトプラグ13、配線層14を省略している。
CMOSトランジスタ503は、実施の形態1にかかるCMOSトランジスタ501に対して、多結晶シリコン層63を、多結晶シリコン層81/シリコンゲルマニウム(SiGe)層82/多結晶シリコン層83の多層構造で置換した点で特徴的な相違がある。多結晶シリコン層81、シリコンゲルマニウム(SiGe)層82、多結晶シリコン層83の厚さは、それぞれ例えば10nm,20nm,70nmである。多結晶シリコン層81,83中には、例えば不純物として燐が1020cm-3の濃度で導入されている。またシリコンゲルマニウム(SiGe)層82中のゲルマニウム(Ge)濃度は例えば15原子%程度である。
上述の多層構造を得ることにより、ゲート電極GP,GNのバンド構造を改善し、以て電気的特性を改選することができる。
CMOSトランジスタ504は、CMOSトランジスタ503の構造に対して、更にシリサイド層65を金属層64上に設けた構造を有している。シリサイド層65は金属層64とゲート絶縁膜5との間に設けても良い。シリサイド層65の形成は、実施の形態2に示された方法を採用することができる。
かかる多層構造を得ることにより、ゲート電極GP,GNのバンド構造を改善しつつ、ゲート電極GNの導電性をも高めることができる。
実施の形態4.
実施の形態1乃至実施の形態3で示された多結晶シリコン層63に代替して、アモルファスシリコン層を採用してもよい。アモルファスシリコンは多結晶シリコンと比較して微細加工が容易であり、CMOSトランジスタの集積化に寄与する。
実施の形態1乃至実施の形態3で示された多結晶シリコン層63に代替して、アモルファスシリコン層を採用してもよい。アモルファスシリコンは多結晶シリコンと比較して微細加工が容易であり、CMOSトランジスタの集積化に寄与する。
実施の形態5.
図21及び図22は、本実施の形態にかかるCMOSトランジスタの製造方法を工程順に示す断面図である。本実施の形態で示される製造方法は、実施の形態1乃至実施の形態4に示されたCMOSトランジスタの製造工程において採用することができる。以下では図面の煩雑を避けるため、実施の形態1に示されたCMOSトランジスタ501を製造する場合を例にとって説明する。
図21及び図22は、本実施の形態にかかるCMOSトランジスタの製造方法を工程順に示す断面図である。本実施の形態で示される製造方法は、実施の形態1乃至実施の形態4に示されたCMOSトランジスタの製造工程において採用することができる。以下では図面の煩雑を避けるため、実施の形態1に示されたCMOSトランジスタ501を製造する場合を例にとって説明する。
図11に示された構造を得た後、ソース・ドレイン層101,102を活性化するためのアニールを行う前に、酸化膜15及び窒化膜16をこの順に、主面側で露出する面の全面に亘って形成する。そしてフォトレジスト95を金属層64を覆って形成し、図21に示された構造を得る。例えば酸化膜15及び窒化膜16の厚さはそれぞれ10nm,20nmであり、いずれもCVD法で形成することができる。
図22を参照して、フォトレジスト95をマスクとするエッチングによって、酸化膜15及び窒化膜16をパターニングする。その後、フォトレジスト95を除去し、ソース・ドレイン層101,102を活性化するためのランプアニールを行う。ランプアニールには、例えば1000℃以上3秒以下との条件が採用され、窒化膜6の上方から行われる。
その後、例えば熱燐酸を用いて窒化膜16を除去し、更に酸化膜15も除去する。その後、シリサイド層11(図12)を形成する工程へと処理が進む。
窒化膜16はランプアニールで採用されるランプに対して遮光膜として機能する。従って、ランプアニールの際には金属層64の温度が上昇することを回避でき、金属層64の溶解を回避できる。他方、ソース・ドレイン層101,102を活性化する必要があるため、窒化膜16は金属層64の上方を覆いつつも、ソース・ドレイン層101,102を覆わない寸法で形成することが望ましい。例えばフォトレジスト95の端部がスペーサ9上に存在する。これにより窒化膜16も同様の形状にパターニングされる。
変形.
上記の説明とは逆に、NMOSトランジスタにおけるゲート電極において金属層を採用し、PMOSトランジスタにおいて金属層を採用しない場合も本発明に含まれる。特にゲート絶縁膜として酸化アルミニウム(Al2O3)やシリコン窒化アルミニウム(AlSiN)を採用した場合、NMOSトランジスタにおけるゲート電極に金属層を採用することが望ましい。P型ウェル32の主成分としてシリコンを採用する場合、当該金属層の材料としては、シリコンの伝導帯に近い仕事関数(約4.0eV)を有することが望ましい。かかる仕事関数を有する材料として、チタン(Ti)、ジルコニア(Zr)、バナジウム(V)、タンタル(Ta)、アルミニウム(Al)、ニオブ(Nb)、窒化タンタル(TaN)、シリコン窒化タンタル(TaSiN)を挙げることができる。
上記の説明とは逆に、NMOSトランジスタにおけるゲート電極において金属層を採用し、PMOSトランジスタにおいて金属層を採用しない場合も本発明に含まれる。特にゲート絶縁膜として酸化アルミニウム(Al2O3)やシリコン窒化アルミニウム(AlSiN)を採用した場合、NMOSトランジスタにおけるゲート電極に金属層を採用することが望ましい。P型ウェル32の主成分としてシリコンを採用する場合、当該金属層の材料としては、シリコンの伝導帯に近い仕事関数(約4.0eV)を有することが望ましい。かかる仕事関数を有する材料として、チタン(Ti)、ジルコニア(Zr)、バナジウム(V)、タンタル(Ta)、アルミニウム(Al)、ニオブ(Nb)、窒化タンタル(TaN)、シリコン窒化タンタル(TaSiN)を挙げることができる。
特に、ゲート絶縁膜5としてアルミニウム窒化物を採用した場合には、ゲート電極GNの多結晶シリコン層63がゲート絶縁膜5と接触した場合、いわゆるフェルミ・ピンニングという界面準位の問題が生じやすい。しかしゲート絶縁膜5と多結晶シリコン層63との間に上記の金属層を採用することにより、この問題も回避できる。よってゲート絶縁膜5としてアルミニウム窒化物を採用してその誘電率を高める場合に、本発明は好適である。
更に、本発明はCMOSトランジスタに限定されるものではなく、異なる閾値を採用する複数のMOSトランジスタに対して適用することができる。更に、電界効果トランジスタに限定されることなく、MOS構造を有するトランジスタであれば、絶縁ゲート型バイポーラトランジスタ(IGBT)にも適用できることは明白である。
5 ゲート絶縁膜、16 窒化膜、31 N型ウェル、32 P型ウェル、63,67,81,83 多結晶シリコン層、64,69 金属層、65 シリサイド層、68 酸化膜、82 シリコンゲルマニウム層。
Claims (23)
- 第1半導体層と、
前記第1半導体層上に配置された第1ゲート絶縁膜と、
前記第1ゲート絶縁膜上に配置された金属層及び前記金属層上に配置された第3半導体層を有する第1ゲート電極と、
第2半導体層と、
前記第2半導体層上に配置された第2ゲート絶縁膜と、
前記第2ゲート絶縁膜上に配置された第4半導体層を有する第2ゲート電極と
を備えた、MOS構造を有する半導体装置。 - 前記第3半導体層と前記第4半導体層とは同種の半導体層である、請求項1に記載のMOS構造を有する半導体装置。
- 前記金属層の厚さは、前記半導体層の厚さの10分の1以下である、請求項2に記載のMOS構造を有する半導体装置。
- 前記金属層の厚さは、3nm以上である、請求項2又は請求項3に記載のMOS構造を有する半導体装置。
- 前記半導体層はシリコン/ゲルマニウム/シリコンの積層構造を有する、請求項2乃至請求項4のいずれか一つに記載のMOS構造を有する半導体装置。
- 前記半導体層はアモルファスシリコンである、請求項2乃至請求項5のいずれか一つに記載のMOS構造を有する半導体装置。
- 前記金属層はその一部にシリサイド層を有する、請求項1乃至請求項6のいずれか一つに記載のMOS構造を有する半導体装置。
- 前記第1半導体層は導電型がN型のシリコンであり、前記金属層の仕事関数は約5.1eVである、請求項1乃至請求項7のいずれか一つに記載のMOS構造を有する半導体装置。
- 前記第1ゲート絶縁膜はハフニウム酸化物である、請求項1乃至請求項8のいずれか一つに記載のMOS構造を有する半導体装置。
- 前記第1半導体層は導電型がP型のシリコンであり、前記金属層の仕事関数は約4.0eVである、請求項1乃至請求項7のいずれか一つに記載のMOS構造を有する半導体装置。
- 前記第1ゲート絶縁膜はアルミニウム窒化物である、請求項1乃至請求項7及び請求項10のいずれか一つに記載のMOS構造を有する半導体装置。
- (a)第1半導体層及び第2半導体層上にゲート絶縁膜を形成する工程と、
(b)前記ゲート絶縁膜上に金属層を形成する工程と、
(c)前記第1半導体層の上方に前記金属層を残し、前記第2半導体層の上方から前記金属層を除去する工程と、
(d)前記金属層及び前記第2半導体層上にゲート電極用半導体層を形成する工程と、
(e)前記金属層及び前記ゲート電極用半導体層をパターニングして、前記第1半導体層の上方において第1ゲート電極を、前記第2半導体層の上方において第2ゲート電極を、それぞれ形成する工程と
を備えた、MOS構造を有する半導体装置の製造方法。 - 前記金属層の厚さは、前記ゲート電極用半導体層の厚さの10分の1以下である、請求項12に記載のMOS構造を有する半導体装置の製造方法。
- 前記金属層の厚さは、3nm以上である、請求項12又は請求項13に記載のMOS構造を有する半導体装置の製造方法。
- 前記ゲート電極用半導体層はシリコン/ゲルマニウム/シリコンの積層構造を有する、請求項12乃至請求項14のいずれか一つに記載のMOS構造を有する半導体装置の製造方法。
- 前記ゲート電極用半導体層はアモルファスシリコンである、請求項12乃至請求項15のいずれか一つに記載のMOS構造を有する半導体装置の製造方法。
- 前記金属層はその一部にシリサイド層を有し、
前記シリサイド層は、前記工程(b)と(c)の間で実行される、
(f)前記金属層の表面にシリコン層を形成する工程と、
(g)前記第1半導体層の上方で前記シリコン層を露出させ、前記第2半導体層の上方で前記シリコン層を覆うシリサイド化阻止膜を形成する工程と、
(h)前記工程(g)で露出した前記シリコン層及び前記シリサイド化阻止膜上にシリサイド用金属層を形成する工程と、
(i)前記シリコン層と前記シリサイド用金属層とから前記シリサイド層を形成する工程と、
(j)前記第2半導体層の上方で、前記シリサイド用金属層、前記シリサイド化阻止膜、前記シリコン層を除去する工程と
を有する、請求項12乃至請求項16のいずれか一つに記載のMOS構造を有する半導体装置の製造方法。 - 前記第1半導体層は導電型がN型のシリコンであり、前記金属層の仕事関数は約5.1eVである、請求項12乃至請求項17のいずれか一つに記載のMOS構造を有する半導体装置の製造方法。
- 前記ゲート絶縁膜はハフニウム酸化物である、請求項12乃至請求項18のいずれか一つに記載のMOS構造を有する半導体装置の製造方法。
- 前記第1半導体層は導電型がP型のシリコンであり、前記金属層の仕事関数は約4.0eVである、請求項12乃至請求項17のいずれか一つに記載のMOS構造を有する半導体装置の製造方法。
- 前記ゲート絶縁膜はアルミニウム窒化物である、請求項12乃至請求項17及び請求項20のいずれか一つに記載のMOS構造を有する半導体装置の製造方法。
- 前記ゲート電極用半導体層は、不純物を導入しつつ形成された半導体層である、請求項12乃至請求項21のいずれか一つに記載のMOS構造を有する半導体装置の製造方法。
- 前記工程(e)の後に実行される、
(x)前記第1ゲート電極をマスクとして前記第1半導体層に、前記第2ゲート電極をマスクとして前記第2半導体層に、それぞれ不純物を導入する工程と、
(y)前記第1ゲート電極の上方を覆う遮光膜を形成する工程と、
(z)前記遮光膜の上方からランプアニールする工程と
を備える、請求項12乃至請求項22のいずれか一つに記載のMOS構造を有する半導体装置の製造方法。
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JP2009267180A (ja) * | 2008-04-28 | 2009-11-12 | Renesas Technology Corp | 半導体装置 |
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Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008219006A (ja) * | 2007-02-28 | 2008-09-18 | Samsung Electronics Co Ltd | Cmos半導体素子及びその製造方法 |
JP2009200213A (ja) * | 2008-02-21 | 2009-09-03 | Renesas Technology Corp | 半導体装置及びその製造方法 |
US8350332B2 (en) | 2008-03-14 | 2013-01-08 | Panasonic Corporation | Semiconductor device and method of manufacturing the same |
JP2009267180A (ja) * | 2008-04-28 | 2009-11-12 | Renesas Technology Corp | 半導体装置 |
US8168522B2 (en) | 2009-05-12 | 2012-05-01 | Kabushiki Kaisha Toshiba | Method for fabricating semiconductor device |
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