JP2009094106A

JP2009094106A - 半導体装置の製造方法

Info

Publication number: JP2009094106A
Application number: JP2007260284A
Authority: JP
Inventors: Toshiyuki Sasaki; 俊行佐々木
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2007-10-03
Filing date: 2007-10-03
Publication date: 2009-04-30

Abstract

【課題】ｐ−ＭＩＳトランジスタとｎ−ＭＩＳトランジスタとのゲート電極形状のばらつきが少ない半導体装置の製造方法を提供する。
【解決手段】第１および第２領域１３、１４にゲート絶縁膜１７を介して第１金属を含む第１金属膜１８を形成する工程と、第１領域１３における第１金属膜１８を保護膜で被覆し、第２領域１４における第１金属膜１８を除去してゲート絶縁膜１７を露出させる工程と、第１金属膜１８上およびゲート絶縁膜１７上に第１金属と異なる第２金属を含む第２金属膜１９を形成する工程と、ゲート電極パターンを有するマスク材を用いて第２金属膜１９を異方性エッチングし、第２領域１４に第２ゲート電極を形成する工程と、第１金属膜１８および第２金属膜１９の露出部に酸化処理を施す工程と、第１領域１３における第１金属膜１８を異方性エッチングし、第１領域１３に第１ゲート電極を形成する工程とを具備する。
【選択図】図４

Description

本発明は、半導体装置の製造方法に係り、特に絶縁ゲート電界効果トランジスタを有する半導体装置の製造方法に関する。

半導体装置の高集積化に伴って、チップサイズの増大を抑制するために絶縁ゲート電界効果トランジスタ（ＭＩＳトランジスタ）の微細化が求められている。
ＣＭＯＳ半導体装置では、短チャンネル効果を抑制しつつ、従来の閾値電圧を維持するために、金属層を有するゲート電極を備えたｐ−ＭＩＳトランジスタとｎ−ＭＩＳトランジスタとを同一半導体基板に形成した所謂デュアルゲート構造が用いられている。（例えば、特許文献１参照。）。

特許文献１に開示された半導体装置は、第１金属層（Ｒｕ）と第２金属層（Ｈｆ）が積層されたゲート電極を有するｐ−ＭＩＳトランジスタと、第２金属層（Ｈｆ）を有するゲート電極を備えたｎ−ＭＩＳトランジスタとが、同一半導体基板に形成されたデュアルメタルゲート構造のＣＭＯＳ半導体装置である。

この半導体装置の製造は、半導体基板に、ゲート絶縁膜を介して第１金属層を形成し、ｎ−ＭＩＳトランジスタ形成領域における第１金属層を除去し、露出したゲート絶縁膜およびｐ−ＭＩＳトランジスタ形成領域における第１金属層上に第２金属層を形成する。

次に、第２金属層をＲＩＥ（Reactive Ion Etching）でエッチングしてｎ−ＭＩＳトランジスタのゲート電極を形成し、続いて第１金属層をＲＩＥでエッチングしてｐ−ＭＩＳトランジスタのゲート電極を形成することにより行っている。

然しながら、金属の種類により、ＲＩＥのエッチング速度が異なるため、ｐ−ＭＩＳトランジスタとｎ−ＭＩＳトランジスタとで、得られるゲート電極の寸法や形状にばらつきが生じるという問題がある。

その結果、ｐ−ＭＩＳトランジスタとｎ−ＭＩＳトランジスタとに、特性のばらつきが生じ、安定した特性のＣＭＯＳ半導体装置が得られないという問題がある。
従って、微細化が妨げられるという問題がある。
特開２００６−３３９２１０号公報

本発明は、ｐ−ＭＩＳトランジスタとｎ−ＭＩＳトランジスタとのゲート電極形状のばらつきが少ない半導体装置の製造方法を提供することを目的とする。

上記目的を達成するために、本発明の一態様の半導体装置の製造方法では、半導体基板の主面の第１領域および第２領域に、ゲート絶縁膜を介して第１金属を含む第１金属膜を形成する工程と、前記第１領域における前記第１金属膜を保護膜で被覆し、前記第２領域における前記第１金属膜を除去して前記ゲート絶縁膜を露出させる工程と、前記第１領域における前記第１金属膜上、および前記第２領域における前記ゲート絶縁膜上に、前記第１金属と異なる第２金属を含む第２金属膜を形成する工程と、ゲート電極パターンを有するマスク材を用いて、前記第１領域および前記第２領域における前記第２金属膜を異方性エッチングし、前記第２領域に第２ゲート電極を形成する工程と、前記異方性エッチングした後、前記第１金属膜および前記第２金属膜の露出部に酸化処理を施す工程と、前記酸化処理を施した後、前記第１領域における前記第１金属膜を異方性エッチングして、前記第１領域に第１ゲート電極を形成する工程と、を具備することを特徴としている。

本発明によれば、ｐ−ＭＩＳトランジスタとｎ−ＭＩＳトランジスタとのゲート電極形状のばらつきが少ない半導体装置の製造方法が得られる。

以下、本発明の実施例について図面を参照しながら説明する。

本発明の実施例に係る半導体装置の製造方法について、図１乃至図４を用いて説明する。図１は半導体装置を示す断面図、図２乃至図４は半導体装置の製造工程を順に示す断面図である。

図１に示すように、本実施例の半導体装置１０は、半導体基板１１、例えばｎ型シリコン基板にＳＴＩ（Shallow Trench Isolation）１２により絶縁分離された第１領域（ｎ型ウェル領域）１３および第２領域（ｐ型ウェル領域）１４と、第１領域１３に形成されたｐ−ＭＩＳトランジスタ１５と、第２領域１４に形成されたｎ−ＭＩＳトランジスタ１６とを具備している。

ｐ−ＭＩＳトランジスタ１５は、半導体基板１１にゲート絶縁膜１７を介して形成された第１金属を含む第１金属膜１８と、第１金属膜１８上に形成され、第１金属と異なる第２金属を含む第２金属膜１９と、第２金属膜１９上に形成されたバリア膜２０と、バリア膜２０上に形成されたポリシリコン膜２１とを有する第１ゲート電極２２と、第１ゲート電極２２をゲート長方向に挟むように形成されたソース領域２３およびドレイン領域２４とを具備している。

ｎ−ＭＩＳトランジスタ１６は、半導体基板１１にゲート絶縁膜１７を介して形成された第２金属を含む第２金属膜１９と、第２金属膜１９上に形成されたバリア膜２０と、バリア膜２０上に形成されたポリシリコン膜２１とを有する第２ゲート電極２５と、第２ゲート電極２５をゲート長方向に挟むように形成されたソース領域２６およびドレイン領域２７とを具備している。

ｐ−ＭＩＳトランジスタ１５の閾値電圧は第１金属膜１８の仕事関数により変調され、ｎ−ＭＩＳトランジスタ１６の閾値電圧は第２金属膜１９の仕事関数により変調され、それぞれ所定の値に制御されている。

ここで、第１金属を含む第１金属膜１８とは、第１金属単体または第１金属の化合物、例えば窒化物、炭化物、硼化物、珪化物などを意味している。
第１金属は、例えばタングステン（Ｗ）であり、第１金属膜１８は、例えば窒化タングステン（ＷＮ）である。

同様に、第２金属を含む第２金属膜１９とは、第２金属単体または第２金属の化合物、例えば窒化物、炭化物、硼化物、珪化物などを意味している。
第２金属は、例えばタンタル（Ｔａ）であり、第２金属膜１９は、例えば炭化タンタル（ＴａＣ）である。

バリア膜２０は、第２金属膜１９とポリシリコン膜２１が相互拡散してシリサイドを形成すると、第２金属膜１９の仕事関数が変化し、ｎ−ＭＩＳトランジスタ１６の閾値電圧が変動するのを防止するために形成されており、例えば窒化チタン（ＴｉＮ）である。

ポリシリコン膜２１は、第１ゲート電極２２および第２ゲート電極２５を低抵抗化し、ゲート配線とのコンタクトを低抵抗化するために形成されている。

第１ゲート電極２２と第２ゲート電極２５は、ゲート電極サイズ、例えばゲート長がそれぞれ３０ｎｍ、第２金属膜１９による高さの違いを除いてゲート高さがそれぞれ１３０ｎｍ程度であり、その形状は略等しく形成されている。

これにより、半導体装置１０は、第１ゲート電極２２と第２ゲート電極２５におけるゲート電極形状のばらつきが少ないｐ−ＭＩＳトランジスタ１５とｎ−ＭＩＳトランジスタ１６とを具備している。

次に、半導体装置１０の製造方法について図２乃至図４を用いて説明する。
始めに、周知の方法により、半導体基板１１にトレンチを形成し、トレンチ内部に絶縁物を埋め込んでＳＴＩ１２を形成し、イオン注入法により所定の導電型が与えられ、ＳＴＩ１２により電気的に分離された第１領域１３および第２領域１４を形成する。
但し、図２乃至図４においては、ＳＴＩ１２、第１領域１３および第２領域１４の表示を省略している。

次に、図２（ａ）に示すように、半導体基板１１の第１領域１３および第２領域１４上にゲート絶縁膜１７として、例えばＣＶＤ（Chemical Vapor Deposition）法により厚さ２ｎｍ程度のＨｆＳｉＯＮ膜あるいはＨｆＯ_２膜を形成する。

次に、ゲート絶縁膜１７上に第１金属膜１８として、例えばＣＶＤ法により厚さ１０ｎｍ程度の窒化タングステン（ＷＮ）膜を形成する。

次に、図２（ｂ）に示すように、フォトリソグラフィ法により、第２領域１４に開口４０ａを有するレジスト膜４０を形成する。これにより、第１領域１３における第１金属膜１８がレジスト膜４０で被覆される。

次に、図２（ｃ）に示すように、例えばＣｌ_２、ＮＦ_３等のガスを用いたＲＩＥ法により、第２領域１４における第１金属膜１８を除去し、ゲート絶縁膜１７を露出させる。

次に、図３（ａ）に示すように、レジスト膜４０を、例えばアッシャーを用いて除去した後、第１領域１３における第１金属膜１８上、および第２領域１４におけるゲート絶縁膜１７上に、第２金属膜１９として、例えばＣＶＤ法により厚さ１０ｎｍ程度の炭化タンタル（ＴａＣ）膜を形成する。

次に、図３（ｂ）に示すように、第２金属膜１９上にバリア膜２０として、例えばスパッタリング法により厚さ２ｎｍ程度の窒化チタン（ＴｉＮ）膜を形成する。
次に、バリア膜２０上に、例えばＣＶＤ法により厚さ１００ｎｍ程度の不純物を添加したポリシリコン膜２１を形成する。

次に、ポリシリコン膜２１上に、マスク材となるシリコン窒化膜４１を、例えばプラズマＣＶＤ法により厚さ２０ｎｍ程度形成する。
次に、フォトリソグラフィ法により、第１領域１３および第２領域１４におけるシリコン窒化膜４１上に、ゲート電極パターンを有するレジスト膜４２を形成する。

次に、図３（ｃ）に示すように、例えばＣＨ_２Ｆ_２、ＣＨＦ_３、Ａｒ、Ｏ_２等のガス用いたＲＩＥ法により、シリコン窒化膜４１を異方性エッチングし、ゲート電極パターンをシリコン窒化膜４１に転写する。

次に、図４（ａ）に示すように、ゲート電極パターンが転写されたシリコン窒化膜４１をマスクとしてＲＩＥ法により、ポリシリコン膜２１、バリア膜２０、第２金属膜１９をそれぞれ異方性エッチングする。
これにより、第２金属膜１９、バリア膜２０、ポリシリコン膜２１が積層された第２ゲート電極２５が形成される。

ポリシリコン膜２１のエッチングには、例えばＨＢｒ、Ｃｌ_２、ＮＦ_３、Ｏ_２等のガスを用いる。バリア膜２０のエッチングには、例えばＨＢｒ、Ｃｌ_２等のガスを用いる。第２金属膜１９のエッチングには、例えばＣｌ_２、ＮＦ_３、ＣＦ_４等のガスを用いる。

次に、図４（ｂ）に示すように、例えば酸素プラズマを照射するプラズマ酸化法により、第１金属膜１８および第２金属膜１９の露出部に酸化処理を施す。

ここで、ＲＩＥ装置から半導体基板１１を一旦取り出し、第１金属膜１８および第２金属膜１９を大気に晒すと、酸化処理結果にばらつきが生じる、且つ処理能力が悪化するので、これを防止するために、ＲＩＥ装置内で連続して酸化処理することが望ましい。

これにより、第１金属膜１８の側面および第２金属膜１９が積層された領域を除く上面が酸化され、第１金属（Ｗ）と酸素（Ｏ_２）が結合した酸化物（Ｗ―Ｏ）を含む酸化膜４３が形成される。
同様に、第２金属膜１９の側面が酸化され、第２金属（Ｔａ）と酸素（Ｏ_２）が結合した酸化物（Ｔａ―Ｏ）を含む酸化膜４４が形成される。

タンタルと酸素の結合エネルギー（１８３±１５ｋＣａｌ／ｍｏｌ）はタングステンと酸素の結合エネルギー（１５６±６ｋＣａｌ／ｍｏｌ）より大きいので、第２金属膜１９の側面には、第１金属膜１８の側面および上面より強固な酸化膜が形成される。

同時に、ポリシリコン膜２１およびシリコン窒化膜４１も酸化されるので、ポリシリコン膜２１の側面に酸化膜（シリコン酸化膜）４５が形成され、シリコン窒化膜４１の側面および上面に酸化膜（シリコン酸窒化膜）４６が形成される。

次に、図４（ｃ）に示すように、例えばＣｌ_２、ＮＦ_３、ＣＦ_４等のガスを用いたＲＩＥ法により、基板１１に高周波バイアス電圧を印加して第１領域１３における第１金属膜１８を異方性エッチングする。
これにより、第１金属膜１８、第２金属膜１９、バリア膜２０、ポリシリコン膜２１が積層された第１ゲート電極２２が形成される。

このとき、酸化膜４４は酸化膜４３より強固であること、且つ入射イオンに異方性があることから、第１領域１３における第１金属膜１８の上面に形成された酸化膜４３はエッチングされ易く、第２領域１４における第２金属膜１９の側面に形成された酸化膜４４はエッチングされ難い。

その結果、酸化膜４４は第２金属膜１９の側壁保護膜として機能し、第２金属膜１９のサイドエッチングを防止して、第１金属膜１８のみをエッチングすることが可能である。従って、ゲート高さを除いて、形状が揃った第１ゲート電極２２および第２ゲート電極２５が形成される。

次に、シリコン窒化膜４１を、例えば熱リン酸を用いたウェットエッチングにより除去した後、第１ゲート電極２２および第２ゲート電極２５に側壁膜（図示せず）を形成し、イオン注入法により、第１領域１３および第２領域１４にそれぞれ不純物を導入し、第１ゲート電極２２をゲート長方向に挟むようにソース領域２３およびドレイン領域２４を形成し、第２ゲート電極２５をゲート長方向に挟むようにソース領域２６およびドレイン領域２７を形成する。

これにより、図１に示す第１ゲート電極２２を有するｐ−ＭＩＳトランジスタ１５および第２ゲート電極２５を有するｎ−ＭＩＳトランジスタ１６を備えた半導体装置１０、即ちゲート電極形状のばらつきが少ないデュアルメタルゲート構造のＣＭＯＳ半導体装置が得られる。

図５は本実施例の効果を、比較例と対比して示す図で、図５（ａ）が本実施例を示す図、図５（ｂ）が比較例を示す図である。
ここで、比較例とは、図４（ｂ）に示す第１金属膜１８および第２金属膜１９の露出部への酸化処理を施さない場合を意味している。始めに比較例について説明する。

図５（ｂ）に示すように、比較例では、第２領域１４における第２金属膜１９の側壁が露出し、且つ回りにエッチングされるものが無いので、第１領域１３における第１金属膜１８がエッチングされている間に、第２金属膜１９の側壁のサイドエッチングが生じる。

第１領域１３における第２金属膜１９の側壁も露出しているが、第１金属膜１８のエッチングが優先的に進むため、第１領域１３における第２金属膜１９の側壁のサイドエッチングはおこりづらい。

一方、図５（ａ）に示すように、本実施例では、上述したように第２領域１４における第２金属膜１９の側壁に強固な酸化膜４４が形成されているので、第１領域１３における第１金属膜１８がエッチングされている間に、第２金属膜１９の側壁のサイドエッチングは生じない。

第１領域１３における第１金属膜１８の側面および上面の酸化膜４３は、エッチングされるので、第１金属膜１８のエッチングに支障をきたさない。

以上説明したように、本実施例の半導体装置の製造方法は、第２金属膜１９を異方性エッチングした後に、第１金属膜１８および第２金属膜１９の露出部に酸化処理を施す工程を具備している。

その結果、第２領域１４における第２金属膜１９の側壁に強固な酸化膜４４が形成されるので、第１領域１３における第１金属膜１８がエッチングされている間に、第２金属膜１９の側壁がサイドエッチングされることを防止できる。

従って、ｐ−ＭＩＳトランジスタ１５とｎ−ＭＩＳトランジスタ１６とのゲート電極形状のばらつきが少ない半導体装置１０が得られる。

ここでは、第１金属がタングステン（Ｗ）、第１金属膜が窒化タングステン（ＷＮ）、第２金属がタンタル（Ｔａ）、第２金属膜が炭化タンタル（ＴａＣ）である場合について説明したが、第１金属と酸素の結合エネルギーが第２金属と酸素の結合エネルギーより小さい条件を満たす他の金属および導電性を有するその金属化合物であっても構わない。

例えば、図６に示すように、第１金属としてチタン（Ｔｉ）を用いることができる。チタンと酸素の結合エネルギーは、１５８±５ｋＣａｌ／ｍｏｌ程度である。

第１金属膜１８として、炭化タングステン（ＷＣ）、タングステンシリサイド（ＷＳｉ）、白金タングステンシリサイド（ＰｔＷＳｉ）、窒化チタン（ＴｉＮ）、炭化チタン（ＴｉＣ）、硼化チタン（ＴｉＢ）、窒化アルミニウムチタン（ＴｉＡｌＮ）などを用いることができる。

第２金属として、ハフニウム（Ｈｆ）を用いることができる。ハフニウムと酸素の結合エネルギーは、１８５±１０ｋＣａｌ／ｍｏｌ程度である。また、金属ではないが、半導体のポリシリコンを用いることも可能である。ポリシリコンと酸素の結合エネルギーは、１８４±３ｋＣａｌ／ｍｏｌ程度である。

第２金属膜１９として、窒化タンタル（ＴａＮ）、２窒化タンタル（Ｔａ_２Ｎ）硼化タンタル（ＴａＢ）、珪窒化タンタル（ＴａＳｉＮ）、窒化アルミニウムタンタル（ＴａＡｌＮ）、タンタルチタン（ＴａＴｉ）、窒化ハフニウムアルミニウム（ＨｆＡｌＮ）などを用いることができる。

更に、硼化ハフニウム（ＨｆＢ）、ハフニウムシリサイド（ＨｆＳｉ_２）、ニッケルシリサイド（ＮｉＳｉ）、硼素添加ニッケルシリサイド（ＮｉＳｉ（Ｂ））、砒素添加ニッケルシリサイド（ＮｉＳｉ（Ａｓ））などを、第１または第２金属膜として使用することができる可能性がある。

本発明の実施例に係る半導体装置を示す断面図。本発明の実施例に係る半導体装置の製造工程を順に示す断面図。本発明の実施例に係る半導体装置の製造工程を順に示す断面図。本発明の実施例に係る半導体装置の製造工程を順に示す断面図。本発明の実施例に係る効果を比較例と対比して示す図で、図５（ａ）が本実施例を示す図、図５（ｂ）が比較例を示す図。本発明の実施例に係る他の第１金属、第１金属膜、第２金属および第２金属膜を示す図。

符号の説明

１０半導体装置
１１半導体基板
１２ＳＴＩ
１３第１領域
１４第２領域
１５ｐ−ＭＩＳトランジスタ
１６ｎ−ＭＩＳトランジスタ
１７ゲート絶縁膜
１８第１金属膜
１９第２金属膜
２０バリア膜
２１ポリシリコン膜
２２第１ゲート電極
２３、２６ソース領域
２４、２７ドレイン領域
２５第２ゲート電極
４０、４２レジスト膜
４０ａ開口
４１シリコン窒化膜
４３、４４、４５、４６酸化膜

Claims

半導体基板の主面の第１領域および第２領域に、ゲート絶縁膜を介して第１金属を含む第１金属膜を形成する工程と、
前記第１領域における前記第１金属膜を保護膜で被覆し、前記第２領域における前記第１金属膜を除去して前記ゲート絶縁膜を露出させる工程と、
前記第１領域における前記第１金属膜上、および前記第２領域における前記ゲート絶縁膜上に、前記第１金属と異なる第２金属を含む第２金属膜を形成する工程と、
ゲート電極パターンを有するマスク材を用いて、前記第１領域および前記第２領域における前記第２金属膜を異方性エッチングし、前記第２領域に第２ゲート電極を形成する工程と、
前記異方性エッチングした後、前記第１金属膜および前記第２金属膜の露出部に酸化処理を施す工程と、
前記酸化処理を施した後、前記第１領域における前記第１金属膜を異方性エッチングし、前記第１領域に第１ゲート電極を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
前記第１金属と酸素の結合エネルギーが、前記第２金属と酸素の結合エネルギーより小さいことを特徴とする請求項１に記載の半導体装置の製造方法。
前記第１金属がタングステン、またはチタンであり、前記第２金属がタンタル、またはハフニウムであることを特徴とする請求項２に記載の半導体装置の製造方法。
前記第１金属膜が前記第１金属単体、または前記第１金属の窒化物、炭化物、硼化物、珪化物のいずれかであり、前記第２金属膜が前記第２金属単体、または前記第２金属の窒化物、炭化物、硼化物、珪化物のいずれかであることを特徴とする請求項１に記載の半導体装置の製造方法。
前記酸化処理は、酸素プラズマ処理であることを特徴とする請求項１に記載の半導体装置の製造方法。