JP2007288096A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】低リーク電流及び低閾値電圧のｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとが一の基板に形成された半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１１の上に形成され、第１のゲート絶縁膜３２及び第１のゲート電極３３を有する第１導電型のトランジスタ３１と、第２のゲート絶縁膜４２及び第２のゲート電極４３を有する第２の導電型のトランジスタ４１とを備えている。第１のゲート電極３３は、金属膜１４ａを有するメタルゲート電極であり、第２のゲート電極４３は、シリサイド膜２６ｂからなるフルシリサイド化ゲート電極である。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関し、特にｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯＳトランジスタを備えた半導体装置及びその製造方法に関する。
近年の半導体装置の高集積化及び高速化の要求に伴い、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の微細化が進められている。ＭＯＳＦＥＴを微細化するためにゲート絶縁膜を薄膜化すると、トンネル電流によるゲートリーク電流の増大といった問題が顕在化してくる。この問題を抑制するために、ゲート絶縁膜に酸化ハフニウム（ＨｆＯ2）又は酸化ジルコニウム（ＺｒＯ2）等の金属酸化物からなる高誘電率材料を用いることが試みられている。ゲート絶縁膜に高誘電体材料を用いることにより、酸化シリコン（ＳｉＯ2）と比べて電気的な実効膜厚を薄くしてもリーク電流を低減することが可能となる。
一方、動作速度向上のためにゲート電極を低抵抗化する必要があり、ポリシリコンからなるゲート電極を部分的にシリサイド化する手法が用いられている。しかし、ポリシリコン電極と高誘電体ゲート絶縁膜とを組み合わせた場合には、リーク電流の抑制が不十分である。リーク電流を十分に抑制できない理由の一つは、ソースドレイン領域に注入されたイオンに対する活性化処理等のトランジスタ製造プロセスにおいて、基板が１０００℃程度の高温の雰囲気に曝される結果、ポリシリコンが結晶化し、その結晶境界がリークパスとなることによると考えられている。
また高温の熱処理によってゲート電極材料とゲート絶縁膜材料とが反応してしまい、ゲート電極材料の実効的な仕事関数が変化してしまうことが報告され、この現象はフェルミレベルピンニング現象と呼ばれている。例えば、非特許文献１には、ゲート電極材料をポリシリコンとした場合に、ポリシリコンの実効的な仕事関数の値が、ポリシリコンのドーパントの種類によらず、シリコンのミッドギャップ（バンドギャップエネルギーの中間値）よりもややｎ＋ポリシリコン寄りに固定される結果、ｐ型ＦＥＴの閾値電圧の絶対値が相当に大きくなることが報告されている。ＭＯＳトランジスタの閾値電圧が高くなると、十分なドレイン電流が得られないため、ゲート容量が大きくなっても、トランジスタを高速動作させることができない。
このため、部分的にシリサイド化されたポリシリコン電極に代わり、金属又は金属的な導電性を有する化合物の膜をゲート電極として用いるメタルゲート電極及びポリシリコン膜をゲート絶縁膜との界面までシリサイド化したフルシリサイド化ゲート電極が提案されている（特許文献１を参照。）。
なお、ゲート絶縁膜が高誘電体材料の場合にメタルゲート電極又はフルシリサイド化ゲート電極を用いる背景について言及したが、ゲート絶縁膜がＳｉＯ2の場合においても、ゲート電極をメタルゲート化又はフルシリサイド化することによりゲート電極の空乏化を抑制できるというメリットがある。すなわち、トランジスタ動作において、チャネル極性が反転した場合に生じるポリシリコンゲート電極の空乏化は、実効的なゲート容量を低下させる。このため、メタルゲート電極又はフルシリサイド化ゲート電極を用いることによってゲート容量の減少を抑え、より大きな電流駆動力を得ることが可能となる。
特開２００５−２４３６７８号公報 ホッブスら，電子デバイス報告書（IEEE transactions on electron devices），２００４年，第５１巻，ｐ．９７１
しかしながら、金属膜又は金属的な導電性を有する化合物膜を堆積して形成するメタルゲート電極には、ｐチャネルＭＯＳトランジスタにおいて電極の形成が困難であるという問題がある。ｎチャネルＭＯＳトランジスタにおいては、仕事関数値の観点から、窒化タンタル（ＴａＮ）又はタンタルシリコン窒化物（ＴａＳｉＮ）等の膜を堆積することによりメタルゲート電極を形成することができる。ＴａＮ等の場合、窒素量を変えることで、ＴａＮそのものの仕事関数を変えることもでき、閾値電圧を調整できるというメリットもある。従って、ｎチャネルＭＯＳトランジスタの場合メタルゲート電極の材料選択は比較的容易である。
しかし、ｐチャネルＭＯＳトランジスタにおいては、ｎチャネルＭＯＳトランジスタと異なり大きな仕事関数が必要となるため白金（Ｐｔ）、ルテニウム（Ｒｕ）又はイリジウム（Ｉｒ）等の貴金属系材料からなる膜を用いてメタルゲート電極を形成する必要がある。これらの貴金属系材料からなる膜は、ゲート絶縁膜とのストレスが大きく、形成した電極が剥がれやすいという問題がある。また、エッチングすることが困難な材料であり、膜を堆積した後ゲート電極の形状にパターニングすることが困難であり、微細加工の点にも問題がある。
さらに、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとを一の基板に作りこむ相補型金属酸化膜半導体（ＣＭＯＳ）プロセスにおいては、仕事関数が互いに異なる２種類の金属膜又は化合物膜を別々に堆積し、別々にパターニングして２種類のメタルゲート電極を形成する必要がある。このため、従来のポリシリコン電極と比べて、製造工程が複雑になるという問題もある。
一方、ポリシリコン膜とニッケル（Ｎｉ）等の金属膜を順次堆積した後、熱処理することによりポリシリコン電極を完全にシリサイド化して形成するフルシリサイド化ゲート電極は、金属膜を直接堆積するメタルゲート電極の場合と比べて容易に形成することができる。しかし、先に述べたように、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとでは、ゲート電極として最適な仕事関数が異なっている。フルシリサイド化ゲート電極の仕事関数は、ＮｉとＳｉとの組成比によって決まる。シリサイド化後のＮｉとＳｉとの組成比は、シリサイド化の際の熱処理条件によって決定される。このため、仕事関数が異なるフルシリサイド化ゲート電極を一の基板の上に形成することは非常に困難であるという問題がある。
本発明は、前記従来の問題を解決し、低リーク電流及び低閾値電圧のｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとが一の基板に形成された半導体装置を実現できるようにすることを目的とする。
前記の目的を達成するため、本発明は半導体装置を、メタルゲート電極とフルシリサイド化ゲート電極とを備えた構成とする。
具体的に本発明に係る半導体装置は、半導体基板の上に形成され、第１のゲート絶縁膜及び第１のゲート電極を有する第１導電型のトランジスタと、半導体基板の第１導電型のトランジスタと異なる領域に形成され、第２のゲート絶縁膜及び第２のゲート電極を有する第２導電型のトランジスタとを備え、第１のゲート電極は、金属膜を有するメタルゲート電極であり、第２のゲート電極は、フルシリサイド化ゲート電極であることを特徴とする。
本発明の半導体装置は、第１のゲート電極は、金属膜を有するメタルゲート電極であり、第２のゲート電極は、フルシリサイド化ゲート電極であるため、互いに異なった仕事関数を有する第１のゲート電極と第２のゲート電極とを容易に作り別けることができる。従って、例えば、第１のゲート電極をｎチャネルＭＯＳトランジスタに最適な仕事関数を有するゲート電極とし、第２のゲート電極をｐチャネルＭＯＳトランジスタに最適な仕事関数を有するゲート電極とすることが容易にできる。その結果、ｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯＳトランジスタのいずれにおいても、リーク電流が少なく且つ閾値電圧が低い半導体装置を実現することが可能となる。
本発明の半導体装置において、第１のゲート絶縁膜及び第２のゲート絶縁膜のうちの少なくとも一方は、高誘電体からなることが好ましい。
この場合において、高誘電体膜はシリコン、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム及び希土類金属のうちの少なくとも１つを含むことが好ましい。
本発明の半導体装置において、第１導電型のトランジスタはｎチャネルＭＯＳトランジスタであり、第２導電型のトランジスタはｐチャネルＭＯＳトランジスタであることが好ましい。このような構成とすることにより、ゲート絶縁膜とゲート電極の剥離が生じやすく、加工が困難な貴金属系の材料を用いることなく、ｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯＳトランジスタのそれぞれに最適なゲート電極が形成できる。
本発明の半導体装置において金属膜は、Ｔａ、ＴａＮ、ＴａＳｉ、ＴａＳｉＮ、ＴａＡｌ、ＴａＡｌＮ、ＴａＡｌＳｉ、ＴａＡｌＳｉＮ、ＴａＣ及びＴａＣＮのうちのいずれか１つからなる単層膜又は少なくとも２つからなる積層膜であることが好ましい。このような構成とすることにより、ｎチャネルＭＯＳトランジスタのリーク電流及び閾値電圧を確実に低減することができる。また、第１のゲート電極の形成も容易に行うことが可能となる。
この場合においてメタルゲート電極は、金属膜の上に形成されたシリサイド膜を有していることが好ましい。このような構成とすることにより、ゲート電極とコンタクトプラグとの接続が容易となると共に、ゲート電極の抵抗値を低減できる。
本発明の半導体装置において、第１のゲート絶縁膜は、膜厚が第２のゲート絶縁膜よりも厚いことが好ましい。このような構成とすることにより、シリコンからなる基板と高誘電体膜との界面に生成する酸化シリコン膜によるｎチャネルＭＯＳトランジスタのゲートリーク電流の増大を補償し、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとのゲートリーク電流の特性をそろえることが可能となる。
本発明の半導体装置において、フルシリサイド化ゲート電極は、Ｎｉ、Ｐｔ及びＣｏのいずれか１つを含むシリサイドからなることが好ましい。
本発明に係る半導体装置の製造方法は、半導体基板の上に第１の絶縁膜を形成した後、形成した第１の絶縁膜上に金属膜を形成する工程（ａ）と、半導体基板の一部の領域において第１の絶縁膜及び金属膜を除去して半導体基板の上面を露出する工程（ｂ）と、半導体基板の露出部分の上に第２の絶縁膜を形成する工程（ｃ）と、金属膜の上及び第２の絶縁膜の上にポリシリコン膜を形成する工程（ｄ）と、金属膜の上に形成されたポリシリコン膜を金属膜と共にパターニングしてメタルゲート電極である第１のゲート電極を形成すると共に、第２の絶縁膜の上に形成されたポリシリコン膜をパターニングして第２のゲート電極を形成する工程（ｅ）と、パターニングされたポリシリコン膜をシリサイド化することにより第２のゲート電極をフルシリサイド化ゲート電極とする工程（ｆ）とを備えていることを特徴とする。
本発明の半導体装置の製造方法によれば、金属膜の上に形成されたポリシリコン膜を金属膜と共にパターニングしてメタルゲート電極である第１のゲート電極を形成すると共に、第２の絶縁膜の上に形成されたポリシリコン膜をパターニングして第２のゲート電極を形成する工程と、パターニングされたポリシリコン膜をシリサイド化することにより第２のゲート電極をフルシリサイド化ゲート電極とする工程を備えているため、工程を複雑化することなくメタルゲート電極とフルシリサイド化ゲート電極とを作り別けることが可能となる。また、第１の絶縁膜と第２の絶縁膜とを別々に形成しているため、ｎチャネルＭＯＳトランジスタのゲート絶縁膜の膜厚とｐチャネルＭＯＳトランジスタのゲート絶縁膜の膜厚とを、互いに異なった厚さとすることが容易にできる。
本発明の半導体装置の製造方法において工程（ｃ）は、半導体基板の露出部分の上及び金属膜の上に第２の絶縁膜を形成する工程と、金属膜の上に形成された第２の絶縁膜を除去する工程とを含んでいることが好ましい。
本発明の半導体装置の製造方法は、工程（ｅ）よりも後で且つ工程（ｆ）よりも前に、第１のゲート電極及び第２のゲート電極の側面にそれぞれサイドウォールを形成する工程（ｇ）をさらに備えていることが好ましい。
本発明の半導体装置の製造方法は、工程（ｇ）よりも後で且つ工程（ｆ）よりも前に、半導体基板における第１のゲート電極の両側方の部分に第１導電型のソースドレイン領域をそれぞれ形成し、半導体基板における第２のゲート電極の両側方の部分に第２導電型のソースドレイン領域をそれぞれ形成する工程（ｈ）と、工程（ｈ）よりも後で且つ工程（ｇ）よりも前に、ソースドレイン領域をシリサイド化する工程（ｉ）と、工程（ｄ）よりも後で且つ工程（ｉ）よりも前に、ポリシリコン膜の上に第３の絶縁膜を形成する工程（ｋ）と、工程（ｊ）よりも後で且つ工程（ｆ）よりも前に、第３の絶縁膜を除去する工程（ｋ）とをさらに備えていることが好ましい。
本発明に係る半導体装置及びその製造方法によれば、低リーク電流及び低閾値電圧のｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとが一の基板に形成された半導体装置を実現できる。
本発明の一実施形態について図面を参照して説明する。図１は本発明の一実施形態に係る半導体装置の断面構成を示している。図１に示すように本実施形態の半導体装置は、基板の上に形成されたｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとを備えている。
シリコンからなる基板１１には素子分離１２により互いに分離された第１の領域１１Ａと第２の領域１１Ｂとが形成されている。第１の領域１１Ａには、ｎチャネルＭＯＳトランジスタ３１が形成されている。
ｎチャネルＭＯＳトランジスタ３１は、基板１１の上に形成された酸化ハフニウム（ＨｆＯ2）からなる第１のゲート絶縁膜３２と、サイドウォール３４を備えた第１のゲート電極３３とを有している。第１の領域１１Ａにおける第１のゲート電極３３の両側方の部分にはｎ型ソースドレイン３５がそれぞれ形成されている。本実施形態の半導体装置における第１のゲート電極３３は、ＴａＮからなる金属膜１４ａと白金シリサイドからなるシリサイド膜２６ａとが下から順次積層されており、金属膜１４ａが第１のゲート絶縁膜３２と接して形成されたメタルゲート電極である。本実施形態において、メタルゲート電極とは、金属又は金属的な導電性を有する金属化合物の膜をゲート絶縁膜と接するように堆積して形成したゲート電極をいう。メタルゲート電極において金属膜とは、金属単体の膜だけでなく金属的な導電性を有する金属化合物の膜も含まれるものとする。
ｐチャネルＭＯＳトランジスタ４１は、基板１１の上に形成されたＨｆＯ2からなる第２のゲート絶縁膜４２と、サイドウォール４４を備えた第２のゲート電極４３とを有している。第２の領域１１Ｂにおける第２のゲート電極４３の両側方の部分にはｐ型ソースドレイン４５がそれぞれ形成されている。第２のゲート電極４３は、第２のゲート絶縁膜４２の上にシリサイド膜２６ｂが形成されたフルシリサイド化ゲート電極である。フルシリサイド化ゲート電極とは、ゲート絶縁膜の上にポリシリコン膜を堆積した後、堆積したポリシリコン膜をゲート絶縁膜の界面までシリサイド化して形成したゲート電極である。
ｎチャネルＭＯＳトランジスタ３１及びｐチャネルＭＯＳトランジスタ４１は、順次形成された層間絶縁膜２４及び層間絶縁膜２７に覆われている。層間絶縁膜２４及び層間絶縁膜２７には、第１のゲート電極３３及びｎ型ソースドレイン３５と、第２のゲート電極４３及びｐ型ソースドレイン４５とそれぞれ電気的に接続されたコンタクトプラグ２８が形成されている。
本実施形態の半導体装置は、ｎチャネルＭＯＳトランジスタ３１が、ＴａＮからなるメタルゲート電極である第１のゲート電極３３を有し、ｐチャネルＭＯＳトランジスタ４１が、フルシリサイド化ゲート電極である第２のゲート電極４３を有している。このため、ｎチャネルＭＯＳトランジスタ３１とｐチャネルＭＯＳトランジスタ４１とにおいて、仕事関数が互いに異なったゲート電極が形成されており、ｎチャネルＭＯＳトランジスタ３１及びｐチャネルＭＯＳトランジスタ４１のいずれにおいても、リーク電流及び閾値電圧を低く抑えることが可能となる。
また、本実施形態の半導体装置は、ｐチャネルＭＯＳトランジスタ４１のゲート電極をフルシリサイド化ゲート電極としている。このため、白金（Ｐｔ）等を用いたメタルゲート電極を形成する場合と比べて、ゲート電極のゲート絶縁膜からの剥離を抑えることができる。また、Ｐｔ等をエッチングしてメタルゲート電極を形成する場合と比べて遙かに容易にゲート電極を形成することができる。
また、ｎチャネルＭＯＳトランジスタ３１及びｐチャネルＭＯＳトランジスタ４１の両方のゲート電極をフルシリサイド化ゲート電極とする場合と異なり、ｐチャネルＭＯＳトランジスタ４１に最適な条件においてフルシリサイド化を行うことができる。
なお、第１のゲート絶縁膜３２及び第２のゲート絶縁膜４２は、ＨｆＯ2に代えて、ハフニウムシリケート（ＨｆＳｉＯ）膜又は窒化ハフニウムシリケート（ＨｆＳｉＯＮ）膜等の高誘電体膜を用いることができる。この他にもシリコン（Ｓｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）等並びにスカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタン（Ｌａ）及びその他のランタノイド等の希土類金属のうちの少なくとも１つを含む材料からなる高誘電体膜を用いてもよい。また、第１のゲート絶縁膜３２と第２のゲート絶縁膜４２とが互いに異なる材料により形成されていてもよい。さらに、高誘電体膜に代えてＳｉＯ2膜でもよい。この場合においても、ゲート電極３３の空乏化を防止し、駆動電流が大きなトランジスタが得られるというメリットがある。
第１のゲート電極３３の金属膜１４ａは、ＴａＮに代えて、タンタル（Ｔａ）、タンタルシリコン（ＴａＳｉ）、タンタルシリコン窒化物（ＴａＳｉＮ）、タンタルアルミニウム（ＴａＡｌ）、タンタルアルミニウム窒化物（ＴａＡｌＮ）、タンタルアルミニウムシリコン（ＴａＡｌＳｉ）、タンタルアルミニウムシリコン窒化物（ＴａＡｌＳｉＮ）、タンタルカーバイド（ＴａＣ）及びタンタルカーバイド窒化物（ＴａＣＮ）等であってもよい。また、これらの積層膜であってもよい。この場合、仕事関数が４．２ｅＶ以上且つ４．５ｅＶ以下となるようにすることが好ましい。また、窒化物の場合、窒素組成は５０％以下であることが好ましい。
第２のゲート電極４３は、白金シリサイドに代えて、ニッケルシリサイド又はコバルトシリサイド等であってもよい。
本実施形態の半導体装置は、コンタクトプラグ２８と第１のゲート電極３３との接続を容易とし且つゲート電極３３の抵抗値を低減するため、第１のゲート電極３３を金属膜１４ａとシリサイド膜２６ａとの積層膜としたが、シリサイド膜２６ａを設けず、金属膜１４ａのみにより形成してもよい。
以下に、本実施形態の半導体装置の製造方法について図面を参照して説明する。図２〜図６は本実施形態の半導体装置の製造方法を工程順に示している。
まず、図２（ａ）に示すようにシリコンからなる基板１１にトレンチ素子分離１２を形成して、ｎチャネルＭＯＳトランジスタ３１を形成する第１の領域１１ＡとｐチャネルＭＯＳトランジスタ４１を形成する第２の領域１１Ｂとを形成する。素子分離はＬＯＣＯＳ技術を用いて形成してもよい。
次に、図２（ｂ）に示すように基板１１の上面に形成された自然酸化膜を希釈フッ酸水溶液にて除去した後、基板１１の上に第１のゲート絶縁膜３２となるＨｆＯ2等からなる第１の絶縁膜１３を形成する。
ＨｆＯ2膜の形成は、直流スパッタ法等を用いて、Ｈｆ等からなる金属膜を堆積した後、金属膜を酸化すればよい。金属膜の堆積方法は、物理的気相堆積法（ＰＶＤ）法、真空蒸着法、電子ビーム蒸着法、レーザ蒸着法、化学的気相堆積法（ＣＶＤ）法有機金属気相堆積法及び原子層堆積法等であってもよい。金属酸化膜に代えて、ＨｆＳｉＯ4等の金属シリケート膜又はＨｆＳｉＯＮ等の金属窒化シリケート膜等を形成してもよい。自然酸化膜を除去した後、必要に応じて基板１１の上面に酸化膜又は窒化膜等を形成してもよい。
次に、図２（ｃ）に示すように、スパッタ法等を用いて、第１の絶縁膜１３の上にＴａＮ等からなる金属膜１４を形成する。ＴａＮ膜の場合には、例えば、圧力が０．４ｋＰａのアルゴンと窒素の雰囲気において、Ｔａターゲットをスパッタリングすることにより形成すればよい。ＴａターゲットからスパッタされたＴａ原子は第１の絶縁膜１３の上に付着した後、雰囲気中の窒素と反応することによって、ＴａＮ膜となる。
同様にして、ＴａＳｉ、ＴａＡｌ、ＴａＡｌＳｉ、ＴａＣ等の場合には、それぞれの金属ターゲットをアルゴン雰囲気中、もしくはアルゴンと窒素の混合ガス中にてスパッタリングすればよい。
次に、図３（ａ）に示すようにフォトリソグラフィー技術を用いて、第２の領域１１Ｂを露出するレジストマスク１５を金属膜１４の上に形成した後、第２の領域１１Ｂに形成された金属膜１４及び第１の絶縁膜１３をエッチングして、基板１１の上面を第２の領域１１Ｂにおいて露出する。エッチングには、フッ酸と硝酸との混合液をエッチャントとして用いればよい。またウエットエッチングに代えて、ドライエッチングを用いても構わない。
次に、図３（ｂ）に示すように第２の絶縁膜１６を、金属膜１４の上面及び露出した基板１１の上面に堆積する。第２の絶縁膜１６は、第１の絶縁膜１３と同様にしてＨｆＯ2、ＨｆＳｉＯ、ＨｆＳｉＯＮ等からなる高誘電体膜を形成すればよい。また、第１の絶縁膜１３と同じ材料であっても、異なる材料であってもよい。また、第１の絶縁膜１３と第２の絶縁膜１６は高誘電体膜に代えてシリコン酸化膜でもかまわない。
第１の絶縁膜１３と第２の絶縁膜１６とは膜厚が同じであってもよいが、後で述べるように、第１の絶縁膜１３の膜厚を第２の絶縁膜１６の膜厚よりも厚くすることが好ましい。
次に、図３（ｃ）に示すようにフォトリソグラフィー技術を用いて、第１の領域１１Ａを露出するレジストマスク１７を形成した後、金属膜１４の上に堆積された第２の絶縁膜１６を除去する。第２の絶縁膜１６は、例えば希釈フッ酸をエッチャントとして用いてウエットエッチングにより除去すればよい。また、第２の絶縁膜１６の上にポリシリコンからなる保護膜が形成されている場合には、ＡＰＭ溶液（アンモニア、過酸化水素水及び水の混合液）によりまず保護膜を除去した後に、希釈フッ酸を用いてウエットエッチングすればよい。なお、ドライエッチングを用いても構わない。
本実施形態においてはｐチャネルＭＯＳトランジスタ４１におけるゲート絶縁膜の膜質劣化を防止するために、第２の領域１１Ｂにおいて第１の絶縁膜１３を金属膜１４と共に除去した。しかし、第２の領域１１Ｂにおいて第１の絶縁膜１３をそのまま残し、これを第２の絶縁膜１６の代わりに用いてもよい。この場合には、第２の絶縁膜１６の形成工程が省略でき、工程が簡略化できるというメリットがある。
次に、図４（ａ）に示すように金属膜１４の上面及び第２の絶縁膜１６の上面にポリシリコン膜１８と、ＳｉＯ2等からなる第３の絶縁膜１９を堆積する。ポリシリコン膜１８は、シランガスを用いたＣＶＤ法にて堆積すればよく、第３の絶縁膜１９は、テトラエトキシシラン（ＴＥＯＳ）を用いてプラズマＣＶＤ法により堆積すればよい。第３の絶縁膜１９は、後で述べるソースドレイン領域をシリサイド化する際の保護膜であり、必要に応じて形成すればよい。続いて、第１のゲート電極３３及び第２のゲート電極４３となる部分にレジストマスク２０を形成する。
次に、図４（ｂ）に示すようにドライエッチングにより、第３の絶縁膜１９、ポリシリコン膜１８及び金属膜１４、第１の絶縁膜１３及び第２の絶縁膜１６を選択的に除去する。これにより、金属膜１４ａ、ポリシリコン膜１８ａ及び第３の絶縁膜１９ａからなる第１のゲート電極３３と、ポリシリコン膜１８ｂ及び第３の絶縁膜１９ｂからなる第２のゲート電極４３とを形成する。その後、イオン注入技術を用いて、第１の領域１１Ａにｎ型不純物を注入し、第２の領域１１Ｂにｐ型不純物を注入して、エクステンション領域（図示せず）をそれぞれ形成する。
次に、図４（ｃ）に示すようにＳｉＮ膜を基板１１の全面に堆積した後、異方性エッチングを行い、第１のゲート電極３３及び第２のゲート電極４３の側面にサイドウォール３４及びサイドウォール４４をそれぞれ形成する。
次に、図５（ａ）に示すように第１の領域１１Ａにｎ型不純物を注入し、第２の領域１１Ｂにｐ型不純物を注入して、１０００℃で３秒間の熱処理を行うことにより、ｎ型ソースドレイン３５及びｐ型ソースドレイン４５をそれぞれ形成する。
続いて、基板１１の全面にニッケルからなる金属膜２３を堆積した後、５００度以下の温度で熱処理することにより、ｎ型ソースドレイン３５及びｐ型ソースドレイン４５をシリサイド化する。第１のゲート電極３３のポリシリコン膜１８ａ及び第２のゲート電極４３のポリシリコン膜１８ｂは、第３の絶縁膜１９ａ及び第３の絶縁膜１９ｂによりそれぞれ保護されているため、シリサイド化されない。金属膜２３には、白金又はコバルト等を用いてもよい。
次に、図５（ｂ）に示すように、ＳＰＭ溶液（硫酸、過酸化水素水及び水の混合液）を用いて未反応の金属膜２３を除去した後、層間絶縁膜２４を基板１１の全面に堆積する。続いて、ＣＭＰ技術を用いて層間絶縁膜２４を研磨して第１のゲート電極３３における第３の絶縁膜１９ａ及び第２のゲート電極４３における第３の絶縁膜１９ｂが露出するまで除去する。
次に、図５（ｃ）に示すように第３の絶縁膜１９ａ及び第３の絶縁膜１９ｂをフッ酸系薬液により除去して、第１のゲート電極３３のポリシリコン膜１８ａ及び第２のゲート電極４３のポリシリコン膜１８ｂを露出する。
次に、図６（ａ）に示すように基板１１の全面に白金からなる金属膜２５をスパッタ法等により堆積する。堆積方法はＣＶＤ、蒸着又はレーザーアブレーション等を用いても構わない。また、白金に代えてニッケル又はコバルト等を堆積してもよい。
次に、図６（ｂ）に示すように５００℃以下の温度にて熱処理を行い、第１のゲート電極３３のポリシリコン膜１８ａ及び第２のゲート電極４３のポリシリコン膜１８ｂを白金シリサイドからなるシリサイド膜２６ａ及びシリサイド膜２６ｂにそれぞれ変化させる。この際、ｐチャネルＭＯＳトランジスタ４１においては、シリサイド膜２６ｂに変化する際の体積膨張によりゲート絶縁膜４２に圧縮方向の応力が加わる。一般にホールキャリアは圧縮応力により移動度が向上するので、ｐチャネルＭＯＳトランジスタ４１のドレイン電流の特性が向上する。一方、ｎチャネルＭＯＳトランジスタ３１においては、第１のゲート絶縁膜３２に圧縮方向の応力が加わると、ｐチャネルＭＯＳトランジスタの場合とは逆に、特性が劣化する。しかし、ｎチャネルＭＯＳトランジスタ３１においては、シリサイド膜２６ａと第１のゲート絶縁膜３２との間に金属膜１４ａが存在しているために、ストレスの効果は抑制され、その特性劣化は限定される。
次に図６（ｃ）に示すようにＳＰＭ溶液を用いて未反応の金属膜２５を除去した後、層間絶縁膜２７を堆積し、シリサイド化されたｎ型ソースドレイン３５及びｐ型ソースドレイン４５と、第１のゲート電極３３及び第２のゲート電極４３とにそれぞれ電気的に接続されたコンタクトプラグ２８を形成する。
高誘電体材料をゲート絶縁膜に用いた場合、シリコンと高誘電体膜との界面において、ＳｉＯ2膜が比較的容易に形成されるため、ゲート絶縁膜は、薄いＳｉＯ2膜と高誘電体膜との積層構造となっている。上層の高誘電体膜は、バンドギャップは小さいが膜厚が厚く、下層のＳｉＯ2膜はバンドギャップは大きいが膜厚が薄い。このような非対称なバンド構造のゲート絶縁膜においては、リーク電流の大きさは、キャリアの注入方向によって異なる。従って、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとでは、リーク電流の特性が異なることになる。
ｎチャネルＭＯＳトランジスタの場合には、ソースドレイン領域から供給された電子がチャネル側から導入されるため、チャネルと接するＳｉＯ2膜の膜厚によりリーク電流が主に決定される。一般にＳｉＯ2膜は高誘電体膜に比べて薄いのでリーク電流は大きく、ｐチャネルＭＯＳトランジスタと比べてリーク電流が大きくなる。このため、ｎチャネルＭＯＳトランジスタにおけるリーク電流を抑制するためには、ｐチャネルＭＯＳトランジスタと比べて高誘電体材料からなるゲート絶縁膜の膜厚を厚くする必要がある。
本実施形態においては、ｎチャネルＭＯＳトランジスタ３１の第１のゲート絶縁膜３２とｐチャネルＭＯＳトランジスタ４１の第２のゲート絶縁膜４２とを異なった工程により形成している。従って、第１のゲート絶縁膜３２の膜厚を第２のゲート絶縁膜４２の膜厚よりも厚くすることが容易にできるため、ｎチャネルＭＯＳトランジスタ３１とｐチャネルＭＯＳトランジスタ４１とのリーク電流をそろえることが可能である。
本発明に係る半導体装置及びその製造方法は、低リーク電流及び低閾値電圧のｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとが一の基板に形成された半導体装置を実現でき、ｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯＳトランジスタを備えた半導体装置及びその製造方法等として有用である。
本発明の一実施形態に係る半導体装置を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
符号の説明
１１ 半導体基板
１１Ａ 第１の領域
１１Ｂ 第２の領域
１２ 素子分離
１３ 第１の絶縁膜
１４ 金属膜
１４ａ 金属膜
１５ レジストマスク
１６ 第２の絶縁膜
１７ レジストマスク
１８ ポリシリコン膜
１８ａ ポリシリコン膜
１８ｂ ポリシリコン膜
１９ 第３の絶縁膜
１９ａ 第３の絶縁膜
１９ｂ 第３の絶縁膜
２０ レジストマスク
２３ 金属膜
２４ 層間絶縁膜
２５ 白金膜
２６ａ シリサイド膜
２６ｂ シリサイド膜
２７ 層間絶縁膜
２８ コンタクトプラグ
３１ ｎチャネルＭＯＳトランジスタ
３２ 第１のゲート絶縁膜
３３ 第１のゲート電極
３４ サイドウォール
３５ ｎ型ソースドレイン
４１ ｐチャネルＭＯＳトランジスタ
４２ 第２のゲート絶縁膜
４３ 第２のゲート電極
４４ サイドウォール
４５ ｐ型ソースドレイン

Claims (12)

  1. 半導体基板の上に形成され、第１のゲート絶縁膜及び第１のゲート電極を有する第１導電型のトランジスタと、
    前記半導体基板の前記第１導電型のトランジスタと異なる領域に形成され、第２のゲート絶縁膜及び第２のゲート電極を有する第２導電型のトランジスタとを備え、
    前記第１のゲート電極は、金属膜を有するメタルゲート電極であり、
    前記第２のゲート電極は、フルシリサイド化ゲート電極であることを特徴とする半導体装置。
  2. 前記第１のゲート絶縁膜及び第２のゲート絶縁膜のうちの少なくとも一方は、高誘電体からなることを特徴とする請求項１に記載の半導体装置。
  3. 前記高誘電体は、シリコン、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム及び希土類金属のうちの少なくとも１つを含むことを特徴とする請求項２に記載の半導体装置。
  4. 前記第１導電型のトランジスタはｎチャネルＭＯＳトランジスタであり、前記第２導電型のトランジスタはｐチャネルＭＯＳトランジスタであることを特徴とする請求項１から３のいずれか１項に記載の半導体装置。
  5. 前記金属膜は、Ｔａ、ＴａＮ、ＴａＳｉ、ＴａＳｉＮ、ＴａＡｌ、ＴａＡｌＮ、ＴａＡｌＳｉ、ＴａＡｌＳｉＮ、ＴａＣ及びＴａＣＮのうちのいずれか１つからなる単層膜又は少なくとも２つからなる積層膜であることを特徴とする請求項４に記載の半導体装置。
  6. 前記メタルゲート電極は、前記金属膜の上に形成されたシリサイド膜を有していることを特徴とする請求項５に記載の半導体装置。
  7. 前記第１のゲート絶縁膜は、膜厚が前記第２のゲート絶縁膜よりも厚いことを特徴とする請求項４に記載の半導体装置。
  8. 前記フルシリサイド化ゲート電極は、Ｎｉ、Ｐｔ及びＣｏのいずれか１つを含むシリサイドからなることを特徴とする請求項１から７のいずれか１項に記載の半導体装置。
  9. 半導体基板の上に第１の絶縁膜を形成した後、形成した第１の絶縁膜の上に金属膜を形成する工程（ａ）と、
    前記半導体基板の一部の領域において、前記第１の絶縁膜及び金属膜を除去して前記半導体基板の上面を露出する工程（ｂ）と、
    前記半導体基板の露出部分の上に第２の絶縁膜を形成する工程（ｃ）と、
    前記金属膜の上及び前記第２の絶縁膜の上にポリシリコン膜を形成する工程（ｄ）と、
    前記金属膜の上に形成されたポリシリコン膜を前記金属膜と共にパターニングしてメタルゲート電極である第１のゲート電極を形成すると共に、前記第２の絶縁膜の上に形成されたポリシリコン膜をパターニングして第２のゲート電極を形成する工程（ｅ）と、
    前記パターニングされたポリシリコン膜をシリサイド化することにより前記第２のゲート電極をフルシリサイド化ゲート電極とする工程（ｆ）とを備えていることを特徴とする半導体装置の製造方法。
  10. 前記工程（ｃ）は、前記半導体基板の露出部分の上及び前記金属膜の上に前記第２の絶縁膜を形成する工程と、前記金属膜の上に形成された前記第２の絶縁膜を除去する工程とを含んでいることを特徴とする請求項９に記載の半導体装置の製造方法。
  11. 前記工程（ｅ）よりも後で且つ前記工程（ｆ）よりも前に、前記第１のゲート電極及び前記第２のゲート電極の側面にそれぞれサイドウォールを形成する工程（ｇ）をさらに備えていることを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
  12. 前記工程（ｇ）よりも後で且つ前記工程（ｆ）よりも前に、前記半導体基板における前記第１のゲート電極の両側方の部分に第１導電型のソースドレイン領域をそれぞれ形成し、前記半導体基板における前記第２のゲート電極の両側方の部分に第２の導電型のソースドレイン領域をそれぞれ形成する工程（ｈ）と、
    前記工程（ｈ）よりも後で且つ前記工程（ｆ）よりも前に、前記第１導電型のソースドレイン領域及び第２導電型のソースドレイン領域をシリサイド化する工程（ｉ）と、
    前記工程（ｄ）よりも後で且つ前記工程（ｉ）よりも前に、前記ポリシリコン膜の上に第３の絶縁膜を形成する工程（ｊ）と、
    前記工程（ｊ）よりも後で且つ前記工程（ｆ）よりも前に、前記第３の絶縁膜を除去する工程（ｋ）とをさらに備えていることを特徴とする請求項１１に記載の半導体装置の製造方法。
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