JP4904472B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Description

本発明は、メタルゲート電極を有するＭＯＳ型の半導体装置の製造方法に関する。
従来から、ＭＯＳ型半導体装置においては、ゲート電極としてポリシリコン（Ｐｏｌｙ−Ｓｉ）が用いられてきたが、素子のスケールダウンにともない、Ｐｏｌｙ−Ｓｉゲート電極における空乏層が無視できなくなり、メタルゲート電極への転換が求められている。
メタルゲート電極をＣＭＯＳトランジスタに適用する場合、Ｐｏｌｙ−Ｓｉのようにイオンインプランテーションによりｎ，ｐの２種類の電極を形成することができないため、ｎ型ＭＯＳ領域とｐ型ＭＯＳ領域では、それぞれトランジスタの閾値を設定するために異なる仕事関数のメタル材料が必要とされており、したがって、ｎ，ｐ各領域でそれぞれ必要とされるメタルゲートを造り分ける必要がある。このように各領域に対してメタルゲートを造り分ける際にはエッチングプロセスによるゲート絶縁膜へのダメージを最小限にする必要がある。また、ゲート絶縁膜形成を各領域で個別に行う場合も、工程数やマスクの増加となるため、望ましくない。高精度な加工が求められるゲート加工ではｎ型ＭＯＳ領域、ｐ型ＭＯＳ領域ともに同一のメタル材料が求められ、そのためには、メタルゲート電極の仕事関数を制御する技術が要求される。
そのような観点から特許文献１には、メタルゲート電極としてＭｏを用い、Ｍｏゲート電極中に一旦ドープした窒素を、熱処理することにより外方へ気相拡散させることにより仕事関数を制御する技術が開示されている。この技術を用い、ｎ型ＭＯＳ領域とｐ型ＭＯＳ領域のゲート電極を同じＭｏ膜で構成し、窒素をＭｏ膜全体に一旦ドープした後、一方の領域のみ窒素を外方拡散させて窒素ドープ量を調整し、両方の領域の仕事関数を調整することによりＣＭＯＳトランジスタを製造することができる。
特開２００５−７９５１２号公報
しかしながら、上記特許文献１において、窒素のドープ量の制御は、窒素の気相拡散に依存しているため、必ずしも精度良く仕事関数の制御を行うことができない。
本発明はかかる事情に鑑みてなされたものであって、高精度でメタルゲート電極の仕事関数を制御することができる、メタルゲート電極を用いたＭＯＳ型の半導体装置の製造方法を提供することを目的とする。また、同一の材料のメタルゲート電極をｎ型ＭＯＳ領域およびｐ型ＭＯＳ領域に用いて高精度で仕事関数を制御することができるＣＭＯＳ型の半導体装置の製造方法を提供することを目的とする。
上記課題を解決するため、本発明の第１の観点では、ＭＯＳ型の半導体装置を製造する方法であって、半導体基板の全面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上の全面に原子比でＮ／Ｔａ＞１．２を満たすＴａＮ膜を形成する工程と、前記ＴａＮ膜の上の全面にＴａ膜を形成する工程と、前記ＴａＮ膜と前記Ｔａ膜とをパターニングしてメタルゲート電極部位を形成する工程と、前記半導体基板の主面の前記メタルゲート電極部位を挟んだ両側にソース電極およびドレイン電極を形成する工程と、熱処理により前記メタルゲート電極部位における前記ＴａＮ膜の窒素を前記Ｔａ膜に固相拡散させて原子比でＮ／Ｔａ＝０．８〜１．０を満たすＴａＮ膜からなるメタルゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法を提供する。
本発明の第２の観点では、半導体基板中に、素子分離領域を介して第１導電型の領域と第２導電型の領域とを形成する工程と、半導体基板の全面にゲート絶縁膜を形成する工程と、ゲート絶縁膜の上の全面に原子比でＮ／Ｔａ＞１．２を満たすＴａＮ膜を形成する工程と、前記ＴａＮ膜の上の全面にＴａ膜を形成する工程と、前記第１導電型の領域の前記Ｔａ膜をエッチングにより除去する工程と、前記第１導電型の領域において前記ＴａＮ膜をパターニングしてメタルゲート電極を形成し、前記第２導電型の領域において前記ＴａＮ膜および前記Ｔａ膜をパターニングしてメタルゲート電極部位を形成する工程と、前記第１導電型の領域および前記第２導電型の領域において、前記半導体基板の主面の前記メタルゲート電極および前記メタルゲート電極部位を挟んだ両側にソース電極およびドレイン電極を形成する工程と、熱処理により、前記第２導電型の領域において、前記メタルゲート電極部位の前記ＴａＮ膜の窒素を前記Ｔａ膜に固相拡散させて原子比でＮ／Ｔａ＝０．８〜１．０を満たすＴａＮ膜からなるメタルゲート電極を形成する工程とを有し、第１導電型の領域を第１導電型ＭＯＳ領域、第２導電型の領域を第２導電型ＭＯＳ領域としたＣＭＯＳ型の半導体装置を製造することを特徴とする半導体装置の製造方法を提供する。
本発明の第３の観点では、半導体基板中に、素子分離領域を介して第１導電型の領域と第２導電型の領域とを形成する工程と、半導体基板の全面にゲート絶縁膜を形成する工程と、ゲート絶縁膜の上の全面にＴａＮ膜を形成する工程と、前記ＴａＮ膜の上の全面にバリア膜としてのＴｉＮ膜を形成する工程と、エッチングにより前記第２導電型の領域の前記ＴｉＮ膜を除去する工程と、前記ＴａＮ膜および前記ＴｉＮ膜を被覆するようにＴａ膜を形成する工程と、前記第１導電型の領域において前記ＴａＮ膜、前記ＴｉＮ膜および前記Ｔａ膜をパターニングしてメタルゲート電極を形成し、前記第２導電型の領域において前記ＴａＮ膜および前記Ｔａ膜をパターニングしてメタルゲート電極部位を形成する工程と、前記第１導電型の領域および前記第２導電型の領域において、前記半導体基板の主面の前記メタルゲート電極および前記メタルゲート電極部位を挟んだ両側にソース電極およびドレイン電極を形成する工程と、熱処理により、前記第２導電型の領域において、前記メタルゲート電極部位の前記ＴａＮ膜の窒素を前記Ｔａ膜に固相拡散させて前記ＴａＮ膜よりも窒素濃度が低いＴａＮ膜からなるメタルゲート電極を形成する工程とを有し、第１導電型の領域を第１導電型ＭＯＳ領域、第２導電型の領域を第２導電型ＭＯＳ領域としたＣＭＯＳ型の半導体装置を製造することを特徴とする半導体装置の製造方法を提供する。
本発明において、前記熱処理は６００〜１０００℃の範囲の温度でアニールするものであることが好ましい。
本発明によれば、メタルゲート電極は、ＴａＮ膜とＴａ膜との２層構造を形成した後にＴａＮ膜の窒素をＴａ膜に固相拡散させることにより形成されるので、ＴａＮ膜とＴａ膜の厚さを調整することにより、メタルゲート電極の窒素濃度を極めて高精度で制御することができる。このため、仕事関数を高精度で制御することが可能となる。
また、本発明によれば、第１導電型ＭＯＳ領域がＴａＮ膜からなるメタルゲート電極を有し、第２導電型ＭＯＳ領域がＴａＮ膜とＴａ膜との２層構造を形成した後にＴａＮ膜の窒素をＴａ膜に固相拡散させることにより形成されたメタルゲート電極を有するので、第２導電型ＭＯＳ領域のＴａＮ膜とＴａ膜との厚さを制御することにより、メタルゲート電極の窒素濃度を極めて高精度に制御して仕事関数を高精度で制御することができ、同一の材料のメタルゲート電極をｎＭＯＳ領域およびｐＭＯＳ領域に用いたＣＭＯＳ型の半導体装置を実現することができる。このように同一の材料のメタルゲート電極が可能になることから、デュアルメタルゲートプロセスの工程を簡略化することができる。
以下、添付図面を参照して本発明の好ましい実施形態について説明する。ここでは、本発明をメタルゲート電極としてＴａＮを用いたＣＭＯＳ型電界効果トランジスタ（ＦＥＴ）に適用した場合について説明する。
＜第１実施形態＞
まず、本発明の第１実施形態について説明する。
図１〜７は、本発明の第１実施形態に係る方法を説明するための工程断面図である。まず、図１に示すように、シリコンからなる半導体基板１０中に素子分離領域１１およびｐ型ウェル１２（ｎ型領域）およびｎ型ウェル１３（ｐ型領域）を形成する。
次に、図２に示すように、半導体基板１０の主面上の全面に酸化シリコンまたは酸窒化シリコンからなる下地膜１４を形成し、さらにその上に高誘電率膜であるＨｉｇｈ−ｋ膜１５を形成する。これら下地膜１４とＨｉｇｈ−ｋ膜１５によりゲート絶縁膜１６が構成される。Ｈｉｇｈ−ｋ膜１５としては、ＨｆＯ２、ＨｆＳｉｘＯｙ等が好適である。Ｈｉｇｈ−ｋ膜１５は、従来ゲート絶縁膜として用いられていたＳｉＯ２等よりも比誘電率が高いため、ＳｉＯ２容量換算膜厚（ＥＯＴ）を小さくすることが可能である。ゲート絶縁膜１６の上の全面には、ＴａＮ膜１７が形成され、さらにその上にＴａ膜１８が形成される。
次に、図３に示すように、ｐ型領域をエッチングマスクとしてのフォトレジスト膜１９で覆い、希フッ酸等を用いたウェットエッチングまたはＲＩＥエッチングによりｎ型領域に対応する部分のＴａ膜１８を除去する。
次に、図４に示すように、フォトリソグラフィ法を用いて、メタルゲート電極を形成するためのレジストパターン２０を形成し、ＲＩＥなどの異方性エッチングにより、ｎ型領域ではＴａＮ膜１７からなるメタルゲート電極２２を形成し、ｐ型領域では、ＴａＮ膜１７とＴａ膜１８の２層構造からなるメタルゲート電極部位２４を形成する。このときに、メタルゲート電極２２およびメタルゲート電極部位２４を保護する目的で、フォトレジストパターン２０を形成する前に、シリコン窒化膜やシリコン酸化膜等からなる図示しないキャップ膜を形成することが好ましい。
次に、図５に示すように、メタルゲート電極２２およびメタルゲート電極部位２４の外部基板表面に露出したゲート絶縁膜１６を除去し、ｎ型領域のエクステンション２６およびｐ型領域のエクステンション２８を通常技術で形成する。具体的には、ｎ型領域のエクステンション形成時は、ｐ型領域をレジストマスクしてイオン注入し、ｐ型領域のエクステンション形成時は、ｎ型領域をレジストマスクしてイオン注入することにより、エクステンションを形成する。
次に、図６に示すように、メタルゲート電極２２およびメタルゲート電極部位２４に絶縁膜からなるゲート側壁３０を形成し、メタルゲート電極２２およびメタルゲート電極部位２４および側壁３０をマスクにしてイオン注入を行うことにより、ｎ型領域のソース電極３１およびドレイン電極３２ならびにｐ型領域のソース電極３３およびドレイン電極３４を形成する。ゲート側壁３０の材料としては、シリコン窒化膜等が好適である。
次に、図７に示すように、ソース・ドレイン形成の際のイオン注入後のゲート活性化（イオン注入した不純物を電気的に活性化する）のためのアニールを行うと同時に、ｐ型領域のゲート電極部位２４において、ＴａＮ膜１７からＴａ膜１８へＮを固相拡散させる。これにより、ＴａＮ膜１７よりも低いＮ濃度を有する単一層からなるメタルゲート電極２５が形成される。このようにＮ濃度が変化することにより仕事関数を制御することができ、閾値の制御が可能となる。このときのアニールの温度は、ゲート活性化の条件に左右されるが、Ｎの拡散の観点からは６００〜１０００℃程度が好ましい。また、アニールの時間は１０〜６００秒程度が好ましい。また、ゲート活性化のためのアニールでＮの拡散が十分でない場合には、別途Ｎ拡散のための熱処理を行ってもよい。
その後、通常の技術を用いて層間絶縁膜および配線を形成し、ｎ型領域にｎ型ＭＯＳ領域３５が形成され、ｐ型領域にｐ型ＭＯＳ領域３６が形成されて、ＣＭＯＳ型ＦＥＴが完成する。この場合に、ｎ型ＭＯＳ領域３５の仕事関数は４ｅＶ近傍であり、ｐ型ＭＯＳ領域３６の仕事関数は５ｅＶ近傍であるが、ＴａＮはＮ濃度によって仕事関数が大きく変化し、かつ上記方法によりｐ型ＭＯＳ領域３６のメタルゲート電極のＮ濃度を変化させることにより仕事関数を制御することができるため、ｎ型ＭＯＳ領域３５およびｐ型ＭＯＳ領域３６の両方をカバーすることができる。具体的には、ｎ型ＭＯＳ領域３５ではＴａＮ膜１７の成膜時の条件設定により原子比でＮ／Ｔａ＞１．２を満たすようにすることにより、所望の仕事関数とすることができる。一方、ｐ型ＭＯＳ領域３６においては、アニールによりＮが固相拡散して形成される単一層からなるメタルゲート電極２５において、原子比でＮ／Ｔａ＝０．８〜１．０を満たすようにすることにより、所望の仕事関数とすることができる。この場合に、アニールによりＴａＮ膜１７からＴａ膜１８へＮが固相拡散して全体が所定のＮ濃度となるのであるから、この際のＮ濃度はＴａＮ膜１７とＴａ膜１８の膜厚比により正確に制御することができる。このため、仕事関数を所望の値に正確に制御することが可能となり、高精度の閾値制御を実現することができる。メタルゲート電極の厚さは、一般的に、１０〜５０ｎｍが好適な範囲であるから、この範囲内において上記膜厚比を制御すればよい。
一例として、ｎＭＯＳ領域３５のメタルゲート電極２２をＮ／Ｔａ＝１．４で厚さが３０ｎｍのＴａＮ膜で形成し、ｐ型ＭＯＳ領域３６のメタルゲート電極２５を、上記ＴａＮ膜の上に厚さ２０ｎｍのＴａを形成して、９５０℃で１０秒のアニールを行って形成した。メタルゲート電極２５のＮ／Ｔａの値は０．８であった。このようにして形成されたＣＭＯＳ素子において、ｎ型ＭＯＳ領域３５の仕事関数は、４．２ｅＶであり、ｐ型ＭＯＳ領域の仕事関数は４．８ｅＶであって、十分に動作可能であることが確認された。
＜第２実施形態＞
次に、本発明の第２実施形態について説明する。
図８〜１５は、本発明の第２実施形態に係る方法を説明するための工程断面図である。まず、図８に示すように、第１実施形態と同様、シリコンからなる半導体基板４０中に素子分離領域４１およびｐ型ウェル４２（ｎ型領域）およびｎ型ウェル４３（ｐ型領域）を形成する。
次に、図９に示すように、第１実施形態と同様、半導体基板４０の主面上の全面に酸化シリコンまたは酸窒化シリコンからなる下地膜４４を形成し、さらにその上に高誘電率膜であるＨｉｇｈ−ｋ膜４５を形成する。これら下地膜４４とＨｉｇｈ−ｋ膜４５によりゲート絶縁膜４６が構成される。ゲート絶縁膜４６の上の全面には、ＴａＮ膜４７が形成され、さらにその上にバリア層としてＴｉＮ膜４８が形成される。
次に、図１０に示すように、ｎ型領域をエッチングマスクとしてのフォトレジスト膜４９で覆い、Ｈ２Ｏ２等を用いたウェットエッチングまたはＲＩＥエッチングによりｐ型領域に対応する部分のＴｉＮ膜４８を除去する。
次に、図１１に示すように、全面にＴａ膜５０を被覆する。これによりｎ型領域ではＴｉＮ膜４８上にＴａ膜５０が形成された状態、ｐ型領域ではＴａＮ膜４７上に直接Ｔａ膜５０が形成された状態となる。
次に、図１２に示すように、フォトリソグラフィ法を用いて、メタルゲート電極を形成するためのレジストパターン５１を形成し、ＲＩＥなどの異方性エッチングにより、ｎ型領域ではＴａＮ膜４７、ＴｉＮ膜４８、およびＴａ膜５０からなるメタルゲート電極５２を形成し、ｐ型領域では、ＴａＮ膜４７とＴａ膜５０の２層構造からなるメタルゲート電極部位５４を形成する。このときに、第１実施形態と同様、フォトレジストパターン５１を形成する前に、シリコン窒化膜やシリコン酸化膜等からなる図示しないキャップ膜を形成することが好ましい。
次に、図１３に示すように、メタルゲート電極５２およびメタルゲート電極部位５４の外部基板表面に露出したゲート絶縁膜４６を除去し、ｎ型領域のエクステンション５６およびｐ型領域のエクステンション５８を通常技術で形成する。
次に、図１４に示すようにメタルゲート電極５２およびメタルゲート電極部位５４に絶縁膜からなるゲート側壁６０を形成し、メタルゲート電極５２およびメタルゲート電極部位５４および側壁６０をマスクにしてイオン注入を行うことにより、ｎ型領域のソース電極６１およびドレイン電極６２ならびにｐ型領域のソース電極６３およびドレイン電極６４を形成する。
次に、図１５に示すように、ソース・ドレイン形成の際のイオン注入後のゲート活性化のためのアニールを行い、ｐ型領域のゲート電極部位５４において、ＴａＮ膜４７からＴａ膜５０へＮを固相拡散させる。これにより、ＴａＮ膜４７よりも低いＮ濃度を有する単一層からなるメタルゲート電極５５を形成する。このようにＮ濃度が変化することにより仕事関数を制御することができ、閾値の制御が可能となる。このときのアニールの好ましい条件等は、第１実施形態と同様である。なお、ｎ型領域ではバリア層としてＴｉＮ膜４８が形成されているので、ＴａＮ膜４７からのＮの拡散はほとんど生じない。ＴｉＮ膜４８の厚さは、バリア機能を維持できる程度であればよく、１０〜２０ｎｍ程度で十分である。
その後、通常の技術を用いて層間絶縁膜および配線を形成し、ｎ型領域にｎ型ＭＯＳ領域６５が形成され、ｐ型領域にｐ型ＭＯＳ領域６６が形成されて、ＣＭＯＳ型ＦＥＴが完成する。この実施形態の場合にも、第１実施形態と全く同様にｐ型ＭＯＳ領域６６のメタルゲート電極のＮ濃度を変化させることにより仕事関数を制御することができるため、ｎ型ＭＯＳ領域およびｐ型ＭＯＳ領域の両方をカバーすることができる。なお、ｎ型ＭＯＳ領域においてゲート電極として機能するのはＴａＮ膜４７のみであり、ＴｉＮ膜４８およびＴａ膜５０はゲート電極としては機能しない。したがって、メタルゲート電極５２からＴａ膜５０を除去してもよい。
本実施形態においても、第１実施形態と全く同様に、ｐ型ＭＯＳ領域６６において、アニールによりＴａＮ膜４７からＴａ膜５０へＮが固相拡散して全体が所定のＮ濃度となるのであるから、この際のＮ濃度はＴａＮ膜４７とＴａ膜５０の膜厚比により正確に制御することができる。このため、仕事関数を所望の値に正確に制御することが可能となり、高精度の閾値制御を実現することができる。
第１実施形態では、ｎ型ＭＯＳ領域3
５のメタルゲート電極がＴａＮ膜のみであり、ｐ型ＭＯＳ領域3
６のメタルゲート電極がＴａＮ膜とＴａ膜を積層して形成されるため、両者の厚さの違いが大きく、製造過程で段差が問題になることもあり得るが、本実施形態では、このような大きな段差が生じず、加工上のメリットが大きい。
なお、本発明は上記実施形態に限定されず種々変形可能である。
例えば、上記実施形態では、本発明をＣＭＯＳ型の半導体装置に適用したが、必ずしもこれに限らず、ＭＯＳ型の半導体装置の仕事関数の制御に広く用いることができる。例えば、金属窒化物でＭＯＳ型の半導体装置を製造するに際して、ゲート電極の仕事関数を調整する必要がある場合が生じるが、そのような場合に、本発明を適用することが可能である。また、金属窒化物を構成する金属としてＴａを例にとって説明したが、Ｗ等の他の窒化物を適用することもできる。
本発明の第１実施形態に係る方法を説明するための工程断面図。 本発明の第１実施形態に係る方法を説明するための工程断面図。 本発明の第１実施形態に係る方法を説明するための工程断面図。 本発明の第１実施形態に係る方法を説明するための工程断面図。 本発明の第１実施形態に係る方法を説明するための工程断面図。 本発明の第１実施形態に係る方法を説明するための工程断面図。 本発明の第１実施形態に係る方法を説明するための工程断面図。 本発明の第２実施形態に係る方法を説明するための工程断面図。 本発明の第２実施形態に係る方法を説明するための工程断面図。 本発明の第２実施形態に係る方法を説明するための工程断面図。 本発明の第２実施形態に係る方法を説明するための工程断面図。 本発明の第２実施形態に係る方法を説明するための工程断面図。 本発明の第２実施形態に係る方法を説明するための工程断面図。 本発明の第２実施形態に係る方法を説明するための工程断面図。 本発明の第２実施形態に係る方法を説明するための工程断面図。
符号の説明
１０，４０；半導体基板
１１，４１；素子分離領域
１２，４２；ｐ型ウェル
１３，４３；ｎ型ウェル
１６，４６；ゲート絶縁膜
１７，４７；ＴａＮ膜
１８，５０；Ｔａ膜
２２，５２；ｎ型領域におけるメタルゲート電極
２４，５４；ｐ型領域におけるメタルゲート電極部位
２５，５５；ｐ型領域におけるメタルゲート電極
２６，５６；ｎ型領域のエクステンション
２８，５８；ｐ型領域のエクステンション
３１，６１；ｎ型領域のソース電極
３２，６２；ｎ型領域のドレイン電極
３３，６３；ｐ型領域のソース電極
３４，６４；ｐ型領域のドレイン電極
４８；ＴｉＮ膜
３５，６５；ｎ型ＭＯＳ領域
３６，６６；ｐ型ＭＯＳ領域

Claims (4)

  1. ＭＯＳ型の半導体装置を製造する方法であって、
    半導体基板の全面にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜の上の全面に原子比でＮ／Ｔａ＞１．２を満たすＴａＮ膜を形成する工程と、
    前記ＴａＮ膜の上の全面にＴａ膜を形成する工程と、
    前記ＴａＮ膜と前記Ｔａ膜とをパターニングしてメタルゲート電極部位を形成する工程と、
    前記半導体基板の主面の前記メタルゲート電極部位を挟んだ両側にソース電極およびドレイン電極を形成する工程と、
    熱処理により前記メタルゲート電極部位における前記ＴａＮ膜の窒素を前記Ｔａ膜に固相拡散させて原子比でＮ／Ｔａ＝０．８〜１．０を満たすＴａＮ膜からなるメタルゲート電極を形成する工程と
    を有することを特徴とする半導体装置の製造方法。
  2. 半導体基板中に、素子分離領域を介して第１導電型の領域と第２導電型の領域とを形成する工程と、
    半導体基板の全面にゲート絶縁膜を形成する工程と、
    ゲート絶縁膜の上の全面に原子比でＮ／Ｔａ＞１．２を満たすＴａＮ膜を形成する工程と、
    前記ＴａＮ膜の上の全面にＴａ膜を形成する工程と、
    前記第１導電型の領域の前記Ｔａ膜をエッチングにより除去する工程と、
    前記第１導電型の領域において前記ＴａＮ膜をパターニングしてメタルゲート電極を形成し、前記第２導電型の領域において前記ＴａＮ膜および前記Ｔａ膜をパターニングしてメタルゲート電極部位を形成する工程と、
    前記第１導電型の領域および前記第２導電型の領域において、前記半導体基板の主面の前記メタルゲート電極および前記メタルゲート電極部位を挟んだ両側にソース電極およびドレイン電極を形成する工程と、
    熱処理により、前記第２導電型の領域において、前記メタルゲート電極部位の前記ＴａＮ膜の窒素を前記Ｔａ膜に固相拡散させて原子比でＮ／Ｔａ＝０．８〜１．０を満たすＴａＮ膜からなるメタルゲート電極を形成する工程と
    を有し、第１導電型の領域を第１導電型ＭＯＳ領域、第２導電型の領域を第２導電型ＭＯＳ領域としたＣＭＯＳ型の半導体装置を製造することを特徴とする半導体装置の製造方法。
  3. 半導体基板中に、素子分離領域を介して第１導電型の領域と第２導電型の領域とを形成する工程と、
    半導体基板の全面にゲート絶縁膜を形成する工程と、
    ゲート絶縁膜の上の全面にＴａＮ膜を形成する工程と、
    前記ＴａＮ膜の上の全面にバリア膜としてのＴｉＮ膜を形成する工程と、
    エッチングにより前記第２導電型の領域の前記ＴｉＮ膜を除去する工程と、
    前記ＴａＮ膜および前記ＴｉＮ膜を被覆するようにＴａ膜を形成する工程と、
    前記第１導電型の領域において前記ＴａＮ膜、前記ＴｉＮ膜および前記Ｔａ膜をパターニングしてメタルゲート電極を形成し、前記第２導電型の領域において前記ＴａＮ膜および前記Ｔａ膜をパターニングしてメタルゲート電極部位を形成する工程と、
    前記第１導電型の領域および前記第２導電型の領域において、前記半導体基板の主面の前記メタルゲート電極および前記メタルゲート電極部位を挟んだ両側にソース電極およびドレイン電極を形成する工程と、
    熱処理により、前記第２導電型の領域において、前記メタルゲート電極部位の前記ＴａＮ膜の窒素を前記Ｔａ膜に固相拡散させて前記ＴａＮ膜よりも窒素濃度が低いＴａＮ膜からなるメタルゲート電極を形成する工程と
    を有し、第１導電型の領域を第１導電型ＭＯＳ領域、第２導電型の領域を第２導電型ＭＯＳ領域としたＣＭＯＳ型の半導体装置を製造することを特徴とする半導体装置の製造方法。
  4. 前記熱処理は６００〜１０００℃の範囲の温度でアニールするものであることを特徴とする請求項１から請求項３のいずれか１項に記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
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JP2007220755A (ja) 2006-02-14 2007-08-30 Toshiba Corp 半導体装置及びその製造方法
JP2009044051A (ja) * 2007-08-10 2009-02-26 Panasonic Corp 半導体装置及びその製造方法
JP5194732B2 (ja) * 2007-11-16 2013-05-08 富士通株式会社 半導体装置の製造方法および半導体装置
JP5349903B2 (ja) 2008-02-28 2013-11-20 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
EP2112687B1 (en) * 2008-04-22 2012-09-19 Imec Method for fabricating a dual workfunction semiconductor device and the device made thereof
JP4647682B2 (ja) 2008-11-12 2011-03-09 パナソニック株式会社 半導体装置及びその製造方法
JP2011003717A (ja) * 2009-06-18 2011-01-06 Panasonic Corp 半導体装置及びその製造方法
JP5626010B2 (ja) 2011-02-25 2014-11-19 富士通株式会社 半導体装置及びその製造方法、電源装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10335334A (ja) * 1997-03-31 1998-12-18 Seiko Epson Corp 半導体装置及びその製造方法、並びに液晶装置
US6130123A (en) * 1998-06-30 2000-10-10 Intel Corporation Method for making a complementary metal gate electrode technology
US6291282B1 (en) * 1999-02-26 2001-09-18 Texas Instruments Incorporated Method of forming dual metal gate structures or CMOS devices
JP2003273350A (ja) * 2002-03-15 2003-09-26 Nec Corp 半導体装置及びその製造方法
KR100502407B1 (ko) * 2002-04-11 2005-07-19 삼성전자주식회사 고유전막과 높은 도전성의 전극을 갖는 게이트 구조체 및그 형성 방법
US6864163B1 (en) * 2002-10-30 2005-03-08 Advanced Micro Devices, Inc. Fabrication of dual work-function metal gate structure for complementary field effect transistors
JP3790237B2 (ja) * 2003-08-26 2006-06-28 株式会社東芝 半導体装置の製造方法
JP4143505B2 (ja) 2003-09-03 2008-09-03 株式会社半導体理工学研究センター Ｍｏｓ型半導体装置及びその製造方法

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