KR100502407B1 - 고유전막과 높은 도전성의 전극을 갖는 게이트 구조체 및그 형성 방법 - Google Patents

고유전막과 높은 도전성의 전극을 갖는 게이트 구조체 및그 형성 방법 Download PDF

Info

Publication number
KR100502407B1
KR100502407B1 KR10-2002-0019674A KR20020019674A KR100502407B1 KR 100502407 B1 KR100502407 B1 KR 100502407B1 KR 20020019674 A KR20020019674 A KR 20020019674A KR 100502407 B1 KR100502407 B1 KR 100502407B1
Authority
KR
South Korea
Prior art keywords
film
pattern
gate
high dielectric
oxide film
Prior art date
Application number
KR10-2002-0019674A
Other languages
English (en)
Other versions
KR20030080845A (ko
Inventor
김병희
최길현
최경인
이창원
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-2002-0019674A priority Critical patent/KR100502407B1/ko
Publication of KR20030080845A publication Critical patent/KR20030080845A/ko
Priority to US10/969,564 priority patent/US7148100B2/en
Application granted granted Critical
Publication of KR100502407B1 publication Critical patent/KR100502407B1/ko
Priority to US11/479,551 priority patent/US7244645B2/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/66583—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with initial gate mask or masking layer complementary to the prospective gate location, e.g. with dummy source and drain contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

고유전막 및 높은 도전성의 전극을 갖는 게이트 구조체 및 그 형성 방법을 제공한다. 이 게이트 구조체는 반도체기판 상에 차례로 적층된 고유전막, 배리어 금속 패턴 및 게이트 금속 패턴을 포함한다. 이때, 배리어 금속 패턴은 고유전막에 대해 우수한 내반응성을 갖는 탄탈륨 질화막인 것이 바람직하다. 또한, 게이트 금속 패턴은 낮은 비저항을 갖는 물질로서, 텅스텐, 탄탈륨, 티타늄, 알루미늄, 구리, 티타늄 실리사이드 및 코발트 실리사이드 중에서 선택된 적어도 한가지 물질인 것이 바람직하다. 이 게이트 구조체를 형성하는 방법은 반도체기판 상에 고유전막, 배리어 금속막 및 게이트 금속막을 차례로 형성한 후, 게이트 금속막 및 배리어 금속막을 패터닝하여 배리어 금속 패턴 및 게이트 금속 패턴을 형성하는 단계를 포함한다. 배리어 금속막은 탄탈륨 질화막으로 형성하고, 게이트 금속막은 비저항이 낮은 물질로 형성하는 것이 바람직하다.

Description

고유전막과 높은 도전성의 전극을 갖는 게이트 구조체 및 그 형성 방법{Gate Structure Having High-k Dielectric And Highly Conductive Electrode And Method Of Forming The Same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 특히 고유전막을 게이트 절연막으로 사용하는 게이트 구조체 및 그 형성 방법에 관한 것이다.
최근의 반도체장치들은 대부분 반도체기판 상에 차례로 적층된 게이트 절연막 및 게이트 전극을 구비하는 모오스 전계효과 트랜지스터(MOSFET) 유형이다. 특히, 고속의 동작속도 및 낮은 소비전력의 요구를 만족시키기 위해, MOS형 고집적 반도체 장치들은 대부분 NMOS 트랜지스터 및 PMOS 트랜지스터를 함께 구비하는 CMOS형이다. 이러한 CMOS형 반도체 장치는 공정 단순화 등의 목적을 위해, 상기 NMOS 및 PMOS 트랜지스터의 게이트 전극으로 한 종류의 도전성 물질을 사용한다. 상기 게이트 전극으로 사용되는 도전성 물질은 일반적으로 n형 다결정 실리콘이다. 또한, 상기 게이트 절연막으로는 실리콘 산화막이 현재 가장 폭넓게 사용된다.
한편, 상기한 반도체장치의 고속화에 따라, 상기 게이트 절연막의 두께 역시 감소되는 추세이다. 하지만, 상기 게이트 절연막의 두께가 임계 두께 이하로 감소할 경우, 반도체 장치의 특성을 악화시키는 누설전류의 문제가 발생한다. 현재 반도체장치에서 상기 게이트 절연막으로 널리 사용되는 상기 실리콘 산화막의 두께는 이미 상기 임계 두께에 근접하고 있다. 이에 따라, 상기 실리콘 산화막을 상기 게이트 절연막으로 사용하는 방법은 이제 그 기술적 한계에 이르렀다. 그 결과, 최근 상기 게이트 절연막으로 고유전막을 사용하려는 연구가 활발하게 진행중이다.
상기 고유전막은 그 등가 산화막 두께(equivalent oxide thickness, EOT)를 상기 실리콘 산화막의 임계 두께 이하로 형성할지라도, 여전히 우수한 누설전류 차단 특성을 가질 수 있다. 상기 고유전막의 등가 산화막 두께(EOT)는 상기 고유전막과 동일한 정전용량을 갖는 실리콘 산화막의 두께를 의미한다. 따라서, 상기 게이트 절연막으로 상기 고유전막을 사용하는 방법은, 실리콘 산화막보다 더 두꺼운 물리적 두께를 갖되 전기적으로는 더 얇은 게이트 절연막을 사용하는 것과 동등한 효과를 갖는다.
그런데, 상기 게이트 절연막으로 상기 고유전막을 사용할 경우, 상기 게이트 전극으로 사용되는 상기 n형 다결정 실리콘은 상기 고유전막과 반응하여 실리콘 산화막을 형성한다. 이에 따라 형성된 상기 실리콘 산화막은 전체적인 게이트 절연막의 등가 산화막 두께(EOT)를 증가시킨다. 따라서, 상기 게이트 절연막으로 상기 고유전막이 사용될 경우, 상기 게이트 전극은 상기 고유전막에 대한 내반응성을 갖는 물질로 형성하는 것이 바람직하다.
이에 더하여, 상기 게이트 전극을 구성하는 물질의 일함수는 트랜지스터의 전기적 특성에 영향을 주는 중요한 변수이다. 예를 들면, 상기 게이트 전극 물질의 일함수가 변할 경우, 상기 게이트 전극 하부에 형성되는 채널의 불순물 농도 등도 함께 조절되어야 한다. 따라서, 최소의 노력을 통해 최적화된 전기적 특성을 갖는 반도체 장치를 제조하기 위해서는, 상기 게이트 전극은 상기 n형 다결정 실리콘과 유사한 일함수를 갖는 물질인 것이 바람직하다.
본 발명이 이루고자 하는 기술적 과제는 게이트 절연막의 등가 산화막 두께를 감소시킬 수 있는 게이트 구조체 형성 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 높은 내반응성 및 높은 도전성을 갖는 게이트 전극을 구비하는 게이트 구조체 형성 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 또다른 기술적 과제는 낮은 등가 산화막 두께를 갖는 게이트 절연막 및 낮은 비저항을 갖는 게이트 전극으로 구성된 게이트 구조체를 제공하는 데 있다.
상기한 기술적 과제들을 달성하기 위하여, 본 발명은 고유전막 및 다층의 금속막을 형성하는 단계를 포함하는 게이트 구조체 형성 방법을 제공한다. 이 방법은 반도체기판 상에 고유전막, 배리어 금속막 및 게이트 금속막을 형성한 후, 상기 게이트 금속막 및 배리어 금속막을 패터닝하여 배리어 금속 패턴 및 게이트 금속 패턴을 형성하는 단계를 포함한다. 이때, 상기 배리어 금속 패턴 및 상기 게이트 금속 패턴은 게이트 전극을 구성한다.
바람직하게는, 상기 고유전막은 탄탈륨 산화막, 티타늄 산화막, 하프늄 산화막, 지르코늄 산화막, 알루미늄 산화막, 이트륨 산화막, 니오븀 산화막, 세슘 산화막, 인듐 산화막, 이리듐 산화막, BST막 및 PZT막 중에서 선택된 적어도 한가지 물질로 형성한다.
상기 고유전막은 화학기상증착 또는 원자층 화학기상증착을 포함하는 화학기상증착 기술을 사용하여 형성하는 것이 바람직한데, 스퍼터링을 포함하는 물리적 증착 기술을 사용하여 형성할 수도 있다. 또한, 상기 배리어 금속막을 형성하기 전에, 상기 고유전막이 형성된 반도체기판을 열처리하는 단계를 더 실시할 수도 있다.
상기 배리어 금속막은 상기 고유전막에 대해 내반응성을 갖는 물질로 형성하며, 바람직하게는 3.9 내지 4.4 eV의 일함수를 갖는 물질로 형성한다. 바람직하게는 상기 배리어 금속막은 탄탈륨 질화막으로 형성한다.
상기 배리어 금속막은 금속유기 화학기상증착 또는 원자층 화학기상증착을 포함하는 화학기상증착 기술을 사용하여 형성하는 것이 바람직하다. 상기 배리어 금속막 형성을 위한 상기 화학기상증착 기술은 TBTDET(Tert-butylimino Tris(diethylamino) Tantalum) 또는 PET(polyethylene terephthalate)를 전구체로 사용하는 것이 바람직하다. 상기 배리어 금속막 형성을 위한 상기 화학 기상증착 기술은 TaF5, TaCl5, TaBr5 및 TaI5를 포함하는 탄탈륨 화합물을 전구체로 사용할 수도 있다.
상기 게이트 금속막은 낮은 비저항을 갖는 물질로 형성하는 것이 바람직하다. 즉, 바람직하게는 상기 게이트 금속막은 텅스텐, 탄탈륨, 티타늄, 알루미늄, 구리, 티타늄 실리사이드 및 코발트 실리사이드 중에서 선택된 적어도 한가지 물질로 형성한다. 이를 위해, 상기 게이트 금속막은 물리기상증착 공정, 화학기상증착 공정 또는 실리사이드화 공정을 사용하여 형성하는 것이 바람직하다.
한편, 상기 고유전막을 형성하기 전에, 상기 게이트 전극이 형성될 위치에서 상기 반도체기판의 상부면을 노출시키는 개구부를 갖는 주형 패턴을 형성하는 단계를 더 포함할 수도 있다. 이때, 상기 배리어 금속막 및 상기 게이트 금속막을 패터닝하는 단계는 상기 개구부 내에 배치되는 고유전막 패턴, 배리어 금속 패턴 및 게이트 금속 패턴을 형성한 후, 상기 주형 패턴을 제거하는 단계를 포함하는 것이 바람직하다. 상기 개구부 내에 배치되는 고유전막 패턴, 배리어 금속 패턴 및 게이트 금속 패턴은 상기 주형 패턴의 상부면이 노출될 때까지, 상기 주형 패턴 상부에 적층된 상기 게이트 금속막, 배리어 금속막 및 고유전막을 차례로 평탄화 식각함으로써 형성하는 것이 바람직하다. 또한, 상기 주형 패턴을 제거하는 단계는 상기 배리어 금속 패턴, 게이트 금속 패턴 및 고유전막에 대해 선택비를 갖는 식각 레서피를 사용한, 등방성 식각의 방법으로 실시하는 것이 바람직하다.
상기 다른 기술적 과제들을 달성하기 위하여, 본 발명은 고유전막 및 낮은 비저항을 갖는 금속막을 포함하는 다층의 금속막으로 구성된 게이트 구조체를 제공한다. 이 게이트 구조체는 반도체기판 상에 배치된 고유전막, 상기 고유전막 상에 배치된 배리어 금속 패턴 및 상기 배리어 금속 패턴 상에 배치된 게이트 금속 패턴을 포함한다.
이때, 상기 고유전막은 탄탈륨 산화막, 티타늄 산화막, 하프늄 산화막, 지르코늄 산화막, 알루미늄 산화막, 이트륨 산화막, 니오븀 산화막, 세슘 산화막, 인듐 산화막, 이리듐 산화막, BST막 및 PZT막 중에서 선택된 한가지 물질인 것이 바람직하다. 상기 배리어 금속 패턴은 상기 고유전막에 대해 내반응성을 갖고, 3.9 내지 4.4 eV의 일함수를 갖는 물질인 것이 바람직하다. 이에 따라, 상기 배리어 금속 패턴은 탄탈륨 질화막인 것이 바람직하다. 또한, 상기 게이트 금속 패턴은 텅스텐, 탄탈륨, 티타늄, 알루미늄, 구리, 티타늄 실리사이드 및 코발트 실리사이드 중에서 선택된 적어도 한가지 물질인 것이 바람직하다.
한편, 상기 배리어 금속 패턴은 상기 게이트 금속 패턴의 하부면 및 측벽을 덮도록, U자형의 단면을 가질 수도 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 1a 내지 도 1d는 본 발명의 바람직한 제 1 실시예에 따른 게이트 구조체 형성 방법을 나타내는 공정 단면도들이다.
도 1a를 참조하면, 반도체기판(100)의 소정영역에 활성영역을 한정하는 소자분리막(110)을 형성한다. 상기 소자분리막(100)을 포함하는 반도체기판의 전면에 고유전막(120)을 형성한다.
반도체 장치의 고집적화를 위해, 상기 소자분리막(110)은 통상적인 트렌치 소자분리 기술을 사용하여 형성하는 것이 바람직하다. 이때, 상기 소자분리막(110)과 상기 반도체기판(100) 사이에는 열산화막(도시하지 않음) 및 실리콘 질화막 라이너(도시하지 않음)가 형성될 수도 있다.
상기 고유전막(120)은 본 발명에 따른 모오스 트랜지스터(MOS transistor)에서 게이트 절연막(gate insulator)의 역할을 하는 물질막이다. 앞서 종래기술에서 설명한 바와 같이, 반도체 장치의 고집적화를 위해, 상기 고유전막은 고유전 상수를 갖는 절연막인 것이 바람직하다. 이를 위해, 상기 고유전막(120)은 탄탈륨 산화막(Ta2O5), 티타늄 산화막(TiO2), 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO2), 알루미늄 산화막(Al2O3), 니오븀 산화막(Nb2O5), 세슘 산화막(CeO 2), 이트륨 산화막(Y2O3), 인듐 산화막(InO3), 이리듐 산화막(IrO2), SrTiO 3, PbTiO3, SrRuO3, CaRuO3, (Ba,Sr)TiO3, Pb(Zr,Ti)O3, (Pb,La)(Zr,Ti)O3 및 (Sr,Ca)RuO 3 중에서 선택된 적어도 한가지 물질인 것이 바람직하다. 즉, 상기 고유전막(120)은 라미네이트 구조(laminate structure), 즉 상기 예시된 물질들로 복수의 얇은 층을 구성하는 구조로 형성할 수도 있다.
상기 고유전막(120)은 화학기상증착(chemical vapor deposition, CVD) 기술을 사용하여 형성하는 것이 바람직하다. 상기 고유전막(120) 형성을 위한 화학기상증착 기술은 원자층 증착(atomic layer deposition, ALD) 기술 및 금속유기 화학기상증착(metal-organic chemical vapor deposition, MOCVD) 기술을 포함한다.
상기 고유전막(120)이 갖는 고유전(high k) 특성은 강한 이온 분극(the strong ionic polarization)의 결과이다. 이러한 고유전 특성을 갖기 위해서는, 상기 고유전막(120)은 불순물이 없고(free of impurities), 정확한 화학양론적 조성을 갖고(have correct stoichiometry) 그리고 결정화(crystalline)되어야 한다. 그런데, 많은 경우에 있어서, 상기 고유전막(120)은 우수한 층덮힘성을 갖도록 저온(예를 들면, 400 내지 500℃)에서 실시되는 금속유기 화학기상증착 기술을 사용하여 형성된다. 하지만, 상기 저온에서 형성되는 상기 고유전막(120)은 상기한 고유전 특성을 위한 세가지 조건은 만족시키지 못한다. 이에 따라, 저온에서 형성된 상기 고유전막(120)이 적절한 정전용량 및 누설 전류의 특성을 갖게하는 열처리 공정을 더 실시하는 것이 바람직하다.
상기 열처리는 세가지 기능을 갖는다. 첫째로, 상기 열처리는 상기 증착된 막에서 불순물을 제거하는 기능을 갖는다. 예를 들면, 대략 600℃에서 실시하는 열처리는 탄탈륨 산화막에서 메탄(CH4) 가스 및 수증기(H20)를 배출시킨다. 유사하게, 900℃에서 실시하는 열처리는 BST막에서, 그 내부에 포함된 금속 탄화염 불순물(metal cabonate impurities)의 분해 결과인 이산화탄소(CO2)를 배출시킨다. 이러한 현상들은 열탈착분광(thermal desortion spectroscopy)을 통해 확인할 수 있다. 상기 불순물이 제거됨으로서 상기 막의 밀도가 증가하며, 그 결과로 상기 열처리된 막은 증가된 정전용량과 감소된 누설전류 특성을 갖는다.
두번째로, 상기 열처리는 최적의 전기적 특성을 위해 요구되는 화학양론적 조성을 맞추는 기능을 한다. 예를 들면, 상기 탄탈륨 산화막은 증착된 상태에서 산소 결핍이지만, 산소 분위기에서 열처리함에 따라 정확한 화학양론적 조성을 갖게된다.
세번째로, 상기 열처리는 상기 고유전막(120)을 결정화시키는 기능을 갖는다. 저온에서 증착된 막은 아멀퍼스 상(phase)이며, 바람직한 전기적 특성을 위해 요구되는 미세구조(microstructure)를 갖지 못한다. 상기 탄탈륨 산화막 및 BST를 결정화시키기 위해 요구되는 열처리 온도는 각각 대략 800℃ 및 700℃이다.
한편, 상기 고유전막(120)에 대한 열처리 시간이 과도할 경우, 산소 원자가 상기 고유전막(120)을 관통하여 상기 반도체기판(100)과 반응함으로써, 상기 고유전막(120)과 반도체기판(100) 사이에 개재되는 실리콘 산화막(도시하지 않음)을 형성할 수도 있다. 이러한 실리콘 산화막은 게이트 절연막의 정전용량을 감소시키는 원인이 되므로, 상기 열처리 공정은 세심하게 조절되어야 한다. 이러한 실리콘 산화막 생성의 문제점을 최소화하기 위해, 상기 열처리 공정은 급속 열처리 기술을 사용하여 실시하는 것이 바람직하다.
도 1b를 참조하면, 상기 고유전막(120) 상에 배리어 금속막(130) 및 게이트 금속막(140)을 차례로 형성한다.
상기 배리어 금속막(130)은 상기 고유전막(120)과 반응하지 않는 특성을 갖는 도전막으로 형성한다. 특히, 종래기술에서 설명한 문제점의 한가지인, 등가 산화막 두께(equivalent oxide thickness, EOT)의 증가를 유발하는 산화 반응의 방지를 위해, 상기 배리어 금속막(130)은 우수한 내산화성(oxidation resistance)을 갖는 도전막인 것이 바람직하다. 또한, 종래 기술에서 설명한 것처럼, 상기 배리어 금속막(130)은 n 형 다결정 실리콘과 유사한 일함수(work function) 크기를 갖는 물질인 것이 바람직하다. 따라서, 상기 배리어 금속막(130)은 우수한 내산화성 및 4.2 내지 4.4 eV의 일함수를 갖는 탄탈륨 질화막(TaN)으로 형성하는 것이 바람직하다. 상기 배리어 금속막(130)은 텅스텐 질화막(WN) 또는 티타늄 질화막(TiN)으로 형성할 수도 있다.
상기 배리어 금속막(130)은 화학기상증착(chemical vapor deposition, CVD) 기술을 사용하여 형성하는 것이 바람직하다. 상기 배리어 금속막(130) 형성을 위한 화학기상증착 기술은 원자층 증착(ALD) 기술, 플라즈마 강화 원자층 증착 기술(Plasm Enhanced ALD, PEALD) 및 금속유기 화학기상증착(MOCVD) 기술을 포함한다. 상기 화학기상증착 기술을 사용하여 탄탈륨 질화막을 형성하는 경우, 260℃의 공정 온도, 1 torr의 공정 압력 및 100 W의 플라즈마 출력의 공정 조건에서, TBTDET(Tert-butylimino Tris(diethylamino) Tantalum) 또는 PET(polyethylene terephthalate)를 전구체(precursor)로 사용하는 것이 바람직하다.
이때, 상기 고유전막(120)과 상기 배리어 금속막(130)은, 후속 게이트 패터닝 공정의 편의를 위해, 서로 식각 선택성을 갖는 물질로 형성하는 것이 바람직하다.
한편, 상기 배리어 금속막(130) 역시 도전막이지만, 게이트 전극으로 사용하기에는 반도체 장치의 고속화 요구를 만족시키지 못한다. 이에 더하여, 상기 배리어 금속막(130) 형성을 위해 금속 유기 전구체(metal organic precursor)를 사용할 경우, 비저항의 증가를 유발하는 탄소(C)의 함량이 높아진다. 반도체 장치의 고속화를 위해서는, 상기 게이트 전극의 비저항을 감소시킬 필요가 있다. 이를 위해, 상기 게이트 금속막(140)은 낮은 비저항을 갖는 금속으로 형성한다. 바람직하게는 상기 게이트 금속막(140)은 텅스텐(W), 탄탈륨(Ta), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 티타늄 실리사이드(TiSiX) 및 코발트 실리사이드(CoSiX) 중에서 선택된 적어도 한가지 물질로 형성한다. 또한, 상기 게이트 금속막(140)은 물리기상증착 공정, 화학기상증착 공정 또는 실리사이드화 공정(silicidation)을 사용하여 형성하는 것이 바람직하다.
도 1c를 참조하면, 상기 게이트 금속막(140) 및 상기 배리어 금속막(130)을 차례로 패터닝하여, 게이트 금속 패턴(145) 및 배리어 금속 패턴(135)을 형성한다. 상기 배리어 금속 패턴(135) 및 상기 게이트 금속 패턴(145)은 차례로 적층되어 게이트 패턴(190)을 구성한다. 이때, 상기 게이트 패턴(190)은 상기 고유전막(120)을 노출시키면서, 상기 소자분리막(110)을 가로지르는다(도시하지 않음).
상기 게이트 패턴(190) 형성을 위한 식각 공정은 포토레지스트 패턴을 식각 마스크로 사용하는 이방성 식각의 방법인 바람직하다. 이때, 상기 게이트 패턴(190) 주변에 잔존하는 상기 고유전막(120)은 후속 저농도 불순물 영역 형성을 위한 이온주입 공정에서 이온 채널링을 방지하는 버퍼막으로 사용될 수 있다. 또한, 상기 게이트 패턴(190) 주변의 반도체기판은, 상기 이온 주입 공정을 통해, 반도체 트랜지스터의 전기적 특성에 영향을 주는 소오스/드레인이 형성되는 영역이다. 따라서, 상기 식각 공정은 상기 고유전막(120) 및 그 하부의 상기 반도체기판(100)에서의 식각 손상의 문제를 최소화하도록 실시되는 것이 바람직하다. 이를 위해, 상기 게이트 패턴(190) 형성을 위한 식각 공정은 상기 고유전막(120)에 대해 선택성을 갖는 식각 레서피를 사용하여 실시한다.
상기 게이트 패턴(190)을 이온 주입 마스크로 사용한 저농도 이온 주입 공정을 실시하여, 상기 게이트 패턴(190) 주변의 반도체기판(100)에 저농도 불순물 영역(150)을 형성한다.
도 1d를 참조하면, 상기 게이트 패턴(190)의 측벽에 게이트 스페이서(160)를 형성한다. 상기 게이트 스페이서(160)를 마스크로 사용한 고농도 이온 주입 공정을 실시하여, 상기 게이트 스페이서(160) 주변의 반도체기판(100)에 고농도 불순물 영역(170)을 형성한다.
상기 게이트 스페이서(160)를 형성하는 단계는 상기 저농도 불순물 영역(150)을 포함하는 반도체기판의 전면에 스페이서 절연막(도시하지 않음)을 형성한 후, 이를 이방성 식각하는 단계를 포함한다. 상기 게이트 스페이서(160) 형성을 위한 이방성 식각 공정은 상기 고유전막(120)에 대해 선택성을 갖는 식각 레서피를 사용하여 실시하는 것이 바람직하다.
상기 고농도 이온 주입 공정을 실시한 후, 상기 주입된 불순물의 활성화를 위한 열처리 공정을 더 실시하는 것이 바람직하다. 상기 열처리 공정은 급속 열처리 공정인 것이 바람직하다.
도 2a 내지 도 2c는 본 발명의 바람직한 제 2 실시예에 따른 게이트 구조체 형성 방법을 나타내는 공정 단면도들이다. 제 2 실시예는 다마신 공정을 이용하여 게이트 패턴을 형성하는 점에서 제 1 실시예와 차이를 갖는다. 두 실시예에서 동일한 막질은 동일한 참조 번호로 나타내었으며, 각 막질의 물질 종류 및 그 형성 방법은 도 1a 내지 도 1d를 통해 설명된 바와 동일하다. 따라서, 중복되는 설명은 가능한 생략한다.
도 2a를 참조하면, 반도체기판(100)의 소정영역에 활성영역을 한정하는 소자분리막(110)을 형성한다. 상기 소자분리막(110)을 포함하는 반도체기판 전면에 주형막을 형성한 후, 이를 패터닝하여 주형 패턴(200)을 형성한다. 상기 주형 패턴(200)은 상기 소자분리막(110)을 가로지르면서 상기 반도체기판(100)의 상부면을 노출시키는 개구부(205)를 갖는다. 다마신 공정을 사용하여 게이트 패턴을 형성할 경우, 상기 주형 패턴(200)은 상기 게이트 패턴을 정의하는 거푸집의 역할을 한다. 이후, 상기 주형 패턴(200)을 포함하는 반도체기판의 전면에, 차례로 적층된 고유전막(120'), 배리어 금속막(130') 및 게이트 금속막(140')을 형성한다.
상기 주형 패턴(200) 형성을 위한 패터닝 공정은 상기 반도체기판(100)에 대해 선택성을 갖는 식각 레서피를 사용한 이방성 식각의 방법으로 실시하는 것이 바람직하다. 이를 위해, 상기 주형막은 상기 반도체기판(100)에 대해 식각 선택성을 갖는 물질막으로 형성한다. 또한, 후속 공정에서 형성될 게이트 패턴이 후속 주형 패턴 제거 공정에서 손상되는 것을 최소화하기 위해, 상기 주형막은 상기 고유전막(120'), 배리어 금속막(130') 및 게이트 금속막(140')에 대해 식각 선택비를 갖는 물질인 것이 바람직하다. 이를 위해, 상기 주형막은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중에서 선택된 적어도 한가지 물질막으로 형성한다.
상기 주형 패턴(200) 형성을 위한 사진 공정의 편의를 위해, 상기 주형 패턴(200)의 상부에 반사방지막(210)을 더 형성할 수도 있다. 상기 반사방지막(210)은 실리콘 산화질화막(SiON)으로 형성하는 것이 바람직하다. 따라서, 상기 주형막을 실리콘 산화질화막으로 형성할 경우에는 상기 반사방지막(210)을 형성할 필요는 없다.
상기 고유전막(120'), 상기 배리어 금속막(130') 및 상기 게이트 금속막(140')의 물질 종류는 도 1a에서 설명한 바와 동일하다. 또한, 그 형성 방법들 역시, 도 1a에서 설명한 바와 동일하게, 원자층 증착(ALD) 기술, 플라즈마 강화 원자층 증착 기술(PEALD) 및 금속유기 화학기상증착(MOCVD) 기술 중의 한가지를 사용하는 것이 바람직하다.
한편, 반도체 장치의 고집적화에 따라, 반도체 장치의 게이트 패턴은 미세한 폭을 갖는다. 이에 따라, 상기 게이트 패턴을 정의하는 상기 개구부(205)는 큰 종횡비(aspect ratio)를 가질 수도 있다. 이에 더하여, 상기 증착된 고유전막(120') 및 배리어 금속막(130')에 의해, 상기 개구부(205)는 더 큰 종횡비를 갖게 된다. 특히, 상기 배리어 금속막(130')이 불량한 층덮힘성을 가질 경우, 상기 개구부(205)의 입구가 더 좁아지는 문제가 발생한다. 이러한 문제를 최소화하기 위해, 상기 고유전막(120') 및 상기 배리어 금속막(130')은 우수한 층덮힘성을 갖도록 형성한다. 또한, 상기 고유전막(120')은 게이트 절연막으로 사용되기 때문에 균일한 두께로 형성하는 것이 필요하다. 상기 원자층 증착 기술 및 플라즈마 강화 원자층 증착 기술은 상기 고유전막(120') 및 상기 배리어 금속막(130')에 요구되는, 우수한 층덮힘성 및 두께의 균일성을 만족시킬 수 있는 바람직한 방법이다.
도 1a에서 설명한 것처럼, 상기 게이트 금속막(140')은 낮은 비저항을 갖는 금속으로 형성한다. 또한, 상기한 바와 같이, 상기 배리어 금속막(130')이 덮힌 상기 개구부(205)는 큰 종횡비를 갖는다. 따라서, 상기 게이트 금속막(140')은 우수한 매립 특성을 갖는 증착 방법을 사용하는 것이 바람직하다. 한편, 이러한 제 2 실시예는 다마신 공정을 사용하므로, 상기 게이트 금속막(140')으로 구리를 사용하는 것이 용이한 특징을 갖는다. 구리로 상기 게이트 금속막(140')을 형성하는 방법은 전기 도금 기술을 사용하는 단계를 포함한다.
도 2b를 참조하면, 상기 게이트 금속막(140'), 상기 배리어 금속막(130') 및 상기 고유전막(120')을 차례로 평탄화 식각하여, 상기 반사방지막(210)의 상부면이 노출시킨다. 이에 따라, 상기 개구부(205)를 채우는 고유전막 패턴(125), 배리어 금속 패턴(135') 및 게이트 금속 패턴(145')이 형성되며, 이들 패턴들은 게이트 패턴(190')을 구성한다.
도시한 바와 같이, 단면에서 볼때, 상기 고유전막 패턴(125) 및 상기 배리어 금속 패턴(135')은 모두 U자형이고, 상기 게이트 금속 패턴(145')은 사각형이다. 이때, 상기 고유전막 패턴(125)의 하부면은 게이트 절연막의 역할을 한다. 하지만, 평면적으로 볼 때, 상기 고유전막 패턴(125), 상기 배리어 금속 패턴(135') 및 상기 게이트 금속 패턴(145')은 상기 소자분리막(110)을 가로지른다.
상기 평탄화 식각 공정은 화학 기계적 연마(chemical mechanical polishing, CMP) 기술을 사용하여 실시하는 것이 바람직하다.
도 2c를 참조하면, 상기 반사방지막(210) 및 상기 주형 패턴(200)을 제거하여, 상기 게이트 패턴(190') 주위의 반도체기판(100)을 노출시킨다. 상기 제거 공정은 상기 반도체기판(100), 고유전막 패턴(125), 배리어 금속 패턴(135') 및 게이트 금속 패턴(145')에 대해 선택성을 갖는 식각 레서피를 사용한, 등방성 식각의 방법으로 실시하는 것이 바람직하다.
이후, 상기 게이트 패턴(190')을 이온 주입 마스크로 사용한 이온 주입 공정을 실시하여, 상기 게이트 패턴(190') 측면의 노출된 반도체기판(100)에 저농도 불순물 영역(150)을 형성한다. 상기 저농도 불순물 영역(150) 형성을 위한 이온 주입 공정은 상기 반도체기판의 소정영역(예를 들면, 주변회로 영역의 PMOS 트랜지스터 영역)을 가리는 포토레지스트 패턴을 형성한 후 실시될 수도 있다.
이후, 상기 게이트 패턴(190')의 측벽에 게이트 스페이서(160)를 형성한다. 상기 게이트 스페이서(160) 및 상기 게이트 패턴(190')을 이온 주입 마스크로 사용한 이온 주입 공정을 실시하여, 상기 게이트 스페이서(160) 측면의 노출된 반도체기판(100)에 고농도 불순물 영역(170)을 형성한다. 이후, 상기 주입된 불순물들의 활성화를 위한 열처리 공정을 실시한다.
상기 고농도 불순물 영역(170)은 상기 저농도 불순물 영역(150)보다 높은 불순물 농도를 갖되, 동일한 도전형의 불순물을 포함한다. 또한, 상기 저농도 불순물 영역(150)은 상기 게이트 패턴(190') 하부의 채널 영역과 상기 고농도 불순물 영역(170) 사이에 개재된다. 이에 따라, 상기 고농도 불순물 영역(170) 및 상기 저농도 불순물 영역(150)은 엘디디 구조(lightly doped drain, LDD)를 형성한다.
한편 상기 고농도 불순물 영역(170) 및 상기 저농도 불순물 영역(150) 형성을 위한, 각각의 이온주입 공정들은 노출된 반도체기판(100)에 대해 실시된다. 이때 발생할 수 있는 이온 채널링을 최소화하기 위해, 상기 노출된 반도체기판(100)을 덮는 버퍼막을 형성하거나 경사진 이온주입 기술이 적용될 수도 있다.
상기 고유전막 패턴(125)은 게이트 전극으로 사용되는 상기 배리어 금속 패턴(135')의 측벽을 덮는다. 이에 따라, 상기 열처리 공정에서의 불순물 확산에 따른 채널 길이의 감소 문제는 상기 고유전막 패턴(125)의 두께만큼 최소화될 수 있다.
도 3은 도 1a 내지 도 1d를 통해 설명된, 본 발명의 바람직한 제 1 실시예에 따라 형성된 게이트 구조체를 나타내는 사시도이다. 도 4는 도 2a 내지 도 2c를 통해 설명된, 본 발명의 바람직한 제 2 실시예에 따라 형성된 게이트 구조체를 나타내는 사시도이다.
도 3 및 도 4를 참조하면, 반도체기판(100)의 소정영역에 활성영역을 한정하는 소자분리막(110)이 배치된다. 상기 활성영역 상에는 상기 소자분리막(110)을 가로지르는 게이트 패턴(190, 190')이 배치된다. 상기 게이트 패턴(190, 190')의 측벽에는 게이트 스페이서(160)가 배치된다. 상기 게이트 패턴(190, 190')은 차례로 적층된 배리어 금속 패턴(135, 135') 및 게이트 금속 패턴(145, 145')으로 구성된다.
상기 게이트 패턴(190, 190') 주변의 반도체기판(100)에는 저농도 불순물 영역(150)이 배치된다. 상기 게이트 스페이서(160) 주변의 반도체기판(100)에는 고농도 불순물 영역(170)이 배치된다. 상기 고농도 불순물 영역(170) 및 상기 저농도 불순물 영역(150)은 서로 동일한 도전형이되, 상기 반도체기판(100)에 대해서는 반대 도전형의 불순물을 포함하는 것이 바람직하다. 또한, 상기 고농도 불순물 영역(170)은 상기 저농도 불순물 영역(150)보다 더 높은 농도 및 더 깊은 깊이를 갖는다. 이에 따라, 상기 고농도 불순물 영역(170) 및 상기 저농도 불순물 영역(150)은 통상적인 엘디디 구조를 갖고, 반도체 트랜지스터의 소오스/드레인 역할을 한다.
한편, 상기 반도체기판(100)과 상기 게이트 패턴(190, 190') 사이에는 고유전 상수의 물질로 이루어진 게이트 절연막이 배치된다. 도 3을 통해 도시된 본 발명의 제 1 실시예에 따르면, 상기 게이트 스페이서(160)와 상기 반도체기판(100) 사이에는 고유전막(120)이 개재된다. 이때, 상기 고유전막(120)은 상기 활성영역의 상부로 연장될 수도 있다. 또한, 도 4를 통해 도시된 본 발명의 제 2 실시예에 따르면, 상기 게이트 스페이서(160)와 상기 게이트 패턴(190') 사이에는 고유전막 패턴(125)이 개재된다. 각 실시예에서, 상기 고유전막(120) 및 상기 고유전막 패턴(125)은 모오스 트랜지스터를 구성하는 상기 게이트 절연막의 역할을 한다.
상기 고유전막(120) 및 상기 고유전막 패턴(125)은 탄탈륨 산화막(Ta2O5), 티타늄 산화막(TiO2), 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO2), 알루미늄 산화막(Al2O3), 니오븀 산화막(Nb2O5), 세슘 산화막(CeO2 ), 이트륨 산화막(Y2O3), 인듐 산화막(InO3), 이리듐 산화막(IrO2), SrTiO3, PbTiO3, SrRuO 3, CaRuO3, (Ba,Sr)TiO3, Pb(Zr,Ti)O3, (Pb,La)(Zr,Ti)O3 및 (Sr,Ca)RuO3 중에서 선택된 적어도 한가지 물질인 것이 바람직하다. 이때, 상기 고유전막(120)은 도 1a에서 설명한 바와 같이 라미네이트 구조(laminate structure)일 수도 있다.
상기 배리어 금속 패턴(135, 135')은 각각 상기 고유전막(120)과 상기 게이트 금속막(145) 또는 상기 고유전막 패턴(125)과 상기 게이트 금속막(145')이 반응하는 것을 방지하기 위한 물질막이다. 따라서, 상기 배리어 금속 패턴(135, 135')은 상기 고유전막(120) 및 상기 고유전막 패턴(125)에 대한 내반응성이 우수한 물질인 것이 바람직하다. 이를 위해, 상기 배리어 금속 패턴(135, 135')은 우수한 내반응성을 갖는, 탄탈륨 질화막, 텅스텐 질화막 및 티타늄 질화막 중의 적어도 한가지인 것이 바람직하다. 이에 더하여, 본 발명에서 게이트 전극으로 사용되는 상기 배리어 금속 패턴(135, 135')은 CMOS 트랜지스터의 게이트 전극으로 널리 사용되는 n형 다결정 실리콘과 유사한 일함수를 갖는 물질인 것이 바람직하다. 왜냐하면, 게이트 전극의 일함수 크기는 상기 게이트 패턴(190, 190') 하부의 채널 영역, 상기 고농도 및 저농도 불순물 영역(170, 150)의 불순물 농도 등을 결정하기 위한 중요한 공정 파라미터이다. 따라서, 현재 통상적으로 사용되는 게이트 전극의 일함수에 비해 상기 게이트 전극의 일함수가 많이 다를 경우, 트랜지스터의 최적화된 특성을 구현하기 위해서는 많은 추가적인 연구가 필요하다. 이러한 점을 고려할 때, 상기 배리어 금속 패턴(135, 135')은 4.2 내지 4.4 eV의 일함수를 갖는 것으로 알려진 탄탈륨 질화막인 것이 바람직하다.
상기 게이트 금속 패턴(145, 145')은 앞서 설명한 것처럼, 반도체 장치의 고속화를 위한 물질막으로, 낮은 비저항을 갖는 금속 물질로 형성하는 것이 바람직하다. 이를 위해, 상기 게이트 금속 패턴(145, 145')은 텅스텐, 탄탈륨, 티타늄, 알루미늄, 구리, 티타늄 실리사이드 및 코발트 실리사이드 중에서 선택된 적어도 한가지 물질인 것이 바람직하다. 종래 기술에서는 게이트 전극으로 사용되는 금속 물질들이 상기 고유전막(120, 125)과 반응하여 금속 산화물을 형성하는 문제점을 가졌다. 하지만, 본 발명에 따를 경우, 상기 배리어 금속 패턴(130, 130')에 의해 상기 금속 산화물 형성의 문제점은 최소화된다. 또한, 도 4에 도시한 바와 같이, 상기 배리어 금속 패턴(135')은 상기 게이트 금속 패턴(145')의 하부면 및 측벽을 덮도록, U자형의 단면을 가질 수도 있다.
본 발명에 따르면, 고유전막을 게이트 절연막으로 사용하고, 차례로 적층된 배리어 금속 패턴 및 게이트 금속 패턴을 게이트 전극으로 사용한다. 이처럼, 상기 게이트 절연막으로 고유전막을 사용함으로써, 상기 게이트 절연막은 얇은 등가 산화막 두께를 가지면서 낮은 누설 전류 특성을 가질 수 있다. 한편, 본 발명에 따르면, 상기 배리어 금속 패턴은 상기 고유전막에 대해 우수한 내반응성을 갖는 물질이다. 이에 따라, 상기 게이트 금속 패턴과 상기 고유전막의 반응에 따른 등가 산화막 두께의 증가를 예방한다. 또한, 본 발명에 따르면, 상기 게이트 금속 패턴은 낮은 비저항을 갖는 금속 물질이다. 이에 따라, 상기 게이트 전극의 전체적인 비저항은 감소한다. 그 결과, 얇은 등가 산화막 두께를 갖는 게이트 절연막 및 낮은 비저항을 갖는 게이트 전극을 구비하는, 고속화된 반도체 장치를 제조할 수 있다.
또한, 본 발명에 따르면, 상기 배리어 금속 패턴은 게이트 전극으로 널리 사용되는 n형 다결정 실리콘에 유사한 일함수를 갖는, 탄탈륨 질화막으로 형성한다. 이에 따라, 많은 연구를 통해 최적화된 현재의 게이트 구조체 형성 방법을 사용할 수 있다. 그 결과, 제품 개발 시간을 줄이면서 최적화된 반도체 장치의 제조가 가능하다.
도 1a 내지 도 1d는 본 발명의 바람직한 제 1 실시예에 따른 게이트 구조체 형성 방법을 나타내는 공정단면도들이다.
도 2a 내지 도 2c는 본 발명의 바람직한 제 2 실시예에 따른 게이트 구조체 형성 방법을 나타내는 공정단면도들이다.
도 3은 본 발명의 바람직한 제 1 실시예에 따른 게이트 구조체를 나타내는 사시도이다.
도 4는 본 발명의 바람직한 제 2 실시예에 따른 게이트 구조체를 나타내는 사시도이다.

Claims (26)

  1. 반도체기판 상에 고유전막을 형성하는 단계;
    상기 고유전막 상에, 금속유기 화학기상증착 또는 원자층 화학기상증착을 포함하는 화학기상증착 기술을 사용하여, 3.9 내지 4.4 eV의 일함수를 갖는 탄탈륨 질화막을 형성하는 단계;
    상기 탄탈륨 질화막 상에 게이트 금속막을 형성하는 단계; 및
    상기 게이트 금속막 및 탄탈륨 질화막을 패터닝하여, 상기 고유전막 상에 차례로 적층된 탄탈륨 질화막 패턴 및 게이트 금속 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 게이트 구조체 형성 방법.
  2. 제 1 항에 있어서,
    상기 고유전막은 탄탈륨 산화막, 티타늄 산화막, 하프늄 산화막, 지르코늄 산화막, 알루미늄 산화막, 이트륨 산화막, 니오븀 산화막, 세슘 산화막, 인듐 산화막, 이리듐 산화막, BST막 및 PZT막 중에서 선택된 적어도 한가지 물질로 형성하는 것을 특징으로 하는 게이트 구조체 형성 방법.
  3. 제 1 항에 있어서,
    상기 탄탈륨 질화막은 상기 고유전막에 대해 내반응성을 갖는 물질로 형성하는 것을 특징으로 하는 게이트 구조체 형성 방법.
  4. 삭제
  5. 삭제
  6. 제 1 항에 있어서,
    상기 게이트 금속막은 텅스텐, 탄탈륨, 티타늄, 알루미늄, 구리, 티타늄 실리사이드 및 코발트 실리사이드 중에서 선택된 적어도 한가지 물질로 형성하는 것을 특징으로 하는 게이트 구조체 형성 방법.
  7. 제 1 항에 있어서,
    상기 고유전막은 금속유기 화학기상증착 또는 원자층 화학기상증착을 포함하는 화학기상증착 기술을 사용하여 형성하는 것을 특징으로 하는 게이트 구조체 형성 방법.
  8. 제 1 항에 있어서,
    상기 탄탈륨 질화막을 형성하기 전에, 상기 고유전막이 형성된 반도체기판을 열처리하는 단계를 더 포함하는 게이트 구조체 형성 방법.
  9. 삭제
  10. 삭제
  11. 제 1 항에 있어서,
    상기 화학기상증착 기술은 TBTDET(Tert-butylimino Tris(diethylamino) Tantalum) 또는 PET(polyethylene terephthalate)를 전구체로 사용하는 것을 특징으로 하는 게이트 구조체 형성 방법.
  12. 제 1 항에 있어서,
    상기 화학기상증착 기술은 TaF5, TaCl5, TaBr5 및 TaI5를 포함하는 탄탈륨 화합물을 전구체로 사용하는 것을 특징으로 하는 게이트 구조체 형성 방법.
  13. 제 1 항에 있어서,
    상기 게이트 금속막은 물리기상증착 공정, 화학기상증착 공정 또는 실리사이드화 공정을 사용하여 형성하는 것을 특징으로 하는 게이트 구조체 형성 방법.
  14. 제 1 항에 있어서,
    상기 고유전막을 형성하기 전에, 상기 탄탈륨 질화막 패턴이 형성되는 위치에서 상기 반도체기판의 상부면을 노출시키는 개구부를 갖는 주형 패턴을 형성하는 단계를 더 포함하는 게이트 구조체 형성 방법.
  15. 제 14 항에 있어서,
    상기 탄탈륨 질화막 패턴 및 상기 게이트 금속 패턴을 형성하는 단계는
    상기 주형 패턴의 상부면이 노출될 때까지, 상기 게이트 금속막, 상기 탄탈륨 질화막 및 상기 고유전막을 차례로 평탄화 식각함으로써, 상기 개구부 내에 배치되는 탄탈륨 질화막 패턴, 게이트 금속 패턴 및 고유전막 패턴을 형성하는 단계; 및
    상기 주형 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 게이트 구조체 형성 방법.
  16. 제 15 항에 있어서,
    상기 주형 패턴을 제거하는 단계는 상기 탄탈륨 질화막 패턴, 게이트 금속 패턴 및 상기 고유전막 패턴에 대해 선택비를 갖는 식각 레서피로 실시하는 것을 특징으로 하는 게이트 구조체 형성 방법.
  17. 제 15 항에 있어서,
    상기 주형 패턴을 제거하는 단계는 등방성 식각의 방법으로 실시하는 것을 특징으로 하는 게이트 구조체 형성 방법.
  18. 반도체기판 상에 배치된 고유전막;
    3.9 내지 4.4 eV의 일함수를 가지면서, 상기 고유전막 상에 배치되는 탄탈륨 질화막 패턴; 및
    상기 탄탈륨 질화막 패턴 상에 배치된 게이트 금속 패턴을 포함하는 것을 특징으로 하는 게이트 구조체.
  19. 제 18 항에 있어서,
    상기 고유전막은 탄탈륨 산화막, 티타늄 산화막, 하프늄 산화막, 지르코늄 산화막, 알루미늄 산화막, 이트륨 산화막, 니오븀 산화막, 세슘 산화막, 인듐 산화막, 이리듐 산화막, BST막 및 PZT막 중에서 선택된 한가지 물질인 것을 특징으로 하는 게이트 구조체.
  20. 제 18 항에 있어서,
    상기 탄탈륨 질화막 패턴은 상기 고유전막에 대한 내반응성이 우수한 물질인 것을 특징으로 하는 게이트 구조체.
  21. 삭제
  22. 삭제
  23. 제 18 항에 있어서,
    상기 게이트 금속 패턴은 텅스텐, 탄탈륨, 티타늄, 알루미늄, 구리, 티타늄 실리사이드 및 코발트 실리사이드 중에서 선택된 적어도 한가지 물질인 것을 특징으로 하는 게이트 구조체.
  24. 제 18 항에 있어서,
    상기 탄탈륨 질화막 패턴은 상기 게이트 금속 패턴의 하부면 및 측벽을 덮도록, U자형의 단면을 갖는 것을 특징으로 하는 게이트 구조체.
  25. 삭제
  26. 삭제
KR10-2002-0019674A 2002-04-11 2002-04-11 고유전막과 높은 도전성의 전극을 갖는 게이트 구조체 및그 형성 방법 KR100502407B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR10-2002-0019674A KR100502407B1 (ko) 2002-04-11 2002-04-11 고유전막과 높은 도전성의 전극을 갖는 게이트 구조체 및그 형성 방법
US10/969,564 US7148100B2 (en) 2002-04-11 2004-10-20 Methods of forming electronic devices including high-k dielectric layers and electrode barrier layers
US11/479,551 US7244645B2 (en) 2002-04-11 2006-06-30 Methods of forming electronic devices including high-k dielectric layers and electrode barrier layers and related structures

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0019674A KR100502407B1 (ko) 2002-04-11 2002-04-11 고유전막과 높은 도전성의 전극을 갖는 게이트 구조체 및그 형성 방법

Publications (2)

Publication Number Publication Date
KR20030080845A KR20030080845A (ko) 2003-10-17
KR100502407B1 true KR100502407B1 (ko) 2005-07-19

Family

ID=32378561

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0019674A KR100502407B1 (ko) 2002-04-11 2002-04-11 고유전막과 높은 도전성의 전극을 갖는 게이트 구조체 및그 형성 방법

Country Status (2)

Country Link
US (2) US7148100B2 (ko)
KR (1) KR100502407B1 (ko)

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7217977B2 (en) * 2004-04-19 2007-05-15 Hrl Laboratories, Llc Covert transformation of transistor properties as a circuit protection method
US7049667B2 (en) 2002-09-27 2006-05-23 Hrl Laboratories, Llc Conductive channel pseudo block process and circuit to inhibit reverse engineering
AU2003293540A1 (en) * 2002-12-13 2004-07-09 Raytheon Company Integrated circuit modification using well implants
US6887799B1 (en) * 2003-12-18 2005-05-03 Sharp Laboratories Of America, Inc. Indium oxide conductive film
US7067422B2 (en) * 2004-03-31 2006-06-27 Tokyo Electron Limited Method of forming a tantalum-containing gate electrode structure
US7105889B2 (en) 2004-06-04 2006-09-12 International Business Machines Corporation Selective implementation of barrier layers to achieve threshold voltage control in CMOS device fabrication with high k dielectrics
US7242063B1 (en) 2004-06-29 2007-07-10 Hrl Laboratories, Llc Symmetric non-intrusive and covert technique to render a transistor permanently non-operable
US20060091483A1 (en) * 2004-11-02 2006-05-04 Doczy Mark L Method for making a semiconductor device with a high-k gate dielectric layer and a silicide gate electrode
US7867845B2 (en) * 2005-09-01 2011-01-11 Micron Technology, Inc. Transistor gate forming methods and transistor structures
JP4904472B2 (ja) * 2005-11-18 2012-03-28 東京エレクトロン株式会社 半導体装置の製造方法
KR100706803B1 (ko) * 2006-01-19 2007-04-12 삼성전자주식회사 반도체 소자 및 그의 형성 방법
US8008144B2 (en) * 2006-05-11 2011-08-30 Micron Technology, Inc. Dual work function recessed access device and methods of forming
US8860174B2 (en) * 2006-05-11 2014-10-14 Micron Technology, Inc. Recessed antifuse structures and methods of making the same
US20070262395A1 (en) 2006-05-11 2007-11-15 Gibbons Jasper S Memory cell access devices and methods of making the same
US7582549B2 (en) 2006-08-25 2009-09-01 Micron Technology, Inc. Atomic layer deposited barium strontium titanium oxide films
US8168487B2 (en) * 2006-09-28 2012-05-01 Hrl Laboratories, Llc Programmable connection and isolation of active regions in an integrated circuit using ambiguous features to confuse a reverse engineer
KR100885891B1 (ko) * 2007-04-30 2009-02-26 삼성전자주식회사 비휘발성 메모리 소자 및 이의 제조 방법
KR100906066B1 (ko) * 2007-08-10 2009-07-03 주식회사 동부하이텍 압전박막을 사용한 ｍｏｓ 트랜지스터 및 이의 제조방법
US7875519B2 (en) * 2008-05-21 2011-01-25 Intel Corporation Metal gate structure and method of manufacturing same
US7759262B2 (en) * 2008-06-30 2010-07-20 Intel Corporation Selective formation of dielectric etch stop layers
US7824986B2 (en) 2008-11-05 2010-11-02 Micron Technology, Inc. Methods of forming a plurality of transistor gates, and methods of forming a plurality of transistor gates having at least two different work functions
US9472637B2 (en) 2010-01-07 2016-10-18 Hitachi Kokusai Electric Inc. Semiconductor device having electrode made of high work function material and method of manufacturing the same
JP5721952B2 (ja) 2010-01-07 2015-05-20 株式会社日立国際電気 半導体装置、半導体装置の製造方法および基板処理装置
TWI536451B (zh) 2010-04-26 2016-06-01 應用材料股份有限公司 使用具金屬系前驅物之化學氣相沉積與原子層沉積製程之ｎ型金氧半導體金屬閘極材料、製造方法及設備
US8519487B2 (en) 2011-03-21 2013-08-27 United Microelectronics Corp. Semiconductor device
CN107680968B (zh) * 2011-12-28 2022-02-22 英特尔公司 在三栅极(finfet)工艺上集成多个栅极电介质晶体管的方法
JP5852459B2 (ja) * 2012-02-10 2016-02-03 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
WO2013149669A1 (en) 2012-04-05 2013-10-10 X-Fab Semiconductor Foundries Ag A method of fabricating a tunnel oxide layer and a tunnel oxide layer for a semiconductor device
US10622449B2 (en) * 2012-04-05 2020-04-14 X-Fab Semiconductor Foundries Gmbh Method of fabricating a tunnel oxide layer and a tunnel oxide layer for a semiconductor device
US8907427B2 (en) * 2012-11-05 2014-12-09 Stmicroelectronics, Inc. Semiconductor device including low-K dielectric cap layer for gate electrodes and related methods
US9018711B1 (en) * 2013-10-17 2015-04-28 Globalfoundries Inc. Selective growth of a work-function metal in a replacement metal gate of a semiconductor device
US10224285B2 (en) 2017-02-21 2019-03-05 Raytheon Company Nitride structure having gold-free contact and methods for forming such structures
US10096550B2 (en) 2017-02-21 2018-10-09 Raytheon Company Nitride structure having gold-free contact and methods for forming such structures
KR20220140129A (ko) 2021-04-09 2022-10-18 삼성전자주식회사 반도체 소자의 검출용 패드 구조물

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001024164A (ja) * 1999-06-25 2001-01-26 Lucent Technol Inc 半導体デバイスの製造方法。
KR20010018819A (ko) * 1999-08-23 2001-03-15 윤종용 고유전율의 게이트 절연막을 갖는 트랜지스터의 형성방법
KR20020001256A (ko) * 2000-06-27 2002-01-09 박종섭 반도체 소자의 게이트 형성 방법
KR20030048214A (ko) * 2001-12-11 2003-06-19 주식회사 하이닉스반도체 이중 금속 게이트 전극을 가지는 반도체 소자의 제조 방법

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6166417A (en) * 1998-06-30 2000-12-26 Intel Corporation Complementary metal gates and a process for implementation
US6049114A (en) * 1998-07-20 2000-04-11 Motorola, Inc. Semiconductor device having a metal containing layer overlying a gate dielectric
JP3718355B2 (ja) 1998-11-26 2005-11-24 株式会社 日立ディスプレイズ 液晶表示装置
US6291282B1 (en) * 1999-02-26 2001-09-18 Texas Instruments Incorporated Method of forming dual metal gate structures or CMOS devices
US6255698B1 (en) * 1999-04-28 2001-07-03 Advanced Micro Devices, Inc. Separately optimized gate structures for n-channel and p-channel transistors in an integrated circuit
US6337151B1 (en) * 1999-08-18 2002-01-08 International Business Machines Corporation Graded composition diffusion barriers for chip wiring applications
JP3613113B2 (ja) * 2000-01-21 2005-01-26 日本電気株式会社 半導体装置およびその製造方法
JP2001298192A (ja) * 2000-04-13 2001-10-26 Seiko Epson Corp 半導体装置およびその製造方法
TW466606B (en) * 2000-04-20 2001-12-01 United Microelectronics Corp Manufacturing method for dual metal gate electrode
US6410376B1 (en) * 2001-03-02 2002-06-25 Chartered Semiconductor Manufacturing Ltd. Method to fabricate dual-metal CMOS transistors for sub-0.1 μm ULSI integration
US6936906B2 (en) * 2001-09-26 2005-08-30 Applied Materials, Inc. Integration of barrier layer and seed layer
US6562491B1 (en) * 2001-10-15 2003-05-13 Advanced Micro Devices, Inc. Preparation of composite high-K dielectrics
US20030096473A1 (en) * 2001-11-16 2003-05-22 Taiwan Semiconductor Manufacturing Company Method for making metal capacitors with low leakage currents for mixed-signal devices
US6504214B1 (en) * 2002-01-11 2003-01-07 Advanced Micro Devices, Inc. MOSFET device having high-K dielectric layer
US6900481B2 (en) * 2002-02-21 2005-05-31 Intel Corporation Non-silicon semiconductor and high-k gate dielectric metal oxide semiconductor field effect transistors
US6660598B2 (en) * 2002-02-26 2003-12-09 International Business Machines Corporation Method of forming a fully-depleted SOI ( silicon-on-insulator) MOSFET having a thinned channel region
US7074680B2 (en) * 2004-09-07 2006-07-11 Intel Corporation Method for making a semiconductor device having a high-k gate dielectric

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6235594B1 (en) * 1999-01-13 2001-05-22 Agere Systems Guardian Corp. Methods of fabricating an integrated circuit device with composite oxide dielectric
JP2001024164A (ja) * 1999-06-25 2001-01-26 Lucent Technol Inc 半導体デバイスの製造方法。
KR20010018819A (ko) * 1999-08-23 2001-03-15 윤종용 고유전율의 게이트 절연막을 갖는 트랜지스터의 형성방법
KR20020001256A (ko) * 2000-06-27 2002-01-09 박종섭 반도체 소자의 게이트 형성 방법
KR20030048214A (ko) * 2001-12-11 2003-06-19 주식회사 하이닉스반도체 이중 금속 게이트 전극을 가지는 반도체 소자의 제조 방법

Also Published As

Publication number Publication date
US20060263966A1 (en) 2006-11-23
KR20030080845A (ko) 2003-10-17
US7148100B2 (en) 2006-12-12
US20050082625A1 (en) 2005-04-21
US7244645B2 (en) 2007-07-17

Similar Documents

Publication Publication Date Title
KR100502407B1 (ko) 고유전막과 높은 도전성의 전극을 갖는 게이트 구조체 및그 형성 방법
US9768029B2 (en) Method of forming a semiconductor structure
US6815285B2 (en) Methods of forming dual gate semiconductor devices having a metal nitride layer
US7642146B2 (en) Semiconductor CMOS devices and methods with NMOS high-k dielectric present in core region that mitigate damage to dielectric materials
US9024393B2 (en) Manufacturing method for semiconductor device having metal gate
US10199228B2 (en) Manufacturing method of metal gate structure
US7229893B2 (en) Method and apparatus for a semiconductor device with a high-k gate dielectric
US6852645B2 (en) High temperature interface layer growth for high-k gate dielectric
US9853123B2 (en) Semiconductor structure and fabrication method thereof
US7282773B2 (en) Semiconductor device with high-k dielectric layer
US7332407B2 (en) Method and apparatus for a semiconductor device with a high-k gate dielectric
US20070026621A1 (en) Non-volatile semiconductor devices and methods of manufacturing the same
US9105720B2 (en) Semiconductor device having metal gate and manufacturing method thereof
US20070059929A1 (en) Method of forming a tantalum carbon nitride layer and method of manufacturing a semiconductor device using the same
US20080121999A1 (en) Semiconductor device which has mos structure and method of manufacturing the same
US8551876B2 (en) Manufacturing method for semiconductor device having metal gate
US9105623B2 (en) Semiconductor device having metal gate and manufacturing method thereof
KR100666917B1 (ko) 텅스텐 탄소 질화막을 포함하는 반도체 장치의 제조 방법.
US10854520B2 (en) Method for forming semiconductor structure
US20050285206A1 (en) Semiconductor device and manufacturing method thereof
JP2006024894A (ja) 高誘電率のゲート絶縁膜を有する半導体装置及びそれの製造方法
US8598033B1 (en) Method for forming a salicide layer
KR100503514B1 (ko) 반도체 장치의 전극 형성 방법
KR100634256B1 (ko) 탄탈륨 탄소 질화막의 형성 방법 및 이를 이용한 반도체장치의 제조 방법
KR20060120952A (ko) 탄탈륨 탄소 질화막의 형성 방법 및 이를 이용한 반도체장치의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130701

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20140630

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee