KR100634256B1 - 탄탈륨 탄소 질화막의 형성 방법 및 이를 이용한 반도체장치의 제조 방법 - Google Patents

탄탈륨 탄소 질화막의 형성 방법 및 이를 이용한 반도체장치의 제조 방법 Download PDF

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Abstract

높은 일함수를 갖는 탄탈륨 탄소 질화막 및 이를 이용한 반도체 장치의 제조 방법에서, 상기 탄탈륨 탄소 질화막은 우선 기판 상으로 탄탈륨, 질소 및 탄소의 결합 구조 및 상기 결합 구조와 리간드 결합되는 리간드 화합물을 포함하는 소오스 가스를 유입한다. 다음에, 상기 소오스 가스를 열분해시켜 상기 기판 상에 탄탈륨 탄소 질화막(TaCN)을 형성한다. 상기 공정에 의하면, 4.6 내지 5.2eV 수준의 일함수를 갖는 탄탈륨 탄소 질화막을 수득할 수 있다. 또한, 상기 탄탈륨 탄소 질화막을 사용함으로서 전기적 특성이 양호한 트랜지스터 및 커패시터를 형성할 수 있다.

Description

탄탈륨 탄소 질화막의 형성 방법 및 이를 이용한 반도체 장치의 제조 방법 {Method of forming TaCN layer and manufacturing of semiconductor device using the same}
도 1 내지 3은 종래의 듀얼게이트 형성 방법을 설명하기 위한 개략적인 단면도이다.
도 4는 본 발명의 제1 실시예에 따른 게이트 구조물의 사시도이다.
도 5 내지 도 9는 도 4에 도시된 게이트 구조물의 형성 방법을 나타내는 공정 단면도들이다.
도 10은 본 발명의 제2 실시예에 따른 게이트 구조물의 사시도이다.
도 11 내지 도 13은 도 10에 도시된 게이트 구조물 형성 방법을 나타내는 공정 단면도들이다.
도 14 내지 도 18은 본 발명의 제3 실시예에 따른 반도체 소자의 듀얼 게이트 형성 방법을 설명하기 위한 단면도들이다.
도 19 내지 도 23은 본 발명의 제4 실시예에 따른 반도체 소자의 듀얼 게이트 형성 방법을 설명하기 위한 단면도들이다.
도 24 내지 도 28은 본 발명의 제5 실시예에 따른 반도체 소자의 듀얼 게이트 형성 방법을 설명하기 위한 단면도들이다.
도 29 내지 33은 본 발명의 제6 실시예에 따른 반도체 장치의 커패시터 형성 방법을 설명하기 위한 단면도들이다.
도 34는 다양한 방법에 따라 게이트 구조물을 형성한 경우에 CET 에 대한 누설전류 특성을 나타내는 그래프이다.
도 35는 다양한 방법에 따라 형성되는 상부 전극을 포함하는 커패시터를 형성시 인가된 전압에 따른 누설 전류 특성을 나타내는 그래프이다.
도 36은 본 발명의 다양한 방법에 따라 형성되는 MOS 커패시터의 C_V특성을 나타내는 그래프이다.
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 상세하게는 높은 일함수를 갖는 탄탈륨 탄소 질화막 및 이를 이용한 반도체 장치의 제조 방법에 관한 것이다.
반도체 소자 중 트랜지스터는 반도체 기판의 활성 영역 상에 형성된 게이트 전극, 게이트 전극과 반도체 기판 사이에 개재된 게이트 절연막 및 게이트 전극 양측의 활성 영역에 형성된 소오스/드레인 영역을 포함한다. 최근의 반도체 장치들은 대부분 반도체 기판 상에 차례로 적층된 게이트 절연막 및 게이트 전극을 구비하는 모오스 전계 효과 트랜지스터(MOSFET)유형을 채용한다. 특히, 고속의 동작 속도 및 낮은 소비 전력의 요구를 만족시키기 위해, MOS형 고집적 반도체 장치들은 대부분 NMOS 트랜지스터 및 PMOS 트랜지스터를 함께 구비하는 CMOS형이다. 이러한 CMOS형 반도체 장치는 공정 단순화 등의 목적을 위해, NMOS 및 PMOS 트랜지스터의 게이트 전극으로 한 종류의 도전성 물질을 사용한다. 상기 게이트 전극으로 사용되는 도전성 물질은 일반적으로 N형 다결정 실리콘이다.
또한, 게이트 절연막으로는 열산화막으로 이루어진 실리콘 산화막이 현재 가장 폭넓게 사용된다. 한편, 상기한 반도체 장치의 고속화에 따라, 상기 게이트 절연막의 두께 역시 감소되는 추세이다. 하지만, 상기 게이트 절연막의 두께가 임계 두께 이하로 감소할 경우, 반도체 장치의 특성을 악화시키는 누설 전류의 문제가 발생한다. 현재 반도체 장치에서 게이트 절연막으로 널리 사용되는 실리콘 산화막의 두께는 이미 임계 두께 이하로 근접하고 있다. 이에 따라, 실리콘 산화막을 게이트 절연막으로 사용하는 방법은 이제 기술적 한계에 이르렀다고 볼 수 있다. 그 결과, 최근에는 게이트 절연막으로서 고유전막을 사용하려는 연구가 활발하게 진행중이다.
고유전막은 등가 산화막 두께 (equivalent oxide thickness, EOT)를 실리콘 산화막의 임계 두께 이하로 형성하더라도 여전히 우수한 누설 전류 차단 특성을 가진다. 고유전막의 등가 산화막 두께는 고유전막과 동일한 정전 용량을 갖는 실리콘 산화막의 두께를 의미한다. 따라서, 상기 게이트 절연막으로서 고유전막을 사용하는 방법은 실리콘 산화막보다 더 두꺼운 물리적 두께를 갖되 전기적으로는 더 얇은 실리콘 산화막을 사용하는 것과 동등한 효과를 갖는다.
그런데 게이트 절연막으로 고유전막을 사용한 상태에서 게이트 전극을 N형 또는 N형 다결정 실리콘을 사용하여 형성하는 경우, 상기 다결정 실리콘은 고유전막과 반응하게 되므로, 통상적인 실리콘 산화물을 게이트 절연막으로 사용할 경우와는 다른 문턱 전압을 갖는 모오스 트랜지스터가 형성된다. 즉, 상기 다결정 실리콘의 일함수가 크게 증가하게 되면서 특히 PMOS 트랜지스터의 문턱 전압의 절대값이 지나치게 높아지게 되며, 다결정 실리콘의 페르미 레벨이 일정한 값으로 고정되어 도핑 등의 방법으로도 변화하지 않는 이른바 페르미 레벨 피닝 현상이 발생하게 된다.
더구나, 모오스 트랜지스터의 반전 상태에서는 폴리실리콘의 공핍 현상이 발생하게 된다. 상기 폴리실리콘의 공핍 현상에 의해, 유효 게이트 절연막의 두께가 증가됨으로서 상기 반전 상태에서의 유효 커패시턴스가 모오스 트랜지스터의 축적 상태의 유효 커패시터에 비해 작아지게 되는 등의 문제가 발생하게 된다.
따라서, 상기 고유전막을 사용하면서도 상기에서 설명한 문제를 발생시키지 않고, 반도체 장치에서 요구하는 모오스 트랜지스터의 문턱 전압을 수득할 수 있는 게이트 물질막을 형성하여야 한다. 그러나, 통상의 반도체 공정들 예를 들어 증착 공정 및 식각 공정들을 용이하게 진행할 수 있고 비교적 저비용으로 공정을 진행할 수 있는 신규한 게이트 물질막을 개발하는 것이 매우 어렵다.
한편, 반도체 소자를 구성하는 트랜지스터는 채널을 이동하는 주 캐리어에 따라 NMOS 트랜지스터 및 PMOS 트랜지스터로 구분할 수 있다. NMOS 트랜지스터는 채널을 이동하는 주 캐리어가 전자이고, PMOS 트랜지스터는 정공이다. 이로 인하여, PMOS 트랜지스터의 PMOS 게이트 전극이 갖는 일함수 (work function)는 NMOS 트랜지스터의 NMOS 게이트 전극이 갖는 일함수에 비하여 커야 한다. 때문에, PMOS 및 NMOS 게이트 전극 기판 상에 동시에 형성하는 방법은 매우 복잡해진다.
도 1 내지 도 3은 종래의 듀얼게이트 형성 방법을 설명하기 위한 개략적인 단면도이다.
도 1을 참조하면, 먼저 반도체 기판(1) 상에 소자분리막(2)을 형성하고, 불순물을 선택적으로 도핑함으로서 P형 불순물이 도핑된 제1 채널 영역(3) 및 N형 불순물이 도핑된 제2 채널 영역(4)을 한정한다. 상기 제1 채널 영역(3) 및 제2 채널 영역(4) 상에 NMOS 게이트 절연막(5) 및 NMOS 게이트 전극막(6)을 차례로 형성한다.
도 2를 참조하면, NMOS 게이트 전극막(6) 및 NMOS 게이트 절연막(5)을 연속적으로 패터닝하여 NMOS 게이트 전극(6a)을 형성한다. 이 때, NMOS 게이트 전극(6a)은 제1 채널 영역(3) 상에 위치한다. NMOS 게이트 전극(6a)을 갖는 반도체 기판(1)에 PMOS 게이트 절연막(7) 및 PMOS 게이트 전극막(8)을 차례로 형성한다. PMOS 게이트 전극막(8)의 일함수는 NMOS 게이트 전극막(6)의 일함수에 비하여 높다.
도 3을 참조하면, PMOS 게이트 전극막(8) 및 PMOS 게이트 절연막(7)을 연속적으로 식각하여 제2 채널 영역 상에 PMOS 게이트 전극(8a)을 형성한다. 이 때, NMOS 게이트 전극(6a)이 손상을 입을 수 있다. 이로 인하여 NMOS 게이트 전극(6a)을 갖는 NMOS 트랜지스터의 특성이 열화될 수 있다.
또한 다마신(damascene) 공정을 적용하여 NMOS 및 PMOS 게이트 전극(6a, 8a) 을 형성할 경우, 더욱 복잡한 과정으로 진행될 수도 있다.
상기 설명한 바와 같이, NMOS 트랜지스터 및 PMOS 트랜지스터를 형성할 시에는 각 트랜지스터에 적합하도록 서로 다른 일함수를 갖는 게이트 물질막이 채택되어야 한다. 또한, 상기 각 트랜지스터에서 게이트 절연막을 고유전막으로 사용하더라도 상기 페르미 레벨 피닝과 같은 문제들을 야기하지 않는 적합한 게이트 물질막이 채택되어야 한다.
한편, 반도체 장치의 제조 공정에 적용되는 전극의 다른 예로서 커패시터용 전극을 들 수 있다.
일반적으로, 반도체 장치 중에서 디램(DRAM) 장치는 하나의 엑세스 트랜지스터(access transistor)와 하나의 축적 커패시터(storage capacitor)로 이루어진다. 커패시터는 집적도의 증가가 요구되는 메모리 장치에 부응하기 위하여 그 크기가 더욱 감소되어야 한다. 따라서, 축소된 크기와 높은 축적 용량을 갖는 커패시터를 제조하는 것이 보다 중요한 문제로 부각되고 있다. 실제로, 기판상에서 커패시터가 차지하는 수평 면적은 증가시키지 않은 상태에서 커패시터의 축적 용량을 향상시키는 것이 과제로 대두되고 있다.
축적 용량을 향상시키기 위한 방법으로서 큰 유전 상수를 갖는 유전체를 이용하여 유전층을 형성하는 방법, 커패시터의 유효 면적을 증가시키는 방법 또는 유전층의 두께를 감소시키는 방법 등을 고려할 수 있다. 따라서, 최근에는 유전체로서 Ta2O5, TiO2, Al2O3, Y2O3, ZrO2, HfO2, BaTiO3, SrTiO3 등과 같은 큰 유전 상수를 갖는 금속 산화물이 채택되고 있다. 금속 산화물을 유전체로 사용하는 커패시터에 대한 일 예는 미합중국 특허 제 5,316,982호(issued to Taniguchi)에 개시되어 있다. 그러나 금속 산화물을 사용하여 유전층을 만들 경우, 금속 산화물은 커패시터의 하부 전극층 또는 상부 전극층과 쉽게 반응한다는 문제점이 있다.
구체적으로, 전극층들이 폴리실리콘 물질을 포함함으로써 금속 산화물의 산소 성분과 상기 전극층들의 실리콘 성분이 쉽게 반응하기 때문이다. 그러므로, 상기 반응에 의하여 전극층들과 유전층의 계면에는 산화층이 형성되거나, 유전층의 유전율은 변화된다. 결국, 산화층의 형성 또는 유전율의 변화는 커패시터의 특성을 저하시키고, 더 나아가 반도체 장치의 신뢰도를 저하시킨다.
또한, 상기 하부 전극층 및 상부 전극층의 일함수가 작을 경우, 상기 하부 전극층 및 상부 전극층과 상기 유전층과의 에너지 장벽이 감소됨으로서 커패시터의 누설 전류가 증가하게 된다.
따라서, 최근에는 금속 산화물을 유전층과의 반응이 거의 없으면서 커패시터의 누설전류를 감소시킬 수 있는 커패시터용 전극 물질이 요구되고 있다.
한편, 금속 박막으로서 탄탈륨 질화층을 형성하는 방법에 대한 예들이 미합중국 특허 제 6,204,204호 (issued to Paranjpe et al.), 제 6,153,519호 (issued to Jain et al.), 제 5,668,054호 (issued to Sun et al.) 등에 개시되어 있다. 특히, 상기 미합중국 특허 제 5,668,054호에 개시된 내용에 의하면 반응 물질로서 터부틸이미도-트리스-디에틸아미도 탄탈륨 (terbutylimido-tris-diethylamido tantalum; (NEt2)3Ta=NtBu; TBTDET)을 사용하는 화학 기상 증착을 수행하여 탄탈륨 질화층을 적층하고 있다. 개시된 방법에 의하면 증착은 600℃ 이상의 온도에서 수행된다. 만약 증착 공정을 500℃ 정도의 온도에서 수행할 경우 탄탈륨 질화층이 약 10,000μΩ·cm 이상의 비저항 값을 갖기 때문에 증착 온도는 600℃ 이상이 되도록 해야 한다.
또한, 최근에는 원자층 적층 (atomic layer deposition; ALD) 방법이 상기 화학 기상 증착을 대체하는 기술로서 제안되고 있다. 상기 원자층 적층 방법에 의하면 통상의 박막 형성 방법보다 낮은 온도에서 적층을 수행할 수 있고 우수한 스텝 커버리지의 구현이 가능하다는 장점이 있다. 원자층 적층 방법을 이용한 탄탈륨 질화층의 적층 방법에 대한 일례는 미합중국 특허 제 6,203,613호 (issued to Gates)에 개시되어 있다.
그리고 미국 특허 제6,357,901 B2호(Cha et al.)에는 반도체 장치의 트랜지스터 형성 방법이 개시되어 있다. 상기 특허에서는 NMOS 영역과 PMOS 영역이 정의된 기판상에 게이트 절연막을 형성하고, 상기 NMOS 영역의 게이트 절연막상에 일함수(work function)가 4.0∼4.4 eV 인 Ta막 또는 TaNx막을 형성하고, 상기 PMOS 영역의 게이트 절연막 상에 일함수가 4.8∼5.2eV인 Ta막 또는 TaNx막을 형성한 후, 텅스텐과 같은 저저항 금속층을 형성하는 공정을 포함한다. 이 때, 상기 Ta의 전구체로서 TaCl, Ta(OCH), TDMAT, TDEAT 등을 사용하고 있다.
또한 미국 특허 제 6,504,214 B1호(Yu et al.)에서는 높은 유전율을 갖는 유 전절연층을 갖는 MOSFET 제조 방법을 개시하고 있다. 상기 특허에 의하면, 완충 표면(buffer surface)을 갖는 반도체 기판상에 고유전 물질로 된 게이트 유전막을 형성하고, 텅스텐, 탄탈륨 등의 금속 또는 TiN, TaN 으로 게이트 전극을 형성한 후, 게이트 전극상에 금속 실리사이드 또는 금속으로 게이트 전극 콘택을 형성하고 있다.
미국 특허 제6,492,217 B1호(Bai et al.)에서는 반도체 기판상에 게이트 유전막을 형성하고, 게이트 유전막상에 TiN, TaSiN, TaN 등으로 배리어층을 형성한후, 상기 배리어층 상에 게이트 전극을 형성하는 기술을 개시하고 있다.
그리고 미국 특허 제6,168,991 B1호(Choi et al.)에서는 제1, 제2 전극 및 유전층 박막을 포함하는 DRAM 셀의 커패시터 제조 방법에 관하여 개시하고 있다. 이에 의하면, 제1 전극과 배리어로서의 기능을 하는 제1 전극층을 Ta, TaN 또는 이들의 조합으로 형성하고, 고유전막을 형성한 후, 상기 제1 전극과 동일한 물질로 제2 전극층을 형성하고 있다.
그 외의 TaN 박막 증착과 관련된 선행 기술로서는 TaCl5 소스를 이용한 ALD 방법 (Controlled Growth of TaN, Ta3N5 and TaOxNy Thin Films by Atomic Layer Deposition, Mikko Ritala et al., Chem. Mater. 1999, 11, pp1712-1218)과 TBTDET 소스를 이용하여 CVD 방식으로 증착하는 방법 (Metalorganic chemical vapor deposition of Tantalum Nitride by Terbutylimidotris(Diethylamido)Tantalum for advanced metallization, Tsai MH et al., Applied Physics Letters, V. 67 N. 8, 19950821) 등이 있다.
그러나 기존의 TaN 증착 공정은 소스에 대한 문제들로 인하여 여러 가지 문제들을 내포하고 있다. TaCl5 의 경우에는 할로겐 소스를 사용하기 때문에 소스 자체가 높은 녹는점을 가지는 고체로서, 이를 채용하는 경우에 파티클이 유발되며 증착하는 TaN 박막에 Cl 불순물을 남겨 이로 인한 추가적인 문제가 야기된다. 또한 TBTDET 소스를 사용하는 경우에는 낮은 증기압으로 인하여 증착 속도가 너무 늦다는 단점이 있다.
한편, 일본공개특허 제2002-193981호에서는 터셔리아밀이미도-트리스-디메틸아미도탄탈륨 (TAIMATA; Ta(NC(CH3)2C2H5)(N(CH3)2)3)의 제조 방법 및 이를 포함하는 용액을 전구체로 한 MOCVD(metal organic CVD) 방법을 개시하고 있다.
상기 방법에 의하면 TaCl5 1몰과 LiNMe2 4몰과 LiNHtAm 1몰을 유기용매 내, 실온에서 반응시키고, 여과 및 용매 제거하여 신규화합물 TAIMATA를 제조하게 된다. 이 원료를 핵산과 같은 유기 용매에 첨가하여 용해시키고 이를 사용하여 CVD 실 내에서 기판상에 증착하여 입방체의 TaN 박막을 형성할 수 있는 것으로 기재되어 있다.
유기 금속 전구체 또는 탄탈륨 할라이드 전구체 등을 반응 물질로 사용하여 원자층 및 박막을 형성하는 방법을 개시한 바 있다. 대한민국 특허 등록 제: 0449782호에 의하면, 기판이 놓여있는 챔버내에 가스 상태의 반응 물질을 도입하고, 이를 원자층 단위로 적층하는 방법이 개시되어 있다. 개시된 내용에 의하면 상 대적으로 낮은 온도에서, 낮은 비저항을 갖는 금속 원소를 포함하는 원자층을 용이하게 형성할 수 있게 된다.
또한, 본 출원인은 탄탈륨 아민 유도체를 반도체 장치의 제조 방법을 개시한 바 있다. 대한민국 공개특허 공보 제2005-0001262호(2005년 1월 6일자로 공개됨)에 의하면, 탄탈륨 아민 유도체를 전구체로 사용함으로서 반도체 장치의 전극을 형성하는 방법이 보고되어 있다.
그러나 개시된 기술과 비교하여 더욱 향상된 효과를 제공해 주는 원료에 대한 연구와 공정상의 기술 개선을 위한 노력은 지속적으로 이루어져야 할 것이다.
상기한 바와 같은 문제점을 고려한 본 발명의 제1 목적은 높은 내반응성을 가지며 높은 일함수를 갖는 탄탈륨 질소 박막을 형성하는 방법을 제공하는 것이다.
본 발명의 제2 목적은 고유전율을 갖는 게이트 절연막을 사용하면서도 페리미 레벨 피닝 현상을 발생시키지 않는 게이트 구조물의 형성 방법을 제공하는데 있다.
본 발명의 제3 목적은 고유전율을 갖는 게이트 절연막을 사용하면서도 N형 및 P형 MOS 트랜지스터의 문턱 전압 특성을 확보할 수 있는 반도체 장치의 듀얼 게이트 전극 형성 방법을 제공하는 것이다.
본 발명의 제4 목적은 누설 전류를 감소시킬 수 있는 커패시터의 형성 방법을 제공하는 것이다.
상기한 제1 목적을 달성하기 위한 탄탈륨 질소 박막을 형성하는 방법으로, 기판 상으로 탄탈륨, 질소 및 탄소의 결합 구조 및 상기 결합 구조와 리간드 결합되는 리간드 화합물을 포함하는 소오스 가스를 유입한다. 다음에, 상기 소오스 가스를 열분해시켜 상기 기판 상에 탄탈륨 탄소 질화막(TaCN)을 형성한다.
상기한 제2 목적을 달성하기 위한 게이트 구조물을 형성하는 방법으로, 우선 기판상에 고유전막을 형성한다. 상기 고유전막상으로 탄탈륨, 질소 및 탄소의 결합 구조 및 상기 결합 구조와 리간드 결합되는 리간드 화합물들을 포함하는 소오스 가스를 유입한다. 상기 소오스 가스를 열분해시켜 상기 고유전막 상에 탄탈륨 탄소 질화막(TaCN)을 형성한다. 다음에, 상기 탄탈륨 탄소 질화막을 패터닝하여 게이트 전극을 형성한다.
상기한 제3 목적을 달성하기 위한 듀얼 게이트 전극 형성 방법으로, NMOS 트랜지스터 영역 및 PMOS 트랜지스터 영역을 갖는 반도체 기판 상에 고유전막을 형성한다. 상기 PMOS 트랜지스터 형성 영역의 고유전막 상에 탄탈륨 탄소 질화막 패턴 및 도전막 패턴이 적층된 형태를 갖는 제1 게이트 전극과 상기 NMOS 트랜지스터 영역의 고유전막 상에 상기 도전막 패턴과 동일한 도전 물질로 이루어지는 제2 게이트 전극을 형성하는 단계를 포함하고, 상기 탄탈륨 탄소 질화막은 탄탈륨, 질소 및 탄소의 결합 구조 및 상기 결합 구조와 리간드 결합되는 리간드 화합물들을 포함하는 소오스 가스를 유입한 후, 상기 소오스 가스를 열분해시킴으로서 획득한다.
상기한 제4 목적을 달성하기 위한 커패시터 형성 방법으로, 기판 상에 탄탈륨, 질소 및 탄소의 결합 구조 및 상기 결합 구조와 리간드 결합되는 리간드 화합 물들을 포함하는 소오스 가스를 유입한다. 상기 소오스 가스를 열분해시켜 상기 기판 상에 탄탈륨 탄소 질화물로 이루어지는 제1 전극을 형성한다. 상기 제1 전극층상에 유전막을 형성한다. 상기 유전막상에 제2 전극층을 형성한다.
상기한 방법에 의하면, 4.6 내지 5.2eV 정도의 높은 일함수를 갖는 탄탈륨 탄소 질화막을 형성할 수 있다. 또한, 상기 탄탈륨 탄소 질화막을 반도체 장치의 전극막에 적용함으로서 반도체 장치의 동작 특성 및 신뢰성을 확보할 수 있다.
이하에서는, 본 발명의 탄탈륨 탄소 질화막을 형성하는 방법에 대해 좀 더 상세하게 설명한다.
우선, 기판 상으로 탄탈륨, 질소 및 탄소의 결합 구조 및 상기 결합 구조와 리간드 결합되는 리간드 화합물을 포함하는 소오스 가스를 유입한다. 다음에, 상기 소오스 가스를 열분해시켜 상기 기판 상에 탄탈륨 탄소 질화막(TaCN)을 형성한다.
상기 소오스 가스는 탄탈륨 아민 유도체를 포함한다. 구체적으로, 상기 소오스 가스는 화학식 Ta(NR1)(NR2R3)3(여기서 R1, R2 R3는 H 또는 C1-C6 알킬기로서 서로 동일하거나 상이하다)으로 사용할 수 있다. 더 구체적으로, 상기 소오스 가스는 터셔리아밀이미도-트리스-디메틸아미도 탄탈륨 (tertiaryamylimido-tris-dimethylamido tantalum: Ta(=NC(CH3)2C2H5)(N(CH3)2)3) : 이하, TAIMATA)을 사용할 수 있다. 발명자의 다양한 실험 결과, 상기 소오스 가스를 TAIMATA로 사용한 경우 4.6 내지 5.2eV 정도의 높은 일함수를 갖는 탄탈륨 탄소 질화막(TaCN)을 재현성 있 게 수득할 수 있었다.
이하에서는, 상기 소오스 가스를 TAIMATA를 사용하는 것으로 설명한다.
상기 증착 공정 시에, 소오스 가스를 기판 상으로 도입시키기 위한 캐리어 가스가 더 유입되어야 한다. 구체적으로, 상온에서 액체 상태인 상기 소오스 가스를 상기 캐리어 가스를 버블링하는 것에 의해 기화시킨 후 이를 기판 상으로 도입할 수 있다. 상기 기판 상으로 유입되는 소오스 가스의 유량은 상기 캐리어 가스의 유량에 따라 달라지게 된다. 상기 소오스 가스의 유량이 증가되면 상기 기판에 형성되는 탄탈륨 탄소 질화막의 증착 속도가 더 빨라지게 된다. 상기 캐리어 가스는 아르곤, 헬륨, 질소 등과 같은 불활성 가스를 사용하는 것이 바람직하다.
또한, 상기 증착 공정 시에 챔버 내의 압력을 조절하기 위한 압력 조절용 가스를 기판 상으로 더 유입시킨다. 상기 압력 조절용 가스는 아르곤, 헬륨, 질소 등의 불활성 가스를 사용하는 것이 바람직하다. 상기 캐리어 가스 및 압력 조절용 가스는 동일한 가스로 사용될 수도 있고, 서로 다른 가스로 사용될 수도 있다. 이 때, 상기 캐리어 가스 및 압력 조절용 가스는 서로 다른 공급 라인을 통해 유입된다.
다음에, 상기 소오스 가스를 열분해시키기 위하여, 증착시 압력은 0.01∼100 torr 범위를 유지하고, 증착 시의 온도는 400 내지 700℃가 되도록 한다. 상기 증착 시의 온도가 400℃ 이하이면 소오스 가스의 열분해가 어렵고, 700℃ 이상이면 열적 버짓에 의한 반도체 장치의 손상이 발생될 수 있다. 바람직하게, 증착 시의 압력은 0.1∼10 torr 범위를 유지하고, 증착 시의 온도는 500 내지 650℃가 되도록 한다.
상기 설명한 바와 같이, 소오스 가스를 열분해시키면 상기 소오스 가스 내의 결합 원소들 중에서 리간드 결합하는 원소들이 대부분 그 결합이 깨지면서 제거된다. 이는 리간드 결합 원소가 결합되어 있는 결합력이 상대적으로 약하기 때문에 상기 열에 의해 리간드 결합을 갖는 원소를 제거시킬 수 있는 것이다. 이 때, Ta=N 결합은 상대적으로 강한 결합력을 갖는 이중 결합을 가지므로 열에 의해 별다른 영향을 받지 않는다.
다만, 상기 소오스 가스가 열분해되면서 상기 리간드 결합하는 원소들이 완전히 제거되지 않고 일부 남게되기 때문에, 상기 공정에 의해 기판 상에 형성되는 박막 내에는 Ta=N 결합 이외에도 상기 소오스 가스 내의 탄소들도 다량으로 함유된다. 이로 인해, 상기 기판 상에는 탄탈륨 탄소 질화막이 형성된다.
상기 탄탈륨 탄소 질화막은 순수한 탄탈륨 질화막에 비해 매우 높은 일함수를 갖는다. 즉, 본 발명의 방법에 의해 형성되는 탄탈륨 탄소 질화막은 4.6 내지 5.2eV의 일함수를 갖는 반면에, 물리 기상 증착법에 의해 형성되는 순수한 탄탈륨 질화막의 경우에는 4.4eV 전후의 일함수를 갖는다. 그러므로, 탄탈륨 탄소 질화막 내의 탄소 성분이 일함수를 높히는 주요한 매개 변수(parameter)라 할 것이다. 상기 공정에 의하면, 상기 탄탈륨 탄소 질화막 내에는 5 내지 50% 정도의 탄소가 함유되어 있다.
상기 탄탈륨 탄소 질화막 내에 포함되는 질소의 함량을 조절하기 위하여, 상기 증착 공정 시에 질소를 포함하는 반응 가스를 더 유입할 수 있다. 상기 반응 가 스는 예를 들어 NH3, N2, N2H2 등을 사용할 수 있다.
또한, 상기 탄탈륨 탄소 질화막 내에 포함되는 탄소의 함량을 조절하기 위하여, 상기 증착 공정 시에 탄소를 포함하는 반응 가스를 더 유입할 수 있다. 상기 반응 가스는 예를 들어 CH4, C2H2 등을 사용할 수 있다.
상기 소오스 가스에서 리간드 화합물을 좀 더 용이하게 상기 탄탈륨, 탄소 및 질소의 결합 구조로부터 리간드 결합이 끊어지도록 하기 위하여, 상기 증착 공정 시에 수소, SiH4, Si2H6 등과 같은 반응 가스를 더 유입할 수도 있다. 상기 수소, SiH4, Si2H6 등과 같은 반응 가스를 유입하는 경우에는 리간드 결합이 더 잘 끊어지게 되어 주로 Ta=N의 이중 결합이 남게되므로 증착되는 막 내에 포함되는 탄소의 함량이 감소하게된다. 때문에, 5.0eV 이상의 높은 일함수를 갖는 탄탈륨 탄소 질화막을 형성하기 위해서는 상기한 수소, SiH4, Si2H6 등과 같은 반응 가스를 유입하지 않는 것이 더 바람직하다.
또한, 상기 탄탈륨 탄소 질화막을 형성한 이 후에 리모트 플라즈마 방식 또는 다이렉트 플라즈마 방식으로 활성화시킨 NH3, H2, N2, SiH4, Si2H6 등의 물질로 상기 막을 포스트 처리할 수 있다. 상기 포스트 처리를 통해 상기 탄탈륨 탄소 질화막 표면에 불순물이 잔류하는 것을 방지할 수 있다.
특히, 수소 또는 수소를 포함하는 가스를 사용하여 상기 탄탈륨 탄소 질화막을 포스트 처리하는 경우, 상기 탄탈륨 탄소 질화막 내에 포함되는 탄소가 강한 결 합력을 갖는 상기 수소와 결합하면서 일부 제거될 수 있다. 그러므로, 상기 탄탈륨 탄소 질화막 내에 포함되는 탄소의 함량이 감소되고 상대적으로 질소의 함량이 증가되는 결과를 나타내게 된다. 이로 인해, 최종적으로 형성되는 탄탈륨 탄소 질화막 내에 포함되는 탄소 및 질소의 함량을 조절할 수 있다. 그러나, 상기 포스트 처리 공정은 생략할 수 있다.
한편, 상기 탄탈륨 탄소 질화막의 일함수 및 특성을 조절하기 위하여, 질소 또는 산소 등을 도핑시키는 공정을 더 수행할 수 있다.
상기한 방법에 의하면, 4.6 내지 5.2eV의 높은 일함수를 갖는 금속 박막으로서 탄탈륨 탄소 질화막을 형성할 수 있다. 상기한 탄탈륨 탄소 질화막은 트랜지스터의 게이트 전극, 커패시터의 전극막 등에 다양하게 적용할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 하기에서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사항이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판상에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수 있다.
제1 실시예
도 4는 본 발명의 제1 실시예에 따른 게이트 구조물의 사시도이다.
본 실시예는 PMOS 트랜지스터에 채용하기에 적합한 게이트 구조물에 관한 것임을 알려둔다.
도 4를 참조하면, 반도체 기판(100)의 소정 영역에 활성 영역을 한정하는 소자분리막(110)이 배치된다. 상기 활성 영역에 해당하는 기판 표면 아래에는 트랜지스터의 채널 영역으로 제공되는 채널 도핑 영역(도시하지 않음)이 형성되어 있다. 상기 채널 도핑 영역에는 N형 불순물이 도핑되어 있다.
상기 반도체 기판(100) 상에는 통상의 실리콘 산화물에 비해 높은 유전 상수를 갖는 고유전막(120)이 개재된다. 상기 고유전막(120)은 게이트 절연막으로서 제공된다.
상기 고유전막(120)은 탄탈륨 산화막(Ta2O5), 티타늄 산화막(TiO2), 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO2), 하프늄 실리케이트(HfSixOy), 지르코늄 실리케이트(ZrSixOy), 질화 하프늄 실리케이트(HfSixOyNz), 질화 지르코늄 실리케이트(ZrSixOyNz), 알루미늄 산화막(Al2O3), 질화 알루미늄 산화막(AlxOyNz), 하프늄 알루미네이트(HfAlxOy), 이트륨 산화막(Y2O3), 니오븀 산화막(Nb2O5), 세슘 산화막(CeO2), 인듐 산화막(InO3), 란탈륨 산화막(LaO2), ((Ba,Sr)TiO3, BST)막, (Pb(Zr,Ti)O3, PZT)막, 스트론튬 티타늄 산화막(SrTiO3), 납 티타늄 산화막 (PbTiO3), 스트론튬 루테늄 산화막(SrRuO3), 칼슘 루테늄 산화막(CaRuO3), (Pb,La)(Zr, Ti)O3막, (Sr,Ca)RuO3막 등이 바람직하게 사용될 수 있다. 즉, 상기 고유전막(120)은 라미네이트 구조(laminate structure), 즉, 상기 예시된 물질들이 복수의 얇은 층으로 적층된 구조를 가질 수 있다.
상기 고유전막(120) 상에는 게이트 전극 구조물(190)이 배치된다. 또한, 상기 게이트 전극 구조물(190)의 측벽에는 게이트 스페이서(160)가 배치된다.
상기 게이트 전극 구조물(190)은 탄탈륨 탄소 질화막 패턴(135) 및 도전막 패턴(145)이 적층된 형상을 갖는다.
상기 탄탈륨 탄소 질화막 패턴(135)은 탄탈륨, 질소 및 탄소의 결합 구조 및 상기 결합 구조와 리간드 결합되는 리간드 화합물을 포함하는 소오스 가스를 유입한 후, 상기 소오스 가스를 열분해시키는 공정을 수행함으로서 수득된 것이다. 상기 방법에 의해 수득된 탄탈륨 탄소 질화막 패턴(135)은 특히 고유전막(120)에 대한 내반응성이 우수하고 PMOS 트랜지스터의 게이트 전극으로 사용하기에 적합한 4.6 내지 5.2 eV 정도의 높은 일함수를 갖는다.
상기 탄탈륨 탄소 질화막 패턴(135) 내에는 5 내지 50%의 탄소를 함유한다. 상기 탄탈륨 탄소 질화막 패턴(135)은 20 내지 1000Å의 두께를 갖는다. 더 바람직하게는, 상기 탄탈륨 탄소 질화막 패턴(135)은 20 내지 300Å의 두께를 갖는다.
상기 탄탈륨 탄소 질화막 패턴(135) 상에 구비되는 상기 도전막 패턴(145)은 게이트 전극의 패터닝을 용이하게 하고 콘택 형성 영역을 확보하기 위해 제공되는 것이다. 상기 도전막 패턴(145)은 예를 들어 텅스텐, 탄탈륨, 티타늄, 알루미늄, 구리 등과 같은 금속 물질 또는 티타늄 실리사이드, 코발트 실리사이드, 텅스텐 실리사이드, 탄탈륨 실리사이드 등과 같은 금속 실리사이드 물질로 이루어질 수 있다. 또는, 상기 도전막 패턴(145)은 불순물이 도핑된 폴리실리콘으로 이루어질 수 있다. 상기 도전막 패턴(145)은 1000 내지 3000Å의 두께를 갖는다.
상기 게이트 구조물 주변의 반도체 기판(100)에는 P형 불순물이 도핑된 저농도 불순물 영역(150)이 배치된다. 게이트 스페이서(160) 주변의 반도체 기판(100)에는 P형 불순물이 도핑된 고농도 불순물 영역(170)이 배치된다.
상기 고농도 불순물 영역(170)은 저농도 불순물 영역(150) 보다 더 높은 농도 및 더 깊은 깊이를 갖는다. 이에 따라, 고농도 불순물 영역(170)및 저농도 불순물 영역(150)은 통상적인 LDD 구조를 갖고, 반도체 트랜지스터의 소오스/드레인 역할을 한다.
도 5 내지 도 9는 도 4에 도시된 게이트 구조물의 형성 방법을 나타내는 공정 단면도들이다. 본 실시예는 PMOS 트랜지스터에 적합한 게이트 구조물의 형성 방법임을 알려둔다.
도 5를 참조하면, 반도체 기판(100)에서 활성 영역을 한정하기 위한 소자분리막(110)을 형성한다. 반도체 장치의 고집적화를 위해, 상기 소자분리막(110)은 트렌치 소자 분리 기술을 사용하여 형성하는 것이 바람직하다. 이 때, 상기 소자분리막(110)과 반도체 기판(100) 사이에는 트렌치 내벽 산화막(도시하지 않음) 및 실 리콘 질화막 라이너(도시하지 않음)가 형성될 수도 있다. 상기 반도체 기판(100)의 활성 영역에 N형 불순물을 도핑함으로서 PMOS 트랜지스터의 채널 영역(도시하지 않음)을 형성한다.
상기 소자분리막(110)을 포함하는 반도체 기판(100)의 전면에 고유전막(120)을 형성한다. 상기 고유전막(120)은 본 발명에 따른 MOS 트랜지스터에서 게이트 절연막의 역할을 하는 물질이다. 여기서 상기 고유전막(120)은 적어도 실리콘 산화물(SiO2)에 비해 고유전 상수를 갖는 절연 물질을 말한다.
상기 고유전막(120)은 구체적으로, 탄탈륨 산화막(Ta2O5), 티타늄 산화막(TiO2), 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO2), 하프늄 실리케이트(HfSixOy), 지르코늄 실리케이트(ZrSixOy), 질화 하프늄 실리케이트(HfSixOyNz), 질화 지르코늄 실리케이트(ZrSixOyNz), 알루미늄 산화막(Al2O3), 질화 알루미늄 산화막(AlxOyNz), 하프늄 알루미네이트(HfAlxOy), 이트륨 산화막(Y2O3), 니오븀 산화막(Nb2O5), 세슘 산화막(CeO2), 인듐 산화막(InO3), 란탈륨 산화막(LaO2), ((Ba,Sr)TiO3, BST)막, (Pb(Zr,Ti)O3, PZT)막, 스트론튬 티타늄 산화막(SrTiO3), 납 티타늄 산화막(PbTiO3), 스트론튬 루테늄 산화막(SrRuO3), 칼슘 루테늄 산화막(CaRuO3), (Pb,La)(Zr, Ti)O3막, (Sr,Ca)RuO3막 등을 사용하여 형성할 수 있다. 또한, 상기 고유전막(120)은 라미네이트 구조(laminate structure), 즉, 상기 예시된 물질들로 복수의 얇은 층을 구성하는 구조로 형성할 수도 있다.
상기 고유전막(120)은 CVD(chemical vapor deposition) 기술을 사용하여 형성하는 것이 바람직하다. 이러한 화학기상증착 기술외에도 원자층 증착(atomic layer deposition, ALD) 기술 및 금속 유기 화학기상증착(metal-organic chemical vapor deposition, MOCVD) 기술 등이 사용가능하다.
상기 고유전막(120)이 갖는 고유전(high k) 특성은 강한 이온 분극(strong ionic polarization)의 결과이다. 이러한 고유전 특성을 갖기 위해서는, 상기 고유전막(120)은 불순물이 없고 (free of impurities), 정확한 화학양론적 조성을 갖고 (have correct stoichiometry) 그리고 결정화(crystalline) 되어야 한다. 그런데, 많은 경우에 있어서, 상기 고유전막(120)은 우수한 스텝커버러지를 갖도록 저온 (예를 들면, 400 내지 700℃ )에서 실시되는 금속 유기 화학기상증착 기술을 사용하여 형성된다. 하지만, 상기 저온에서 형성되는 고유전막(120)은 고유전 특성을 위한 세가지 조건은 만족시키지 못한다. 이에 따라, 저온에서 형성된 고유전막(120)이 적절한 정전용량 및 누설 전류의 특성을 갖게 하는 열처리 공정을 더 실시하는 것이 바람직하다.
상기 열처리는 세가지 기능을 갖는다. 첫째로, 열처리는 상기 증착된 막에서 불순물을 제거하는 기능을 갖는다. 예를 들면, 대략 600℃ 에서 실시하는 열처리는 탄탈륨 산화막에서 메탄(CH4) 가스 및 수증기(H2O)를 배출시킨다. 유사하게, 900℃ 에서 실시하는 열처리는 BST막에서, 그 내부에 포함된 금속 탄화염 불순물(metal carbonate impurities)의 분해 결과인 이산화탄소(CO2)를 배출시킨다. 이러한 현상들은 열탈착분광(thermal desortion spectroscopy)을 통해 확인할 수 있다. 상기 불순물이 제거됨으로써 막의 밀도가 증가하며, 그 결과로 열처리된 막은 증가된 정전 용량과 감소된 누설 전류의 특성을 갖는다.
두 번째로, 상기 열처리는 최적의 전기적 특성을 위해 요구되는 화학양론적 조성을 맞추는 기능을 한다. 예를 들면, 탄탈륨 산화막은 증착된 상태에서 산소 결핍이지만, 산소 분위기에서 열처리함에 따라 정확한 화학양론적 조성을 갖게 된다.
세 번째로, 상기 열처리는 고유전막(120)을 결정화시키는 기능을 갖는다. 저온에서 증착된 막은 비정질 상태(phase)이며, 바람직한 전기적 특성을 위해 요구되는 미세구조(microstructure)를 갖지 못한다. 상기 탄탄륨 산화막을 결정화시키기 위하여 요구되는 열처리 온도는 약 800℃ 이고, 상기 BST를 결정화시키기 위해 요구되는 열처리 온도는 약 700℃ 이다.
한편, 고유전막(120)에 대한 열처리 시간이 과도할 경우, 산소 원자가 고유전막(120)을 관통하여 반도체 기판(100)과 반응함으로써, 고유전막(120)과 반도체 기판(100) 사이에 원하지 않는 실리콘 산화막(도시하지 않음)이 형성될 수도 있다. 상기 실리콘 산화막은 게이트 절연막의 정전 용량을 감소시키는 원인이 되므로, 열처리 공정은 세심하게 조절되어야 한다. 이러한 실리콘 산화막 생성의 문제점을 최소화하기 위하여, 열처리 공정은 급속 열처리 기술을 사용하여 실시하는 것이 바람직하다.
도 6을 참조하면, 상기 고유전막(120) 상으로 탄탈륨, 질소 및 탄소의 결합 구조 및 상기 결합 구조와 리간드 결합되는 리간드 화합물을 포함하는 소오스 가스를 유입하고, 상기 소오스 가스를 열분해함으로서 탄탈륨 탄소 질화막(130)을 형성 한다. 상기 탄탈륨 탄소 질화막(130)은 게이트 전극으로 제공되기 위한 막이다.
상기 고유전막(120) 상에 직접 접촉하는 게이트 전극막이 폴리실리콘으로 이루어지는 경우, 상기 고유전막(120)과 폴리실리콘이 서로 반응함으로서 페르미 레벨 피닝 현상이 발생하고 이로 인해 MOS 트랜지스터의 문턱 전압의 절대값이 지나치게 높아지게 되므로 바람직하지 않다. 때문에, 상기 게이트 전극막은 상기 고유전막(120)과 반응하지 않는 특성을 갖고, 상기 페르미 레벨 피닝 현상이 발생되지 않는 금속 물질로 형성되는 것이 바람직하다. 또한, 등가 산화막 두께 (equivalent oxide thickness, EOT)의 증가를 유발하는 산화 반응의 방지를 위해, 상기 게이트 전극막은 우수한 내산화성(oxidation resistance)을 갖는 것이 바람직하다. 더구나, PMOS트랜지스터의 게이트 전극막인 경우에는 4.6 내지 5.2 eV의 높은 일함수를 갖는 것이 바람직하다.
따라서, 본 실시예에서는 게이트 전극으로 제공되기 위한 막으로서 상기 설명한 공정에 의해 수득되는 탄탈륨 탄소 질화막(130)을 사용하는 것이다.
특히, 상기 PMOS트랜지스터의 게이트 전극으로 사용하기에 적합한 높은 일함수를 갖는 탄탈륨 탄소 질화막(130)을 형성하기 위하여 상기 소오스 가스는 화학식 Ta(NR1)(NR2R3)3(여기서 R1, R2 R3는 H 또는 C1-C6 알킬기로서 서로 동일하거나 상이하다)으로 사용하는 것이 바람직하다. 더 구체적으로, 상기 소오스 가스는 TAIMATA를 사용하는 것이 바람직하다.
상기 증착 공정 시에 상기 TAIMATA를 기판 상으로 도입시키기 위한 캐리어 가스가 더 유입되는 것이 바람직하다. 구체적으로, 상온에서 액체 상태인 상기 TAIMATA를 상기 캐리어 가스를 버블링하는 것에 의해 기화시킨 후 이를 기판 상으로 도입할 수 있다. 상기 캐리어 가스는 아르곤, 헬륨, 질소 등과 같은 불활성 가스를 사용하는 것이 바람직하다.
상기 증착 공정 시에 반응 챔버 내의 압력을 조절하기 위한 압력 조절용 가스가 기판 상으로 더 유입되는 것이 바람직하다. 상기 압력 조절용 가스는 아르곤, 헬륨, 질소 등의 불활성 가스를 사용하는 것이 바람직하다. 상기 캐리어 가스 및 압력 조절용 가스는 동일한 가스로 사용될 수도 있고, 서로 다른 가스로 사용될 수도 있다.
또한, 상기 소오스 가스를 열분해시키기 위하여, 증착시 압력은 0.01∼100 torr 범위를 유지하고, 증착 시의 온도는 400 내지 700℃ 가 되도록 한다.
상기 방법에 의해 형성되는 탄탈륨 탄소 질화막(130)은 4.6 내지 5.2 eV의 일함수를 가지므로 PMOS 트랜지스터의 게이트 전극으로 사용되기에 적합하다. 또한, 상기 탄탈륨 탄소 질화막(130) 내에는 5 내지 50%탄소가 함유되어 있다.
상기 탄탈륨 탄소 질화막(130) 내에 포함되는 질소의 함량을 조절하기 위하여, 증착 시에 질소를 포함하는 반응 가스를 더 유입할 수 있다. 상기 질소를 포함하는 반응 가스의 예로는 질소, NH3, N2H2 등을 들 수 있다.
또한, 상기 탄탈륨 탄소 질화막(130) 내에 포함하는 탄소의 함량을 조절하기 위하여, 증착 시에 탄소를 포함하는 반응 가스를 더 유입할 수 있다. 상기 탄소를 포함하는 반응 가스는 예로는 CH4 , C2H2등을 들 수 있다.
상기 질소 및 탄소의 함량에 따라 탄탈륨 탄소 질화막(130)의 일함수가 변화하게 된다.
이하에서는, 게이트 전극으로 사용되는 금속 물질의 일함수와 상기 금속 물질을 채용하는 MOS 트랜지스터의 특성에 대해 좀 더 상세하게 설명한다.
일반적으로, 금속 물질은 고유한 페르미 레벨을 갖고 있으며, 폴리실리콘 물질과는 달리 불순물의 도핑에 의해 페르미 레벨의 조절할 수 없다. 그러므로, 게이트 전극으로 금속 물질을 사용하는 경우에는 상기 게이트 전극의 일함수도 역시 고정된다. 그런데, 상기 트랜지스터의 문턱 전압은 상기 게이트 전극의 일함수에 의해 지배적으로 변화되기 때문에, 반도체 장치에서 요구하는 문턱 전압을 수득하기 위해서는 적절한 일함수를 갖는 금속 물질을 게이트 전극으로 사용하여야만 한다. 예를 들어, 0.3 내지 0.9V 정도의 문턱 전압을 갖는 NMOS 트랜지스터의 경우에는 3.7 내지 4.2eV 정도의 일함수를 갖는 도전 물질이 게이트 전극으로 사용되어야 하며, -0.3 내지 -0.9V 정도의 문턱 전압을 갖는 PMOS 트랜지스터의 경우에는 4.6 내지 5.2eV 정도의 일함수를 갖는 도전 물질이 게이트 전극으로 사용되어야 한다. 그런데, 통상적으로 반도체에 사용되는 금속 물질은 일함수가 상기 PMOS 트랜지스터를 형성할 수 있을 정도로 충분히 높지 않으므로, 상기 PMOS 트랜지스터에 적합한 높은 일함수를 갖는 금속 물질이 요구되는 것이다.
그런데, 본 발명의 방법에 의해 형성되는 탄탈륨 탄소 질화막(130)은 4.6 내지 5.2eV 정도의 높은 일함수를 가지기 때문에, PMOS 트랜지스터의 문턱 전압이 -0.3 내지 -0.9V 수준을 갖도록 충분히 조절할 수 있다.
이 때, 상기 고유전막(120)과 탄탈륨 탄소 질화막(130)은 후속 게이트 패터닝 공정의 편의를 위해 서로 식각 선택비를 갖는 물질로 형성하는 것이 바람직하다.
상기 탄탈륨 탄소 질화막(130)은 건식 식각 공정을 통해 쉽게 식각되지 않는다. 특히, 상기 탄탈륨 탄소 질화막(130)의 두께가 두꺼운 경우에는 식각 공정을 수행하기가 더 어렵다. 또한, 상기 탄탈륨 탄소 질화막(130)은 탄소를 포함하고 있으므로 비저항이 매우 높다.
때문에, 상기 탄탈륨 탄소 질화막(130)은 게이트 전극으로 기능할 수 있으면서 후속의 열적 버짓에 대한 내성을 가질 수 있는 최대한 얇은 두께로 형성하는 것이 게이트 전극의 저항 감소 및 용이한 패터닝 공정를 위하여 바람직하다. 구체적으로, 상기 탄탈륨 탄소 질화막(130)은 20 내지 1000Å의 두께로 형성한다. 더 바람직하게는, 20 내지 300Å의 두께로 형성한다.
상기 설명한 방법에 의해 탄탈륨 탄소 질화막(130)을 형성한 이 후에, 리모트 플라즈마 방식 또는 다이렉트 플라즈마 방식으로 활성화시킨 NH3, H2, N2, SiH4, Si2H6 등의 물질로 상기 막을 포스트 처리할 수 있다. 그러나, 상기 포스트 처리 공정은 생략할 수도 있다.
또한, 상기 탄탈륨 탄소 질화막(130)의 특성 및 일함수를 조절하기 위하여 상기 탄탈륨 탄소 질화막(130)에 질소 또는 산소를 도핑하는 공정을 더 수행할 수 있다.
도 7을 참조하면, 상기 탄탈륨 탄소 질화막(130)상에 게이트 전극과 연결되는 콘택 형성 영역을 확보하기 위한 도전막(140)을 형성한다. 상기 탄탈륨 탄소 질화막(130)이 20 내지 1000Å의 두께로 매우 얇게 형성되기 때문에, 상기 탄탈륨 탄소 질화막(130)만으로 게이트 전극을 형성할 시에 패터닝 공정이 매우 어려울 뿐 아니라 후속 공정에서 상기 게이트 전극과 직접적으로 연결되는 콘택을 형성하기가 매우 어렵다. 때문에, 상기 탄탈륨 탄소 질화막(130) 상에 도전막(140)을 형성하는 것이다.
상기 도전막(140)은 도핑된 폴리실리콘을 증착시켜 형성할 수 있다. 또한, 상기 도전막(140)은 게이트 전극 구조물의 저항을 감소시키기 위하여, 텅스텐(W), 탄탈륨(Ta), 티타늄(Ti), 알루미늄(Al), 구리(Cu)와 같은 금속 물질 또는 티타늄 실리사이드(TiSix), 코발트 실리사이드(CoSix), 텅스텐 실리사이드, 탄탈륨 실리사이드 등과 같은 금속 실리사이드 물질을 증착시켜 형성할 수 있다.
상기 도전막(140)은 후속 공정에서 콘택홀을 형성할 시에 식각 마진을 충분히 갖도록 하기 위하여 적어도 1000Å의 두께를 갖는 것이 바람직하다. 더 바람직하게는, 상기 도전막은 1000 내지 3000Å의 두께로 형성한다. 상기 도전막(140)은 물리기상증착 공정, 화학기상증착 공정 등을 수행하여 형성할 수 있다.
도 8을 참조하면, 도전막(140) 및 탄탈륨 탄소 질화막(130)을 차례로 패터닝 하여, 탄탈륨 탄소 질화막 패턴(135) 및 도전막 패턴(145)이 적층된 게이트 전극 구조물(190)을 형성한다. 이 때, 게이트 전극 구조물(190)은 상기 고유전막(120)을 노출시키면서 소자분리막(110)을 가로지른다.(도시하지 않음). 게이트 전극 구조물 (190)을 형성하기 위하여 사진 공정 및 이방성 식각 공정을 수행하는 것이 바람직하다.
이 때, 게이트 전극 구조물(190)주변에 잔존하는 고유전막(120)은 후속의 이온주입 공정에서 이온 채널링을 방지하는 버퍼막으로 사용될 수 있다. 또한, 상기 게이트 전극 구조물(190) 주변의 반도체 기판은 트랜지스터의 소오스/드레인이 형성되는 영역이다. 따라서, 상기 식각 공정은 고유전막(120) 및 그 하부의 반도체 기판(100)이 손상되는 것을 최소화하면서 수행하는 것이 바람직하다. 이를 위해, 게이트 전극 구조물(190) 형성을 위한 식각 공정은 고유전막(120)에 대해 선택성을 갖는 식각 레서피를 사용하여 실시한다.
상기 게이트 전극 구조물(190)을 이온 주입마스크로 사용하여 P형 불순물을 저농도로 도핑함으로서 게이트 전극 구조물(190) 주변의 반도체 기판(100)에 저농도 불순물 영역(150)을 형성한다.
도 9를 참조하면, 상기 게이트 전극 구조물(190)의 측벽에 게이트 스페이서(160)를 형성한다. 게이트 스페이서(160)를 마스크로 사용하여 P형 불순물을 고농도로 이온 주입함으로서, 게이트 스페이서(160) 주변의 반도체 기판(100)에 고농도 불순물 영역(170)을 형성한다.
상기 고농도 이온 주입 공정을 실시한 후, 주입된 불순물의 활성화를 위한 열처리 공정을 더 실시하는 것이 바람직하다. 열처리 공정은 급속 열처리 공정인 것이 바람직하다.
상기 공정을 수행함으로서, PMOS 트랜지스터가 완성된다. 상기 PMOS 트랜지 스터에 탄탈륨 탄소 질화막 패턴을 포함하는 게이트 구조물이 채용됨에 따라, 게이트 절연막으로서 고유전막을 사용하더라도 페르미 레벨 피닝 현상이 발생되지 않는다. 또한, 상기 탄탈륨 탄소 질화막 패턴이 4.6 내지 5.2eV 정도의 높은 일함수를 가지기 때문에, 이를 채용하는 상기 PMOS 트랜지스터의 문턱 전압을 -0.5 내지 -0.9V 수준으로 충분히 조절할 수 있다.
제2 실시예
도 10은 본 발명의 제2 실시예에 따른 게이트 구조물의 사시도이다.
제2 실시예는 다마신 공정을 통해 형성된 게이트 구조물이라는 점에서 제1 실시예와 차이가 있다. 제2 실시예에서 상기 제1 실시예와 동일한 막질은 동일한 참조 번호로 나타내었으며, 동일한 막질에 대한 형성 방법은 제1 실시예와 동일하므로 중복되는 설명은 가능한한 생략한다.
도 10을 참조하면, 반도체 기판(100)의 소정 영역에 활성 영역을 한정하는 소자분리막(110)이 배치된다. 상기 활성 영역에 해당하는 기판 표면 아래에는 트랜지스터의 채널 영역으로 제공되는 채널 도핑 영역(도시되지 않음)이 형성되어 있다. 상기 채널 도핑 영역에는 N형 불순물이 도핑되어 있다.
상기 활성 영역상에는 소자분리막(110)을 가로지르는 게이트 전극 구조물(190')이 배치된다. 상기 게이트 전극 구조물(190')의 측벽에는 게이트 스페이서(160)가 배치된다.
상기 게이트 전극 구조물(190')은 탄탈륨 탄소 질화막 패턴(135') 및 도전막 패턴(145')이 적층된 형상을 갖는다. 상기 탄탈륨 탄소 질화막 패턴(135')은 20 내지 1000Å의 두께를 갖는다. 상기 탄탈륨 탄소 질화막 패턴(135')은 도전막 패턴(145')의 측벽 및 저면을 감싸는 U자 형상을 갖는다. 상기 탄탈륨 탄소 질화막 패턴(135')은 상기 제1 실시예에서 설명한 것과 동일한 방법에 의해 수득한 것이다.
상기 도전막(145')은 게이트 전극의 패터닝을 용이하게 하고 콘택 형성 영역을 확보하기 위하여 제공되는 것으로, 텅스텐, 탄탈륨, 티타늄, 알루미늄, 구리와 같은 금속 물질, 티타늄 실리사이드, 코발트 실리사이드, 텅스텐 실리사이드, 탄탈륨 실리사이드와 같은 금속 실리사이드 물질로 이루어질 수 있다. 또는, 상기 도전막은 폴리실리콘으로 이루어질 수 있다.
한편, 상기 게이트 전극 구조물(190')의 저면 및 측면에는 고유전 상수의 물질로 이루어지는 고유전막 패턴(125)이 배치된다. 상기 고유전막 패턴(125)은 게이트 전극 구조물(190')과 반도체 기판(100) 사이 및 상기 게이트 전극 구조물(190')과 게이트 스페이서(160) 사이에 연속적으로 개재된다. 도시된 바와 같이, 상기 고유전막 패턴(125)은 상기 탄탈륨 탄소 질화막 패턴(135')의 하부면에 U자 형상을 갖도록 형성된다.
상기 고유전막 패턴(125)은 트랜지스터의 게이트 절연막으로 제공된다. 상기 고유전막 패턴(125)으로 상기 제1 실시예에서 예시한 막들이 사용될 수 있다. 즉, 상기 고유전막(120)은 라미네이트 구조(laminate structure), 즉, 상기 예시된 물질들이 복수의 얇은 층으로 적층된 구조를 가질 수 있다.
상기 게이트 전극 구조물(190') 주변의 반도체 기판(100)에는 P형 불순물이 도핑된 저농도 불순물 영역(150)이 배치된다. 게이트 스페이서(160) 주변의 반도체 기판(100)에는 P형 불순물이 도핑된 고농도 불순물 영역(170)이 배치된다.
상기 고농도 불순물 영역(170)은 저농도 불순물 영역(150) 보다 더 높은 농도 및 더 깊은 깊이를 갖는다. 이에 따라, 고농도 불순물 영역(170)및 저농도 불순물 영역(150)은 통상적인 LDD 구조를 갖고, 반도체 트랜지스터의 소오스/드레인 역할을 한다.
도 11 내지 도 13은 도 10에 도시된 게이트 구조물 형성 방법을 나타내는 공정 단면도들이다.
도 11을 참조하면, 반도체 기판(100)의 소정 영역에 활성 영역을 한정하는 소자분리막(110)을 형성한다. 소자분리막(110)을 포함하는 반도체 기판 전면에 주형막(도시하지 않음)을 형성한 후, 이를 패터닝하여 주형 패턴(200)을 형성한다. 주형 패턴(200)은 소자분리막(110)을 가로지르면서 반도체 기판(100)의 상부면을 노출시키는 개구부(205)를 갖는다. 다마신 공정을 사용하여 게이트 전극 구조물을 형성할 경우, 주형 패턴(200)은 게이트 전극 구조물을 정의하는 거푸집의 역할을 한다.
상기 주형 패턴(200) 형성을 위한 패터닝 공정은 반도체 기판(100)에 대해 선택성을 갖는 식각 레서피를 사용한 이방성 식각 방법으로 실시하는 것이 바람직하다. 이를 위해, 상기 주형막은 반도체 기판(100)에 대해 식각 선택성을 갖는 물질막을 사용하여 형성한다. 또한, 후속의 주형 패턴(200)를 제거할 시에 게이트 구 조물들이 손상되는 것을 최소화하기 위해, 상기 주형막은 상기 게이트 구조물에 포함되는 막들 구체적으로, 고유전막(120'), 탄탈륨 탄소 질화막(130') 및 도전막(140')에 대해 식각 선택비를 갖는 물질을 사용하여 형성하는 것이 바람직하다. 이를 위해, 주형막은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화 질화막 중에서 선택된 적어도 한가지 물질막으로 형성한다.
상기 주형 패턴(200) 형성을 위한 사진 공정의 편의를 위해, 주형막의 상부에 반사 방지막(210)을 더 형성할 수도 있다. 반사 방지막(210)은 실리콘 산화질화막(SiON)으로 형성하는 것이 바람직하다. 따라서, 상기 주형막을 실리콘 산화질화막으로 형성할 경우에는 반사 방지막(210)을 형성할 필요는 없다.
상기 주형 패턴의 측벽, 저면 및 상부면에 연속적으로 고유전막(120')을 형성한다.
상기 고유전막(120') 상에 탄탈륨, 질소 및 탄소의 결합 구조 및 상기 결합 구조와 리간드 결합되는 리간드 화합물을 포함하는 소오스 가스를 유입하고, 상기 소오스 가스를 열분해함으로서 게이트 전극으로 제공되기 위한 탄탈륨 탄소 질화막(130')을 형성한다. 상기 소오스 가스는 화학식 Ta(NR1)(NR2R3)3(여기서 R1, R2 R3는 H 또는 C1-C6 알킬기로서 서로 동일하거나 상이하다)으로 사용할 수 있다. 더 구체적으로, 상기 소오스 가스는 TAIMATA을 사용할 수 있다.
상기 증착 공정 시에, 소오스 가스를 기판 상으로 도입시키기 위한 캐리어 가스 및 증착 챔버 내의 압력을 조절하기 위한 압력 조절용 가스를 기판 상으로 더 유입하는 것이 바람직하다. 상기 캐리어 가스 및 압력 조절용 가스는 서로 다른 공 급 라인으로부터 유입된다. 또한, 상기 캐리어 가스 및 압력 조절용 가스는 아르곤, 헬륨, 질소 등과 같은 불활성 가스를 사용하는 것이 바람직하다.
상기 고유전막 및 탄탈륨 탄소 질화막의 형성 방법은 상기 실시예 1의 방법과 동일하므로 더 이상의 설명은 생략한다.
다음에, 상기 주형 패턴(200)의 개구를 충분하게 매립하도록 도전막(140')을 형성한다. 상기 도전막(140')은 텅스텐, 탄탈륨, 티타늄, 알루미늄, 구리와 같은 금속 물질, 티타늄 실리사이드, 코발트 실리사이드, 텅스텐 실리사이드, 탄탈륨 실리사이드와 같은 금속 실리사이드 물질을 증착하여 형성할 수 있다. 또는, 상기 도전막(140')은 폴리실리콘을 증착하여 형성할 수 있다.
본 실시예에서는 다마신 공정을 사용하므로, 상기 도전막(140')을 구리로 사용하는 것이 게이트 구조물의 저항의 감소 측면에서 가장 바람직하다. 상기 구리를 사용하여 도전막(140')을 형성하는 방법으로는 전기 도금 기술을 사용할 수 있다.
도 12를 참조하면, 도전막(140'), 탄탈륨 탄소 질화막(130) 및 고유전막(102')을 연마함으로서, 반사방지막(210)의 상부면을 노출시킨다. 상기 연마 공정은 CMP 기술을 사용하여 수행하는 것이 바람직하다. 이에 따라, 개구부(205) 내부에는 고유전막 패턴(125), 탄탈륨 탄소 질화막 패턴(135') 및 도전막 패턴(145')이 형성된다. 도시한 바와 같이, 단면에서 볼 때, 고유전막 패턴(125) 및 탄탈륨 탄소 질화막 패턴(135')은 U자형이고, 도전막 패턴(140')은 사각형이다.
도 13을 참조하면, 반사방지막(210) 및 주형 패턴(200)을 제거하여, 게이트 전극 구조물(190') 주위의 반도체 기판(100)을 노출시킨다. 상기 제거 공정은 반도 체 기판(100), 고유전막 패턴(125), 탄탈륨 탄소 질화막 패턴(135') 및 도전막 패턴(145')에 대해 선택성을 갖는 식각 레서피를 사용한, 등방성 식각의 방법으로 실시하는 것이 바람직하다.
상기 게이트 전극 구조물(190')을 이온 주입 마스크로 사용한 이온 주입 공정을 실시하여, 게이트 전극 구조물(190') 측면의 노출된 반도체 기판(100)에 P형의 불순물을 도핑함으로서 저농도 불순물 영역(150)을 형성한다.
다음에, 게이트 전극 구조물(190')의 측벽에 게이트 스페이서(160)를 형성한다. 게이트 스페이서(160) 및 게이트 전극 구조물(190')을 이온 주입 마스크로 사용한 이온 주입 공정을 실시하여 게이트 스페이서(160) 측면의 노출된 반도체 기판(100)에 P형의 불순물을 도핑함으로서 고농도 불순물 영역(170)을 형성한다. 이후, 주입된 불순물들의 활성화를 위한 열처리 공정을 실시한다.
한편, 본 실시예에서는 상기 고농도 불순물 영역(170) 및 저농도 불순물 영역(150) 형성을 위한 이온 주입 공정 시에 반도체 기판 표면이 완전히 노출되어 있다. 때문에, 상기 이온 주입 공정 시에 발생될 수 있는 이온 채널링 및 기판 손상을 방지하기 위하여, 노출된 반도체 기판(100)을 덮는 버퍼막을 형성하거나 경사진 이온 주입 기술이 적용될 수도 있다.
본 발명에 따른 게이트 전극 구조물은 상술한 바와 같이 형성하는 것이 바람직하지만, 고유전막상에 탄탈륨 탄소 질화막 패턴만으로 게이트 구조물을 형성할 수 있다. 이 경우, 상기와 같이 다마신 공정을 수행하여 탄탈륨 탄소 질화막 패턴을 형성하는 것이 바람직하다. 탄탈륨 탄소 질화막의 형성 방법은 실시예 1에서 설 명한 것과 동일하다. 다만, 탄탈륨 탄소 질화막 패턴을 형성하기 위하여 주형 패턴의 개구를 완전히 채우도록 탄탈륨 탄소 질화막을 두껍게 형성한 후 바로 연마 공정을 수행하여야 한다. 상기와 같이 다마신 공정을 수행할 경우에는 상기 탄탈륨 탄소 질화막이 사진 식각 공정을 통해 패터닝되지 않으므로, 상기 탄탈륨 탄소 질화막을 충분히 두껍게 형성하는 것이 가능하다. 상기와 같이, 탄탈륨 탄소 질화막만을 사용하여 게이트 구조물을 형성하는 경우 비저항이 높다는 단점은 있으나, 도전막의 형성 공정이 생략되므로 공정이 단순화되는 효과가 있다.
한편, 상기 게이트 구조물의 비저항을 감소시키기 위하여, 상기 주형 패턴을 제거하기 이 전에 상기 탄탈륨 탄소 질화막 패턴 상에 도전막 패턴을 더 형성할 수도 있다. 이 경우, 상기 게이트 구조물은 탄탈륨 탄소 질화막 패턴 및 도전막 패턴의 적층 구조를 갖는다.
제3 실시예
도 14 내지 도 18은 본 발명의 제3 실시예에 따른 반도체 소자의 듀얼 게이트 형성 방법을 설명하기 위한 단면도들이다. 참조 부호 "a" 및 "b"는 각각 NMOS 트랜지스터 영역 및 PMOS 트랜지스터 영역을 나타낸다.
도 14를 참조하면, 반도체 기판(101)에 소자분리막(102)을 형성함으로서 활성 영역들을 한정한다. 활성 영역들 중 NMOS 트랜지스터 영역(a)에 위치하는 활성 영역은 P형 불순물을 도핑하여 제1 채널 영역(103)을 형성하고, 활성 영역들 중 PMOS 트랜지스터 영역(b)에 위치하는 활성 영역은 N형 불순물을 도핑하여 제2 채널 영역(104)을 형성한다.
상기 제1 채널 영역 및 제2 채널 영역(103, 104)을 형성하는 방법은 먼저, 활성 영역의 각 영역별로 P형 및 N형의 불순물 이온들을 각각 주입함으로서 형성할 수 있다. 다른 방법으로 P형으로 도핑되어 있는 반도체 기판(101)에 소자분리막(102)을 형성함으로서 활성 영역을 정의한다. 상기 활성 영역 중에서, PMOS 트랜지스터가 형성되어야 할 부위에만 선택적으로 N형 불순물 이온들을 주입하여 제2 채널 영역(104) 및 제1 채널 영역(103)을 각각 형성할 수 있다.
상기 NMOS 및 PMOS 트랜지스터 영역(a, b)을 갖는 반도체 기판(101)상에 일반적인 실리콘 산화막에 비하여 높은 유전율을 갖는 고유전막(105)을 형성한다. 상기 고유전막(105)은 게이트 절연막으로 제공된다.
상기 고유전막(105)은 탄탈륨 산화막(Ta2O5), 티타늄 산화막(TiO2), 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO2), 하프늄 실리케이트(HfSixOy), 지르코늄 실리케이트(ZrSixOy), 질화 하프늄 실리케이트(HfSixOyNz), 질화 지르코늄 실리케이트(ZrSixOyNz), 알루미늄 산화막(Al2O3), 질화 알루미늄 산화막(AlxOyNz), 하프늄 알루미네이트(HfAlxOy), 이트륨 산화막(Y2O3), 니오븀 산화막(Nb2O5), 세슘 산화막(CeO2), 인듐 산화막(InO3), 란탈륨 산화막(LaO2), ((Ba,Sr)TiO3, BST)막, (Pb(Zr,Ti)O3, PZT)막, 스트론튬 티타늄 산화막(SrTiO3), 납 티타늄 산화막(PbTiO3), 스트론튬 루테늄 산화막(SrRuO3), 칼슘 루테늄 산화막(CaRuO3), (Pb,La)(Zr, Ti)O3막, (Sr,Ca)RuO3막 등을 사용하여 형성할 수 있다. 또한, 상기 열거한 고유전막(105)들을 서로 적층시켜 라미네이트 적층 구조를 갖도록 형성할 수 있다.
그런데, 상기 고유전막(105)과 반도체 기판(101)이 직접적으로 접촉하는 경우에 반도체 기판(101)과 고유전막(105)이 서로 반응함으로서 지나치게 두꺼운 실리케이트막이 형성될 수 있다. 그러므로, 상기 고유전막(105)이 반도체 기판(101)과 반응함으로서 실리케이트막이 형성되는 것을 최소화하기 위하여 상기 고유전막(105)과 상기 반도체 기판(101) 사이에 미리 얇은 실리케이트막(k)을 개재하는 것이 바람직하다.
예를 들면, 하프늄 산화막(HfO2)을 게이트 절연막으로 사용하는 경우, 실리케이트막(k)은 하프늄 산화실리케이트막(HfSiOx)을 형성한다. 이 때, 하프늄 산화실리케이트막의 두께는 하프늄 산화막이 반도체 기판과 반응하여 생성되는 하프늄 산화실리케이트막의 두께에 비하여 낮게 형성하여야 한다. 즉, 후속의 열공정으로 인하여 실리케이트막이 생성되는 것을 방지하기 위하여, 열에 의해 생성되는 실리케이트막의 두께보다 작은 두께를 갖는 실리케이트막(k)을 인위적으로 형성함으로서 상기 실리케이트막(k)의 두께를 최소화 할 수 있다.
상기 고유전막(105) 상에 탄탈륨, 질소 및 탄소의 결합 구조 및 상기 결합 구조와 리간드 결합되는 리간드 화합물을 포함하는 소오스 가스를 유입하고, 상기 소오스 가스를 열분해함으로서 게이트 전극으로 제공되기 위한 탄탈륨 탄소 질화막 (107)을 형성한다. 상기 소오스 가스는 화학식 Ta(NR1)(NR2R3)3(여기서 R1, R2 R3는 H 또는 C1-C6 알킬기로서 서로 동일하거나 상이하다)으로 사용할 수 있다. 더 구체적으로, 상기 소오스 가스는 TAIMATA를 사용할 수 있다.
상기 증착 공정 시에, 소오스 가스를 기판 상으로 도입시키기 위한 캐리어 가스 및 증착 챔버 내의 압력을 조절하기 위한 압력 조절용 가스를 상기 기판 상으로 더 유입하는 것이 바람직하다. 상기 캐리어 가스 및 압력 조절용 가스는 서로 다른 공급 라인으로부터 유입된다. 또한, 상기 캐리어 가스 및 압력 조절용 가스는 아르곤, 헬륨, 질소 등과 같은 불활성 가스를 사용하는 것이 바람직하다.
상기 탄탈륨 탄소 질화막(107)은 식각 공정을 용이하게 수행하기 위하여 30 내지 1000Å정도로 얇게 형성한다. 상기 탄탈륨 탄소 질화막(107)을 형성하는 공정은 실시예1에서 설명한 것과 동일하므로 더 이상의 설명은 생략한다.
상기 공정에 의해 형성되는 탄탈륨 탄소 질화막(107)은 3.7 내지 4.2eV의 일함수를 가지므로 PMOS트랜지스터의 게이트 전극으로 제공되기에 매우 적합하다.
도 15를 참조하면, 상기 탄탈륨 탄소 질화막(107) 상에 상기 NMOS 트랜지스터 영역(a)을 선택적으로 노출시키는 포토레지스트 패턴(도시하지 않음)을 형성한다. 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 NMOS 트랜지스터 영역에 위치하는 탄탈륨 탄소 질화막(107)을 선택적으로 제거함으로서, PMOS 트랜지스터의 게이트 전극으로 제공되기 위한 제1 예비 게이트 전극막 패턴(108)을 형성한다.
다음에, 상기 포토레지스트 패턴을 에싱 및 스트립 공정을 통해 제거한다.
도 16을 참조하면, 상기 제1 예비 게이트 전극막 패턴(108) 상에 NMOS 트랜지스터의 게이트 전극으로 제공되기 위한 제2 예비 게이트 전극막(250)을 형성한다.
상기 NMOS 트랜지스터의 게이트 전극으로 제공되기 위하여, 상기 제2 예비 게이트 전극막(250)은 3.8 내지 4.4eV의 일함수를 갖는 도전 물질로 형성되어야 한다. 예를 들어, 상기 제2 예비 게이트 전극막(250)은 TaC, TaSiN과 같은 금속 화합물 또는 탄탈륨(Ta)과 같은 금속으로 이루어질 수 있다. 또는, 상기 제2 예비 게이트 전극막(250)은 N형 불순물이 도핑된 폴리실리콘으로 형성할 수 있다.
상기 고유전막(105) 상에 N형 불순물이 도핑된 폴리실리콘막을 형성하는 경우에도 물론 페르미 레벨 피닝 현상이 발생하기는 하지만, 그 정도가 상기 P형 불순물이 도핑된 폴리실리콘막을 형성하는 경우에 비해 심하지 않아서 문턱 전압의 상승이 그리 크지 않다. 때문에, 채널 도핑 등을 수반함으로서 0.3 내지 0.9V 정도의 문턱 전압을 갖는 NMOS트랜지스터를 충분히 구현할 수 있다.
도시하지는 않았지만, 상기 제2 예비 게이트 전극막(250) 상에 게이트 구조물의 저항을 감소시키기 위한 도전막을 더 증착시킬 수 있다. 상기 도전막은 텅스텐, 탄탈륨, 티타늄, 알루미늄, 구리와 같은 금속 물질 또는 티타늄 실리사이드, 코발트 실리사이드, 텅스텐 실리사이드, 탄탈륨 실리사이드와 같은 금속 실리사이드 물질로 이루어질 수 있다.
도 17을 참조하면, 제1 예비 게이트 전극막 패턴(108), 제2 예비 게이트 전극(250)막 일부를 순차적으로 식각함으로서 패터닝한다. 본 실시예에서와 같이, 상 기 고유전막(105) 상에 실리케이트막(k)이 형성되어 있는 경우에는 상기 실리케이트막까지 식각한다. 상기 공정을 수행함으로서, 상기 제1 채널 영역(103) 상에는 제2 게이트 전극막 패턴(250a)이 형성되고, 상기 제2 채널 영역(104) 상에는 제1 게이트 전극막 패턴(108a) 및 제2 게이트 전극막 패턴(250a)이 형성된다.
즉, NMOS 게이트 전극은 3.8 내지 4.4eV의 일함수를 갖는 도전 물질로 이루어진다. 또한, 상기 PMOS 게이트 전극은 4.6 내지 5.2eV의 일함수를 갖는 탄탈륨 탄소 질화물 및 3.8 내지 4.4eV의 일함수를 갖는 도전 물질이 적층된 구조를 갖는다.
이하에서는, 상기 실리케이트막(k), 고유전막 패턴(105a) 및 제2 게이트 전극막 패턴(250a)의 적층 구조는 NMOS 게이트 전극 구조물(252a)이라 하고, 상기 실리케이트막(k), 고유전막 패턴(105a), 제1 게이트 전극막 패턴(108a) 및 제2 게이트 전극막 패턴(250a)의 적층 구조는 PMOS 게이트 전극 구조물(252b)이라 하면서 설명한다.
상기 공정에 의해, 듀얼 게이트 전극이 완성된다. 상기 듀얼 게이트 전극은 게이트 절연막으로 고유전막을 사용하면서도 반도체 메모리 장치에서 요구하는 문턱 전압을 수득할 수 있는 구조를 갖는다. 특히, 상기 PMOS 트랜지스터의 경우, 게이트 전극이 금속 화합물로 이루어짐에 따라 폴리실리콘 공핍과 같은 문제가 발생되지 않는다.
도 18을 참조하면, NMOS 및 PMOS 게이트 전극 구조물(252a, 252b) 들의 양측벽에 스페이서(117)를 형성한다. NMOS 게이트 전극 구조물(252a) 양측의 제1 채널 영역에 N형 불순물 이온들을 주입하여 NMOS 소오스/드레인 영역(118)을 형성하고, PMOS 게이트 전극 구조물(252b) 양측의 제2 채널 영역에 P형 불순물 이온들을 주입하여 PMOS 소오스/드레인 영역(119)을 형성한다. 이로 인해, 듀얼 게이트 전극을 갖는 CMOS트랜지스터가 완성된다.
제4 실시예
도 19 내지 도 23은 본 발명의 제4 실시예에 따른 반도체 소자의 듀얼 게이트 형성 방법을 설명하기 위한 단면도들이다. 참조 부호 "a" 및 "b"는 각각 NMOS 트랜지스터 영역 및 PMOS 트랜지스터 영역을 나타낸다.
도 19를 참조하면, 반도체 기판(101)에 소자분리막(102)을 형성하여 활성 영역들을 한정한다. 활성 영역들 중 NMOS 트랜지스터 영역(a)에 위치하는 활성 영역에는 P형 불순물이 도핑된 제1 채널 영역(103)을 형성하고, 활성 영역들 중 PMOS 트랜지스터 영역(b)에 위치하는 활성 영역은 N형 불순물이 도핑된 제2 채널 영역(104)을 형성한다.
상기 NMOS 및 PMOS 트랜지스터 영역(a, b)을 갖는 반도체 기판상에 실리케이트막(k, silicate layer) 및 고유전막(105)을 형성한다. 상기 실리케이트막(k)은 생략될 수 있다. 또한, 상기 고유전막(105)은 탄탈륨 산화막(Ta2O5), 티타늄 산화막(TiO2), 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO2), 하프늄 실리케이트(HfSixOy), 지르코늄 실리케이트(ZrSixOy), 질화 하프늄 실리케이트(HfSixOyNz), 질화 지르코늄 실리케이트(ZrSixOyNz), 알루미늄 산화막(Al2O3), 질화 알루미늄 산화막(AlxOyNz), 하프늄 알루미네이트(HfAlxOy), 이트륨 산화막(Y2O3), 니오븀 산화막(Nb2O5), 세슘 산화막(CeO2), 인듐 산화막(InO3), 란탈륨 산화막(LaO2), ((Ba,Sr)TiO3, BST)막, (Pb(Zr,Ti)O3, PZT)막, 스트론튬 티타늄 산화막(SrTiO3), 납 티타늄 산화막(PbTiO3), 스트론튬 루테늄 산화막(SrRuO3), 칼슘 루테늄 산화막(CaRuO3), (Pb,La)(Zr, Ti)O3막, (Sr,Ca)RuO3막 등을 사용하여 형성할 수 있다. 또한, 상기 열거한 막들을 서로 적층시켜 라미네이트 적층 구조를 갖도록 형성할 수 있다.
상기 고유전막(105) 상에 탄탈륨, 질소 및 탄소의 결합 구조 및 상기 결합 구조와 리간드 결합되는 리간드 화합물을 포함하는 소오스 가스를 유입하고, 상기 소오스 가스를 열분해함으로서 게이트 전극으로 제공되기 위한 탄탈륨 탄소 질화막(107)을 형성한다. 상기 소오스 가스는 화학식 Ta(NR1)(NR2R3)3(여기서 R1, R2 R3는 H 또는 C1-C6 알킬기로서 서로 동일하거나 상이하다)으로 사용할 수 있다. 더 구체적으로, 상기 소오스 가스는 TAIMATA을 사용할 수 있다.
상기 증착 공정 시에, 소오스 가스를 기판 상으로 도입시키기 위한 캐리어 가스 및 증착 챔버 내의 압력을 조절하기 위한 압력 조절용 가스를 기판 상으로 더 유입하는 것이 바람직하다. 상기 캐리어 가스 및 압력 조절용 가스는 서로 다른 공급 라인으로부터 유입된다. 또한, 상기 캐리어 가스 및 압력 조절용 가스는 아르 곤, 헬륨, 질소 등과 같은 불활성 가스를 사용하는 것이 바람직하다.
상기 탄탈륨 탄소 질화막(107)은 식각 공정을 용이하게 수행하기 위하여 30 내지 1000Å정도로 얇게 형성한다. 상기 탄탈륨 탄소 질화막(107)을 형성하는 공정은 실시예1에서 설명한 것과 동일하므로 더 이상의 설명은 생략한다.
그러나, 상기 탄탈륨 탄소 질화막(107)은 상기 소오스 가스 즉 TAIMATA를 사용하여 CVD 방식 뿐 아니라 PECVD, ALD, RAALD등의 방식으로도 형성할 수 있다. 상기 탄탈륨 탄소 질화막(107)을 형성하기 위한 반응가스로 NH3, N2, H2, SiH4, Si2H6등을 사용할 수 있다. 이 외에도, 상기 소오스 가스를 캐리어하고 챔버 내의 압력을 조절하기 위하여 아르곤, 헬륨, 질소 등과 같은 불활성 가스를 더 유입할 수 있다. 또한, 막 내에 탄소 함량을 조절하기 위하여 CH4 또는 C2H2가스를 더 유입할 수 있다.
도 20을 참조하면, 탄탈륨 탄소 질화막(107) 상에 상기 PMOS 트랜지스터 영역을 선택적으로 노출하는 포토레지스트 패턴(180)을 형성한다. 상기 노출된 탄탈륨 탄소 질화막 내에 질소 이온들을 주입함으로서 질소가 풍부한 탄탈륨 탄소 질화막(260)을 형성한다. 상기 질소 이온들을 주입한 후에, 질소 이온들이 주입된 탄탈륨 탄소 질화막을 활성화하기 위한 어닐링 공정(annealing Process)을 진행하는 것이 바람직하다. 일반적으로, 상기 탄탈륨 탄소 질화막(107) 내의 질소 이온들의 농도가 높을수록 일함수(work function)가 높아진다. 이로 인하여, 질소가 풍부한 탄탈륨 탄소 질화막(260)은 초기의 탄탈륨 탄소 질화막(107)에 비해 일함수가 높다.
다음에, 상기 포토레지스트 패턴(180)을 제거한다.
도 21을 참조하면, 탄탈륨 탄소 질화막 (107) 및 질소가 풍부한 탄탈륨 탄소 질화막(260) 상에 도전막(112)을 형성한다. 상기 도전막(112)은 텅스텐(W)막, 탄탈륨(Ta)막, 티타늄(Ti)막, 티타늄실리사이드(TiSix)막, 텅스텐 실리사이드(WSix)막, 코발트 실리사이드(CoSix)막, 탄탈륨 실리사이드막 등을 사용하여 형성할 수 있다. 게이트 전극 구조물의 전체 저항을 감소시키기 위하여, 상기 도전막(112)은 탄탈륨 탄소 질화막(107) 및 질소가 풍부한 탄탈륨 탄소 질화막(260)에 비하여 낮은 비저항을 갖는 도전 물질을 사용하여 형성하는 것이 바람직하다. 그러나, 상기 도전막(112)은 후속의 패터닝 공정 및 콘택 공정을 용이하게 수행하기 위하여 형성하는 것이므로, 도핑된 폴리실리콘으로 형성하는 것도 가능하다.
도 22를 참조하면, 상기 도전막(112), 탄탈륨 탄소 질화막(107), 고유전막(105) 및 실리케이트막(k)을 연속적으로 패터닝하여 제1 채널 영역(103) 상에 NMOS 게이트 구조물(115)을 형성한다. 동시에, 상기 도전막(112), 질소가 풍부한 탄탈륨 탄소 질화막(260), 고유전막(105) 및 실리케이트막(k)을 연속적으로 패터닝하여 제2 채널 영역(103) 상에 PMOS 게이트 구조물(115a)을 형성한다.
상기 NMOS 게이트 구조물(115)은 제1 채널 영역(103) 상에 차례로 적층된 실리케이트막(k), 고유전막 패턴(105a), 탄탈륨 탄소 질화막 패턴(107a) 및 NMOS 도전막 패턴(112a)으로 구성된다. 상기 PMOS 게이트 전극 구조물(115a)은 제2 채널 영역(104) 상에 차례로 적층된 실리케이트막(k), 고유전막 패턴(105a), 질소가 풍부한 탄탈륨 탄소 질화막 패턴(260a) 및 PMOS 도전막 패턴(112b)으로 구성된다.
상기 질소가 풍부한 탄탈륨 탄소 질화막 패턴(260a) 및 PMOS 도전막 패턴(112b)은 PMOS 게이트 전극(113a)을 구성한다. 또한, 탄탈륨 탄소 질화막 패턴(107a) 및 NMOS 도전막 패턴(112a)은 NMOS 게이트 전극(113)을 구성한다.
상술한 바와 같이, 초기 탄탈륨 탄소 질화막(107)에 질소 이온들을 주입하여 선택적으로 산소가 풍부한 탄탈륨 탄소 질화막(260)을 형성하고, 이를 패터닝함으로서 NMOS 및 PMOS 게이트 전극 구조물(115, 115a)을 동시에 형성할 수 있다. 이로 인해, 듀얼 게이트 형성 공정을 단순화 할 수 있어서 반도체 소자의 생산성을 향상시킬 수 있다.
도 23을 참조하면, 상기 NMOS 및 PMOS 게이트 구조물(115, 115a) 들의 양측벽에 스페이서(117)를 형성한다. NMOS 게이트 구조물(115) 양측의 제1 채널 영역에 N형 불순물을 주입하여 NMOS 소오스/드레인 영역(118)을 형성하고, PMOS 게이트 구조물(115a) 양측의 제2 채널 영역에 P형 불순물 이온들을 주입하여 PMOS 소오스/드레인 영역(119)을 형성한다.
제5 실시예
이하, 본 발명의 제5 실시예에서는 다마신 공정을 적용한 듀얼 게이트 형성 방법을 제공한다.
도 24 내지 도 28은 본 발명의 제5 실시예에 따른 반도체 소자의 듀얼 게이트 형성 방법을 설명하기 위한 단면도들이다. 참조부호 "c" 및 "d"는 각각 NMOS 트랜지스터 영역 및 PMOS 트랜지스터 영역을 나타낸다.
도 24를 참조하면, 반도체 기판(201)에 소자분리막(202)을 형성하여 활성 영역들을 형성한다. 상기 NMOS 트랜지스터 영역(c)에 배치된 활성 영역에 P형 불순물이 도핑된 제1 채널 영역을 형성하고, 활성 영역들 중 PMOS 트랜지스터 영역(d)에 배치된 활성 영역에 N형 불순물이 도핑된 제2 채널 영역을 형성한다. 상기 제1 및 제2 채널 영역은 상기 제3 실시예에서 설명한 방법으로 형성할 수 있다.
상기 NMOS 및 PMOS 트랜지스터 영역들(c, d)을 갖는 반도체 기판(201)에 몰드 절연막(228)을 형성한다. 상기 몰드 절연막(228)은 일반적인 CVD 실리콘 산화막으로 형성하는 것이 바람직하다.
도 25를 참고하면, 몰드 절연막(228)을 패터닝하여 제1 채널 영역을 부분적으로 노출하는 NMOS 게이트홈(206) 및 제2 채널 영역을 부분적으로 노출하는 PMOS 게이트홈(206a)을 형성한다. NMOS 및 PMOS 게이트홈들(206, 206a) 내부를 포함하는 반도체 기판 전면에 콘포말한 실리케이트막(M) 및 고유전막(207)을 형성한다.
상기 고유전막(207) 상에 탄탈륨, 질소 및 탄소의 결합 구조 및 상기 결합 구조와 리간드 결합되는 리간드 화합물을 포함하는 소오스 가스를 유입하고, 상기 소오스 가스를 열분해함으로서 상기 NMOS 및 PMOS 게이트홈들(206, 206a) 내부를 채우는 탄탈륨 탄소 질화막(218)을 형성한다. 상기 소오스 가스는 화학식 Ta(NR1)(NR2R3)3(여기서 R1, R2 R3는 H 또는 C1-C6 알킬기로서 서로 동일하거나 상이하다)으로 사용할 수 있다. 더 구체적으로, 상기 소오스 가스는 TAIMATA을 사용할 수 있다.
상기 증착 공정 시에, 소오스 가스를 기판 상으로 도입시키기 위한 캐리어 가스 및 증착 챔버 내의 압력을 조절하기 위한 압력 조절용 가스를 기판 상으로 더 유입하는 것이 바람직하다. 상기 캐리어 가스 및 압력 조절용 가스는 서로 다른 공급 라인으로부터 유입된다. 또한, 상기 캐리어 가스 및 압력 조절용 가스는 아르곤, 헬륨, 질소 등과 같은 불활성 가스를 사용하는 것이 바람직하다.
상기 탄탈륨 탄소 질화막(218)은 상기 실시예1에서 설명한 것과 동일한 방법으로 형성할 수 있으므로 더 이상의 설명은 생략한다.
그러나, 상기 탄탈륨 탄소 질화막(218)은 상기 소오스 가스 즉 TAIMATA를 사용하여 CVD 방식 뿐 아니라 PECVD, ALD, RAALD등의 방식으로도 형성할 수 있다. 상기 탄탈륨 탄소 질화막(218)을 형성하기 위한 반응가스로 NH3, N2, H2, SiH4, Si2H6등을 사용할 수 있다. 이 외에도, 상기 소오스 가스를 캐리어하고 챔버 내의 압력을 조절하기 위하여 아르곤, 헬륨, 질소 등과 같은 불활성 가스를 더 유입할 수 있다. 또한, 막 내에 탄소 함량을 조절하기 위하여 CH4, C2H2가스를 더 유입할 수 있다.
도 26을 참조하면, 상기 탄탈륨 탄소 질화막(218)을 상기 몰드 절연막(228) 상부면에 형성되어 있는 고유전막(207)이 노출될 때까지 연마함으로서, 상기 NMOS 게이트홈(206) 내부에는 NMOS 게이트 전극(215)을 형성하고, PMOS 게이트홈(206a) 내부에는 예비 PMOS 게이트 전극(220)을 형성한다.
도 27을 참조하면, 상기 반도체 기판(201) 상에 PMOS 트랜지스터 영역(d)을 선택적으로 노출시키는 포토레지스트 패턴(212)을 형성한다. 이로 인하여, 예비 PMOS 게이트 전극(220)의 상부면이 노출된다. 상기 포토레지스트 패턴(212)을 갖는 반도체 기판(201)에 질소 이온들을 주입하여 PMOS 게이트 전극(220a)을 형성한다. PMOS 게이트 전극(220a)은 질소가 풍부한 탄탈륨 탄소 질화물로 이루어진다. 그 결과, PMOS 게이트 전극(220a)의 일함수가 NMOS 게이트 전극(215)의 일함수보다 높다.
도 28을 참조하면, 노출된 몰드 절연막(228), 실리케이트막(m) 및 고유전막(207)을 등방성 식각을 통하여 제거한다. 이 때, NMOS 및 PMOS 게이트 전극(215, 220a)과 제1 및 제2 채널 영역들(203, 204)의 표면 사이에 고유전막 패턴(207a)이 형성된다. 상기 NMOS 및 PMOS 게이트 전극들(215, 220a) 양측벽에 스페이서(225)를 형성하고, 상기 NMOS 게이트 전극(215) 양측의 제1 채널 영역 NMOS 소오스/드레인 영역(226)을 형성하고, 상기 PMOS 게이트 전극(220a) 양측의 제2 채널 영역에 PMOS 소오스/드레인 영역(227)을 형성한다.
이하, 반도체 장치에 적용되는 또 다른 전극인 커패시터 전극의 형성을 위해 본 발명의 사상을 적용한 예를 설명하기로 한다.
커패시터의 형성을 위해 먼저, 기판상에 탄탈륨, 질소 및 탄소의 결합구조 및 상기 결합 구조와 리간드 결합되는 리간드 화합물을 포함하는 소오스 가스를 유입하고, 상기 소오스 가스를 열분해시킴으로서 탄탈륨 탄소 질화물로 이루어지는 1 전극을 형성하도록 한다.
상기 소오스 가스는 화학식 Ta(NR1)(NR2R3)3(여기서 R1, R2 R3는 H 또는 C1-C6 알킬기로서 서로 동일하거나 상이하다)로 표시되는 탄탈륨 아민 유도체를 사용 할 수 있다. 더 구체적으로, 상기 소오스 가스는 TAIMATA를 사용할 수 있다.
상기 증착 공정 시에, 소오스 가스를 기판 상으로 도입시키기 위한 캐리어 가스 및 증착 챔버 내의 압력을 조절하기 위한 압력 조절용 가스를 기판 상으로 더 유입하는 것이 바람직하다. 상기 캐리어 가스 및 압력 조절용 가스는 서로 다른 공급 라인으로부터 유입된다. 또한, 상기 캐리어 가스 및 압력 조절용 가스는 아르곤, 헬륨, 질소 등과 같은 불활성 가스를 사용하는 것이 바람직하다.
이후, 제1 전극층상에 유전층을 형성하고, 제2 전극층을 형성하도록 한다. 여기서, 상기 제2 전극층의 예로는 폴리실리콘 박막, 실리콘 박막 Ru 박막, Pt 박막, Ir 박막, TiN 박막, TaN 박막, WN 박막, 탄탈륨 탄소 질화막 등을 들 수 있다.
다르게는 먼저, 기판상에 제1 전극층 및 유전층을 형성한다. 여기서, 상기 제1 전극층의 예로는 폴리실리콘 박막, 실리콘 박막 Ru 박막, Pt 박막, Ir 박막, TiN 박막, TaN 박막, WN 박막, 탄탈륨 탄소 질화막 등을 들 수 있다.
이후, 상기 유전층상에 질소 및 탄소의 결합구조 및 상기 결합 구조와 리간드 결합되는 리간드 화합물을 포함하는 소오스 가스를 유입한 후 상기 소오스 가스를 열분해 함으로서 탄탈륨 탄소 질화물로 이루어지는 제2 전극층을 형성한다. 상기 소오스 가스는 화학식 Ta(NR1)(NR2R3)3(여기서 R1, R2 R3는 H 또는 C1-C6 알킬기로서 서로 동일하거나 상이하다)로 표시되는 탄탈륨 아민 유도체를 사용할 수 있다. 더 구체적으로, 상기 소오스 가스는 TAIMATA를 사용할 수 있다.
상기 증착 공정 시에, 소오스 가스를 기판 상으로 도입시키기 위한 캐리어 가스 및 증착 챔버 내의 압력을 조절하기 위한 압력 조절용 가스를 기판 상으로 더 유입하는 것이 바람직하다. 상기 캐리어 가스 및 압력 조절용 가스는 서로 다른 공급 라인으로부터 유입된다. 또한, 상기 캐리어 가스 및 압력 조절용 가스는 아르곤, 헬륨, 질소 등과 같은 불활성 가스를 사용하는 것이 바람직하다.
상기 방법들에 따르면, 높은 일함수를 갖는 탄탈륨 탄소 질화물을 포함하는 전극층들을 형성함으로서 커패시터의 누설 전류 특성을 향상시킬 수 있다. 또한, 상기 탄탈륨 질화물을 포함하는 전극층들을 형성함으로서 큰 유전 상수를 갖는 금속 산화물을 유전층으로 용이하게 채택할 수 있다. 이에 따라, 보다 큰 축적 용량을 갖는 커패시터를 형성할 수 있다.
이하, 본 발명의 방법에 따른 커패시터 형성 방법에 대하여 상세하게 설명한다.
먼저, 기판 상에 탄탈륨, 질소 및 탄소의 결합 구조 및 상기 결합 구조와 리간드 결합되는 리간드 화합물들을 포함하는 소오스 가스를 유입한다. 다음에, 상기소오스 가스를 열분해함으로서 상기 기판 상에 탄탈륨 탄소 질화물로 이루어지는 제1 전극층을 형성한다. 상기 제1 전극층을 형성하는 방법은 실시예1에서 설명한 것과 동일하다. 상기 제1 전극층을 형성할 때, 상기 소오스 가스는 버블러 또는 LDS (liquid delivery system)를 사용하여 기체 상태로 상기 기판상에 도입되는 것이 바람직하다.
또한, 상기 제1 전극층을 형성한 다음, 제1 전극층을 포스트 처리할 수도 있다. 포스트 처리에서는 저,고주파 플라즈마를 사용한다. 그리고 고주파 플라즈마는 리모트 플라즈마 방식 또는 다이렉트 (direct) 플라즈마 방식으로 활성화시키는데, H2, N2, NH3, SiH4 또는 Si2H6를 사용한다. 이들은 단독으로 사용하는 것이 바람직하지만 2 이상을 혼합하여 사용할 수도 있다. 그리고, 상기 포스트 처리는 제1 전극층 내에 불순물이 잔류하는 것을 방지하고, 상기 제1 전극층 내에 포함되어 있는 탄소 및 질소의 함량을 조절하기 위해 수행된다.
여기서, 리모트 플라즈마 방식은 고주파 플라즈마를 반응 챔버 외부에서 생성하여 상기 반응 챔버로 제공하는 방식이고, 다이렉트 플라즈마 방식은 고주파 플라즈마를 반응 챔버 내부에서 생성하는 방식이다.
그리고, 제1 전극층 상에 유전막을 형성한다. 유전막은 금속 산화층으로 형성될 수 있다. 사용할 수 있는 금속 산화막의 예로서는 탄탈륨 산화막(Ta2O5), 티타늄 산화막(TiO2), 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO2), 하프늄 실리케이트(HfSixOy), 지르코늄 실리케이트(ZrSixOy), 질화 하프늄 실리케이트(HfSixOyNz), 질화 지르코늄 실리케이트(ZrSixOyNz), 알루미늄 산화막(Al2O3), 질화 알루미늄 산화막(AlxOyNz), 하프늄 알루미네이트(HfAlxOy), 이트륨 산화막(Y2O3), 니오븀 산화막(Nb2O5), 세슘 산화막(CeO2), 인듐 산화막(InO3), 란탈륨 산화막(LaO2), ((Ba,Sr)TiO3, BST)막, (Pb(Zr,Ti)O3, PZT)막, 스트론튬 티타늄 산화막(SrTiO3), 납 티타늄 산화막(PbTiO3), 스트론튬 루테늄 산화막(SrRuO3), 칼슘 루테늄 산화막 (CaRuO3), (Pb,La)(Zr, Ti)O3막, (Sr,Ca)RuO3막 등을 들 수 있다. 이들은 단독층으로 적층하는 것이 바람직하지만 2 이상을 적층시킨 복합층으로 형성할 수도 있다.
이어서, 유전층 상에 제2 전극층을 형성한다. 사용할 수 있는 제2 전극층의 예로는 Ru 박막, Pt 박막, Ir 박막, TiN 박막, TaN 박막, WN 박막, 탄탈륨 탄소 질화막으로 형성할 수 있다.
그리고, 상기 제2전극층이 상기 탄탈륨 탄소 질화막으로 이루어지는 경우, 상기 제2전극층은 전술한 제1전극층과 동일한 방법으로 형성한다. 또한, 상기 제2 전극층이 상기 탄탈륨 탄소 질화막으로 형성되지 않는 경우, 상기 제2 전극층 상에는 탄탈륨 탄소 질화막으로 이루어지는 캡핑막을 더 형성하는 것이 바람직하다.
이에 따라, 제1 전극층, 유전층, 제2 전극층을 포함하는 커패시터를 제조할 수 있다. 그러므로, 제1 전극층은 하부 전극층에 해당하고, 제2 전극층은 상부 전극층에 해당한다. 구체적으로, 제1 전극층은 반도체 커패시터의 스토리지 전극에 해당하고, 제2 전극층은 반도체 커패시터의 플레이트 전극에 해당한다.
특히, 본 발명에서는 탄탈륨 탄소 질화물을 포함하는 제1 전극층 및/또는 제2 전극층을 형성함으로써 큰 유전 상수를 갖는 금속 산화물을 유전층으로 용이하게 채택할 수 있다. 이에 따라, 보다 큰 축적 용량을 갖는 커패시터를 형성할 수 있다.또한,상기 제1 및 제2 전극층을 높은 일함수를 갖는 금속 화합물로 형성함으로서 커패시터의 누설 전류를 최소화할 수 있다.
이하, 본 발명의 커패시터 형성 방법에 대한 구체적인 예로서 하기 제6 실시예 및 제7 실시예를 기술하기로 한다. 하기 제6 및 제7 실시예에서는 디램 장치에 본 발명의 커패시터 형성 방법을 응용하는 방법을 나타낸다.
제6 실시예
도 29 내지 33은 본 발명의 제6 실시예에 따른 반도체 장치의 커패시터 형성 방법을 설명하기 위한 단면도들이다.
도 29를 참조하면, 통상의 소자 분리 공정을 수행하여 반도체 기판(300)에 트렌치 소자 분리막(302)을 형성한다. 따라서, 기판(300)은 활성 영역과 소자 분리 영역으로 분리된다.
이어서, 기판(300)의 활성 영역 상에 게이트 절연막(도시되지 않음), 폴리 실리콘(304a), 텅스텐 실리사이드(304b) 및 실리콘 질화물(304c)로 이루어지고, 디램 장치의 워드 라인으로 제공되는 게이트 전극 구조물(304)들을 형성한다. 게이트 전극 구조물(304)은 고농도의 불순물이 도핑된 폴리 실리콘(304a)과 텅스텐 실리사이드(304b)가 적층되는 폴리 사이드 구조로 형성된다. 그리고, 게이트 전극 구조물(304)의 측벽들에 실리콘 질화물로 이루어지는 스페이서(306)를 더 형성할 수도 있다.
계속해서, 게이트 전극 구조물(304)들을 이온 주입 마스크로 사용하여 불순물을 주입함으로서 게이트 전극 구조물(304)들과 연결되는 기판(300) 표면 부위에 소스(305a)/드레인(305b)을 형성한다. 이에 따라, 게이트 전극 구조물(304), 소스(305a)/드레인(305b)으로 이루어지는 트랜지스터가 형성된다. 여기서, 트랜지스터 의 소스(305a)/드레인(305b) 중의 하나는 커패시터의 하부 전극층과 연결되는 커패시터 콘택 영역이고, 다른 하나는 비트 라인 구조물과 연결되는 비트 라인 콘택 영역이다. 본 실시예에서는 트랜지스터의 소스(305a)가 커패시터 콘택 영역에 해당하고, 트랜지스터의 드레인(305b)이 비트 라인 콘택 영역에 해당한다.
그리고, 상기 게이트 전극 구조물(304)들을 매립하는 제1 층간 절연층(310)을 형성하고, 상기 제1 층간 절연층(310)을 부분적으로 식각함으로서 상기 커패시터 콘택 영역 및 비트 라인 콘택 영역을 선택적으로 노출하는 셀프 얼라인 콘택홀을 형성한다.
다음에, 상기 셀프 얼라인 콘택 내에 폴리 실리콘을 필링시켜 커패시터의 하부 전극층과 전기적으로 접촉하는 커패시터 콘택 패드(310a) 및 비트 라인 구조물과 전기적으로 접촉하는 비트 라인 콘택 패드(310b)를 형성한다. 여기서, 커패시터 콘택 영역에 필링되는 폴리실리콘은 커패시터 콘택 패드(310a)에 해당하고, 비트 라인 콘택 영역에 필링되는 폴리실리콘은 비트 라인 콘택 패드(310b)에 해당한다.
도 30을 참조하면, 비트 라인 콘택 패드(310b)와 전기적으로 접촉하는 비트 라인 구조물(320)을 형성한다. 구체적으로, 상기 게이트 전극 구조물(304) 및 게이트 전극 구조물(304) 사이에 필링된 폴리실리콘 상에 제2 층간 절연층(322)을 연속적으로 적층한다. 그리고, 통상의 사진 식각 공정을 통하여 제2 층간 절연층(322)을 부분적으로 식각하여 비트 라인 콘택 패드(310b)의 표면을 노출시키는 비트 라인 콘택홀(323)을 형성한다. 이어서, 상기 비트 라인 콘택홀(323) 및 제2 층간 절연층(322) 상에 텅스텐(320a)을 연속적으로 적층한다. 그 결과, 텅스텐(320a)은 비 트 라인 콘택홀(323) 내에 완전하게 필링된다. 계속해서, 텅스텐(320a) 상에 실리콘 질화물(320b)을 적층한다. 그리고, 통상의 사진 식각 공정을 통하여 실리콘 질화물(320b)과 텅스텐(320a)을 부분적으로 식각함으로서 텅스텐(320a)과 실리콘 질화물(320b)로 이루어지는 비트 라인 구조물(320)을 형성한다.
상기 비트 라인 구조물(320) 및 제2 층간 절연층(322) 상에 실리콘 질화물을 적층한다. 그리고, 실리콘 질화물을 식각함으로서 비트 라인 구조물(320)의 측벽들에 실리콘 질화물로 이루어지는 스페이서 구조물(324)을 형성한다. 이에 따라, 비트 라인 구조물(320)의 텅스텐(320a)은 마스크층의 실리콘 질화물(320b)에 의해 덮여지고, 스페이서 구조물(324)의 실리콘 질화물에 의해 둘러싸여 진다.
계속해서, 상기 비트 라인 구조물(320), 스페이서 구조물(324) 및 제2 층간 절연층(322) 상에 제3 층간 절연층(330)을 연속적으로 적층한다. 제3 층간 절연층(330)은 실리콘 산화물로 이루어지고 고밀도 플라즈마 증착에 의해 적층된다.
다음에, 제3 층간 절연층(330) 및 제2 층간 절연층(322)을 연속적으로 식각하여 커패시터의 콘택 패드의 표면이 노출되는 콘택홀(332)을 형성한다. 상기 콘택홀 내부를 채우도록 폴리실리콘 또는 금속막을 증착시키고 상기 제3 층간 절연층(330)의 상부면이 노출되도록 상기 폴리실리콘 또는 금속막을 연마함으로서 하부 전극용 콘택(334)을 형성한다.
도 31을 참조하면, 상기 하부 전극용 콘택(334) 및 상기 제3 층간 절연층(330) 상에 식각 방지막(도시하지 않음)을 형성한다. 상기 식각 방지막은 주로 실리콘 질화물 또는 실리콘 산질화물 등과 같이 상기 제3 층간 절연층(330)에 비해 높은 식각비를 갖는 물질로 이루어지는 것이 바람직하다.
상기 식각 방지막 상에 주로 산화물로 이루어진 몰드막(400)을 형성한다. 상기 몰드막(400)에 사진 식각 공정을 수행하여 상기 하부 전극용 콘택(334)의 상부 표면을 노출하는 개구부(402)를 형성한다. 특히, 상기 개구부(402)를 형성할 시에, 상기 식각 방지막이 노출될 때까지 상기 몰드막(400)을 식각하고, 그 다음에 상기 식각 방지막을 식각한다.
상기 개구부(402) 및 몰드막(400)의 표면으로 질소 및 탄소의 결합구조 및 상기 결합 구조와 리간드 결합되는 리간드 화합물을 포함하는 소오스 가스를 유입한 후 상기 소오스 가스를 열분해 함으로서, 상기 개구부(402)의 측면과 저면 및 상기 몰드막(400)의 상부면 상에 연속적으로 탄탈륨 탄소 질화물로 이루어지는 제1 전극층(404)을 형성한다. 상기 소오스 가스는 화학식 Ta(NR1)(NR2R3)3(여기서 R1, R2 R3는 H 또는 C1-C6 알킬기로서 서로 동일하거나 상이하다)으로 사용할 수 있다. 더 구체적으로, TAIMATA를 사용할 수 있다.
상기 증착 공정 시에, 소오스 가스를 기판 상으로 도입시키기 위한 캐리어 가스 및 증착 챔버 내의 압력을 조절하기 위한 압력 조절용 가스를 기판 상으로 더 유입하는 것이 바람직하다. 상기 캐리어 가스 및 압력 조절용 가스는 서로 다른 공급 라인으로부터 유입된다. 또한, 상기 캐리어 가스 및 압력 조절용 가스는 아르곤, 헬륨, 질소 등과 같은 불활성 가스를 사용하는 것이 바람직하다.
상기 제1 전극층(404)을 형성하는 공정은 상기 실시예1 에서 탄탈륨 탄소 질화막을 형성하는 공정과 동일하므로 더 이상의 설명은 생략한다.
만약, 상기 제1 전극층(404)으로서 폴리 실리콘을 사용할 경우에는 후속되는 유전막을 형성할 때 상기 유전막으로 상기 폴리 실리콘에 함유되어 있는 Si 성분이 침투하여 상기 유전막을 열화시키기 때문에 바람직하지 않다.
도 32를 참조하면, 상기 제1 전극층(404)이 형성된 결과물 상에 상기 개구부(402) 내부를 완전히 채우는 희생막(도시되지 않음)을 형성한다.
상기 몰드막(400)의 상부 표면이 노출될 때까지 상기 희생막 및 제1 전극층(404)을 연마함으로서 실린더 형상을 갖는 제1 전극층 패턴(404a)을 형성한다. 상기 연마 공정은 화학 기계적 연마 공정을 통해 달성될 수 있다. 이어서, 상기 희생막 및 몰드막(400)을 제거한다.
상기 제1 전극층 패턴(404a)의 표면 상에 고유전막(406)을 형성한다. 상기 고유전막은 상기에서 예시한 물질을 사용하여 형성할 수 있다.
도 33을 참조하면, 상기 고유전막(406)의 표면 상에 제2 전극층(408)을 형성한다. 상기 제2 전극층(208)의 예로서는 탄탈률 탄소 질화막, 폴리실리콘 박막, Ru 박막, Pt 박막, Ir 박막, TiN 박막, TaN 박막, WN 박막 등을 들 수 있다. 특히, 상기 제2 전극층(408)이 상기 탄탈륨 탄소 질화물을 포함하는 박막인 경우, 제2 전극층(408)은 전술한 제1 전극층(404)과 동일한 방법을 통하여 형성한다. 제2 전극층(408)이 탄탈륨 탄소 질화물로 이루어지지 않는 경우에는, 상기 제2 전극층(408) 상에 탄탈륨 탄소 질화물로 이루어지는 캡핑층을 형성하는 공정을 더 수행할 수 있다.
전술한 바와 같이, 제6 실시예를 통하여 탄탈륨 질화물을 포함하는 커패시터 의 하부 전극층 및/또는 상부 전극층을 용이하게 형성할 수 있다. 이에 따라, 본 발명의 커패시터는 큰 유전 상수를 갖는 금속 산화물을 유전층으로 채택할 수 있다.
제7 실시예
이하, 본 발명의 방법을 적용하여 커패시터를 형성하기 위한 다른 실시예로서, 제7 실시예를 설명하기로 한다.
먼저, 실시예 6의 방법과 동일한 방법으로 개구부를 갖는 몰드막을 형성한다.
다음에, 상기 개구부의 측면과 저면 및 상기 몰드막의 상부면 상에 하부 전극막을 형성한다. 상기 하부 전극막은 예를 들어 Ru 박막, Pt 박막, Ir 박막, TiN 박막, WN 박막, TaN 을 사용하여 형성할 수 있다.
상기 제1 전극층이 형성된 결과물 상에 상기 개구부 내부를 완전히 채우는 희생막(도시되지 않음)을 형성한다.
상기 몰드막의 상부 표면이 노출될 때까지 상기 희생막 및 제1 전극층을 연마함으로서 실린더 형상을 갖는 제1 전극층 패턴을 형성한다. 상기 연마 공정은 화학 기계적 연마 공정을 통해 달성될 수 있다.
그 다음에, 상기 하부 전극의 표면 상에 고유전막을 형성한다. 상기 고유전막은 상기에서 예시한 물질로 형성할 수 있다.
그리고, 상기 고유전막 상으로 질소 및 탄소의 결합구조 및 상기 결합 구조 와 리간드 결합되는 리간드 화합물을 포함하는 소오스 가스를 유입한 후 상기 소오스 가스를 열분해 함으로서, 상기 개구부의 측면과 저면 및 상기 몰드막의 상부면 상에 연속적으로 탄탈륨 탄소 질화물로 이루어지는 제2 전극층을 형성한다. 상기 소오스 가스는 화학식 Ta(NR1)(NR2R3)3(여기서 R1, R2 R3는 H 또는 C1-C6 알킬기로서 서로 동일하거나 상이하다)으로 사용할 수 있다. 더 구체적으로, 상기 소오스 가스는 TAIMATA를 사용할 수 있다.
상기 증착 공정 시에, 소오스 가스를 기판 상으로 도입시키기 위한 캐리어 가스 및 증착 챔버 내의 압력을 조절하기 위한 압력 조절용 가스를 기판 상으로 더 유입하는 것이 바람직하다. 상기 캐리어 가스 및 압력 조절용 가스는 서로 다른 공급 라인으로부터 유입된다. 또한, 상기 캐리어 가스 및 압력 조절용 가스는 아르곤, 헬륨, 질소 등과 같은 불활성 가스를 사용하는 것이 바람직하다.
상기 제2 전극층을 형성하는 방법은 실시예 1에서 탄탈륨 탄소 질화막을 형성하는 방법과 동일하므로 더 이상의 설명은 생략한다.
전술한 바와 같이, 실시예 1을 통하여 탄탈륨 질화물을 포함하는 커패시터의 하부 전극층 및/또는 상부 전극층을 용이하게 형성할 수 있다. 이에 따라, 본 발명의 커패시터는 큰 유전 상수를 갖는 금속 산화물을 유전층으로 채택할 수 있다.
이하, 본 발명의 방법을 포함하여 여러 가지 방법으로 게이트 전극 구조물을 형성하고 이에 대한 게이트 전극의 일함수(Wf; work function)를 평가하여 하기 표 1에 나타내었다. 하기 표 1에서, I A 는 inversion accumulation을 의미하고, A I 는 accumulation inversion을 의미한다. 델타(delta)는 I A와 A I의 차이로서, 이들은 원래 동일한 값이 나와야 하는데 산화물 트랩 차지(oxide trap charge) 때문에 전압을 가한 방향에 따라 달리 나온다. 이를 히스테리시스라고 하며, I A 또는 A I를 통해 Vfb(flat band voltage)를 구한다. 표준 일함수는 TiN=4.7 eV 이고, 폴리=4.1 eV이다.
[표 1]
I A A I(V) delta 일함수(eV)
P-TiN(Ti-rich) -0.36 -0.33 30 4.75
P-TiN(N-rich) -0.42 -0.33 110 4.69
P-TaN(Ta-rich) -0.8 -0.78 20 4.31
P-TaN(N-rich) -0.72 -0.73 10 4.39
P-Ta -0.79 -0.79 0 4.32
A-TaN 100 Å -0.62 -0.62 0 4.49
A-TaN 200 Å -0.66 -0.67 10 4.45
C-TaN 200 Å -0.34 -0.35 10 4.77
A-TaN 400 Å -0.85 -0.83 20 4.26
Poly -1.03 -1.32 290 4.08
상기 표에서 P-TiN 및 P-TaN은 각각 물리화학기상 증착법(PVD)에 의해 형성된 티타늄 질화막 및 탄탈륨 질화막이고, A-TaN은 원자층적층법(ALD)에 의해 형성된 탄탈륨 질화막이고, C-TaN은 화학기상증착법(CVD)에 의해 형성된 탄탈륨 질화막이다.
도 34는 다양한 방법에 따라 게이트 구조물을 형성한 경우에 CET 에 대한 누설전류 특성을 나타내는 그래프이다. CET (capacitance measured equivalent oxide thickness) 와 LKG가 낮은 경우에 전극 특성이 우수하다. 그래프로부터, ALD-TaN 보다 CVD-TaN의 전극 특성이 더 우수하다는 것을 확인할 수 있다.
도 35는 다양한 방법에 따라 형성되는 상부 전극을 포함하는 커패시터를 형 성시 인가된 전압에 따른 누설 전류 특성을 나타내는 그래프이다. 도면에서, 그래프 a는 TaN 200Å (560C)-19.3Å, 그래프 b는 CVD TaN 200Å -54.3Å , 그래프 c는 TaN 100Å (250C)-24.8Å , 그래프 d는 TaN 200Å -26.9Å , 그래프 e는 TaN 400Å -24.6Å , 그래프 f는 TiN 200Å (560C)-19.3Å , 그래프 g는 TiN 200Å (450C)-18.4Å 에 대한 것이다. 도면에서, 본 발명의 방법에 따라 형성된 커패시터가 낮은 누설 전류 특성을 나타냄을 확인할 수 있다.
도 36은 본 발명의 다양한 방법에 따라 형성되는 MOS 커패시터의 C_V특성을 나타내는 그래프이다.
구체적으로, 샘플로 사용된 MOS 커패시터는 실리콘 기판, HfSiON, 탄탈륨 탄소 질화막 및 폴리실리콘막이 적층된 구조를 갖는다. 상기 탄탈륨 탄소 질화막은 TIMATA를 소오스 가스로 사용하고, 소오스 가스를 버블링하고 캐리어하기 위한 불활성 가스는 아르곤 가스를 사용하였다. 이 때, 공정 챔버의 압력은 1 Torr이고 상기 압력을 조절하기 위하여 별도의 공급 라인을 통해 챔버 내에 불활성 가스가 더 유입된다. 상기 탄탈륨 탄소 질화막은 약 50Å의 두께로 형성하였다.
그리고, 상기 탄탈륨 탄소 질화막의 증착 온도는 400℃, 500℃, 600℃ 및 650℃로 각각 스프릿함으로서 상기 적층 구조를 갖는 4개의 샘플을 제작하였다.
도 36을 참조하면, 탄탈륨 탄소 질화막의 증착 온도가 400℃에서 600℃까지 증가됨에 따라, 게이트 전압에 따른 상기 MOS 커패시터의 커패시턴스가 증가하였다.
표 2는 도 36으로부터 수득된 전기적인 데이터이다.
[표 2]
온도 EOT Vfb
400℃ 19.2 -0.405
500℃ 18.1 -0.323
600℃ 15.5 -0.377
650℃ 14.7 -0.398
표 2를 참조하면, 탄탈륨 탄소 질화막을 증착 할 시의 온도에 따라 MOS 커패시터에서의 플랫 밴드 전압이 변화됨을 알 수 있다. 즉, 탄탈륨 탄소 질화막의 증착 온도가 400℃에서 600℃로 증가됨에 따라, 상기 플랫 밴드 전압도 증가되었다. 또한, 상기 탄탈륨 탄소 질화막의 증착 온도가 400℃에서 600℃로 증가됨에 따라, HfSiON막의 전기적인 특성이 변화됨을 알 수 있다. 상기 결과에 따르면, 상기 탄탈륨 탄소 질화막의 증착 온도가 400℃에서 600℃로 증가될수록 막의 전기적인 특성이 양호해짐을 알 수 있다.
본 발명의 방법에 의해, 고유전막에 대하여 우수한 내반응성을 갖고 높은 일함수를 갖는 탄탈륨 탄소 질화막을 형성할 수 있다.
이로 이해, MOS 트랜지스터의 게이트 절연막으로 고유전막을 사용함으로서 낮은 등가 산화막 두께를 갖는 게이트의 형성이 가능하게 된다. 또한, 상기 탄탈륨 탄소 질화막을 사용함으로서 PMOS 트랜지스터의 게이트 전극을 용이하게 형성할 수 있다. 이에 더하여, 고 성능을 갖는 반도체 장치의 듀얼 게이트 형성이 가능하게 된다.
한편, 상기 탄탈륨 탄소 질화물을 커패시터의 전극층으로 사용함으로서 유전층으로서 고유전막을 용이하게 채택할 수 있다. 그러므로, 상기 전극층과 유전층의 계면 반응에 의해 유전층의 유전율이 변화되는 현상이 방지되어 반도체 장치의 신뢰성을 향상시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (46)

  1. 기판 상으로 탄탈륨, 질소 및 탄소의 결합 구조 및 상기 결합 구조와 리간드 결합되는 리간드 화합물을 포함하는 소오스 가스를 유입하는 단계; 및
    상기 소오스 가스를 열분해시켜 상기 기판 상에 탄탈륨 탄소 질화막(TaCN)을 형성하는 단계를 포함하는 것을 특징으로 하는 탄탈륨 탄소 질화막 형성 방법.
  2. 제1항에 있어서, 상기 소오스 가스는 화학식 Ta(NR1)(NR2R3)3(여기서 R1, R2 R3는 H 또는 C1-C6 알킬기로서 서로 동일하거나 상이하다)로 표시되는 탄탈륨 아민 유도체인 것을 특징으로 하는 탄탈륨 탄소 질화막 형성 방법.
  3. 제2항에 있어서, 상기 소오스 가스는 터셔리아밀이미도-트리스-디메틸아미도탄탈륨 (Ta(NC(CH3)2C2H5)(N(CH3)2)3)을 사용하는 것을 특징으로 하는 탄탈륨 탄소 질화막 형성 방법.
  4. 제1항에 있어서, 상기 소오스 가스를 기판 상으로 도입시키기 위한 캐리어 가스 및 상기 탄탈륨 탄소 질화막을 형성하기 위하여 상기 기판 상부의 압력을 조절하기 위한 압력 조절용 가스를 상기 기판 상으로 유입시키는 것을 더 포함하는 것을 특징으로 하는 탄탈륨 탄소 질화막 형성 방법.
  5. 제1항에 있어서, 상기 소오스 가스를 열분해시키기 위하여, 400 내지 700℃의 온도 범위 및 0.1 내지 100 torr의 압력 범위를 유지하는 것을 특징으로 하는 탄탈륨 탄소 질화막 형성 방법.
  6. 제1항에 있어서, 상기 탄탈륨 탄소 질화막 내에 포함되는 질소의 함량을 조절하기 위하여 질소를 포함하는 반응 가스를 유입하는 것을 더 포함하는 것을 특징으로 하는 탄탈륨 탄소 질화막 형성 방법.
  7. 제1항에 있어서, 상기 탄탈륨 탄소 질화막 내에 포함되는 탄소의 함량을 조절하기 위하여 탄소를 포함하는 반응 가스를 더 유입하는 것을 특징으로 하는 탄탈륨 탄소 질화막 형성 방법.
  8. 제1항에 있어서, 리모트 플라즈마 방식 또는 다이렉트 플라즈마 방식으로 활성화시킨 NH3, H2, N2, SiH4, Si2H6 등의 물질로 상기 탄탈륨 탄소 질화막을 포스트 처리하는 것을 더 포함하는 것을 특징으로 하는 탄탈륨 탄소 질화막 형성 방법.
  9. 기판상에 고유전막을 형성하는 단계;
    상기 고유전막상으로 탄탈륨, 질소 및 탄소의 결합 구조 및 상기 결합 구조 와 리간드 결합되는 리간드 화합물들을 포함하는 소오스 가스를 유입하는 단계;
    상기 소오스 가스를 열분해시켜 상기 고유전막 상에 탄탈륨 탄소 질화막(TaCN)을 형성하는 단계; 및
    상기 탄탈륨 탄소 질화막을 패터닝하여 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 게이트 구조물 형성 방법.
  10. 제9항에 있어서, 상기 소오스 가스는 화학식 Ta(NR1)(NR2R3)3(여기서 R1, R2 R3는 H 또는 C1-C6 알킬기로서 서로 동일하거나 상이하다)로 표시되는 탄탈륨 아민 유도체인 것을 특징으로 하는 게이트 구조물 형성 방법.
  11. 제10항에 있어서, 상기 소오스 가스는 터셔리아밀이미도-트리스-디메틸아미도탄탈륨 (Ta(NC(CH3)2C2H5)(N(CH3)2)3)을 사용하는 것을 특징으로 하는 게이트 구조물 형성 방법.
  12. 제9항에 있어서, 상기 고유전막은 탄탈륨 산화막(Ta2O5), 티타늄 산화막(TiO2), 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO2), 하프늄 실리케이트(HfSixOy), 지르코늄 실리케이트(ZrSixOy), 질화 하프늄 실리케이트(HfSixOyNz), 질화 지르코늄 실리케이트(ZrSixOyNz), 알루미늄 산화막(Al2O3), 질화 알루미늄 산 화막(AlxOyNz), 하프늄 알루미네이트(HfAlxOy), 이트륨 산화막(Y2O3), 니오븀 산화막(Nb2O5), 세슘 산화막(CeO2), 인듐 산화막(InO3), 란탈륨 산화막(LaO2), ((Ba,Sr)TiO3, BST)막, (Pb(Zr,Ti)O3, PZT)막, 스트론튬 티타늄 산화막(SrTiO3), 납 티타늄 산화막(PbTiO3), 스트론튬 루테늄 산화막(SrRuO3), 칼슘 루테늄 산화막(CaRuO3), (Pb,La)(Zr, Ti)O3막 및 (Sr,Ca)RuO3막으로 이루어지는 군에서 선택된 적어도 한가지 물질로 형성하는 것을 특징으로 하는 게이트 구조물 형성 방법.
  13. 제9항에 있어서, 상기 탄탈륨 탄소 질화막은 4.6 내지 5.2 eV의 일함수를 갖는 것을 특징으로 하는 게이트 구조물 형성 방법.
  14. 제9항에 있어서, 상기 탄탈륨 탄소 질화막 내에는 5 내지 50%의 탄소를 함유하는 것을 특징으로 하는 게이트 구조물 형성 방법.
  15. 제9항에 있어서, 상기 게이트 전극의 양측의 기판에 소오스/드레인 영역을 형성하기 위하여 P형의 불순물을 도핑하는 것을 더 포함하는 것을 특징으로 하는 게이트 구조물 형성 방법.
  16. 제9항에 있어서, 상기 소오스 가스를 기판 상으로 도입시키기 위한 캐리어 가스 및 상기 탄탈륨 탄소 질화막을 형성하기 위한 반응 챔버 내의 압력을 조절하기 위한 압력 조절용 가스를 상기 기판 상으로 유입시키는 것을 더 포함하는 것을 특징으로 하는 게이트 구조물 형성 방법.
  17. 제16항에 있어서, 상기 캐리어 가스는 아르곤, 헬륨 가스, 질소로 이루어지는 군에서 선택된 적어도 하나인 것을 특징으로 하는 게이트 구조물 형성 방법.
  18. 제17항에 있어서, 상기 압력 조절용 가스는 아르곤, 헬륨 가스, 질소로 이루어지는 군에서 선택된 적어도 하나인 특징으로 하는 게이트 구조물 형성 방법.
  19. 제9항에 있어서, 상기 소오스 가스를 열분해시키기 위하여, 400 내지 700℃의 온도 범위 및 0.1 내지 100 torr의 압력 범위를 유지하는 것을 특징으로 하는 게이트 구조물 형성 방법.
  20. 제9항에 있어서, 상기 탄탈륨 탄소 질화막 내에 포함되는 질소의 함량을 조절하기 위하여 질소를 포함하는 반응 가스를 유입하는 것을 더 포함하는 것을 특징으로 하는 게이트 구조물 형성 방법.
  21. 제20항에 있어서, 상기 질소를 포함하는 반응 가스는 질소,N2H2 및 NH3를 포 함하는 것을 특징으로 하는 게이트 구조물 형성 방법.
  22. 제9항에 있어서, 상기 탄탈륨 탄소 질화막 내에 포함되는 탄소의 함량을 조절하기 위하여 탄소를 포함하는 반응 가스를 더 유입하는 것을 더 포함하는 것을 특징으로 하는 게이트 구조물 형성 방법.
  23. 제22항에 있어서, 상기 탄소를 포함하는 반응 가스는 CH4 및 C2H2를 포함하는 것을 특징으로 하는 게이트 구조물 형성 방법.
  24. 제9항에 있어서, 리모트 플라즈마 방식 또는 다이렉트 플라즈마 방식으로 활성화시킨 NH3, H2, N2, SiH4, Si2H6 등의 물질로 상기 탄탈륨 탄소 질화막을 포스트 처리하는 것을 더 포함하는 것을 특징으로 하는 게이트 구조물 형성 방법.
  25. 제9항에 있어서, 상기 탄탈륨 탄소 질화막은 20 내지 1000Å의 두께로 형성하는 것을 특징으로 하는 게이트 구조물 형성 방법.
  26. 제9항에 있어서, 상기 게이트 전극 상에 콘택 형성 영역으로 제공되는 도전막 패턴을 형성하는 것을 더 포함하는 것을 특징으로 하는 게이트 구조물 형성 방법.
  27. 제26항에 있어서, 상기 도전막 패턴은 불순물이 도핑된 반도체 물질, 금속, 금속 질화물 또는 금속 실리사이드를 사용하여 형성하는 것을 특징으로 하는 게이트 구조물 형성 방법.
  28. 제9항에 있어서, 상기 고유전막을 형성하기 전에 상기 게이트 전극이 형성될 위치에 상기 반도체 기판의 상부면을 노출시키는 개구부를 갖는 주형 패턴을 형성하는 것을 더 포함하는 것을 특징으로 하는 게이트 구조물 형성 방법.
  29. 제28항에 있어서, 상기 게이트 전극을 형성하는 단계는,
    상기 주형 패턴의 상부면이 노출될 때까지, 상기 티타늄 탄소 질화막 및 고유전막을 연마하는 단계; 및
    상기 주형 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 게이트 구조물 형성 방법.
  30. NMOS 트랜지스터 영역 및 PMOS 트랜지스터 영역을 갖는 반도체 기판 상에 고유전막을 형성하는 단계; 및
    상기 PMOS 트랜지스터 형성 영역의 고유전막 상에 탄탈륨 탄소 질화막 패턴 및 도전막 패턴이 적층된 형태를 갖는 제1 게이트 전극과 상기 NMOS 트랜지스터 영역의 고유전막 상에 상기 도전막 패턴과 동일한 도전 물질로 이루어지는 제2 게이 트 전극을 형성하는 단계를 포함하고,
    상기 탄탈륨 탄소 질화막은 탄탈륨, 질소 및 탄소의 결합 구조 및 상기 결합 구조와 리간드 결합되는 리간드 화합물들을 포함하는 소오스 가스를 유입한 후, 상기 소오스 가스를 열분해시킴으로서 획득하는 것을 특징으로 하는 듀얼 게이트 전극 형성 방법.
  31. 제30항에 있어서, 상기 제1 게이트 전극 및 제2 게이트 전극을 형성하는 단계는,
    상기 고유전막 상에 탄탈륨 탄소 질화막을 형성하는 단계;
    상기 NMOS 트랜지스터 형성 영역에 형성된 탄탈륨 탄소 질화막을 선택적으로 제거시켜 제1 예비 게이트 전극막을 형성하는 단계;
    상기 노출된 기판 및 상기 제1 예비 게이트 전극막의 표면상에 도전막을 형성하는 단계; 및
    상기 도전막 및 상기 도전막 아래에 위치하는 제1 예비 게이트 전극막을 패터닝하는 단계를 포함하는 것을 특징으로 하는 듀얼 게이트 전극 형성 방법.
  32. 제30항에 있어서, 상기 소오스 가스는 화학식 Ta(NR1)(NR2R3)3(여기서 R1, R2 R3는 H 또는 C1-C6 알킬기로서 서로 동일하거나 상이하다)로 표시되는 탄탈륨 아민 유도체인 것을 특징으로 하는 듀얼 게이트 전극 형성 방법.
  33. 제32항에 있어서, 상기 소오스 가스는 터셔리아밀이미도-트리스-디메틸아미도탄탈륨 (Ta(NC(CH3)2C2H5)(N(CH3)2)3)을 사용하는 것을 특징으로 하는 듀얼 게이트 전극 형성 방법.
  34. 제30항에 있어서, 상기 고유전막은 탄탈륨 산화막(Ta2O5), 티타늄 산화막(TiO2), 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO2), 하프늄 실리케이트(HfSixOy), 지르코늄 실리케이트(ZrSixOy), 질화 하프늄 실리케이트(HfSixOyNz), 질화 지르코늄 실리케이트(ZrSixOyNz), 알루미늄 산화막(Al2O3), 질화 알루미늄 산화막(AlxOyNz), 하프늄 알루미네이트(HfAlxOy), 이트륨 산화막(Y2O3), 니오븀 산화막(Nb2O5), 세슘 산화막(CeO2), 인듐 산화막(InO3), 란탈륨 산화막(LaO2), ((Ba,Sr)TiO3, BST)막, (Pb(Zr,Ti)O3, PZT)막, 스트론튬 티타늄 산화막(SrTiO3), 납 티타늄 산화막(PbTiO3), 스트론튬 루테늄 산화막(SrRuO3), 칼슘 루테늄 산화막(CaRuO3), (Pb,La)(Zr, Ti)O3막 및 (Sr,Ca)RuO3막으로 이루어지는 군에서 선택된 적어도 한가지 물질로 형성하는 것을 특징으로 하는 듀얼 게이트 전극 형성 방법.
  35. 제30항에 있어서, 상기 탄탈륨 탄소 질화막은 4.6 내지 5.2 eV의 일함수를 갖는 것을 특징으로 하는 듀얼 게이트 전극 형성 방법.
  36. 제30항에 있어서, 상기 소오스 가스를 기판 상으로 도입시키기 위한 캐리어 가스 및 상기 탄탈륨 탄소 질화막을 형성하기 위한 반응 챔버 내의 압력을 조절하기 위한 압력 조절용 가스를 상기 기판 상으로 유입시키는 것을 더 포함하는 것을 특징으로 하는 듀얼 게이트 전극 형성 방법.
  37. 제30항에 있어서, 상기 도전막은 일함수가 3.8 내지 4.4eV인 금속, 금속 화합물 또는 도핑된 반도체 물질을 사용하여 형성하는 것을 특징으로 하는 듀얼 게이트 전극 형성 방법.
  38. 제37항에 있어서, 상기 금속 및 금속 화합물은 TaC, TaSiN 및 Ta를 포함하는 것을 특징으로 하는 듀얼 게이트 전극 형성 방법.
  39. 기판 상에 탄탈륨, 질소 및 탄소의 결합 구조 및 상기 결합 구조와 리간드 결합되는 리간드 화합물들을 포함하는 소오스 가스를 유입하는 단계;
    상기 소오스 가스를 열분해시켜 상기 기판 상에 탄탈륨 탄소 질화물로 이루어지는 제1 전극층을 형성하는 단계;
    상기 제1 전극층상에 유전막을 형성하는 단계; 및
    상기 유전막상에 제2 전극층을 형성하는 단계를 포함하는 커패시터 형성 방 법.
  40. 제39항에 있어서, 상기 소오스 가스는 화학식 Ta(NR1)(NR2R3)3(여기서 R1, R2 R3는 H 또는 C1-C6 알킬기로서 서로 동일하거나 상이하다)로 표시되는 탄탈륨 아민 유도체인 것을 특징으로 하는 커패시터 형성 방법.
  41. 제40항에 있어서, 상기 소오스 가스는 터셔리아밀이미도-트리스-디메틸아미도탄탈륨 (Ta(NC(CH3)2C2H5)(N(CH3)2)3)을 사용하는 것을 특징으로 하는 커패시터 형성 방법.
  42. 제39항에 있어서, 상기 소오스 가스를 기판 상으로 도입시키기 위한 캐리어 가스 및 상기 탄탈륨 탄소 질화막을 형성하기 위한 반응 챔버 내의 압력을 조절하기 위한 압력 조절용 가스를 상기 기판 상으로 유입시키는 것을 더 포함하는 것을 특징으로 하는 커패시터 형성 방법.
  43. 제39항에 있어서, 상기 유전막은 고유전율을 갖는 금속 산화물을 포함하는 것을 특징으로 하는 커패시터 형성 방법.
  44. 제43항에 있어서, 상기 유전막으로 제공되는 금속 산화물은 탄탈륨 산화막 (Ta2O5), 티타늄 산화막(TiO2), 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO2), 하프늄 실리케이트(HfSixOy), 지르코늄 실리케이트(ZrSixOy), 질화 하프늄 실리케이트(HfSixOyNz), 질화 지르코늄 실리케이트(ZrSixOyNz), 알루미늄 산화막(Al2O3), 질화 알루미늄 산화막(AlxOyNz), 하프늄 알루미네이트(HfAlxOy), 이트륨 산화막(Y2O3), 니오븀 산화막(Nb2O5), 세슘 산화막(CeO2), 인듐 산화막(InO3), 란탈륨 산화막(LaO2), ((Ba,Sr)TiO3, BST)막, (Pb(Zr,Ti)O3, PZT)막, 스트론튬 티타늄 산화막(SrTiO3), 납 티타늄 산화막(PbTiO3), 스트론튬 루테늄 산화막(SrRuO3), 칼슘 루테늄 산화막(CaRuO3), (Pb,La)(Zr, Ti)O3막 및 (Sr,Ca)RuO3막으로 이루어지는 군에서 선택된 적어도 한가지 물질인 것을 특징으로 하는 커패시터 형성 방법.
  45. 제39항에 있어서, 상기 제2 전극층은 상기 제1 전극층과 동일한 방법에 의해 형성되는 탄탈륨 탄소 질화막을 포함하는 것을 특징으로 하는 커패시터 형성 방법.
  46. 제39항에 있어서, 상기 제2 전극층은 불순물이 도핑된 폴리 실리콘 박막, Ru 박막, Pt 박막, Ir 박막, TiN 박막, TaN 박막 및 WN 박막 중 어느 하나를 포함하는 것을 특징으로 하는 커패시터 형성 방법.
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