KR100666917B1 - 텅스텐 탄소 질화막을 포함하는 반도체 장치의 제조 방법. - Google Patents

텅스텐 탄소 질화막을 포함하는 반도체 장치의 제조 방법. Download PDF

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Abstract

텅스텐 탄소 질화물을 포함하는 MOS 트랜지스터의 게이트 전극 형성 방법으로, 우선 기판상에 고유전막을 형성한다. 상기 고유전막상으로 텅스텐 아민 유도체를 포함하는 소오스 가스를 유입한다. 상기 소오스 가스를 열분해시켜 상기 고유전막 상에 텅스텐 탄소 질화막(WCN)을 형성한다. 다음에, 상기 텅스텐 탄소 질화막을 패터닝하여 게이트 전극을 형성한다. 상기 공정을 통해, 4.9eV 이상의 높은 일함수를 갖는 게이트 전극을 형성할 수 있다.

Description

텅스텐 탄소 질화막을 포함하는 반도체 장치의 제조 방법.{Method of manufacturing semiconductor device having WCN layer}
도 1은 본 발명의 제1 실시예에 따른 게이트 구조물의 단면도이다.
도 2 내지 도 5는 도 1에 도시된 본 발명의 실시예 1에 따른 게이트 구조물의 형성 방법을 나타내는 공정 단면도들이다.
도 6 내지 도 10은 본 발명의 실시예 2에 따른 반도체 소자의 듀얼 게이트 형성 방법을 설명하기 위한 단면도들이다.
도 11 및 도 12는 본 발명의 실시예 3에 따른 커패시터 형성 방법을 설명하기 위한 단면도들이다.
도 13은 본 발명의 방법에 따라 형성된 텅스텐 탄소 질화막을 XRD를 이용하여 평가한 것이다.
도 14는 본 발명의 방법에 따라 형성된 텅스텐 탄소 질화막을 포함하는 MOS 커패시터 및 다른 전극 물질을 게이트 전극으로 사용한 MOS 커패시터로부터 추출한 커패시턴스-전압 특성 곡선을 나타낸 것이다.
도 15는 HfSiON의 두께를 달리하여 텅스텐 탄소 질화막의 플랫밴드 전압 및 일함수를 추출한 것이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 200, 300 : 반도체 기판 102, 202 : 소자 분리막
104, 204 : 고유전막 106a, 208a : 텅스텐 탄소 질화막 패턴
112a, 210a : 도전막 패턴 212a : 제2 도전막 패턴
302 : 제1 전극막 304 : 유전막
306 : 제2 전극막
본 발명은 텅스텐 탄소 질화막을 포함하는 반도체 장치의 제조 방법에 관한 것이다. 보다 상세하게는, 4.9eV 이상의 높은 일함수를 갖는 텅스텐 탄소 질화막을 포함하는 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치에서 매우 중요하게 다루어지는 단위 소자들 중의 하나로 MOS트랜지스터가 있다. 상기 MOS트랜지스터는 게이트 산화막, 게이트 전극 및 상기 게이트 전극 양측의 기판에 형성된 소오스/드레인 영역으로 구성된다. 통상적으로, 반도체 장치 내에는 NMOS 트랜지스터 및 PMOS 트랜지스터가 함께 구비되는 CMOS트랜지스터가 포함된다.
상기 CMOS 트랜지스터에서, 게이트 산화막은 열산화 공정에 의해 형성된 실리콘 산화막이 가장 널리 사용되고 있다. 또한, 공정의 단순화를 위하여 NMOS 및 PMOS 트랜지스터에 사용되는 게이트 전극은 하나의 도전 물질로 이루어지며, 통상적으로는 N형 불순물이 도핑된 폴리실리콘이 사용된다.
한편, 반도체 장치의 고속화 및 저전력화에 따라 상기 게이트 절연막의 두께가 감소되고 있다. 그러나, 상기 게이트 절연막의 두께가 임계 두께 이하로 감소할 경우 반도체 장치의 특성을 악화시키는 누설 전류의 문제가 발생한다. 현재 반도체 장치에서 게이트 절연막으로 널리 사용되는 실리콘 산화막의 두께는 이미 임계 두께 이하로 근접하고 있다. 이에 따라, 실리콘 산화막을 게이트 절연막으로 사용하는 방법은 이제 기술적 한계에 이르렀다고 볼 수 있다. 그 결과, 최근에는 게이트 절연막으로서 상기 실리콘 산화막에 비해 높은 유전 상수를 갖는 고유전막을 사용하려는 연구가 활발하게 진행중이다. 상기와 같이 고유전막을 사용하는 경우 물리적으로는 실리콘 산화막보다 더 두껍게 형성하면서도 전기적으로는 더 얇은 실리콘 산화막을 사용하는 것과 동등한 효과를 갖는다.
그런데, 게이트 절연막으로 고유전막을 사용한 상태에서 게이트 전극을 N형 또는 P형 폴리실리콘을 사용하여 형성하는 경우, 이른바 페르미 레벨 피닝 현상이 발생하게 되어 특히, PMOS 트랜지스터의 문턱 전압의 절대값이 지나치게 높아지게 된다. 그러므로, PMOS 트랜지스터가 고유전막을 포함하는 경우에 P형 폴리실리콘을 게이트 전극으로 사용하는 것이 바람직하지 않다.
한편, 커패시터의 형성 시에 도핑된 폴리실리콘막을 전극으로 사용하고 상기 폴리실리콘막 상에 고유전막을 사용하는 경우, 상기 폴리실리콘막과 고유전막이 반응함으로서 기생적으로 실리콘 산화물이 형성되어 원하는 수준의 유전율을 갖는 유전막을 형성하기가 어렵다.
따라서, 상기 고유전막과 접촉하는 도전 물질로서 상기 설명한 문제를 발생 시키지 않는 도전 물질들이 연구되고 있다. 그러나, 통상의 반도체 공정들 예를 들어 증착 공정 및 식각 공정들을 용이하게 진행할 수 있고 비교적 저비용으로 공정을 진행할 수 있는 신규한 도전 물질을 개발하는 것이 매우 어렵다.
따라서, 본 발명의 제1 목적은 고유전막에 대하여 우수한 내반응성을 갖고4.9eV이상의 높은 일함수를 갖는 게이트 전극을 포함하는 게이트 구조물의 형성 방법을 제공하는데 있다.
본 발명의 제2 목적은 상기한 게이트 전극을 포함하는 듀얼 게이트 전극의 형성 방법을 제공하는데 있다.
본 발명의 제3 목적은 우수한 누설전류 특성을 갖는 커패시터 형성 방법을 제공하는데 있다.
상기한 제1 목적을 달성하기 위한 본 발명의 게이트 구조물 형성 방법으로, 우선 기판상에 고유전막을 형성한다. 상기 고유전막상으로 텅스텐 아민 유도체를 포함하는 소오스 가스를 유입한다. 상기 소오스 가스를 열분해시켜 상기 고유전막 상에 텅스텐 탄소 질화막(WCN)을 형성한다. 다음에, 상기 텅스텐 탄소 질화막을 패터닝하여 게이트 전극을 형성한다.
상기 소오스 가스는 비스-터셔리부틸이미도-비스-디메틸아미도 텅스텐을 포함한다.
상기한 제2 목적을 달성하기 위한 본 발명의 듀얼 게이트 전극 형성 방법으 로, 우선 NMOS 트랜지스터 영역 및 PMOS 트랜지스터 영역을 갖는 반도체 기판 상에 고유전막을 형성한다. 상기 고유전막 상에 텅스텐 아민 유도체를 포함하는 소오스 가스를 유입한다. 상기 소오스 가스를 열분해시켜 상기 고유전막 상에 PMOS 게이트 전극 형성용 제1 일함수를 갖는 텅스텐 탄소 질화막(WCN)을 형성한다. 상기 NMOS 트랜지스터 영역에 위치하는 텅스텐 탄소 질화막을 선택적으로 제거하여 예비 텅스텐 탄소 질화막 패턴을 형성한다. 상기 예비 텅스텐 탄소 질화막 패턴 및 상기 고유전막 상에 NMOS 게이트 전극 형성용 제2 일함수를 갖는 도전막을 형성한다. 상기 도전막 및 텅스텐 탄소 질화막을 패터닝하여 상기 PMOS 트랜지스터 형성 영역의 고유전막 상에 텅스텐 탄소 질화막 패턴 및 도전막 패턴이 적층된 형태의 제1 게이트 전극을 형성하고, 상기 NMOS 트랜지스터 영역의 고유전막 상에 상기 도전막 패턴으로 이루어지는 제2 게이트 전극을 형성한다.
상기한 제3 목적을 달성하기 위한 본 발명의 커패시터 형성 방법으로, 우선기판상에 텅스텐 아민 유도체를 포함하는 소오스 가스를 유입한다. 상기 소오스 가스를 열분해시켜 텅스텐 탄소 질화물(WCN)로 이루어지는 제1 전극막을 형성한다. 상기 제1 전극막 상에 고유전 물질로 이루어지는 금속 산화막을 형성한다. 다음에, 상기 금속 산화막 상에 제2 전극막을 형성한다.
상기와 같은 방법으로 형성되는 텅스텐 탄소 질화막은 4.9 내지 5.1eV 수준의 높은 일함수를 갖는다. 또한, 상기 텅스텐 탄소 질화막은 고유전막에 대하여 우수한 내반응성을 갖는다. 때문에, 상기 설명한 것과 같이 MOS 트랜지스터의 게이트 전극 및 커패시터의 전극막으로 형성함으로서 고성능을 갖는 반도체 장치를 제조할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
실시예 1
도 1은 본 발명의 제1 실시예에 따른 게이트 구조물의 단면도이다.
본 실시예는 PMOS 트랜지스터에 채용하기에 적합한 게이트 구조물에 관한 것임을 알려둔다.
도 1을 참조하면, 반도체 기판(100)의 소정 영역에 활성 영역을 한정하는 소자 분리막(102)이 배치된다. 상기 활성 영역에 해당하는 기판 표면 아래에는 트랜지스터의 채널 영역으로 제공되는 채널 도핑 영역(도시하지 않음)이 형성되어 있다. 상기 채널 도핑 영역에는 N형 불순물이 도핑되어 있다.
상기 반도체 기판(100) 상에는 통상의 실리콘 산화물에 비해 높은 유전 상수를 갖는 고유전막(104)이 개재된다. 상기 고유전막(104)은 금속 산화물로 이루어지며 게이트 산화막으로서 제공된다.
상기 고유전막(104)은 탄탈륨 산화막(Ta2O5), 티타늄 산화막(TiO2), 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO2), 하프늄 실리케이트(HfSixOy), 지르코늄 실리케이트(ZrSixOy), 질화 하프늄 실리케이트(HfSixOyNz), 질화 지르코늄 실리케이트(ZrSixOyNz), 알루미늄 산화막(Al2O3), 질화 알루미늄 산화막(AlxOyNz), 하프늄 알루미네이트(HfAlxOy), 이트륨 산화막(Y2O3), 니오븀 산화막(Nb2O5), 세슘 산화막 (CeO2), 인듐 산화막(InO3), 란탈륨 산화막(LaO2), ((Ba,Sr)TiO3, BST)막, (Pb(Zr,Ti)O3, PZT)막, 스트론튬 티타늄 산화막(SrTiO3), 납 티타늄 산화막(PbTiO3), 스트론튬 루테늄 산화막(SrRuO3), 칼슘 루테늄 산화막(CaRuO3), (Pb,La)(Zr, Ti)O3막, (Sr,Ca)RuO3막 등이 바람직하게 사용될 수 있다. 상기 고유전막(104)은 단독으로 사용할 수도 있고, 라미네이트 구조(laminate structure), 즉, 상기 예시된 물질들이 복수의 얇은 층으로 적층된 구조를 가질 수 있다.
상기 고유전막(104) 상에는 텅스텐 탄소 질화막 패턴(106a)으로 이루어지는 게이트 전극이 구비된다. 상기 텅스텐 탄소 질화막 패턴(106a)은 W(N(R1)2)2(NC(R2)3)2 (여기서 R1, R2 R3는 H 또는 C1-C6 알킬기로서 서로 동일하거나 상이하다)로 표시되는 소오스 가스를 열분해시켜 형성된 것이다. 상기 텅스텐 탄소 질화막 패턴(106a) 내에는 10 내지 40%의 탄소가 함유되어 있다. 또한, 상기 텅스텐 탄소 질화막 패턴(106a) 내에는 10 내지 40%의 질소가 함유되어 있다.
상기 방법에 의해 수득된 텅스텐 탄소 질화막 패턴(106a)은 특히 고유전막(104)에 대한 내반응성이 우수하고 PMOS 트랜지스터의 게이트 전극으로 사용하기에 적합한 4.9 내지 5.2 eV 정도의 높은 일함수를 갖는다.
상기 텅스텐 탄소 질화막 패턴(106a) 상에는 도전막 패턴(112a)이 더 적층될 수 있다. 상기 도전막 패턴(112a)은 게이트 전극의 패터닝을 용이하게 하고 콘택 형성 영역을 확보하기 위해 제공되는 것이다. 상기 도전막 패턴(112a)은 예를 들어 텅스텐, 탄탈륨, 티타늄, 알루미늄, 구리 등과 같은 금속 물질 또는 티타늄 실리사이드, 코발트 실리사이드, 텅스텐 실리사이드, 탄탈륨 실리사이드 등과 같은 금속 실리사이드 물질로 이루어질 수 있다. 또는, 상기 도전막 패턴(112a)은 불순물이 도핑된 폴리실리콘으로 이루어질 수 있다.
본 실시예에서 상기 도전막 패턴(112a)은 불순물이 도핑된 폴리실리콘막 패턴(108a) 및 텅스텐 패턴(110a)이 적층된 형상을 갖는다.
도 2 내지 도 5는 도 1에 도시된 본 발명의 실시예 1에 따른 게이트 구조물의 형성 방법을 나타내는 공정 단면도들이다.
도 2를 참조하면, 반도체 기판(100)에서 활성 영역을 한정하기 위한 소자분리막(102)을 형성한다. 반도체 장치의 고집적화를 위해, 상기 소자 분리막(102)은 셸로우 트렌치 소자 분리 기술을 사용하여 형성하는 것이 바람직하다. 상기 반도체 기판(100)의 활성 영역에 N형 불순물을 도핑함으로서 PMOS 트랜지스터의 채널 영역(도시하지 않음)을 형성한다.
상기 소자 분리막(102)이 형성되어 있는 반도체 기판(100)의 표면상에 고유전막(104)을 형성한다. 상기 고유전막(104)은 본 발명에 따른 MOS 트랜지스터에서 게이트 산화막의 역할을 하는 물질이다. 여기서 상기 고유전막(104)은 적어도 실리콘 산화물(SiO2)에 비해 고유전 상수를 갖는 절연 물질을 말한다.
상기 고유전막(104)은 주로 금속 산화물을 포함하며, 구체적인 예로는 탄탈 륨 산화막(Ta2O5), 티타늄 산화막(TiO2), 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO2), 하프늄 실리케이트(HfSixOy), 지르코늄 실리케이트(ZrSixOy), 질화 하프늄 실리케이트(HfSixOyNz), 질화 지르코늄 실리케이트(ZrSixOyNz), 알루미늄 산화막(Al2O3), 질화 알루미늄 산화막(AlxOyNz), 하프늄 알루미네이트(HfAlxOy), 이트륨 산화막(Y2O3), 니오븀 산화막(Nb2O5), 세슘 산화막(CeO2), 인듐 산화막(InO3), 란탈륨 산화막(LaO2), ((Ba,Sr)TiO3, BST)막, (Pb(Zr,Ti)O3, PZT)막, 스트론튬 티타늄 산화막(SrTiO3), 납 티타늄 산화막(PbTiO3), 스트론튬 루테늄 산화막(SrRuO3), 칼슘 루테늄 산화막(CaRuO3), (Pb,La)(Zr, Ti)O3막, (Sr,Ca)RuO3막 등을 들 수 있다. 또한, 상기 고유전막(104)은 단독으로 형성할 수도 있고, 라미네이트 구조(laminate structure), 즉, 상기 예시된 물질들로 복수의 얇은 층을 구성하는 구조로 형성할 수도 있다.
상기 고유전막(104)은 화학기상증착(chemical vapor deposition, CVD)공정, 원자층 증착(atomic layer deposition, ALD)공정 및 금속 유기 화학기상증착(metal-organic chemical vapor deposition, MOCVD) 공정 등을 통해 형성될 수 있다.
상기 고유전막(104)이 갖는 고유전(high k) 특성은 강한 이온 분극(strong ionic polarization)의 결과이다. 이러한 고유전 특성을 갖기 위해서는, 상기 고유전막(104)은 불순물이 없고 (free of impurities), 정확한 화학양론적 조성을 갖고 (have correct stoichiometry) 그리고 결정화(crystalline) 되어야 한다. 상기 고유전막(104)은 우수한 스텝커버러지를 갖도록 저온 (예를 들면, 400 내지 700℃ )에서 실시되는 금속 유기 화학기상증착을 통해 형성되는 것이 일반적이다. 그러나, 상기 저온에서 형성되는 고유전막(104)은 고유전 특성을 갖기 어려우므로, 상기 고유전막(104)이 적절한 정전용량 및 누설 전류의 특성을 갖도록 하기 위하여 상기 고유전막(104)을 형성한 이 후에 열처리 공정을 더 수행하는 것이 바람직하다.
도 3을 참조하면, 상기 고유전막(104) 상으로 텅스텐 아민 유도체를 포함하는 소오스 가스를 유입한다. 구체적으로, 상기 소오스 가스는 화학식 W(NR1)2(NR2R2)2 (여기서 R1, R2 R3는 H 또는 C1-C6 알킬기로서 서로 동일하거나 상이하다)로 표시된다. 이 후, 상기 소오스 가스가 챔버 내에서 열분해되면서 상기 고유전막(104) 상에 텅스텐 탄소 질화막(106)을 형성한다.
상기 고유전막(104) 상에 직접 접촉하는 게이트 전극막이 폴리실리콘으로 이루어지는 경우, 페르미 레벨 피닝 현상이 발생하고 이로 인해 PMOS 트랜지스터의 문턱 전압의 절대값이 지나치게 높아지게 된다. 때문에, 상기 게이트 전극막은 상기 페르미 레벨 피닝 현상이 발생되지 않는 도전 물질로 형성되는 것이 바람직하다. 또한, 등가 산화막 두께 (equivalent oxide thickness, EOT)의 증가를 유발하는 산화 반응의 방지를 위해, 상기 게이트 전극막은 우수한 내산화성(oxidation resistance)을 갖는 것이 바람직하다. 더구나, PMOS트랜지스터의 게이트 전극막인 경우에는 4.8 내지 5.2 eV의 높은 일함수를 갖는 것이 바람직하다. 상기한 조건들 을 만족시키기 위하여 본 실시예에서는 상기 게이트 전극막으로서 텅스텐 탄소 질화막(106)을 형성하는 것이다.
이하에서는, 유기 금속 전구체를 소오스 가스로 사용하는 MOCVD 방식으로 상기 텅스텐 탄소 질화막(106)을 형성하는 방법에 대해 보다 상세하게 설명한다.
상기 텅스텐 탄소 질화막(106)을 형성하기 위한 소오스 가스는 비스-터셔리부틸이미도-비스-디메틸아미도 텅스텐(Bis(tert-butylimido)bis(dimetylamido)W)을 포함한다. 상기 비스-터셔리부틸이미도-비스-디메틸아미도 텅스텐은 이하의 구조식을 갖는다.
[구조식]
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상기 소오스 가스를 챔버 내에 유입시키기 위하여, 상기 챔버 내에 케리어 가스가 더 유입될 수 있다. 상기 케리어 가스는 아르곤, 핼륨, 질소 등과 같은 불활성 가스를 사용하는 것이 바람직하다.
또한, 상기 챔버 내의 압력을 조절하기 위한 압력 조절용 가스를 기판 상으로 더 유입하는 것이 바람직하다. 상기 압력 조절용 가스는 아르곤, 핼륨, 질소 등과 같은 불활성 가스를 사용하는 것이 바람직하다. 상기 케리어 가스 및 압력 조절용 가스는 서로 다른 공급 라인을 통해 챔버 내로 유입된다. 상기 케리어 가스 및 압력 조절용 가스는 동일한 가스로 사용될 수도 있고, 서로 다른 가스로 사용될 수도 있다.
상기 소오스 가스를 열분해시키기 위하여, 증착시의 챔버 내의 압력은 0.1∼100 torr 범위를 유지하고, 증착 시의 온도는 400 내지 700℃ 가 되도록 한다.
상기와 같이, 비스-터셔리부틸이미도-비스-디메틸아미도 텅스텐을 소오스 가스로 사용하는 MOCVD방법에 의해 형성되는 텅스텐 탄소 질화막(106)은 약 5eV 의 일함수를 가지므로 PMOS 트랜지스터의 게이트 전극으로 사용되기에 매우 적합하다. 또한, 상기 텅스텐 탄소 질화막(106) 내에는 상기 질소가 10 내지 40% 함유되어 있고, 상기 탄소가 10 내지 40% 함유되어 있다.
상기 텅스텐 탄소 질화막(106) 내에 포함되는 질소의 함량을 조절하기 위하여, 증착 공정 시에 질소를 포함하는 반응 가스를 더 유입할 수 있다. 상기 질소를 포함하는 반응 가스의 예로는 질소, NH3, N2H2 등을 들 수 있다.
또한, 상기 텅스텐 탄소 질화막(106) 내에 포함하는 탄소의 함량을 조절하기 위하여, 증착 시에 탄소를 포함하는 반응 가스를 더 유입할 수 있다. 상기 탄소를 포함하는 반응 가스는 예로는 CH4 등을 들 수 있다.
상기 질소 및 탄소의 함량을 변화시킴으로서 텅스텐 탄소 질화막(106)의 일함수를 변화시킬 수 있다.
상기 텅스텐 탄소 질화막(106)을 형성한 이 후에, 리모트 플라즈마 방식 또는 다이렉트 플라즈마 방식으로 활성화시킨 NH3, H2, N2, SiH4, Si2H6 등의 물질로 상 기 막을 포스트 처리할 수 있다. 그러나, 상기 포스트 처리 공정은 생략할 수도 있다.
설명한 것과 같이, 유기 금속 전구체를 소오스로 사용하는 MOCVD 공정을 수행하여 상기 텅스텐 탄소 질화막(106)을 형성하는 경우, 물리 기상 증착 공정에 의해 형성된 막과 비교할 때 데미지의 발생이 작고 스텝커버러지 특성이 우수하다. 또한, WF6 또는 WCl을 반응 가스로 사용하는 화학 기상 증착에 의해 형성된 텅스텐을 포함하는 박막에서는 철 또는 염소 등과 같은 반응 부산물에 의해 박막이 부식 등의 문제가 빈번하게 발생된다. 그러나, 상기 공정에 의해 형성되는 텅스텐 탄소 질화막(106)은 상기 부식 문제가 감소될 수 있다.
도 4를 참조하면, 상기 텅스텐 탄소 질화막(106)상에 도전막(112)을 형성한다. 상기 도전막(112)은 후속 공정에서 상기 게이트 전극으로 신호를 전달하기 위한 콘택을 용이하게 형성하기 위하여 제공된다.
상기 도전막(112)은 도핑된 폴리실리콘, 텅스텐(W), 탄탈륨(Ta), 티타늄(Ti), 알루미늄(Al), 구리(Cu)와 같은 금속 물질 또는 티타늄 실리사이드(TiSix), 코발트 실리사이드(CoSix), 텅스텐 실리사이드, 탄탈륨 실리사이드 등과 같은 금속 실리사이드 물질을 증착시켜 형성할 수 있다. 이들은 단독 또는 혼합하여 사용할 수 있다. 본 실시예에서는, 상기 도전막(112)으로 폴리실리콘막(108) 및 텅스텐막(110)을 형성한다.
상기 텅스텐 탄소 질화막(106)이 충분히 두껍게 형성된 경우에는, 상기 도전 막(112)을 형성하는 공정을 생략할 수도 있다.
도 5를 참조하면, 상기 도전막(112) 상에 하드 마스크막(도시안됨)을 형성하고, 이를 사진 및 식각 공정을 통해 패터닝함으로서 하드 마스크 패턴(도시안됨)을 형성한다.
상기 하드 마스크 패턴을 식각 마스크로 사용하여 상기 도전막(112) 및 텅스텐 탄소 질화막(106)을 차례로 패터닝함으로서, 텅스텐 탄소 질화막 패턴(106a) 및 도전막 패턴(112a)이 적층된 게이트 전극 구조물을 형성한다.
이 후에, 도시하지는 않았지만, 상기 게이트 전극 구조물의 측벽에 게이트 스페이서를 형성한다. 게이트 스페이서 및 게이트 전극 구조물을 마스크로 사용하여 P형 불순물을 이온 주입함으로서, 소오스/드레인 영역을 형성한다. 상기 이온 주입 공정을 실시한 후, 주입된 불순물의 활성화를 위한 열처리 공정을 더 실시하는 것이 바람직하다. 열처리 공정은 급속 열처리 공정인 것이 바람직하다. 상기 공정을 수행함으로서, PMOS 트랜지스터가 완성된다.
상기에서 설명한 공정을 수행함으로서 게이트 산화막으로서 고유전막을 사용하더라도 페르미 레벨 피닝 현상이 발생되지 않고, 5.0eV 정도의 높은 일함수를 갖는 게이트 전극을 포함하는 게이트 구조물을 형성할 수 있다. 이를 이용하여, 고집적화되고 고성능을 갖는 반도체 장치를 형성할 수 있다.
실시예 2
도 6 내지 도 10은 본 발명의 실시예 2에 따른 반도체 소자의 듀얼 게이트 형성 방법을 설명하기 위한 단면도들이다.
도 6을 참조하면, N형 트랜지스터가 형성되기 위한 제1 영역 및 P형 트랜지스터가 형성되기 위한 제2 영역이 구분된 반도체 기판(200)을 마련한다. 상기 반도체 기판(200)에 셸로우 트렌치 소자 분리 공정을 수행하여 소자 분리막(202)을 형성함으로서 액티브 영역 및 소자 분리 영역을 정의한다.
상기 제1 영역에 해당하는 액티브 영역에는 P형 불순물이 도핑된 제1 채널 영역(도시안됨)을 형성하고, 상기 제2 영역에 해당하는 액티브 영역에는 N형 불순물이 도핑된 제2 채널 영역(도시안됨)을 형성한다.
상기 반도체 기판(200) 상에 실리콘 산화물에 비해 높은 유전율을 갖는 금속 산화물을 증착시켜 고유전막(204)을 형성한다. 상기 고유전막(204)은 실시예 1에서 설명한 것과 동일하게 형성될 수 있다.
그런데, 상기 고유전막(204)과 반도체 기판(200)이 직접적으로 접촉하는 경우에 반도체 기판(200)과 고유전막(204)이 서로 반응함으로서 지나치게 두꺼운 실리케이트막이 형성될 수 있다. 그러므로, 상기 고유전막(204)이 반도체 기판(200)과 반응함으로서 실리케이트막이 두껍게 형성되는 것을 최소화하기 위하여, 도시하지는 않았지만, 상기 고유전막(204)과 상기 반도체 기판(200) 사이에 미리 얇은 실리케이트막을 개재하는 것이 바람직하다. 예를 들면, 실리케이트막으로서 하프늄 산화실리케이트막(HfSiOx)을 형성한 이 후에 하프늄 산화막(HfO2)을 형성할 수 있다. 이로 인해, 후속의 열공정으로 인하여 생성되는 실리케이트막의 두께보다 얇은 두께의 실리케이트막을 갖는 고유전막(204)을 형성할 수 있다.
도 7을 참조하면, 상기 고유전막(204)상으로 텅스텐 아민 유도체를 포함하는 소오스 가스를 유입한다. 상기 소오스 가스는 화학식 W(NR1)2(NR2R2)2 (여기서 R1, R2 R3는 H 또는 C1-C6 알킬기로서 서로 동일하거나 상이하다)로 표시된다. 다음에, 상기 소오스 가스를 열분해시켜 상기 고유전막(204) 상에 텅스텐 탄소 질화막(WCN,206)을 형성한다. 상기 텅스텐 탄소 질화막(206)은 실시예 1에서 설명한 것과 동일하게 형성될 수 있다.
본 실시예에서는 이 후에 상기 텅스텐 탄소 질화막(206)의 일부분을 제거하는 공정이 수행되어야 하므로, 상기 제거 공정을 용이하게 콘트롤할 수 있도록 하기 위하여 상기 텅스텐 탄소 질화막(206)을 얇게 형성하는 것이 바람직하다. 따라서, 상기 텅스텐 탄소 질화막(206)은 상기 PMOS트랜지스터의 게이트 전극의 일함수를 결정할 수 있는 최대한 얇은 두께로 형성하는 것이 바람직하다. 구체적으로, 상기 텅스텐 탄소 질화막(206)은 30 내지 1000Å의 두께로 형성한다. 더 바람직하게는, 30 내지 100Å의 두께로 형성한다.
도 8을 참조하면, 상기 텅스텐 탄소 질화막(206) 상에 포토레지스트를 스핀 코팅한다. 이 후, 노광 및 현상 공정을 수행함으로서 상기 제1 영역에 위치한 상기 텅스텐 탄소 질화막(206)을 선택적으로 노출하는 포토레지스트 패턴(도시안됨)을 형성한다.
상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제1 영역에 위치한 텅스텐 탄소 질화막(206)을 선택적으로 제거함으로서 PMOS 트랜지스터의 게이트 전극으로 제공되는 예비 텅스텐 탄소 질화막 패턴(208)을 형성한다.
이 후, 상기 포토레지스트 패턴을 에싱 및 스트립 공정에 의해 제거한다.
이 때, 상기 텅스텐 탄소 질화막(206)을 플라즈마를 사용하는 건식 식각 공정을 통해 제거하면, 상기 텅스텐 탄소 질화막(206) 아래의 고유전막(204) 표면이 플라즈마에 의한 데미지를 입게 된다. 이로 인해, NMOS 트랜지스터의 전기적 특성이 열화될 수 있다. 그러므로, 상기 텅스텐 탄소 질화막(206)의 선택적 제거는 습식 식각 공정을 통해 수행되는 것이 바람직하다. 특히, 상기 텅스텐 탄소 질화막(206)은 습식 식각액에 의해 쉽게 제거되므로, 상기 습식 식각 공정을 수행하면 하부의 고유전막(204)에 어택이 거의 가해지지 않는다. 또한, 상기 습식 식각 공정 시에 상기 텅스텐 탄소 질화막(206)이 용이하게 제거되지 않아서 상기 제1 영역에 텅스텐 탄소 질화막(206)이 일부 남게되는 등의 문제를 감소시킬 수 있다.
도 9를 참조하면, 예비 텅스텐 탄소 질화막 패턴(208) 및 상기 고유전막(204) 상에 상기 예비 텅스텐 탄소 질화막 패턴(208)에 비해 낮은 일함수를 갖는 제1 도전막(210)을 형성한다. 상기 제1 도전막(210)은 NMOS 트랜지스터의 게이트 전극으로 제공되기에 적합하도록 3.8 내지 4.2 eV의 일함수를 갖는 도전 물질로 형성되어야 한다.
구체적으로, 상기 제1 도전막(210)은 N형 불순물이 도핑된 폴리실리콘으로 형성할 수 있다. 또는, 상기 제1 도전막(210)은 3.8 내지 4.2 eV의 일함수를 갖는 금속 화합물 또는 금속으로 형성할 수도 있다.
상기 고유전막(204) 상에 N형 불순물이 도핑된 폴리실리콘막을 형성하는 경우에도 물론 페르미 레벨 피닝 현상이 발생하기는 하지만, 그 정도가 상기 P형 불순물이 도핑된 폴리실리콘막을 형성하는 경우에 비해 심하지 않아서 문턱 전압의 상승이 그리 크지 않다. 때문에, 채널 도핑 등을 수반함으로서 0.3 내지 0.9V 정도의 문턱 전압을 갖는 NMOS트랜지스터를 충분히 구현할 수 있다. 본 실시예에서는 상기 제1 도전막(210)으로서 폴리실리콘막을 형성한다.
상기 폴리실리콘막 상에 게이트 구조물 전체의 저항을 감소시키기 위한 제2 도전막(212)을 더 형성할 수 있다. 상기 제2 도전막(212)은 텅스텐, 탄탈륨, 티타늄, 알루미늄, 구리와 같은 금속 물질 또는 티타늄 실리사이드, 코발트 실리사이드, 텅스텐 실리사이드, 탄탈륨 실리사이드와 같은 금속 실리사이드 물질로 이루어질 수 있다.
도 10을 참조하면, 상기 제2 도전막(212) 상에 실리콘 질화물로 이루어지는 하드 마스크막(도시안됨)을 형성한다. 다음에, 상기 하드 마스크막을 사진 식각하여 제1 및 제2 영역에 게이트를 형성하기 위한 하드 마스크 패턴을 형성한다.
상기 하드 마스크 패턴을 식각 마스크로 사용하여 상기 제2 도전막, 제1 도전막 및 예비 텅스텐 탄소 질화막 패턴(208)의 일부를 순차적으로 식각함으로서, 상기 제1 영역 및 제2 영역에 각각 제1 게이트 전극 구조물(214) 및 제2 게이트 전극 구조물(216)을 형성한다. 상기 제1 게이트 전극 구조물(214)은 제1 도전막 패턴(210a) 및 제2 도전막 패턴(212a)으로 이루어지고, 상기 제2 게이트 전극 구조물(216)은 텅스텐 탄소 질화막 패턴(208a), 제1 도전막 패턴(210a) 및 제2 도전막 패 턴(212a)으로 이루어진다.
상기 공정에 의해 NMOS 트랜지스터에서 문턱 전압을 결정하는 실질적인 게이트 전극은 3.8 내지 4.2eV의 일함수를 갖는 제1 도전막 패턴(210a)으로 이루어지고, 상기 PMOS 트랜지스터에서 문턱 전압을 결정하는 실질적인 게이트 전극은 4.9 내지 5.2eV의 일함수를 갖는 텅스텐 탄소 질화막 패턴(208a)으로 이루어진다.
상기 공정에 의해, 듀얼 게이트 전극이 완성된다. 상기 듀얼 게이트 전극은 게이트 산화막으로 고유전막을 사용하면서도 반도체 메모리 장치에서 요구하는 문턱 전압을 수득할 수 있다. 특히, 상기 PMOS 트랜지스터의 경우 고유전막 상에는 상기 텅스텐 탄소 질화물로 이루어짐에 따라 폴리실리콘 공핍과 같은 문제가 발생되지 않는다.
이 후, 도시하지는 않았지만, 상기 제1 및 제2 게이트 전극 구조물(214, 216)의 양측벽에 스페이서를 형성한다. 다음에, 상기 제1 게이트 전극 구조물(214) 양측의 기판 표면 아래로 N형 불순물 이온들을 주입하여 NMOS 소오스/드레인 영역을 형성하고, 상기 제2 게이트 전극 구조물(216) 양측의 기판 표면 아래로 P형 불순물 이온들을 주입하여 PMOS 소오스/드레인 영역을 형성한다. 이로 인해, 듀얼 게이트 전극을 갖는 CMOS트랜지스터가 완성된다.
실시예 3
도 11 및 도 12는 본 발명의 실시예 3에 따른 커패시터 형성 방법을 설명하기 위한 단면도들이다.
도 11을 참조하면, 기판(300) 상에 텅스텐 아민 유도체를 포함하는 소오스 가스를 유입한다. 상기 소오스 가스는 화학식 W(NR1)2(NR2R2)2 (여기서 R1, R2 R3는 H 또는 C1-C6 알킬기로서 서로 동일하거나 상이하다)로 표시된다. 상기 소오스 가스는 비스-터셔리부틸이미도-비스-디메틸아미도 텅스텐을 포함한다. 다음에, 상기 소오스 가스를 열분해시켜 텅스텐 탄소 질화물(WCN)로 이루어지는 제1 전극막(302)을 형성한다. 상기 제1 전극막(302)을 형성하는 방법은 실시예 1에서 설명한 텅스텐 탄소 질화막 형성 방법과 동일하다.
상기 제1 전극막(302) 상에 고유전 물질로 이루어지는 유전막(304)을 형성한다. 상기 유전막(304)은 금속 산화물로 이루어질 수 있으며, 구체적인 예로서는 탄탈륨 산화막(Ta2O5), 티타늄 산화막(TiO2), 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO2), 하프늄 실리케이트(HfSixOy), 지르코늄 실리케이트(ZrSixOy), 질화 하프늄 실리케이트(HfSixOyNz), 질화 지르코늄 실리케이트(ZrSixOyNz), 알루미늄 산화막(Al2O3), 질화 알루미늄 산화막(AlxOyNz), 하프늄 알루미네이트(HfAlxOy), 이트륨 산화막(Y2O3), 니오븀 산화막(Nb2O5), 세슘 산화막(CeO2), 인듐 산화막(InO3), 란탈륨 산화막(LaO2), ((Ba,Sr)TiO3, BST)막, (Pb(Zr,Ti)O3, PZT)막, 스트론튬 티타늄 산화막(SrTiO3), 납 티타늄 산화막(PbTiO3), 스트론튬 루테늄 산화막(SrRuO3), 칼슘 루테늄 산화막(CaRuO3), (Pb,La)(Zr, Ti)O3막, (Sr,Ca)RuO3막 등을 들 수 있다. 이들 은 단독층으로 적층하는 것이 바람직하지만 2 이상을 적층시킨 복합층으로 형성할 수도 있다.
도 12를 참조하면, 상기 유전막(304) 상에 제2 전극막(306)을 형성한다. 사용할 수 있는 제2 전극막(306)의 예로는 Ru 박막, Pt 박막, Ir 박막, TiN 박막, TaN 박막, 텅스텐 탄소 질화막, 탄탈륨 탄소 질화막으로 형성할 수 있다.
그리고, 상기 제2 전극막(306)이 상기 텅스텐 탄소 질화막으로 이루어지는 경우, 상기 제2 전극막은 전술한 제1 전극막과 동일한 방법으로 형성할 수 있다. 도시하지는 않았지만, 상기 제2 전극막 상에는 탄탈륨 질화물로 이루어지는 캡핑막을 더 형성할 수도 있다.
이에 따라, 제1 전극막(302), 유전막(304), 제2 전극막(306)을 포함하는 커패시터를 제조할 수 있다. 상기 제1 전극막(302)은 하부 전극층에 해당하고, 제2 전극막(306)은 상부 전극층에 해당한다.
특히, 본 발명에서는 텅스텐 탄소 질화물을 포함하는 제1 전극층 및/또는 제2 전극층을 형성함으로써 높은 유전 상수를 갖는 금속 산화물을 유전막으로 사용할 수 있다. 이에 따라, 보다 높은 축적 용량을 갖는 커패시터를 형성할 수 있다. 또한, 높은 일함수를 갖는 금속 화합물을 사용하여 제1 및 제2 전극층으로 형성함으로서 커패시터의 누설 전류를 최소화할 수 있다.
상기 커패시터 형성 방법은 디램 장치 등에 적극적으로 응용할 수 있다.
이하에서는, 본 발명의 방법에 따라 형성되는 텅스텐 탄소 질화막 및 이를 채용한 반도체 장치의 특성을 분석한 실험 결과에 대해 나타내었다.
텅스텐 탄소 질화막 특성 분석
도 13은 본 발명의 방법에 따라 형성된 텅스텐 탄소 질화막을 XRD를 이용하여 평가한 것이다.
구체적으로, 베어 실리콘 기판 상에 실리콘 산화막을 1000Å증착하고 난 후, 본 발명의 실시예 1의 방법에 의해 텅스텐 탄소 질화막을 형성하였다. 상기 텅스텐 탄소 질화막의 증착 시에 소오스 가스는 비스-터셔리부틸이미도-비스-디메틸아미도 텅스텐을 사용하였다.
X선 회절 분석기(XRD)를 이용하여 평가한 결과, 도 12에 도시된 것과 같이, 상기 텅스텐 탄소 질화막은 W2N 결정상으로 존재하는 것을 알 수 있었다.
또한, 도시하지는 않았지만, RBS(Rutherford Backscattering Spectroscopy)을 이용하여 텅스텐 탄소 질화막 내의 막내 원소별 조성을 평가한 결과, 증착 조건에 따라 상기 텅스텐 탄소 질화막 내에 질소는 10 내지 40% 의 농도로 존재하고, 탄소는 10 내지 40% 의 농도로 존재하였다.
비교 실험
도 14는 본 발명의 방법에 따라 형성된 텅스텐 탄소 질화막을 포함하는 MOS 커패시터 및 다른 전극 물질을 게이트 전극으로 사용한 MOS 커패시터로부터 추출한 커패시턴스-전압 특성 곡선들을 나타낸 것이다.
구체적으로, 본 발명에 따른 MOS 커패시터는 실리콘 기판 상에, HfSiON 및 텅스텐 탄소 질화막이 적층된 구조를 갖는다.
본 발명과의 비교를 위한 제1 샘플로 사용된 MOS 커패시터는 실리콘 기판 상에, HfSiON 및 화학 기상 증착법에 의해 형성된 탄탈륨 탄소 질화막이 적층된 구조를 갖는다.
비교를 위한 제2 샘플로 사용된 MOS 커패시터는 실리콘 기판 상에, HfSiON, 물리 기상 증착법에 의해 형성된 텅스텐 질화막이 적층된 구조를 갖는다.
비교를 위한 제3 샘플로 사용된 MOS 커패시터는 실리콘 기판 상에, HfSiON, N형 불순물이 도핑된 폴리실리콘이 적층된 구조를 갖는다.
도 14에서, 도면 부호 400은 본 발명의 MOS 커패시터의 커패시턴스-전압 특성 곡선이고, 도면 부호 402는 제1 샘플의 MOS 커패시터의 커패시턴스-전압 특성 곡선이고, 도면 부호 404는 제2 샘플의 MOS 커패시터의 커패시턴스-전압 특성 곡선이고, 도면 부호 406은 제3 샘플의 MOS 커패시터의 커패시턴스-전압 특성 곡선이다.
도 14를 참조로 하면, 본 발명의 MOS커패시의 C-V곡선(400)이 N형 불순물이 도핑된 MOS 커패시터에 비교하여 약 500mV 정도 우측으로 쉬프트한 것을 알 수 있다. 이는, 상기 텅스텐 탄소 질화막이 PMOS 트랜지스터의 게이트 전극에 사용하기에 적합한 일함수를 가졌음을 의미하는 것이다. 또한, 상기 텅스텐 탄소 질화막이 적층된 구조의 MOS 커패시터의 축적 커패시턴스(accumulation capacitance)가 PVD 방법에 형성된 텅스텐 질화막이 적층된 구조의 MOS 커패시터와는 달리 폴리실리콘 또는 탄탈륨 탄소 질화막을 채용한 MOS 커패시터와 동일한 수준인 것을 알 수 있 다. 그러므로, 텅스텐 탄소 질화막이 하부 게이트 산화막으로 사용되는 고유전막과 열적 화학적으로 안정함을 알 수 있다.
도 15는 HfSiON의 두께를 달리하여 텅스텐 탄소 질화막의 플랫밴드 전압 및 일함수를 추출한 것이다.
도 15에서 도면부호 410은 600℃의 온도 하에서 MOCVD 방법에 의해 형성된 텅스텐 탄소 질화막에서의 등가 산화막 두께별 플랫 밴드 전압 곡선이고, 도면부호 412는 550℃의 온도 하에서 MOCVD 방법에 의해 형성된 텅스텐 탄소 질화막에서의 등가 산화막 두께별 플랫 밴드 전압 곡선이다.
도 15를 참조하면, 600℃의 온도 하에서 MOCVD 방법에 의해 형성된 텅스텐 탄소 질화막은 5.0eV의 일함수를 갖고, 550℃의 온도 하에서 MOCVD 방법에 의해 형성된 텅스텐 탄소 질화막은 4.96eV의 일함수를 갖는다. 상기와 같이, 본 발명의 텅스텐 탄소 질화막은 약 5eV 정도로 높은 일 함수를 가짐으로서 PMOS의 게이트 전극으로 사용하기에 매우 적합함을 알 수 있다.
상술한 바와 같이 본 발명에 의하면, 고유전막에 대하여 우수한 내반응성을 가지면서 PMOS 트랜지스터에 적합한 일함수를 갖는 게이트 전극을 형성할 수 있다. 또한, 고유전막을 채용하면서도 누설 전류를 감소시킬 수 있는 커패시터 전극막을 형성할 수 있다. 이로 인해, 반도체 장치의 성능을 향상시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (22)

  1. 기판상에 고유전막을 형성하는 단계;
    상기 고유전막상으로 텅스텐 아민 유도체를 포함하는 소오스 가스를 유입하는 단계;
    상기 소오스 가스를 열분해시켜 상기 고유전막 상에 텅스텐 탄소 질화막(WCN)을 형성하는 단계; 및
    상기 텅스텐 탄소 질화막을 패터닝하여 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 게이트 구조물 형성 방법.
  2. 제1항에 있어서, 상기 텅스텐 아민 유도체는 화학식 W(NR1)2(NR2R2)2 (여기서 R1, R2 R3는 H 또는 C1-C6 알킬기로서 서로 동일하거나 상이하다)로 표시되는 것을 특징으로 하는 게이트 구조물 형성 방법.
  3. 제2항에 있어서, 상기 텅스텐 아민 유도체는 비스-터셔리부틸이미도-비스-디메틸아미도 텅스텐을 포함하는 것을 특징으로 하는 게이트 구조물 형성 방법.
  4. 제1항에 있어서, 상기 고유전막은 탄탈륨 산화막, 티타늄 산화막, 하프늄 산화막, 지르코늄 산화막, 하프늄 실리케이트, 지르코늄 실리케이트, 질화 하프늄 실 리케이트, 질화 지르코늄 실리케이트, 알루미늄 산화막, 질화 알루미늄 산화막, 하프늄 알루미네이트, 이트륨 산화막, 니오븀 산화막, 세슘 산화막, 인듐 산화막, 이리듐 산화막, 란탈륨 산화막, BST막, PZT막, 스트론튬 티타늄 산화막, 납 티타늄 산화막, 스트론튬 루테늄 산화막, 칼슘 루테늄 산화막, 납 지르코늄 산화막, 란탈 지르코늄 산화막 및 란탈 티타늄 산화막으로 이루어지는 군에서 선택된 적어도 한가지 물질을 포함하는 것을 특징으로 하는 게이트 구조물 형성 방법.
  5. 제1항에 있어서, 상기 소오스 가스를 기판 상으로 도입시키기 위한 케리어 가스 및 상기 텅스텐 탄소 질화막을 형성하기 위한 반응 챔버 내의 압력을 조절하기 위한 압력 조절용 가스를 상기 기판 상으로 더 유입시키는 것을 특징으로 하는 게이트 구조물 형성 방법.
  6. 제5항에 있어서, 상기 케리어 가스는 아르곤, 핼륨 및 질소 가스로 이루어지는 군에서 선택된 어느 하나의 가스인 것을 특징으로 하는 게이트 구조물 형성 방법.
  7. 제5항에 있어서, 상기 압력 조절용 가스는 아르곤, 핼륨 및 질소 가스로 이루어지는 군에서 선택된 어느 하나의 가스인 것을 특징으로 하는 게이트 구조물 형성 방법.
  8. 제1항에 있어서, 상기 소오스 가스를 열분해시키기 위하여, 400 내지 700℃의 온도 범위 및 0.1 내지 100 torr의 압력 범위를 유지하는 것을 게이트 구조물 형성 방법.
  9. 제1항에 있어서, 상기 텅스텐 탄소 질화막 내에 포함되는 질소의 함량을 조절하기 위하여 질소를 포함하는 반응 가스를 더 유입하는 것을 특징으로 하는 게이트 구조물 형성 방법.
  10. 제1항에 있어서, 상기 텅스텐 탄소 질화막 내에 포함되는 탄소의 함량을 조절하기 위하여 탄소를 포함하는 반응 가스를 더 유입하는 것을 특징으로 하는 게이트 구조물 형성 방법.
  11. 제1항에 있어서, 상기 텅스텐 탄소 질화막을 형성한 이 후에, 리모트 플라즈마 방식 또는 다이렉트 플라즈마 방식으로 활성화시킨 NH3, H2, N2, SiH4 또는 Si2H6를 사용하여 상기 텅스텐 탄소 질화막을 포스트 처리하는 단계를 더 포함하는 것을 특징으로 게이트 구조물 형성 방법.
  12. 제1항에 있어서, 상기 텅스텐 탄소 질화막 상에 도전막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 게이트 구조물 형성 방법.
  13. NMOS 트랜지스터 영역 및 PMOS 트랜지스터 영역을 갖는 반도체 기판 상에 고유전막을 형성하는 단계;
    상기 고유전막 상에 텅스텐 아민 유도체를 포함하는 소오스 가스를 유입하는 단계;
    상기 소오스 가스를 열분해시켜 상기 고유전막 상에 PMOS 게이트 전극 형성용 제1 일함수를 갖는 텅스텐 탄소 질화막(WCN)을 형성하는 단계;
    상기 NMOS 트랜지스터 영역에 위치하는 텅스텐 탄소 질화막을 선택적으로 제거하여 예비 텅스텐 탄소 질화막 패턴을 형성하는 단계;
    상기 예비 텅스텐 탄소 질화막 패턴 및 상기 고유전막 상에 NMOS 게이트 전극 형성용 제2 일함수를 갖는 도전막을 형성하는 단계;
    상기 도전막 및 텅스텐 탄소 질화막을 패터닝하여 상기 PMOS 트랜지스터 형성 영역의 고유전막 상에 텅스텐 탄소 질화막 패턴 및 도전막 패턴이 적층된 형태의 제1 게이트 전극을 형성하고, 상기 NMOS 트랜지스터 영역의 고유전막 상에 상기 도전막 패턴으로 이루어지는 제2 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 듀얼 게이트 전극 형성 방법.
  14. 제13항에 있어서, 상기 텅스텐 아민 유도체는 화학식 W(NR1)2(NR2R3)2 (여기서 R1, R2, R3는 H 또는 C1-C6 알킬기로서 서로 동일하거나 상이하다)로 표시되는 것을 특징으로 하는 듀얼 게이트 전극 형성 방법.
  15. 제14항에 있어서, 상기 텅스텐 아민 유도체는 비스-터셔리부틸이미도-비스-디메틸아미도 텅스텐을 포함하는 것을 특징으로 하는 듀얼 게이트 전극 형성 방법.
  16. 제13항에 있어서, 상기 텅스텐 탄소 질화막을 선택적으로 제거하는 단계는,
    상기 NMOS 트랜지스터 영역에 위치하는 텅스텐 탄소 질화막을 선택적으로 노출하는 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 식각 마스크로 상기 텅스텐 탄소 질화막을 습식 식각하는 단계를 포함하는 것을 특징으로 하는 듀얼 게이트 전극 형성 방법.
  17. 제13항에 있어서, 상기 도전막은 일함수가 3.8 내지 4.2eV인 금속, 금속 화합물 금속 또는 도핑된 반도체 물질로 이루어지는 것을 특징으로 하는 듀얼 게이트 전극 형성 방법.
  18. 기판상에 텅스텐 아민 유도체를 포함하는 소오스 가스를 유입하는 단계;
    상기 소오스 가스를 열분해시켜 텅스텐 탄소 질화물(WCN)로 이루어지는 제1 전극막을 형성하는 단계;
    상기 제1 전극막 상에 고유전 물질로 이루어지는 금속 산화막을 형성하는 단계; 및
    상기 금속 산화막 상에 제2 전극막을 형성하는 단계를 포함하는 것을 특징으로 하는 커패시터 형성 방법.
  19. 제18항에 있어서, 상기 텅스텐 아민 유도체는 화학식 W(NR1)2(NR2R3)2 (여기서 R1, R2, R3는 H 또는 C1-C6 알킬기로서 서로 동일하거나 상이하다)로 표시되는 것을 특징으로 하는 커패시터 형성 방법.
  20. 제19항에 있어서, 상기 텅스텐 아민 유도체는 비스-터셔리부틸이미도-비스-디메틸아미도 텅스텐을 포함하는 것을 특징으로 하는 커패시터 형성 방법.
  21. 제18항에 있어서, 상기 제2 전극막은 상기 제1 전극막과 동일한 방법에 의해 형성되는 텅스텐 탄소 질화막을 포함하는 것을 특징으로 하는 커패시터 형성 방법.
  22. 제18항에 있어서, 상기 제2 전극막은 불순물이 도핑된 폴리 실리콘막, Ru 박막, Pt 박막, Ir 박막, TiN 박막, TaN 박막 및 WN 박막 중에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 커패시터 형성 방법.
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