KR20140087336A - Cmos 회로 및 그 제조 방법 - Google Patents

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Abstract

본 기술은 PMOSFET의 폴리실리콘공핍율(PDR)을 개선시키고 동시에 NMOSFET의 게이트절연층파괴전압의 열화를 방지할 수 있는 CMOS 회로 및 그 제조 방법을 제공하며, 본 기술에 따른 CMOS 회로는 P형 도펀트, 상기 P형 도펀트를 포획하는 제1포획물질 및 상기 P형 도펀트의 활성화를 촉진시키는 활성화촉진물질을 함유하는 P형 도프드 실리콘함유전극을 포함하는 PMOSFET의 게이트구조물, 및 N형 도펀트, 상기 N형 도펀트를 포획하는 제2포획물질 및 상기 N형 도펀트의 활성화를 억제하는 활성화억제물질을 함유하는 N형 도프드 실리콘함유전극을 포함하는 NMOSFET의 게이트구조물을 포함할 수 있다. 본 기술은 포획물질로서 카본을 사용함에 따라 게이트절연층과 실리콘함유전극의 계면에서 도펀트의 농도를 증가시키는 역할을 하고, 이로써 NMOSFET와 PMOSFET의 폴리실리콘공핍율(PDR)을 개선시킬 수 있다. 또한, 본 기술은 저마늄에 의해 잉여의 인을 불활성화시키므로써 NMOSFET의 게이트절연층의 파괴전압 및 문턱전압의 저하를 방지할 수 있다. 아울러, 저마늄에 의해 보론의 활성화를 더욱 증가시킬 수 있다.

Description

CMOS 회로 및 그 제조 방법{CMOS CIRCUIT AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체장치에 관한 것으로서, 상세하게는 CMOS 회로 및 그 제조 방법에 관한 것이다.
MOSFET 등의 트랜지스터는 게이트전극으로서 폴리실리콘을 포함한다. 폴리실리콘은 인(P), 보론(B) 등의 도전성 불순물( 이하, '도펀트(Dopant)')를 함유하므로써 낮은 저항값을 구현하고 있다.
CMOS 회로는 NMOSFET와 PMOSFET를 포함한다. NMOSFET는 N형 도펀트를 함유하는 폴리실리콘게이트(이하, 'N형 폴리실리콘게이트')를 사용하고, PMOSFET는 P형 도펀트를 함유하는 폴리실리콘게이트(이하, 'P형 폴리실리콘게이트')를 사용한다. N형 폴리실리콘게이트는 인(P)을 함유하고, P형 폴리실리콘게이트는 보론(B)을 함유한다.
DRAM, FLASH 등의 메모리장치의 고속 동작을 위하여 트랜지스터의 포화전류(Idsat)의 조절은 중요한 요소로 작용한다. 포화전류의 조절은 폴리실리콘공핍율(Polysilicon Depletion Ratio; PDR)과 관련이 있다.
그러나, P형 폴리실리콘게이트를 형성하는데 있어서 중요한 두 가지 특성이 서로 트레이드-오프(trade-off) 관계를 나타낸다는 문제가 있다. 하나는 보론 침투(Boron penetration) 현상이며, 다른 하나는 폴리실리콘공핍율(PDR)이다. 보론 침투 현상은 폴리실리콘게이트 내에 도핑된 보론(B)이 게이트절연층으로 침투되는 현상을 의미한다. 폴리실리콘공핍율(PDR)은 폴리실리콘게이트 하부에서의 도핑농도가 낮아지는 현상이다. 보론 침투 현상이 발생하거나 폴리실리콘공핍율(PDR) 특성이 좋지 않은 경우 트랜지스터의 동작특성을 열화시키는 결과를 초래한다.
상술한 바와 같이, P형 폴리실리콘게이트가 갖는 보론침투현상 및 폴리실리콘공핍율(PDR) 열화를 개선하기 위하여 포획물질(Capturing materials)을 더 함유시키는 방법이 제안된 바 있다.
폴리실리콘게이트에 도펀트를 포획하는 포획물질을 함유시켜 게이트절연층 근처에 도펀트를 축적시키므로써 도펀트의 도핑농도를 증가시킬 수 있다. 이에 따라 폴리실리콘공핍율(PDR)을 개선시키고, 포획물질이 보론의 침투를 방지하는 역할도 수행하므로 보론침투현상을 억제할 수 있다.
그러나, 포획물질을 함유하는 N형 폴리실리콘게이트에 있어서는 게이트절연층 근처에서 N형 도펀트가 과도하게 축적됨에 따라 게이트절연층파괴전압(Gate oxide breakdown voltage)을 열화시키는 문제가 있다.
본 발명의 실시예들은 PMOSFET의 폴리실리콘공핍율(PDR)을 개선시키고 동시에 NMOSFET의 게이트절연층파괴전압의 열화를 방지할 수 있는 CMOS 회로 및 그 제조 방법을 제공한다.
본 발명의 실시예들은 게이트절연층과 실리콘함유전극의 계면에 충분한 양의 도펀트를 축적시킬 수 있고, 아울러 도펀트의 활성화를 제어할 수 있는 반도체장치 및 그 제조 방법을 제공한다.
본 실시예에 따른 반도체장치는 반도체 기판, 상기 반도체 기판 상에 형성된 게이트절연층 및 상기 게이트절연층 상에 형성되며 도펀트, 상기 도펀트를 포획하는 포획물질 및 상기 도펀트의 활성화를 제어하는 활성화제어물질을 함유하는 실리콘함유전극을 포함하는 게이트전극을 포함할 수 있다. 상기 실리콘함유전극은 상기 게이트절연층 상에 형성되며 상기 포획물질을 함유하는 제1실리콘함유층, 상기 제1실리콘함유층 상에 형성되며 상기 활성화제어물질을 함유하는 제2실리콘함유층 및 상기 제2실리콘함유층 상에 형성된 제3실리콘함유층을 포함할 수 있다. 상기 실리콘함유전극은 상기 게이트절연층 상에 형성된 제1실리콘함유층, 상기 제1실리콘함유층 상에 형성되며 상기 포획물질을 함유하는 제2실리콘함유층, 상기 제2실리콘함유층 상에 형성되며 상기 활성화제어물질을 함유하는 제3실리콘함유층 및 상기 제3실리콘함유층 상에 형성된 제4실리콘함유층을 포함할 수 있다. 상기 실리콘함유전극은 상기 게이트절연층 상에 형성된 제1실리콘함유층, 상기 제1실리콘함유층 상에 형성되며 상기 활성화제어물질을 함유하는 제2실리콘함유층, 상기 제2실리콘함유층 상에 형성되며 상기 포획물질을 함유하는 제3실리콘함유층 및 상기 제3실리콘함유층 상에 형성된 제4실리콘함유층을 포함할 수 있다. 상기 실리콘함유전극은 상기 도펀트로서 인 또는 보론이 도핑된 폴리실리콘을 포함할 수 있다. 상기 포획물질은 카본을 포함할 수 있다. 상기 활성화제어물질은 저마늄을 포함할 수 있다.
본 실시예에 따른 CMOS 회로는 P형 도펀트, 상기 P형 도펀트를 포획하는 제1포획물질 및 상기 P형 도펀트의 활성화를 촉진시키는 활성화촉진물질을 함유하는 P형 도프드 실리콘함유전극을 포함하는 PMOSFET의 게이트구조물, 및 N형 도펀트, 상기 N형 도펀트를 포획하는 제2포획물질 및 상기 N형 도펀트의 활성화를 억제하는 활성화억제물질을 함유하는 N형 도프드 실리콘함유전극을 포함하는 NMOSFET의 게이트구조물을 포함할 수 있다. 상기 활성화촉진물질과 활성화억제물질은 저마늄을 포함할 수 있다. 상기 저마늄은 20at%∼40at%의 농도를 갖는다. 상기 제1포획물질과 제2포획물질은 카본을 포함할 수 있다.
본 실시예에 따른 반도체장치 제조 방법은 반도체 기판 상에 게이트절연층을 형성하는 단계, 상기 게이트절연층 상에 실리콘함유층을 형성하는 단계, 상기 실리콘함유층에 도펀트를 도핑하여 도프드 실리콘함유층을 형성하는 단계 및 상기 도프드 실리콘함유층을 식각하여 게이트전극을 형성하는 단계를 포함하고, 상기 실리콘함유층은 상기 도펀트를 포획하는 포획물질과 상기 도펀트의 활성화를 제어하는 활성화제어물질을 함유할 수 있다.
본 실시예에 따른 CMOS 회로 제조 방법은 NMOSFET 영역과 PMOSFET 영역을 포함하는 반도체 기판의 전면에 게이트절연층을 형성하는 단계, 상기 게이트절연층 상에 비정질실리콘층을 형성하는 단계, 상기 비정질실리콘층에 각각 P형 도펀트 및 N형 도펀트를 도핑하여 P형 도프드 비정질실리콘층과 N형 도프드 비정질실리콘층을 형성하는 단계, 상기 P형 도프드 비정질실리콘층과 N형 도프드 비정질실리콘층을 식각하여 게이트구조물을 형성하는 단계 및 상기 P형 도펀트 및 N형 도펀트를 활성화시키는 어닐을 실시하는 단계를 포함하고, 상기 비정질실리콘층은 상기 N형 도펀트 및 P형 도펀트를 포획하는 포획물질과 상기 N형 도펀트 및 P형 도펀트의 활성화를 제어하는 활성화제어물질을 함유할 수 있다.
상술한 본 기술은 N형 도프드 실리콘함유전극과 P형 도프드 실리콘함유전극이 각각 카본과 저마늄을 함유한다. 카본에 의해 충분히 많은 양의 도펀트들을 게이트절연층에 인접하는 영역에 도핑시킬 수 있다. 카본은 게이트절연층과 실리콘함유전극의 계면에서 도펀트의 농도를 증가시키는 역할을 한다. 이로써 NMOSFET와 PMOSFET의 폴리실리콘공핍율(PDR)을 개선시킬 수 있다.
또한, 본 기술은 저마늄에 의해 잉여의 인을 불활성화시키므로써 NMOSFET의 게이트절연층의 파괴전압 및 문턱전압의 저하를 방지할 수 있다. 아울러, 저마늄에 의해 보론의 활성화를 더욱 증가시킬 수 있다.
결국, 본 기술에 의하면, PMOSFET에서 보론침투현상을 방지하고, 폴실리콘공핍율 개선 및 전류 증가 효과가 있고, NMOSFET에서 게이트절연층의 파괴전압 저하를 방지할 수 있는 효과가 있다.
도 1a는 제1실시예에 따른 CMOS 회로를 도시한 도면이다.
도 1b는 제1실시예의 변형예에 따른 CMOS 회로를 도시한 도면이다.
도 2a 내지 도 2f는 제1실시예에 따른 CMOS 회로를 형성하는 방법의 일예를 도시한 도면이다.
도 3a는 제2실시예에 따른 CMOS 회로를 도시한 도면이다.
도 3b는 제2실시예의 변형예에 따른 CMOS 회로를 도시한 도면이다.
도 4a는 제3실시예에 따른 CMOS 회로를 도시한 도면이다.
도 4b는 제3실시예의 변형예에 따른 CMOS 회로를 도시한 도면이다.
도 5는 메모리 카드를 보여주는 개략도이다.
도 6은 전자 시스템을 보여주는 블록도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1a는 제1실시예에 따른 CMOS 회로를 도시한 도면이다. 도 1b는 제1실시예의 변형예에 따른 CMOS 회로를 도시한 도면이다. 도 1a는 플라나게이트구조물을 갖는 CMOS 회로이고, 도 1b는 리세스게이트구조물을 갖는 CMOS 회로이다.
도 1a 및 도 1b를 참조하면, 반도체 기판(11)은 제1영역과 제2영역을 갖는다. 제1영역과 제2영역을 분리하기 위한 소자분리영역(12)이 형성된다. 소자분리영역(12)은 트렌치 구조로서, STI(Shallow Trench Isolation) 공정을 통해 형성할 수 있다. 소자분리영역(12)은 절연층(예, 실리콘산화물)을 포함할 수 있다. 제1영역과 제2영역은 트랜지스터영역을 포함할 수 있다. 제1영역과 제2영역은 PMOSFET 영역 및 NMOSFET 영역을 포함할 수 있다. 이하, 제1영역은 PMOSFET가 형성되는 영역(PMOS)이고, 제2영역은 NMOSFET가 형성되는 영역(NMOS)이다. 제1영역(PMOS)과 제2영역(NMOS)의 위치는 설명의 편의를 위한 것으로서, 서로 바뀔 수도 있다. 반도체 기판(11)은 실리콘(silicon), 저마늄(germanium), 실리콘 저마늄(silicon germanium)으로 구성되는 것들을 포함할 수 있으나, 이러한 것들로 한정되는 것은 아니다. 아울러, 반도체 기판(11)의 전체 또는 일부분은 변형(strain)될 수 있다.
제1영역(PMOS)과 제2영역(NMOS)의 반도체 기판(11) 상에 각각 게이트구조물이 형성된다. 도 1a에 도시된 게이트구조물은 플라나게이트구조물(Planar gate structure)을 포함할 수 있다. 플라나게이트구조물은 수평채널이 형성되는 게이트구조물이다. 도 1b에 도시된 게이트구조물은 리세스게이트구조물(Recess gate structure)을 포함할 수 있다. 리세스게이트구조물은 리세스패턴(R)에 게이트구조물이 형성되므로써 플라나게이트구조물보다 채널길이가 증가된다.
제1영역(PMOS)의 게이트구조물은 제1게이트절연층(13P), P형 도프드실리콘함유전극(101P), 제1금속전극(17P)을 포함한다. 게이트구조물 양측의 반도체 기판(11) 내에 P형 소스/드레인영역(18P)이 형성된다. 제1게이트절연층(13P)은 실리콘산화물 또는 고유전물질을 포함할 수 있다. 고유전물질을 포함하는 경우, 반도체기판(21)과 고유전물질 사이에 실리콘산화물, 실리콘산화질화물 등의 계면층이 더 형성될 수 있다. P형 도프드 실리콘함유전극(101P)은 P형 도펀트가 도핑될 수 있고, 제1포획물질과 제1활성화제어물질을 더 포함할 수 있다. P형 도프드 실리콘함유전극(101P)은 제1P형도프드실리콘함유전극(14P), 제2P형도프드실리콘함유전극(15P) 및 제3P형도프드실리콘함유전극(16P)을 포함할 수 있다. P형 도프드 실리콘함유전극(101P)은 폴리실리콘을 포함할 수 있다. P형 도프드 실리콘함유전극(101P)은 비정질실리콘을 결정화시킨 폴리실리콘을 포함할 수 있다. 제1P형도프드실리콘함유전극(14P), 제2P형도프드실리콘함유전극(15P) 및 제3P형도프드실리콘함유전극(16P)은 P형 도펀트가 도핑된 도프드 폴리실리콘을 포함할 수 있다. P형 도펀트는 보론(B)을 포함할 수 있다. 제1P형도프실리콘함유전극(14P)은 제1포획물질을 포함할 수 있다. 제2P형도프드실리콘함유전극(15P)은 제1활성화제어물질을 포함할 수 있다. 제3P형도프드실리콘함유층(16P)에는 제1포획물질과 제1활성화제어물질이 함유되지 않고, P형 도펀트만 도핑되어 있다. 제1포획물질은 카본(Carbon)을 포함할 수 있다. 제1활성화제어물질은 저마늄(Ge)을 포함할 수 있다. 카본은 보론(B)을 포획하는 물질이다. 저마늄은 보론(B)의 활성화를 제어하는 물질로서, 보론(B)의 활성화를 촉진시킨다. 제1금속전극(17P)은 저저항 물질을 포함할 수 있다. 예를 들어, 제1금속전극(17P)은 텅스텐함유물질 또는 티타늄함유물질을 포함할 수 있다. 도 1b를 참조하면, P형 도프드 실리콘함유전극(101P)이 리세스패턴(R)을 매립하고, P형 도프드 실리콘함유전극(101P) 상에 제1금속전극(17P)이 형성된다.
제2영역(NMOS)의 게이트구조물은 제2게이트절연층(13N), N형 도프드실리콘함유전극(101N), 제2금속전극(17N)을 포함한다. 게이트구조물 양측의 반도체 기판(11) 내에 N형 소스/드레인영역(18N)이 형성된다. 제2게이트절연층(13N)은 실리콘산화물 또는 고유전물질을 포함할 수 있다. 고유전물질을 포함하는 경우, 반도체기판(11)과 고유전물질 사이에 실리콘산화물, 실리콘산화질화물 등의 계면층이 더 형성될 수 있다. N형 도프드 실리콘함유전극(101N)은 N형 도펀트가 도핑될 수 있고, 제2포획물질과 제2활성화제어물질을 더 포함할 수 있다. N형 도프드 실리콘함유전극(101N)은 제1N형도프드실리콘함유전극(14N), 제2N형도프드실리콘함유전극(15N) 및 제3N형도프드실리콘함유전극(16N)을 포함할 수 있다. N형 도프드 실리콘함유전극(101N)은 폴리실리콘을 포함할 수 있다. N형 도프드 실리콘함유전극(101N)은 비정질실리콘을 결정화시킨 폴리실리콘을 포함할 수 있다. 제1N형도프드실리콘함유전극(14N), 제2N형도프드실리콘함유전극(15N) 및 제3N형도프드실리콘함유전극(16N)은 N형 도펀트가 도핑된 도프드 폴리실리콘을 포함할 수 있다. N형 도펀트는 인(P)을 포함할 수 있다. 제1N형도프실리콘함유전극(14N)은 제2포획물질을 포함할 수 있다. 제2N형도프드실리콘함유전극(15N)은 제2활성화제어물질을 포함할 수 있다. 제3N형도프드실리콘함유전극(16N)에는 제2포획물질과 제2활성화제어물질이 함유되지 않고, N형 도펀트만 도핑되어 있을 수 있다. 제2포획물질은 카본(Carbon)을 포함할 수 있다. 제2활성화제어물질은 저마늄(Ge)을 포함할 수 있다. 카본은 인(P)을 포획하는 물질이다. 저마늄(Ge)은 인(P)의 활성화를 제어하는 물질로서, 인(P)의 활성화를 억제한다. 제2금속전극(17N)은 저저항 물질을 포함할 수 있다. 예를 들어, 제2금속전극(17N)은 텅스텐함유물질 또는 티타늄함유물질을 포함할 수 있다. 도 1b를 참조하면, N형 도프드 실리콘함유전극(101N)이 리세스패턴(R)을 매립하고, N형 도프드 실리콘함유전극(101N) 상에 제2금속전극(17N)이 형성된다.
도 1a 및 도 1b에 따르면, P형 도프드 실리콘함유전극(101P)은 제1포획물질과 제1활성화제어물질을 포함한다. N형 도프드 실리콘함유전극(101N)은 제2포획물질과 제2활성화제어물질을 포함한다. 제1포획물질과 제2포획물질은 동일하게 카본을 포함할 수 있고, 제1활성화제어물질과 제2활성화제어물질은 동일하게 저마늄을 포함할 수 있다. 제1포획물질은 제1게이트절연층(13P)과 P형 도프드실리콘함유전극(101P)의 계면에서 P형 도펀트의 농도를 증가시키는 역할을 한다. 제2포획물질은 제2게이트절연층(13N)과 N형 도프드실리콘함유전극(101N)의 계면에서 N형 도펀트의 농도를 증가시키는 역할을 한다. 이로써 NMOSFET와 PMOSFET의 폴리실리콘공핍율(PDR)을 개선시킬 수 있고, 전류를 증가시킬 수 있다.
제1활성화제어물질은 활성화를 촉진시키는 물질이고, 제2활성화제어물질은 활성화를 억제하는 물질이다. 예를 들어, 제2활성화제어물질은 인(P)의 활성화를 억제하는 물질이고, 제1활성화제어물질은 보론(B)의 활성화를 촉진시키는 물질이다. 제1활성화제어물질과 제2활성화제어물질은 저마늄을 포함하는데, 저마늄은 인의 활성화를 억제하고, 보론의 활성화를 촉진시킨다. P형 도프드 실리콘함유전극(101P)에서 저마늄은 제1P형도프드실리콘함유전극(14P)에 포획된 보론을 다시 한번 활성화시킨다. 저마늄의 함량에 따라 도펀트의 활성화가 제어되므로 저마늄은 20∼40at%의 농도를 가질 수 있다.
제2포획물질에 의해 인(P)의 농도를 증가시킬 수 있으나, 이는 과도한 인의 축적을 초래하여 게이트브레이크다운전압(Gate breakdown voltage) 및 문턱전압(Vt)을 오히려 저하시킨다. 이에 따라, 제2활성화제어물질이 함유된 제2N형도프드실리콘함유전극(15N)을 형성하므로써 제1N형도프드실리콘함유전극(14N)에 과도하게 축적된 인(P)의 활성화를 억제한다. 즉, 제2활성화제어물질인 저마늄(Ge)은 인(P)의 불활성화(Deactivation)를 유도하고, 이에 따라 과도하게 축적된 잉여의 인(P)이 제2게이트절연층(13N) 및 그 아래의 채널영역으로 침투하는 것을 방지할 수 있다.
결국, 제1 및 제2포획물질에 의해 PMOSFET 및 NMOSFET의 폴리실리콘공핍율(PDR)을 개선시키고, 제2활성화제어물질에 의해 NMOSFET의 게이트브레이크다운전압 및 문턱전압의 저하를 방지할 수 있다. 아울러, 제1활성화제어물질에 의해 보론의 활성화를 증가시킬 수 있다.
또한, 포획물질을 게이트절연층 상에 위치시키므로써 도펀트가 게이트절연층 및 채널영역으로 확산하는 것을 방지할 수 있으므로, 도펀트의 침투를 방지하기 위한 게이트절연층 표면의 질화 공정 등을 생략할 수 있다. 이로써, 침투되어 외확산되는 도펀트를 고려하지 않아도 되므로 실리콘함유전극에 도핑되는 도펀트의 농도를 감소시킬 수 있다. 감소된 도펀트의 농도는 저마늄의 활성화효율을 이용하여 보상할 수 있다.
도 2a 내지 도 2f는 제1실시예에 따른 CMOS 회로를 형성하는 방법의 일예를 도시한 도면이다. 본 발명은 CMOS 회로에 한정되지는 않는다. NMOSFET와 PMOSFET가 형성되는 모든 반도체장치 제조 방법에 적용 가능하다. 또한, 각각 NMOSFET 제조 방법 및 PMOSFET 제조 방법에도 적용 가능하다. NMOSFET와 PMOSFET는 CMOS 회로 내에 형성된다. CMOS 회로는 적어도 하나의 PMOSFET 및 NMOSFET를 포함한다. CMOS 회로는 센스앰프를 구성할 수 있다.
도 2a에 도시된 바와 같이, 반도체 기판(21)은 복수의 트랜지스터영역을 갖는다. 복수의 트랜지스터영역은 제1영역과 제2영역을 포함할 수 있다. 제1영역과 제2영역을 분리하기 위한 소자분리영역(22)을 갖는다. 소자분리영역(22)은 트렌치 구조로서, STI(Shallow Trench Isolation) 공정을 통해 형성할 수 있다. 소자분리영역(22)은 절연층(예, 실리콘산화물)을 포함할 수 있다. 제1영역은 PMOSFET가 형성되는 영역을 포함할 수 있고, 제2영역은 NMOSFET가 형성되는 영역을 포함할 수 있다. 이하, '제1영역(PMOS)', '제2영역(NMOS)'이라 약칭한다. 제1영역(PMOS)과 제2영역(NMOS)의 위치는 설명의 편의를 위한 것으로서, 서로 바뀔 수도 있다. 반도체 기판(21)은 실리콘(silicon), 저마늄(germanium), 실리콘 저마늄(silicon germanium)으로 구성되는 것들을 포함할 수 있으나, 이러한 것들로 한정되는 것은 아니다. 아울러, 반도체 기판(21)의 전체 또는 일부분은 변형(strain)될 수 있다. 그리고, 도시되어 있지 않으나, 제1영역(PMOS)과 제2영역(NMOS)에는 각각 통상적인 웰 형성 공정을 통하여 제1웰과 제2웰이 형성될 수 있다. 제1영역(PMOS)에는 N형의 제1웰을 형성하고, 제2영역(NMOS)에는 P형의 제2웰을 형성할 수 있다. N형의 제1웰을 형성하기 위하여 인(P) 또는 비소(As)와 같은 N형 도펀트를 반도체 기판(21)의 제1영역(PMOS)에 주입할 수 있다. P형의 제2웰을 형성하기 위하여 보론(B)과 같은 P형 도펀트를 반도체기판(21)의 제2영역(NMOS)에 주입할 수 있다. 또한, 도시하지 않았지만, 문턱전압조절을 위한 불순물의 이온주입(이하, '문턱전압조절이온주입')을 진행할 수 있다. 문턱전압조절이온주입시 트랜지스터의 채널에 적합하도록 불순물이 선택될 수 있다. 문턱전압조절이온주입 이전에 반도체기판(21)의 표면에 희생층(도시 생략)을 형성할 수 있다. 희생층은 열산화(Thermal oxidation) 공정을 이용하여 형성할 수 있고, 문턱전압조절 이온주입 이후에 제거할 수 있다.
다음으로, 반도체 기판(21)의 전면에 게이트절연층(23)을 형성한다. 게이트절연층(23)은 실리콘산화물, 실리콘질화물 또는 고유전율물질을 포함할 수 있다. 게이트절연층(23)은 열산화법, 플라즈마산화법, 원자층증착법, 화학기상증착법 등을 이용하여 형성할 수 있다. 후속하여 게이트절연층(23)은 질화처리될 수도 있다. 고유전물질은 고유전율(High-k)을 갖는 물질을 포함한다. 고유전물질은 일반적으로 SiO2의 유전율(약 3.9)보다 더 큰 유전율을 갖는다. 또한, 고유전물질은 물리적으로 SiO2보다 상당히 더 두껍고, 더 낮은 등가산화막두께(Equivalent oxide thickness, EOT) 값을 갖는다. 예를 들어, 고유전물질은 금속산화물 또는 금속실리케이트 등의 금속함유물질을 포함한다. 금속산화물은 하프늄(Hf), 알루미늄(Al), 란탄늄(La), 지르코늄(Zr) 등의 금속을 함유하는 산화물을 포함한다. 금속산화물은 하프늄 산화물(hafnium oxide, HfO2), 알루미늄산화물(Al2O3), 란탄늄 산화물(lanthanum oxide, La2O3), 지르코늄 산화물(zirconium oxide, ZrO2) 또는 이들 재료들의 조합을 포함할 수 있다. 금속실리케이트는 하프늄(Hf), 지르코늄(Zr) 등의 금속을 함유하는 실리케이트를 포함한다. 금속실리케이트는 하프늄실리케이트(HfSiOx), 지르코늄 실리케이트(ziconium silicate, ZrSiOx) 또는 이들의 조합을 포함할 수 있다. 고유전물질의 형성 공정은 증착될 재료에 적합한 적절한 증착 기술을 포함할 수 있다. 예를 들어, 화학기상증착법(Chemical Vapor Deposition, CVD), 저압 화학기상증착법(Low-Pressure CVD, LPCVD), 플라즈마-인핸스드 화학기상증착법(Plasma-enhanced CVD, PECVD), 유기금속 화학기상증착법(Metal-Organic CVD, MOCVD), 원자층 증착법(Atomic Layer Deposition, ALD), 플라즈마-인핸스드 원자층증착법(Plasma Enhanced ALD, PEALD) 등이 있다. 바람직하게, 균일한 박막 형성을 위해 플라즈마-인핸스드 원자층증착법(PEALD)을 이용한다. 고유전물질은, 후속하여 질화 공정에 노출될 수 있다. 질화 공정은 플라즈마질화(Plasma Nitridation) 공정을 포함한다. 이에 따라 고유전물질에 질소가 주입된다. 예컨대, 고유전물질이 하프늄실리케이트(HfSiO)인 경우, 질화 공정에 의해 'HfSiON'이 형성된다. 이와 같이, 금속실리케이트에 질소를 주입하면 유전상수가 증가하고 후속 열공정시 금속실리케이트의 결정화를 억제할 수 있다.
게이트절연층(23)이 고유전물질을 포함하는 경우, 반도체기판(21)과 고유전물질 사이에 계면층을 더 형성할 수 있다. 계면층은 실리콘산화물(Silicon oxide), 실리콘산화질화물(Silicon oxynitride) 등을 포함할 수 있다.
다음으로, 게이트절연층(23)을 포함한 반도체기판(21)의 전면에 게이트도전막을 형성한다. 게이트도전막은 실리콘함유층(Silicon containing layer, 200)을 포함할 수 있다. 실리콘함유층(200)은 실리콘을 주성분으로 하고, 포획물질(Capture materials) 및 활성화제어물질(activation control materials)을 더 포함할 수 있다. 실리콘함유층(200)은 실리콘층을 포함할 수 있다. 실리콘함유층(200)은 포획물질 및 활성화제어물질이 함유된 실리콘층을 포함할 수 있다. 포획물질은 도펀트를 포획하여 축적시키는 역할을 한다. 포획물질은 카본을 포함할 수 있다. 활성화제어물질은 도펀트의 활성화(activation)를 촉진시키거나 억제하는 물질이다. 도펀트의 활성화를 억제하는 것은 '불활성화(Deactivation)'라 한다. 활성화제어물질은 저마늄(Ge)을 포함할 수 있다. 저마늄에 의해 활성화가 촉진되는 도펀트는 보론(B)을 포함할 수 있다. 저마늄에 의해 활성화가 억제되는 도펀트는 인(P)을 포함할 수 있다. 따라서, 보론이 도핑된 실리콘함유층은 활성화촉진물질로서 저마늄을 포함하고, 인이 도핑된 실리콘함유층은 활성화억제물질(불활성화물질)로서 저마늄을 포함한다.
포획물질과 활성화제어물질은 실리콘함유층(200) 내에서 다양하게 분포할 수 있다. 예를 들어, 게이트절연층(23)에 인접하여 포획물질이 분포할 수 있고, 포획물질이 분포하는 영역 상에 활성화제어물질이 분포할 수 있다. 또한, 게이트절연층(23)에 인접하여 활성화제어물질이 분포할 수 있고, 활성화제어물질이 분포하는 영역 상에 포획물질이 분포할 수 있다.
포획물질이 분포하는 영역과 활성화제어물질이 분포하는 영역은 복층 구조를 가질 수 있다. 예를 들어, 포획물질을 포함하는 제1층과 활성화제어물질을 포함하는 제2층이 적층될 수 있다. 또한, 활성화제어물질을 포함하는 제1층과 포획물질을 포함하는 제2층이 적층될 수 있다.
제1실시예에서, 실리콘함유층(200)은 포획물질을 포함하는 제1실리콘함유층(24)과 활성화제어물질을 포함하는 제2실리콘함유층(25)을 포함할 수 있다. 아울러, 실리콘함유층(200)은 제2실리콘함유층(25) 상의 제3실리콘함유층(26)을 더 포함할 수 있다. 제3실리콘함유층(26)은 포획물질 및 활성화제어물질이 미함유된다.
제1실리콘함유층(24), 제2실리콘함유층(25) 및 제3실리콘함유층(26)은 다층의 실리콘층을 형성하므로써 제공될 수 있다. 또한, 제1실리콘함유층(24), 제2실리콘함유층(25) 및 제3실리콘함유층(26)은 각각 실리콘층을 형성하면서 인시튜로 포획물질 및 활성화제어물질을 함유시킬 수 있다.
이하, 제1실시예에서 실리콘함유층(200)은 제1실리콘함유층(24), 제2실리콘함유층(25) 및 제3실리콘함유층(26)을 순차적으로 적층할 수 있다.
먼저, 게이트절연층(23) 상에 제1실리콘함유층(24)을 형성한다. 제1실리콘함유층(24)은 포획물질이 함유되도록 하여 형성할 수 있다. 포획물질은 도펀트를 포획하여 저장한 후 후속 어닐시에 확산시키는 역할을 한다. 예를 들어, 포획물질는 카본을 포함할 수 있다. 따라서, 제1실리콘함유층(23)은 카본이 함유된 카본 함유 실리콘층이 될 수 있다. 카본의 함량이 높으면 도펀트의 활성화를 억제하게 되므로, 카본은 1010 atoms/cm3의 이하의 농도를 가질 수 있다. 카본 함유 실리콘층의 증착을 위해 실리콘소스가스와 함께 카본함유가스를 흘려줄 수 있다. 탄소함유가스는 C2H2 등을 포함할 수 있다. 실리콘소스가스는 SiH4를 포함할 수 있다. 제1실리콘함유층(24)은 50∼150Å의 두께로 형성할 수 있다. 제1실리콘함유층(24)은 비정질실리콘(Amorphous silicon)을 포함할 수 있다. 따라서, 제1실리콘함유층(23)은 카본 함유 비정질실리콘층이 될 수 있다. 제1실리콘함유층(23)은 도펀트가 미도핑된 언도프드 카본 함유 비정질실리콘층이 될 수 있다.
다음으로, 제1실리콘함유층(24) 상에 제2실리콘함유층(25)을 형성한다. 제2실리콘함유층(25)은 활성화제어물질이 함유되도록 하여 형성할 수 있다. 활성화제어물질은 도펀트의 활성화를 촉진 또는 억제하는 물질이다. 예를 들어, 활성화제어물질은 저마늄을 포함할 수 있다. 따라서, 제2실리콘함유층(25)은 저마늄이 함유된 저마늄 함유 실리콘층이 될 수 있다. 저마늄의 함량에 따라 도펀트의 활성화가 제어되므로 저마늄은 20∼40at%의 농도를 가질 수 있다. 저마늄 함유 실리콘층의 증착을 위해 실리콘소스가스와 함께 저마늄함유가스를 흘려줄 수 있다. 저마늄함유가스는 GeH4 등을 포함할 수 있다. 실리콘소스가스는 SiH4를 포함할 수 있다. 제2실리콘함유층(25)은 150∼200Å의 두께로 형성할 수 있다. 제2실리콘함유층(25)은 비정질실리콘을 포함할 수 있다. 따라서, 제2실리콘함유층(25)은 저마늄 함유 비정질실리콘층이 될 수 있다. 제2실리콘함유층(25)은 도펀트가 미도핑된 언도프드 저마늄 함유 비정질실리콘층이 될 있다.
제2실리콘함유층(25)에 함유된 저마늄의 농도는 도펀트의 종류에 따라 활성화율이 다르다. 예를 들어, 인(P)이 도핑된 저마늄 함유 실리콘층은 저마늄의 농도가 40at% 이상에서는 인(P)의 활성화율이 급격히 저하된다. 저마늄의 농도가 25at%인 경우, 인(P)의 활성화율은 약 35%이다. 보론(B)이 도핑된 저마늄 함유 실리콘층은 저마늄 농도와 보론(B)의 활성화율이 비례한다. 저마늄의 농도가 25at%인 경우, 보론의 활성화율은 약 60%이다. 활성화율은 실리콘층에 도핑된 도펀트의 주입농도 대비 후속 어닐에 의해 활성화되는 비율을 나타낸다.
상술한 바와 같이, 저마늄은 보론의 활성화율을 현저히 증가시키고 있으나, 인의 활성화율을 억제하고 있음을 알 수 있다.
제1실시예는 실리콘함유층(200)에 카본 등의 포획물질을 포함시키므로써, 보론침투현상을 방지할 수 있다. 이로써, 폴리실리콘공핍율(PDR) 특성을 개선시킬 수 있다.
제1실시예는 실리콘함유층(200)에 저마늄 등의 활성화제어물질을 포함시키므로써, 보론의 활성화는 촉진시키고 인의 활성화는 억제한다. 이에 따라, 폴리실리콘게이트의 PDR 특성을 더욱 개선시킬 수 있다. 아울러, 과잉 분포하는 인의 활성화를 억제하므로써 게이트절연층파괴전압 저하를 방지할 수 있다. 즉, 포획물질에 의해 게이트절연층 근처에서 과도하게 분포하는 인을 불활성화시키므로써 게이트절연층파괴전압이 열화되는 것을 방지한다.
다음으로, 제2실리콘함유층(25) 상에 제3실리콘함유층(26)을 형성한다. 제3실리콘함유층(26)은 포획물질 및 활성화제어물질이 미함유된다. 제3실리콘함유층(26)은 실리콘소스가스만을 이용하여 형성할 수 있다. 실리콘소스가스는 SiH4를 포함할 수 있다. 제3실리콘함유층(26)은 300∼400Å의 두께로 형성할 수 있다. 제3실리콘함유층(26)은 비정질실리콘을 포함할 수 있다. 제3실리콘함유층(26)은 도펀트가 미도핑된 언도프드 비정질실리콘층이 될 있다.
제1실리콘함유층(24), 제2실리콘함유층(25) 및 제3실리콘함유층(26)은 화학기상증착법(CVD), 원자층증착법(ALD) 등을 이용하여 증착할 수 있다.
상술한 바에 따르면, 실리콘함유층(200)은 포획물질과 활성화제어물질을 함유하며 도펀트가 미도핑된 언도프드 비정질실리콘층을 포함할 수 있다.
도 2b에 도시된 바와 같이, 실리콘함유층(200) 상에 제1영역(PMOS)과 제2영역(NMOS) 중 어느 하나의 영역을 오픈시키는 제1마스크패턴(27)을 형성한다. 예를 들어, 제1마스크패턴(27)은 제2영역(NMOS)을 덮고 제1영역(PMOS)을 오픈시킬 수 있다.
이어서, 제1도핑(28)을 실시한다. 이때, 제1도핑(28)은 제1도펀트를 도핑하는 공정이다. 제1도펀트는 도전성을 부여하기 위한 물질로서, 제1영역이 PMOSFET 영역이므로 P형 도펀트를 포함할 수 있다. P형 도펀트는 보론(Boron)을 포함할 수 있다. 제1도핑(28)은 플라즈마도핑법(Plasma doping) 또는 임플란트법(Implant)을 사용할 수 있다. 보론의 도핑 소스로는 11B, 49BF2, BF3 등을 사용할 수 있다.
이와 같이 제1도핑(28)을 실시하면 제1영역(PMOS)의 실리콘함유층(200)에 제1도펀트가 도핑된다.
플라즈마도핑법 또는 임플란트법을 이용하여 제1도펀트를 도핑하면, 제1영역(PMOS)의 제1실리콘함유층(24), 제2실리콘함유층(25) 및 제3실리콘함유층(26)은 제1도펀트가 도핑된다. 특히, 제1실리콘함유층(24)에서는 포획물질에 의해 제1도펀트가 포획되어 축적(Pile-up)될 수 있다.
상술한 바와 같이, 제1도펀트를 도핑하므로써 제1영역(PMOS)의 실리콘함유층(200)은 P형 도프드 실리콘함유층(201P)이 된다. P형 도프드 실리콘함유층(201P)은 제1P형도프드실리콘함유층(24P), 제2P형도프드실리콘함유층(25P), 제3P형도프드실리콘함유층(26P)을 포함할 수 있다. 제1P형도프드실리콘함유층(24P)은 포획물질을 더 포함하고, 제2P형도프드실리콘함유층(25P)은 활성화제어물질을 더 포함한다. 제2영역(NMOS)에는 언도프드의 실리콘함유층(200)이 잔류한다.
도 2c에 도시된 바와 같이, 제1마스크패턴(27)을 제거한다.
이어서, 제1영역(PMOS)을 덮고 제2영역(NMOS)을 오픈시키는 제2마스크패턴(29)을 형성한다. 즉, NMOS 영역을 오픈시키는 제2마스크패턴(29)을 형성한다. 제2마스크패턴(29)은 P형 도프드 실리콘함유층(201P)을 덮는다.
이어서, 제2도핑(30)을 실시한다. 이때, 제2도핑(30)은 제2도펀트를 도핑하는 공정이다. 제2도펀트는 도전성을 부여하기 위한 물질로서, 제2영역이 NMOS 영역이므로 N형 도펀트를 포함할 수 있다. N형 도펀트는 인(P)을 포함할 수 있다. 제2도핑(30)은 플라즈마도핑법 또는 임플란트법을 사용할 수 있다. 제2도펀트의 도핑소스는 '31P'을 사용할 수 있다.
이와 같이 제2도핑(30)을 실시하면 제2영역(NMOS)의 실리콘함유층(200)에 제2도펀트가 도핑된다.
플라즈마도핑법 또는 임플란트법을 이용하여 제2도펀트를 도핑하면, 제2영역(NMOS)의 제1실리콘함유층(24), 제2실리콘함유층(25) 및 제3실리콘함유층(26)은 제2도펀트가 도핑된다. 특히, 제1실리콘함유층(24)에서는 포획물질에 의해 제2도펀트가 포획되어 축적된다.
상술한 바와 같이, 제2도펀트를 도핑하므로써 제2영역(NMOS)의 실리콘함유층(200)은 N형 도프드 실리콘함유층(201N)이 된다. N형 도프드 실리콘함유층(201N)은 제1N형도프드실리콘함유층(24N), 제2N형도프드실리콘함유층(25N), 제3N형도프드실리콘함유층(26N)을 포함할 수 있다. 제1N형도프드실리콘함유층(24N)은 포획물질을 더 포함하고, 제2N형도프드실리콘함유층(25N)은 활성화제어물질을 더 포함한다.
도시 하지 않았으나, 제2도펀트를 도핑한 이후에, 제1도펀트와 제2도펀트가 확산되도록 어닐을 실시할 수 있다. 어닐은 급속어닐을 포함할 수 있다. 어닐에 의해 제1도펀트 및 제2도펀트가 확산되며, 확산되는 도펀트는 포획물질에 의해 게이트절연층(23) 주변에 축적될 수 있다.
도 2d에 도시된 바와 같이, P형 및 N형 도프드 실리콘함유층(201P, 201N) 상에 금속함유층(31)을 형성한다. 금속함유층(31)은 텅스텐함유물질 또는 티타늄함유물질을 포함할 수 있다. 금속함유층(31)은 텅스텐, 텅스텐질화물, 티타늄질화물, 티타늄 등을 포함할 수 있다.
도 2e에 도시된 바와 같이, 게이트 식각을 진행한다. 예를 들어, 마스크패턴(도시 생략)을 식각장벽으로 하여 금속함유층(31), P형 도프드 실리콘함유층(201P), N형 도프드 실리콘함유층(201N), 게이트절연층(23)을 식각한다. 이에 따라, 제1영역(PMOS)과 제2영역(NMOS)에 각각 게이트구조물이 형성된다.
제1영역(PMOS)에는 제1게이트절연층(23P), P형 도프드 실리콘함유전극(202P)과 제1금속전극(31P)이 적층된 플라나게이트구조물이 형성된다. P형 도프드 실리콘함유전극(202P)은 제1P형도프드실리콘함유전극(24P), 제2P형도프드실리콘함유전극(25P) 및 제3P형도프드실리콘함유전극(26P)을 포함할 수 있다. 제1P형도프실리콘함유전극(14P)은 포획물질을 포함할 수 있다. 제2P형도프드실리콘함유전극(15P)은 활성화제어물질을 포함할 수 있다. 제3P형도프드실리콘함유전극(26P)에는 포획물질과 활성화제어물질이 함유되지 않고, P형 도펀트만 도핑되어 있다. 포획물질은 카본을 포함할 수 있다. 활성화제어물질은 저마늄(Ge)을 포함할 수 있다. 카본은 보론(B)을 포획하는 물질이다. 저마늄은 보론(B)의 활성화를 제어하는 물질로서, 보론(B)의 활성화를 촉진시킨다.
제2영역(NMOS)에는 제2게이트절연층(23N), N형 도프드 실리콘함유전극(202N)과 제2금속전극(31N)이 적층된 플라나게이트구조물이 형성된다. N형 도프드 실리콘함유전극(202N)은 제1N형도프드실리콘함유전극(24N), 제2N형도프드실리콘함유전극(25N) 및 제3N형도프드실리콘함유전극(26N)을 포함할 수 있다. 제1N형도프실리콘함유전극(24P)은 포획물질을 포함할 수 있다. 제2N형도프드실리콘함유전극(25N)은 활성화제어물질을 포함할 수 있다. 제3N형도프드실리콘함유전극(26N)에는 포획물질과 활성화제어물질이 함유되지 않고, N형 도펀트만 도핑되어 있다. 포획물질은 카본을 포함할 수 있다. 활성화제어물질은 저마늄(Ge)을 포함할 수 있다. 카본은 인(P)을 포획하는 물질이다. 저마늄은 인(P)의 활성화를 제어하는 물질로서, 인(P)의 활성화를 억제한다.
도시하지 않았으나, 제1,2금속전극(31P, 31N) 상에는 게이트하드마스크층이 더 형성될 수 있다.
후속하여 도시하지 않았지만, 게이트식각 공정 이후에 게이트스페이서 공정이 진행될 수 있다. 게이트스페이서는 실리콘산화물, 실리콘질화물 등이 사용될 수 있다.
도 2f에 도시된 바와 같이, P형 소스/드레인영역(32P)과 N형 소스/드레인영역(32N)을 형성한다. 이를 위해 각각 마스크 공정을 진행한 후 P형 도펀트의 이온주입과 N형 도펀트의 이온주입이 수행될 수 있다.
이어서, 어닐(33)을 실시한다. 어닐(33)은 급속어닐을 포함할 수 있다. 어닐은 P형 소스/드레인영역(32P)과 N형 소스/드레인영역(32N)에 주입된 도펀트들을 활성화시키기 위해 진행한다. 어닐(33)은 활성화어닐이라 한다. 어닐(33)은 일반적인 활성화어닐보다 온도를 보다 강화해서 실시할 수 있다. 이로써, 제1도펀트 및 제2도펀트가 게이트절연층(23) 주변에 더욱 축적되어, 폴리실리콘공핍율(PDR)을 개선시킬 수 있다.
이와 같은 어닐(33)을 진행할 때, P형 및 N형 도프드 실리콘함유전극(202P, 202N)에 도핑된 도펀트들의 활성화 및 확산이 이루어진다. 특히, 확산에 의해 제1P형도프드실리콘함유전극(24P) 및 제1N형도프드실리콘함유전극(24N)에 각각 P형 도펀트 및 N형 도펀트가 추가로 축적될 수 있다. 그리고, 어닐(33)에 의해 P형 및 N형 도프드 실리콘함유전극(202P, 202N)은 결정화될 수 있다. 이로써, 어닐(33) 이후에 P형 및 N형 도프드 실리콘함유전극(202P, 202N)은 각각 P형 도프드 폴리실리콘전극 및 N형 도프드 폴리실리콘전극이 될 수 있다.
결국, 어닐(33)이 완료된 이후, 제1P형도프드실리콘함유전극(24P) 및 제1N형도프드실리콘함유전극(24N)의 하부까지 P형 도펀트 및 N형 도펀트를 충분히 도핑시킬 수 있다. 아울러, 어닐(33)을 실시하므로써, 활성화제어물질인 저마늄에 의해 P형 도프드 실리콘함유전극(202P)의 제1P형도프드실리콘함유전극(24P)에 포획되어 있는 보론(B)이 다시 한번 활성화된다. 또한, 활성화제어물질인 저마늄에 의해 N형 도프드 실리콘함유전극(202N)의 제1N형도프드실리콘함유전극(24N))에 포획되어 있는 잉여의 인(P)이 불활성화된다.
상술한 바에 따르면, 실리콘함유층(200)의 내부에 포획물질을 함유시킨 이후, 제1,2도핑(28, 30), 어닐(33)을 진행하므로써 N형 도펀트 및 P형 도펀트를 충분히 도핑시킬 수 있다. 부연하면, 어닐(33)을 진행하여 지속적인 도펀트의 확산을 유도하므로써 충분히 많은 양의 N형 도펀트 및 P형 도펀트를 제1,2게이트절연층(23P, 23N)에 인접하여 도핑시킬 수 있다. 그리고, 제1P형도프드실리콘함유전극(24P)과 제1N형도프드실리콘함유전극(24N)에 함유된 포획물질에 의해 P 도펀트 및 N형 도펀트가 제1,2게이트절연층(23P, 23N) 및 채널영역으로 침투하는 것을 방지할 수 있다.
또한, 포획물질을 제1,2게이트절연층(23P, 23N) 상에 위치시키므로써 도펀트가 제1,2게이트절연층(23P, 23N) 및 채널영역으로 확산하는 것을 방지할 수 있으므로, 도펀트의 침투를 방지하기 위한 게이트절연층 표면의 질화 공정 등을 생략할 수 있다. 이로써, 침투되어 외확산되는 도펀트를 고려하지 않아도 되므로 실리콘함유전극에 도핑되는 도펀트의 농도를 감소시킬 수 있다. 감소된 도펀트의 농도는 저마늄의 활성화효율을 이용하여 보상할 수 있다.
도 3a는 제2실시예에 따른 CMOS 회로를 도시한 도면이다. 도 3b는 제2실시예의 변형예에 따른 CMOS 회로를 도시한 도면이다. 도 3a는 플라나게이트구조물을 갖는 CMOS 회로이고, 도 3b는 리세스게이트구조물을 갖는 CMOS 회로이다.
도 3a 및 도 3b를 참조하면, 반도체 기판(41)은 제1영역과 제2영역을 갖는다. 제1영역과 제2영역을 분리하기 위한 소자분리영역(42)이 형성된다. 소자분리영역(42)은 트렌치 구조로서, STI 공정을 통해 형성할 수 있다. 소자분리영역(42)은 절연층(예, 실리콘산화물)을 포함할 수 있다. 제1영역과 제2영역은 트랜지스터영역을 포함할 수 있다. 제1영역과 제2영역은 PMOSFET 영역 및 NMOSFET 영역을 포함할 수 있다. 이하, 제1영역은 PMOSFET가 형성되는 영역(PMOS)이고, 제2영역은 NMOSFET가 형성되는 영역(NMOS)이다. 제1영역(PMOS)과 제2영역(NMOS)의 위치는 설명의 편의를 위한 것으로서, 서로 바뀔 수도 있다. 반도체 기판(41)은 실리콘(silicon), 저마늄(germanium), 실리콘 저마늄(silicon germanium)으로 구성되는 것들을 포함할 수 있으나, 이러한 것들로 한정되는 것은 아니다. 아울러, 반도체 기판(41)의 전체 또는 일부분은 변형(strain)될 수 있다.
제1영역(PMOS)과 제2영역(NMOS)의 반도체 기판(41) 상에 각각 게이트구조물이 형성된다. 도 3a에 도시된 게이트구조물은 플라나게이트구조물을 포함할 수 있다. 플라나게이트구조물은 수평채널이 형성되는 게이트구조물이다. 도 3b에 도시된 게이트구조물은 리세스게이트구조물을 포함할 수 있다. 리세스게이트구조물은 리세스패턴(R)에 게이트구조물이 형성되므로써 플라나게이트구조물보다 채널길이가 증가된다.
제1영역(PMOS)의 게이트구조물은 제1게이트절연층(43P), P형 도프드실리콘함유전극(401P), 제1금속전극(48P)을 포함한다. 게이트구조물 양측의 반도체 기판(41) 내에 P형 소스/드레인영역(49P)이 형성된다. 제1게이트절연층(43P)은 실리콘산화물 또는 고유전물질을 포함할 수 있다. 고유전물질을 포함하는 경우, 반도체기판(41)과 고유전물질 사이에 실리콘산화물, 실리콘산화질화물 등의 계면층이 더 형성될 수 있다. P형 도프드 실리콘함유전극(401P)은 P형 도펀트가 도핑될 수 있고, 제1포획물질과 제1활성화제어물질을 더 포함할 수 있다. P형 도프드 실리콘함유전극(401P)은 제1P형도프드실리콘함유전극(44P), 제2P형도프드실리콘함유전극(45P), 제3P형도프드실리콘함유전극(46P) 및 제4P형도프드실리콘함유전극(47P)을 포함할 수 있다. P형 도프드 실리콘함유전극(401P)은 폴리실리콘을 포함할 수 있다. P형 도프드 실리콘함유전극(401P)은 비정질실리콘을 결정화시킨 폴리실리콘을 포함할 수 있다. 제1P형도프드실리콘함유전극(44P), 제2P형도프드실리콘함유전극(45P), 제3P형도프드실리콘함유전극(46P) 및 제4P형도프드실리콘함유전극(47P)은 P형 도펀트가 도핑된 도프드 폴리실리콘을 포함할 수 있다. P형 도펀트는 보론(B)을 포함할 수 있다. 제2P형도프실리콘함유전극(45P)은 제1포획물질을 포함할 수 있다. 제3P형도프드실리콘함유전극(46P)은 제1활성화제어물질을 포함할 수 있다. 제1포획물질은 카본(Carbon)을 포함할 수 있다. 제1활성화제어물질은 저마늄(Ge)을 포함할 수 있다. 저마늄은 보론(B)의 활성화를 제어하는 물질로서, 보론(B)의 활성화를 촉진시킨다. 제1금속전극(48P)은 저저항 물질을 포함할 수 있다. 예를 들어, 제1금속전극(48P)은 텅스텐함유물질 또는 티타늄함유물질을 포함할 수 있다. 도 3b를 참조하면, P형 도프드 실리콘함유전극(401P)이 리세스패턴(R)을 매립하고, P형 도프드 실리콘함유전극(401P) 상에 제1금속전극(48P)이 형성된다.
제2영역(NMOS)의 게이트구조물은 제2게이트절연층(43N), N형 도프드실리콘함유전극(401N), 제2금속전극(48N)을 포함한다. 게이트구조물 양측의 반도체 기판(41) 내에 N형 소스/드레인영역(49N)이 형성된다. 제2게이트절연층(43N)은 실리콘산화물 또는 고유전물질을 포함할 수 있다. 고유전물질을 포함하는 경우, 반도체기판(41)과 고유전물질 사이에 실리콘산화물, 실리콘산화질화물 등의 계면층이 더 형성될 수 있다. N형 도프드 실리콘함유전극(401N)은 N형 도펀트가 도핑될 수 있고, 제2포획물질과 제2활성화제어물질을 더 포함할 수 있다. N형 도프드 실리콘함유전극(401N)은 제1N형도프드실리콘함유전극(44N), 제2N형도프드실리콘함유전극(45N), 제3N형도프드실리콘함유전극(46N) 및 제4N형도프드실리콘함유전극(47N)을 포함할 수 있다. N형 도프드 실리콘함유전극(401N)은 폴리실리콘을 포함할 수 있다. N형 도프드 실리콘함유전극(401N)은 비정질실리콘을 결정화시킨 폴리실리콘을 포함할 수 있다. 제1N형도프드실리콘함유전극(44N), 제2N형도프드실리콘함유전극(45N), 제3N형도프드실리콘함유전극(46N) 및 제4N형도프드실리콘함유전극(47N)은 N형 도펀트가 도핑된 도프드 폴리실리콘을 포함할 수 있다. N형 도펀트는 인(P)을 포함할 수 있다. 제2N형도프실리콘함유전극(45N)은 제2포획물질을 포함할 수 있다. 제3N형도프드실리콘함유전극(46N)은 제2활성화제어물질을 포함할 수 있다. 제2포획물질은 카본(Carbon)을 포함할 수 있다. 제2활성화제어물질은 저마늄(Ge)을 포함할 수 있다. 저마늄(Ge)은 인(P)의 활성화를 제어하는 물질로서, 인(P)의 활성화를 억제한다. 제2금속전극(48N)은 저저항 물질을 포함할 수 있다. 예를 들어, 제2금속전극(48N)은 텅스텐함유물질 또는 티타늄함유물질을 포함할 수 있다. 도 3b를 참조하면, N형 도프드 실리콘함유전극(401N)이 리세스패턴(R)을 매립하고, N형 도프드 실리콘함유전극(401N) 상에 제2금속전극(48N)이 형성된다.
도 3a 및 도 3b에 따르면, P형 도프드 실리콘함유전극(401P)은 제1포획물질과 제1활성화제어물질을 포함한다. N형 도프드 실리콘함유전극(401N)은 제2포획물질과 제2활성화제어물질을 포함한다. 제1포획물질과 제2포획물질은 카본을 포함하고, 제1활성화제어물질과 제2활성화제어물질은 저마늄을 포함한다. 제1포획물질은 제1게이트절연층(43P)과 P형 도프드실리콘함유전극(401P)의 계면에서 P형 도펀트의 농도를 증가시키는 역할을 한다. 제2포획물질은 제2게이트절연층(43N)과 N형 도프드실리콘함유전극(401N)의 계면에서 N형 도펀트의 농도를 증가시키는 역할을 한다. 이로써 NMOSFET와 PMOSFET의 폴리실리콘공핍율(PDR)을 개선시킬 수 있고, 전류를 증가시킬 수 있다.
제1활성화제어물질은 활성화를 촉진시키는 물질이고, 제2활성화제어물질은 활성화를 억제하는 물질이다. 예를 들어, 제2활성화제어물질은 인(P)의 활성화를 억제하는 물질이고, 제1활성화제어물질은 보론(B)의 활성화를 촉진시키는 물질이다. 제1활성화제어물질과 제2활성화제어물질은 저마늄을 포함하는데, 저마늄은 인의 활성화를 억제하고, 보론의 활성화를 촉진시킨다. P형 도프드 실리콘함유전극(401P)에서 저마늄은 제2P형도프드실리콘함유전극(45P)에 포획된 보론을 다시 한번 활성화시킨다. 저마늄의 함량에 따라 도펀트의 활성화가 제어되므로 저마늄은 20∼40at%의 농도를 가질 수 있다.
제2포획물질에 의해 인(P)의 농도를 증가시킬 수 있으나, 이는 과도한 인의 축적을 초래하여 게이트브레이크다운전압 및 문턱전압(Vt)을 오히려 저하시킨다. 이에 따라, 제2활성화제어물질이 함유된 제3N형도프드실리콘함유전극(46N)을 형성하므로써 제2N형도프드실리콘함유전극(45N)에 과도하게 축적된 인(P)의 활성화를 억제한다. 즉, 제2활성화제어물질인 저마늄(Ge)은 인(P)의 불활성화(Deactivation)를 유도하고, 이에 따라 잉여의 인(P)이 제2게이트절연층(43N) 및 그 아래의 채널영역으로 침투하는 것을 방지할 수 있다.
결국, 제1 및 제2포획물질에 의해 PMOSFET 및 NMOSFET의 폴리실리콘공핍율(PDR)을 개선시키고, 제2활성화제어물질에 의해 NMOSFET의 게이트브레이크다운전압 및 문턱전압의 저하를 방지할 수 있다. 아울러, 제1활성화제어물질에 의해 보론의 활성화를 증가시킬 수 있다.
도 4a는 제3실시예에 따른 CMOS 회로를 도시한 도면이다. 도 4b는 제3실시예의 변형예에 따른 CMOS 회로를 도시한 도면이다. 도 4a는 플라나게이트구조물을 갖는 CMOS 회로이고, 도 4b는 리세스게이트구조물을 갖는 CMOS 회로이다.
도 4a 및 도 4b를 참조하면, 반도체 기판(51)은 제1영역과 제2영역을 갖는다. 제1영역과 제2영역을 분리하기 위한 소자분리영역(52)이 형성된다. 소자분리영역(52)은 트렌치 구조로서, STI 공정을 통해 형성할 수 있다. 소자분리영역(52)은 절연층(예, 실리콘산화물)을 포함할 수 있다. 제1영역과 제2영역은 트랜지스터영역을 포함할 수 있다. 제1영역과 제2영역은 PMOSFET 영역 및 NMOSFET 영역을 포함할 수 있다. 이하, 제1영역은 PMOSFET가 형성되는 영역(PMOS)이고, 제2영역은 NMOSFET가 형성되는 영역(NMOS)이다. 제1영역(PMOS)과 제2영역(NMOS)의 위치는 설명의 편의를 위한 것으로서, 서로 바뀔 수도 있다. 반도체 기판(51)은 실리콘(silicon), 저마늄(germanium), 실리콘 저마늄(silicon germanium)으로 구성되는 것들을 포함할 수 있으나, 이러한 것들로 한정되는 것은 아니다. 아울러, 반도체 기판(51)의 전체 또는 일부분은 변형(strain)될 수 있다.
제1영역(PMOS)과 제2영역(NMOS)의 반도체 기판(51) 상에 각각 게이트구조물이 형성된다. 도 4a에 도시된 게이트구조물은 플라나게이트구조물을 포함할 수 있다. 플라나게이트구조물은 수평채널이 형성되는 게이트구조물이다. 도 4b에 도시된 게이트구조물은 리세스게이트구조물을 포함할 수 있다. 리세스게이트구조물은 리세스패턴(R)에 게이트구조물이 형성되므로써 플라나게이트구조물보다 채널길이가 증가된다.
제1영역(PMOS)의 게이트구조물은 제1게이트절연층(53P), P형 도프드실리콘함유전극(501P), 제1금속전극(58P)을 포함한다. 게이트구조물 양측의 반도체 기판(51) 내에 P형 소스/드레인영역(59P)이 형성된다. 제1게이트절연층(53P)은 실리콘산화물 또는 고유전물질을 포함할 수 있다. 고유전물질을 포함하는 경우, 반도체기판(51)과 고유전물질 사이에 실리콘산화물, 실리콘산화질화물 등의 계면층이 더 형성될 수 있다. P형 도프드 실리콘함유전극(501P)은 P형 도펀트가 도핑될 수 있고, 제1포획물질과 제1활성화제어물질을 더 포함할 수 있다. P형 도프드 실리콘함유전극(501P)은 제1P형도프드실리콘함유전극(54P), 제2P형도프드실리콘함유전극(55P), 제3P형도프드실리콘함유전극(56P) 및 제4P형도프드실리콘함유전극(57P)을 포함할 수 있다. P형 도프드 실리콘함유전극(501P)은 폴리실리콘을 포함할 수 있다. P형 도프드 실리콘함유전극(501P)은 비정질실리콘을 결정화시킨 폴리실리콘을 포함할 수 있다. 제1P형도프드실리콘함유전극(54P), 제2P형도프드실리콘함유전극(55P), 제3P형도프드실리콘함유전극(56P) 및 제4P형도프드실리콘함유전극(57P)은 P형 도펀트가 도핑된 도프드 폴리실리콘을 포함할 수 있다. P형 도펀트는 보론(B)을 포함할 수 있다. 제2P형도프실리콘함유전극(55P)은 제1활성화제어물질을 포함할 수 있다. 제3P형도프드실리콘함유전극(56P)은 제1포획물질을 포함할 수 있다. 제1포획물질은 카본(Carbon)을 포함할 수 있다. 제1활성화제어물질은 저마늄(Ge)을 포함할 수 있다. 저마늄은 보론(B)의 활성화를 제어하는 물질로서, 보론(B)의 활성화를 촉진시킨다. 제1금속전극(58P)은 저저항 물질을 포함할 수 있다. 예를 들어, 제1금속전극(58P)은 텅스텐함유물질 또는 티타늄함유물질을 포함할 수 있다. 도 4b를 참조하면, P형 도프드 실리콘함유전극(501P)이 리세스패턴(R)을 매립하고, P형 도프드 실리콘함유전극(501P) 상에 제1금속전극(58P)이 형성된다.
제2영역(NMOS)의 게이트구조물은 제2게이트절연층(53N), N형 도프드실리콘함유전극(501N), 제2금속전극(58N)을 포함한다. 게이트구조물 양측의 반도체 기판(51) 내에 N형 소스/드레인영역(59N)이 형성된다. 제2게이트절연층(53N)은 실리콘산화물 또는 고유전물질을 포함할 수 있다. 고유전물질을 포함하는 경우, 반도체기판(51)과 고유전물질 사이에 실리콘산화물, 실리콘산화질화물 등의 계면층이 더 형성될 수 있다. N형 도프드 실리콘함유전극(501N)은 N형 도펀트가 도핑될 수 있고, 제2포획물질과 제2활성화제어물질을 더 포함할 수 있다. N형 도프드 실리콘함유전극(501N)은 제1N형도프드실리콘함유전극(54N), 제2N형도프드실리콘함유전극(55N), 제3N형도프드실리콘함유전극(56N) 및 제4N형도프드실리콘함유전극(57N)을 포함할 수 있다. N형 도프드 실리콘함유전극(501N)은 폴리실리콘을 포함할 수 있다. N형 도프드 실리콘함유전극(501N)은 비정질실리콘을 결정화시킨 폴리실리콘을 포함할 수 있다. 제1N형도프드실리콘함유전극(54N), 제2N형도프드실리콘함유전극(55N), 제3N형도프드실리콘함유전극(56N) 및 제4N형도프드실리콘함유전극(57N)은 N형 도펀트가 도핑된 도프드 폴리실리콘을 포함할 수 있다. N형 도펀트는 인(P)을 포함할 수 있다. 제2N형도프실리콘함유전극(55N)은 제2활성화제어물질을 포함할 수 있다. 제3N형도프드실리콘함유전극(56N)은 제2포획물질을 포함할 수 있다. 제2포획물질은 카본(Carbon)을 포함할 수 있다. 제2활성화제어물질은 저마늄(Ge)을 포함할 수 있다. 저마늄(Ge)은 인(P)의 활성화를 제어하는 물질로서, 인(P)의 활성화를 억제한다. 제2금속전극(58N)은 저저항 물질을 포함할 수 있다. 예를 들어, 제2금속전극(58N)은 텅스텐함유물질 또는 티타늄함유물질을 포함할 수 있다. 도 4b를 참조하면, N형 도프드 실리콘함유전극(501N)이 리세스패턴(R)을 매립하고, N형 도프드 실리콘함유전극(501N) 상에 제2금속전극(58N)이 형성된다.
도 4a 및 도 4b에 따르면, P형 도프드 실리콘함유전극(501P)은 제1포획물질과 제1활성화제어물질을 포함한다. N형 도프드 실리콘함유전극(501N)은 제2포획물질과 제2활성화제어물질을 포함한다. 제1포획물질과 제2포획물질은 카본을 포함하고, 제1활성화제어물질과 제2활성화제어물질은 저마늄을 포함한다. 제1포획물질은 제1게이트절연층(53P)과 P형 도프드실리콘함유전극(501P)의 계면에서 P형 도펀트의 농도를 증가시키는 역할을 한다. 제2포획물질은 제2게이트절연층(53N)과 N형 도프드실리콘함유전극(501N)의 계면에서 N형 도펀트의 농도를 증가시키는 역할을 한다. 이로써 NMOSFET와 PMOSFET의 폴리실리콘공핍율(PDR)을 개선시킬 수 있고, 전류를 증가시킬 수 있다.
제1활성화제어물질은 활성화를 촉진시키는 물질이고, 제2활성화제어물질은 활성화를 억제하는 물질이다. 예를 들어, 제2활성화제어물질은 인(P)의 활성화를 억제하는 물질이고, 제1활성화제어물질은 보론(B)의 활성화를 촉진시키는 물질이다. 제1활성화제어물질과 제2활성화제어물질은 저마늄을 포함하는데, 저마늄은 인의 활성화를 억제하고, 보론의 활성화를 촉진시킨다. P형 도프드 실리콘함유전극(501P)에서 저마늄은 제3P형도프드실리콘함유전극(55P)에 포획된 보론을 다시 한번 활성화시킨다. 저마늄의 함량에 따라 도펀트의 활성화가 제어되므로 저마늄은 20∼40at%의 농도를 가질 수 있다.
제2포획물질에 의해 인(P)의 농도를 증가시킬 수 있으나, 이는 과도한 인의 축적을 초래하여 게이트브레이크다운전압(Gate breakdown voltage) 및 문턱전압(Vt)을 오히려 저하시킨다. 이에 따라, 제2활성화제어물질이 함유된 제2N형도프드실리콘함유전극(55N)을 형성하므로써 제3N형도프드실리콘함유전극(56N)에 과도하게 축적된 인(P)의 활성화를 억제한다. 즉, 제2활성화제어물질인 저마늄(Ge)은 인(P)의 불활성화(Deactivation)를 유도하고, 이에 따라 잉여의 인(P)이 제2게이트절연층(53N) 및 그 아래의 채널영역으로 침투하는 것을 방지할 수 있다.
결국, 제1 및 제2포획물질에 의해 PMOSFET 및 NMOSFET의 폴리실리콘공핍율(PDR)을 개선시키고, 제2활성화제어물질에 의해 NMOSFET의 게이트브레이크다운전압 및 문턱전압의 저하를 방지할 수 있다. 아울러, 제1활성화제어물질에 의해 보론의 활성화를 증가시킬 수 있다.
상술한 실시예들에 따른 CMOS 장치는 DRAM(Dynamic Random Access Memory)에 적용될 수 있으며 이에 한정되지 않고 SRAM(Static Random Access Memory), 플래시메모리(Flash Memory), FeRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), PRAM(Phase Change Random Access Memory) 등의 메모리에 적용될 수 있다.
도 5는 메모리 카드를 보여주는 개략도이다.
도 5를 참조하면, 메모리 카드(600)는 제어기(610) 및 메모리(620)를 포함할 수 있다. 제어기(610) 및 메모리(620)는 전기적인 신호를 교환할 수 있다. 예를 들면, 제어기(610)의 명령에 따라서 메모리(620) 및 제어기(610)는 데이터를 주고받을 수 있다. 이에 따라, 메모리 카드(600)는 메모리(620)에 데이터를 저장하거나 또는 메모리(620)로부터 데이터를 외부로 출력할 수 있다. 메모리(620)의 특정 부분, 예컨대 주변회로부에는 앞서 설명한 바와 같은 CMOS 회로를 포함할 수 있다. 이러한 메모리 카드(600)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들면, 메모리 카드(600)는 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card, SM), 씨큐어 디지털 카드(secure digital, SD), 미니 씨큐어 디지털 카드(mini secure digital card, mini SD), 또는 멀티 미디어 카드(multi media card, MMC) 등을 포함할 수 있다.
도 6은 전자 시스템을 보여주는 블록도이다.
도 6을 참조하면, 전자 시스템(700)은 프로세서(710), 입/출력 장치(730) 및 칩(720)을 포함할 수 있고, 이들은 버스(740)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(710)는 프로그램을 실행하고, 전자 시스템(700)을 제어하는 역할을 할 수 있다. 입/출력 장치(730)는 전자 시스템(700)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 전자 시스템(700)은 입/출력 장치(730)를 이용하여 외부 장치, 예를 들면 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 칩(720)은 프로세서(710)의 동작을 위한 코드 및 데이터를 저장할 수 있고, 프로세스(710)에서 주어지는 동작을 일부 처리할 수 있다. 예를 들면, 칩(720)은 앞서 설명한 CMOS 회로를 포함할 수 있다. 전자 시스템(700)은 칩(720)을 필요로 하는 다양한 전자 제어 장치를 구성할 수 있으며, 예를 들면 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션(navigation), 고상 디스크 (solid state disk: SSD), 가전 제품(household appliances) 등에 이용될 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
11 : 반도체기판 12 : 소자분리영역
13P, 13N : 제1,2게이트절연층 14N : 제1N형도프드실리콘함유전극
14P : 제1P형도프드실리콘함유전극 15N : 제2N형도프드실리콘함유전극
15P : 제2P형도프드실리콘함유전극 16N : 제3N형도프드실리콘함유전극
16P : 제3P형도프드실리콘함유전극 17P, 17N : 제1,2금속전극
18N : N형 소스/드레인영역 18P : P형 소스/드레인영역
101N : N형 도프드 실리콘함유전극 101P : P형 도프드 실리콘함유전극

Claims (30)

  1. 반도체 기판;
    상기 반도체 기판 상에 형성된 게이트절연층; 및
    상기 게이트절연층 상에 형성되며 도펀트, 상기 도펀트를 포획하는 포획물질 및 상기 도펀트의 활성화를 제어하는 활성화제어물질을 함유하는 실리콘함유전극을 포함하는 게이트전극
    을 포함하는 반도체장치.
  2. 제1항에 있어서,
    상기 실리콘함유전극은,
    상기 게이트절연층 상에 형성되며 상기 포획물질을 함유하는 제1실리콘함유층;
    상기 제1실리콘함유층 상에 형성되며 상기 활성화제어물질을 함유하는 제2실리콘함유층; 및
    상기 제2실리콘함유층 상에 형성된 제3실리콘함유층
    을 포함하는 반도체장치.
  3. 제1항에 있어서,
    상기 실리콘함유전극은,
    상기 게이트절연층 상에 형성된 제1실리콘함유층;
    상기 제1실리콘함유층 상에 형성되며 상기 포획물질을 함유하는 제2실리콘함유층;
    상기 제2실리콘함유층 상에 형성되며 상기 활성화제어물질을 함유하는 제3실리콘함유층; 및
    상기 제3실리콘함유층 상에 형성된 제4실리콘함유층
    을 포함하는 반도체장치.
  4. 제1항에 있어서,
    상기 실리콘함유전극은,
    상기 게이트절연층 상에 형성된 제1실리콘함유층;
    상기 제1실리콘함유층 상에 형성되며 상기 활성화제어물질을 함유하는 제2실리콘함유층;
    상기 제2실리콘함유층 상에 형성되며 상기 포획물질을 함유하는 제3실리콘함유층; 및
    상기 제3실리콘함유층 상에 형성된 제4실리콘함유층
    을 포함하는 반도체장치.
  5. 제1항에 있어서,
    상기 실리콘함유전극은 상기 도펀트로서 인 또는 보론이 도핑된 폴리실리콘을 포함하는 반도체장치.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 포획물질은 카본을 포함하는 반도체장치.
  7. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 활성화제어물질은 저마늄을 포함하는 반도체장치.
  8. 제7항에 있어서,
    상기 저마늄은 20at%∼40at%의 농도를 갖는 반도체장치.
  9. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 게이트전극은,
    상기 실리콘함유전극 상에 형성된 금속전극을 더 포함하는 반도체장치.
  10. P형 도펀트, 상기 P형 도펀트를 포획하는 제1포획물질 및 상기 P형 도펀트의 활성화를 촉진시키는 활성화촉진물질을 함유하는 P형 도프드 실리콘함유전극을 포함하는 PMOSFET의 게이트구조물; 및
    N형 도펀트, 상기 N형 도펀트를 포획하는 제2포획물질 및 상기 N형 도펀트의 활성화를 억제하는 활성화억제물질을 함유하는 N형 도프드 실리콘함유전극을 포함하는 NMOSFET의 게이트구조물
    을 포함하는 CMOS 회로.
  11. 제10항에 있어서,
    상기 활성화촉진물질과 활성화억제물질은 저마늄을 포함하는 CMOS 회로.
  12. 제11항에 있어서,
    상기 저마늄은 20at%∼40at%의 농도를 갖는 CMOS 회로.
  13. 제10항에 있어서,
    상기 제1포획물질과 제2포획물질은 카본을 포함하는 CMOS 회로.
  14. 제10항에 있어서,
    상기 P형 도프드 실리콘함유전극은,
    상기 제1포획물질이 함유된 제1P형도프드실리콘함유층;
    상기 제1P형도프드실리콘함유층 상에 형성되며 상기 활성화촉진물질이 함유된 제2P형도프드실리콘함유층; 및
    상기 제2P형도프드실리콘함유층 상에 형성된 제3P형도프드실리콘함유층
    을 포함하는 CMOS 회로.
  15. 제10항에 있어서,
    상기 P형 도프드 실리콘함유전극은,
    제1P형도프드실리콘함유층;
    상기 제1P형도프드실리콘함유층 상에 형성되며 상기 제1포획물질이 함유된 제2P형도프드실리콘함유층;
    상기 제2P형도프드실리콘함유층 상에 형성되며 상기 활성화촉진물질이 함유된 제3P형도프드실리콘함유층; 및
    상기 제3P형도프드실리콘함유층 상에 형성된 제4P형도프드실리콘함유층
    을 포함하는 CMOS 회로.
  16. 제10항에 있어서,
    상기 P형 도프드 실리콘함유전극은,
    제1P형도프드실리콘함유층;
    상기 제1P형도프드실리콘함유층 상에 형성되며 상기 활성화촉진물질이 함유된 제2P형도프드실리콘함유층;
    상기 제2P형도프드실리콘함유층 상에 형성되며 상기 제1포획물질이 함유된 제3P형도프드실리콘함유층; 및
    상기 제3P형도프드실리콘함유층 상에 형성된 제4P형도프드실리콘함유층
    을 포함하는 CMOS 회로.
  17. 제10항에 있어서,
    상기 N형 도프드 실리콘함유전극은,
    상기 제2포획물질이 함유된 제1N형도프드실리콘함유층;
    상기 제1N형도프드실리콘함유층 상에 형성되며 상기 활성화억제물질이 함유된 제2N형도프드실리콘함유층; 및
    상기 제2N형도프드실리콘함유층 상에 형성된 제3N형도프드실리콘함유층
    을 포함하는 CMOS 회로.
  18. 제10항에 있어서,
    상기 N형 도프드 실리콘함유전극은,
    제1N형도프드실리콘함유층;
    상기 제1N형도프드실리콘함유층 상에 형성되며 상기 제2포획물질이 함유된 제2N형도프드실리콘함유층;
    상기 제2N형도프드실리콘함유층 상에 형성되며 상기 활성화억제물질이 함유된 제3N형도프드실리콘함유층; 및
    상기 제3N형도프드실리콘함유층 상에 형성된 제4N형도프드실리콘함유층
    을 포함하는 CMOS 회로.
  19. 제10항에 있어서,
    상기 N형 도프드 실리콘함유전극은,
    제1N형도프드실리콘함유층;
    상기 제1N형도프드실리콘함유층 상에 형성되며 상기 활성화억제물질이 함유된 제2N형도프드실리콘함유층;
    상기 제2N형도프드실리콘함유층 상에 형성되며 상기 제2포획물질이 함유된 제3N형도프드실리콘함유층; 및
    상기 제3N형도프드실리콘함유층 상에 형성된 제4N형도프드실리콘함유층
    을 포함하는 CMOS 회로.
  20. 제10항에 있어서,
    상기 P형 도프드 실리콘함유전극과 N형 도프트 실리콘함유전극 상에 각각 형성된 금속전극을 더 포함하는 CMOS 회로.
  21. 반도체 기판 상에 게이트절연층을 형성하는 단계;
    상기 게이트절연층 상에 실리콘함유층을 형성하는 단계;
    상기 실리콘함유층에 도펀트를 도핑하여 도프드 실리콘함유층을 형성하는 단계; 및
    상기 도프드 실리콘함유층을 식각하여 게이트전극을 형성하는 단계를 포함하고,
    상기 실리콘함유층은 상기 도펀트를 포획하는 포획물질과 상기 도펀트의 활성화를 제어하는 활성화제어물질을 함유하는 반도체장치 제조 방법.
  22. 제21항에 있어서,
    상기 게이트전극을 형성하는 단계 이후에,
    상기 반도체 기판 내에 소스영역 및 드레인영역을 형성하는 단계; 및
    상기 소스영역 및 드레인영역에 주입된 도펀트를 활성화시키는 어닐을 실시하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  23. 제21항에 있어서,
    상기 포획물질은 카본을 포함하고, 상기 활성화제어물질은 저마늄을 포함하는 반도체장치 제조 방법.
  24. 제21항에 있어서,
    상기 실리콘함유층을 형성하는 단계는,
    상기 포획물질을 함유하는 실리콘함유층과 상기 활성화제어물질을 함유하는 언도프드 실리콘함유층을 포함하는 적어도 복층 이상의 다층 구조로 형성하는 반도체장치 제조 방법.
  25. 제21항에 있어서,
    상기 실리콘함유층을 형성하는 단계는,
    상기 포획물질을 함유하는 비정질실리콘층과 상기 활성화제어물질을 함유하는 언도프드 비정질실리콘층을 포함하는 적어도 복층 이상의 다층 구조로 형성하는 반도체장치 제조 방법.
  26. NMOSFET 영역과 PMOSFET 영역을 포함하는 반도체 기판의 전면에 게이트절연층을 형성하는 단계;
    상기 게이트절연층 상에 비정질실리콘층을 형성하는 단계;
    상기 비정질실리콘층에 각각 P형 도펀트 및 N형 도펀트를 도핑하여 P형 도프드 비정질실리콘층과 N형 도프드 비정질실리콘층을 형성하는 단계;
    상기 P형 도프드 비정질실리콘층과 N형 도프드 비정질실리콘층을 식각하여 게이트구조물을 형성하는 단계; 및
    상기 P형 도펀트 및 N형 도펀트를 활성화시키는 어닐을 실시하는 단계를 포함하고,
    상기 비정질실리콘층은 상기 N형 도펀트 및 P형 도펀트를 포획하는 포획물질과 상기 N형 도펀트 및 P형 도펀트의 활성화를 제어하는 활성화제어물질을 함유하는
    를 포함하는 CMOS 회로 제조 방법.
  27. 제26항에 있어서,
    상기 포획물질은 카본을 포함하는 CMOS 회로 제조 방법.
  28. 제26항에 있어서,
    상기 활성화제어물질은 저마늄을 포함하는 CMOS 회로 제조 방법.
  29. 제28항에 있어서,
    상기 저마늄은 20at%∼40at%의 농도를 갖는 CMOS 회로 제조 방법.
  30. 제26항에 있어서,
    상기 비정질실리콘층을 형성하는 단계는,
    상기 포획물질을 함유하는 언도프드 비정질실리콘층과 상기 활성화제어물질을 함유하는 언도프드 비정질실리콘함유층을 포함하는 적어도 복층 이상의 다층 구조로 형성하는 CMOS 회로 제조 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9929252B2 (en) 2015-04-23 2018-03-27 Samsung Electronics Co., Ltd. Method of forming thin film and method of manufacturing semiconductor device
KR20200107599A (ko) * 2019-03-08 2020-09-16 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102477493B1 (ko) 2017-12-07 2022-12-14 삼성디스플레이 주식회사 화소 및 이를 포함하는 표시 장치
CN108922921B (zh) * 2018-07-23 2020-06-19 长江存储科技有限责任公司 三维存储器、mos场效应晶体管及其制作方法
US10937654B2 (en) 2019-01-24 2021-03-02 Micron Technology, Inc. Methods of doping a silicon-containing material and methods of forming a semiconductor device
JP2021150508A (ja) * 2020-03-19 2021-09-27 キオクシア株式会社 半導体記憶装置及び半導体記憶装置の製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6252283B1 (en) * 1999-01-22 2001-06-26 Advanced Micro Devices, Inc. CMOS transistor design for shared N+/P+ electrode with enhanced device performance
KR100666917B1 (ko) * 2005-12-02 2007-01-10 삼성전자주식회사 텅스텐 탄소 질화막을 포함하는 반도체 장치의 제조 방법.
US20070080411A1 (en) * 2005-10-11 2007-04-12 Enicks Darwin G Semiconductive film with dopant diffusion barrier and tunable work function

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5189504A (en) 1989-12-11 1993-02-23 Nippon Telegraph And Telephone Corporation Semiconductor device of MOS structure having p-type gate electrode
US6030874A (en) 1997-01-21 2000-02-29 Texas Instruments Incorporated Doped polysilicon to retard boron diffusion into and through thin gate dielectrics
KR100487525B1 (ko) * 2002-04-25 2005-05-03 삼성전자주식회사 실리콘게르마늄 게이트를 이용한 반도체 소자 및 그 제조방법
US7078302B2 (en) * 2004-02-23 2006-07-18 Applied Materials, Inc. Gate electrode dopant activation method for semiconductor manufacturing including a laser anneal
KR20110036312A (ko) 2009-10-01 2011-04-07 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102015866B1 (ko) * 2012-06-29 2019-08-30 에스케이하이닉스 주식회사 리세스게이트를 구비한 트랜지스터 및 그 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6252283B1 (en) * 1999-01-22 2001-06-26 Advanced Micro Devices, Inc. CMOS transistor design for shared N+/P+ electrode with enhanced device performance
US20070080411A1 (en) * 2005-10-11 2007-04-12 Enicks Darwin G Semiconductive film with dopant diffusion barrier and tunable work function
KR100666917B1 (ko) * 2005-12-02 2007-01-10 삼성전자주식회사 텅스텐 탄소 질화막을 포함하는 반도체 장치의 제조 방법.

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9929252B2 (en) 2015-04-23 2018-03-27 Samsung Electronics Co., Ltd. Method of forming thin film and method of manufacturing semiconductor device
KR20200107599A (ko) * 2019-03-08 2020-09-16 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법

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