KR20100019826A - 비휘발성 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은 플로팅 게이트용 폴리실리콘막에 도핑된 도펀트의 채널링 및 이에 따른 문턱전압 변화를 방지하여 소자의 신뢰성을 향상시키기 위한 비휘발성 메모리 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 셀 영역 및 주변 영역의 기판상에 터널링 절연막을 형성하는 단계와, 터널링 절연막상에 제 1 도전형의 도펀트로 도핑된 제 1 폴리실리콘막을 증착하는 단계와, 제 1 폴리실리콘막상에 언도프트 제 2 폴리실리콘막과 유전체막을 적층하는 단계와, 주변 영역의 유전체막을 일부 또는 전부 제거하는 단계와, 상기 결과물상에 제 1 도전형에 반대되는 제 2 도전형의 도펀트로 도핑된 제 3 폴리실리콘막을 형성하는 단계와, 제 3 폴리실리콘막부터 제 1 폴리실리콘막까지의 적층 구조물을 패터닝하여 셀 영역 및 주변 영역에 셀 게이트 및 주변 게이트를 형성하는 단계와, 주변 게이트의 제 3 폴리실리콘막에 포함된 도펀트를 제 1, 제 2 폴리실리콘막으로 확산시키어 제 2 도전형의 게이트 전극을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법을 제공한다..
플로팅 게이트, 리텐션 특성, 보론, 채널링
Description
본 발명은 반도체 기술에 관한 것으로, 특히, 비휘발성 메모리 소자의 제조방법에 관한 것이다.
최근에는 전기적으로 프로그램(program)과 소거(erase)가 가능하며, 일정 주기로 데이터(data)를 재작성하는 리프래시(refresh) 기능이 필요없는 비휘발성 메모리 소자의 수요가 증가하고 있다. 그리고, 많은 데이터를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서 메모리 소자의 고집적화 기술에 대한 연구가 활발하게 진행되고 있다. 여기서, 프로그램이라 함은 데이터를 메모리 셀에 기입(write)하는 동작을 가리키며, 소거라 함은 메모리 셀에 기입된 데이터를 제거하는 동작을 가리킨다.
비휘발성 메모리 소자의 구조는 일반적으로 모스(MOS) 트랜지스터의 구조에 전하를 축적할 수 있는 플로팅 게이트(floating)를 포함하고 있다. 즉, 비휘발성 메모리 소자는 기판상에 플로팅 게이트와 컨트롤 게이트가 적층된 구조의 게이트를 갖는다. 그리고, 기판과 플로팅 게이트 사이, 플로팅 게이트와 컨트롤 게이트 사이에는 각각 터널링 절연막 및 유전체막이 형성되어, 상, 하 구조물들간을 분리시킨다.
이러한 비휘발성 메모리 소자의 주요 특성 중 하나로 리텐션(retention) 특성이 있다. 리텐션 특성은 저장된 데이터를 유지하는 능력을 나타내는 것으로, 폴리실리콘 플로팅 게이트의 도핑 타입(doping type)에 영향을 받는다.
도 1은 폴리실리콘 플로팅 게이트의 도핑 타입에 따른 에너지 밴드갭 다이아그램(energy bandgap diagram)을 나타낸 도면이다.
도 1을 참조하면, 폴리실리콘 플로팅 게이트(30)를 p형으로 도핑했을 경우 n형으로 도핑했을 때보다 폴리실리콘 플로팅 게이트(30)와 터널링 절연막, 유전체막(20, 40)간 에너지 장벽 높이(energy barrier height)가 높다. 즉, 폴리실리콘 플로팅 게이트(30)의 도핑 타입이 p형인 경우 n형인 경우에 비해 리텐션 특성이 우수하다.
따라서, 리텐션 특성을 향상시키기 위해서는 p형 도펀트인 보론(Boron)으로 폴리실리콘 플로팅 게이트(30)가 도핑되어야 한다.
종래 기술에서는 언도프트(undoped) 폴리실리콘을 증착하고 이온주입법(implantation)으로 언도프트 폴리실리콘에 보론을 주입하는 방법으로 폴리실리콘 플로팅 게이트(30)을 형성하고 있다.
그런데, 보론의 질량(mass)이 매우 작기 때문에 보론 주입시 채널링 현상이 심하게 일어나며, 이에 따라 문턱전압(threshold voltage)이 감소되어 소자의 신뢰성이 저하되는 문제점이 있다.
도 2는 폴리실리콘 플로팅 게이트(30)에 보론 주입시 이온주입 에너지 변화에 따른 Rp(Range of projection), ΔRp 및 6ΔRp의 변화를 나타낸 도면이다.
도 2를 참조하면, 낮은 이온주입 에너지를 사용하여도 보론이 터널링 절연막(20)을 통과하여 기판(10)의 채널 영역에 주입됨(채널링 현상이 발생됨)을 확인할 수 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 보론 채널링 및 이에 따른 문턱전압 변화를 방지하여 소자의 신뢰성을 향상시키기 위한 비휘발성 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 셀 영역 및 주변 영역의 기판상에 터널링 절연막을 형성하는 단계와, 상기 터널링 절연막상에 제 1 도전형의 도펀트로 도핑된 제 1 폴리실리콘막을 증착하는 단계와, 상기 제 1 폴리실리콘막상에 언도프트 제 2 폴리실리콘막과 유전체막을 적층하는 단계와, 상기 주변 영역의 상기 유전체막을 일부 또는 전부 제거하는 단계와, 상기 결과물상에 상기 제 1 도전형에 반대되는 제 2 도전형의 도펀트로 도핑된 제 3 폴리실리콘막을 형성하는 단계와, 상기 제 3 폴리실리콘막부터 상기 제 1 폴리실리콘막까지의 적층 구조물을 패터닝하여 상기 셀 영역 및 상기 주변 영역에 셀 게이트 및 주변 게이트를 형성하는 단계와, 상기 주변 게이트의 상기 제 3 폴리실리콘막에 포함된 도펀트를 상기 제 1, 제 2 폴리실리콘막으로 확산시키어 제 2 도전형의 게이트 전극을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법을 제공한다.
본 발명 의하면, 플로팅 게이트용 폴리실리콘막의 보론 도핑을 폴리실리콘막 증착시 인시츄로 진행하므로, 이온주입법으로 보론을 도핑하는 종래 기술에서와 달리 보론 채널링이 발생하지 않는다. 따라서, 보론 채널링에 의한 문턱전압 변화가 방지되므로 소자의 신뢰성이 향상된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나, 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 3a 내지 도 3i는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 나타낸 단면도들이다.
먼저, 도 3a에 도시된 바와 같이, 셀 영역(CELL) 및 주변 영역(PERI)의 기판(100)에 소자분리막(101)을 형성하여 활성 영역을 한정한다.
도시하지 않았지만, 소자분리막(101)은 기판(100)상에 패드 산화막과 패드 질화막을 적층하고, 사진 식각 공정으로 패드 질화막과 패드 산화막 및 기판(100)을 식각하여 트렌치를 형성하고, 트렌치에 절연막을 매립하여 형성할 수 있다. 그 다음, 패드 질화막과 패드 산화막을 제거하여 소자분리막(101)의 상부를 기판(100) 표면 위로 돌출시킨다.
이어, 기판(100)의 활성 영역상에 터널링 절연막(102)을 형성하고 터널링 절연막(102)상에 저농도의 제 1 도전형 도펀트, 예를 들어 p형 도펀트가 도핑된 폴리실리콘막을 증착하여 제 1 폴리실리콘막(103)을 형성한다.
비휘발성 메모리 소자의 데이터 리텐션 특성을 위해서는 p형 도펀트로 보론(Boron)을 사용하는 것이 바람직하다. 이때, 보론의 도핑 농도는 1E18 내지 1E22/㎤의 범위로 사용할 수 있다. 그리고, 제 1 폴리실리콘막(103)의 두께는 10 내지 400Å 범위로 사용할 수 있다.
제 1 폴리실리콘막(103)의 보론 도핑은, 폴리실리콘막 증착시 인시츄(in-situ)로 진행된다. 따라서, 이온주입법으로 보론을 도핑하는 종래 기술에서와 달리 보론 채널링이 발생되지 않는다.
이어, 도 3b에 도시된 바와 같이, 제 1 폴리실리콘막(103)을 포함한 전면에 언도프트(undoped) 폴리실리콘막을 증착하여 제 2 폴리실리콘막(104)을 형성한다.
제 2 폴리실리콘막(104)은, 기판(10) 위로 돌출된 소자분리막(101) 사이의 공간을 채우고 소자분리막(101) 위에 일정 두께 이상이 쌓이도록, 충분히 두껍게 형성한다.
제 2 폴리실리콘막(104)은 제 1 폴리실리콘막(103) 내의 보론 도핑 농도를 낮추기 위해 형성하는 것으로, 제 1 폴리실리콘막(103) 내의 보론 도핑 농도를 낮추는 이유는 후속 공정(도 3i 참조)에서 주변 영역(PERI)의 제 1 폴리실리콘막(103)을 p형에서 n형으로 변경할 때 제 1 폴리실리콘막(103) 내의 p형 도펀트의 농도가 낮으면 주변 영역(PERI)의 제 1 폴리실리콘막(103)을 n형으로 변경하기 쉽기 때문이다.
그러나, 보론이 도핑된 제 1 폴리실리콘막(103) 증착시 보론 도핑 농도를 1E20ions/cc 이하로 낮게 제어하기 어렵다. 이런 까닭에, 제 1 폴리실리콘막(103) 위에 언도프트 제 2 폴리실리콘막(104)을 형성하여 제 1 폴리실리콘막(103)의 보론 농도가 낮아지도록 한다.
이어, 도 3c에 도시된 바와 같이, 소자분리막(101)이 노출되도록 제 2 폴리실리콘막(104)을 전면 식각한다. 전면 식각 공정으로는 CMP(Chemical Mechanical Polishing) 공정 또는 에치백 공정을 사용할 수 있다.
상기 전면 식각 공정 결과, 제 2 폴리실리콘막(104)은 소자분리막(101) 위에서 분리되어 진다.
이어, 도 3d에 도시된 바와 같이, 제 2 폴리실리콘막(104)을 포함한 전면에 확산방지막(105)을 형성하고, 확산방지막(105)상에 유전체막(106)을 형성한다.
확산방지막(105)은 이후 제 1 폴리실리콘막(103) 내의 보론을 확산시키는 과정에서 보론이 제 2 폴리실리콘막(104) 위쪽으로 분출(out diffusion)되는 현상을 방지하기 위한 것으로, 산화막 또는 실리케이트로 이루어진 막을 형성한 다음, 이 를 질화처리하여 형성할 수 있다.
질화 처리 방법으로는 열질화(thermal nitridation)법 또는 플라즈마 질화(plasma nitridation)법을 사용할 수 있다.
열질화법으로는 NO, N2O, NH3 중 어느 하나 이상이 포함된 분위기에서 700 내지 1000℃의 온도로 열처리하는 방식을 사용할 수 있다. 플라즈마 질화법으로는 기판 상부에 직접 질소 플라즈마를 형성하는 다이렉트 플라즈마(direct plasma) 방식 또는 다른 곳에서 질소 플라즈마를 형성한 후 질소 플라즈마를 기판으로 끌어오는 리모트 플라즈마(remote plasma) 방식을 사용할 수 있다.
질소 플라즈마를 형성하기 위한 가스로는 Ar과 N2의 혼합 가스, He와 N2의 혼합 가스, Xe와 N2의 혼합 가스, N2, NO 또는 N2O 중 어느 하나 또는 둘 이상의 조합을 사용할 수 있다. 질소 플라즈마 형성시 소오스(source)로는 마이크로파(micro wave) 또는 고주파(radio frequency)를 사용할 수 있다. 그리고, 파워(power)는 100 내지 3000W, 플라즈마 처리 시간은 5 내지 600초, 기판 온도는 25 내지 600℃, 소오스 가스 유량은 5 내지 20000sccm의 범위로 사용할 수 있다.
또한, 플라즈마 질화법으로 질화 처리한 후에는 막 특성을 향상시키기 위해 O2, N2 중 어느 하나 또는 이들의 혼합 가스 분위기에서 어닐링(annealing) 공정을 더 진행할 수도 있다.
유전체막(106)은 제 1 산화막과 질화막 및 제 2 산화막이 순차적으로 적층된 ONO(Oxide Nitride Oxide) 구조로 형성하는 것이 바람직하나, 산화막만을 이용하거 나 ONO보다 높은 유전율을 갖는 고유전막을 이용하여 형성할 수도 있다.
고유전막으로는 HfO2, Al2O3, ZrO2, LaO, NbO, CeO 등의 이종 화합물 또는 HfSiO, ZrSiO, LaSiO, DySiO, GdSiO, YSiO, NdSiO, CeSiO, PrSiO, HfAlO, ZrAlO, LaAlO, DyScO, GdAlO, YAlO, NdAlO, CeAlO, PrAlO 등의 3종 화합물을 사용할 수 있다.
그리고, 유전체막(106)상에 4.4eV 이상의 높은 일함수(workfunction)를 갖는 캡핑막(107)을 더 형성할 수도 있다.
예를 들어, 캡핑막(107)은 Ru, W 등의 단일 원소 또는 TaN, TiN, TaC, TaCN, TaSiN 등의 다중 원소로 형성할 수 있다. 캡핑막(107)의 두께는 20 내지 1500Å의 범위로 형성할 수 있으며, 캡핑막(107)의 형성 방법으로는 물리기상증착법(Phsical Vapor Deposition, PVD), 화학기상증착법(Chemical Vapor Deposition, CVD), 플라즈마 유기 CVD법(Plasma Enhanced CVD, PECVD) 또는 원자층증착법(Atomic Layer Deposition, ALD)을 사용할 수 있다.
그 다음, 도 3e에 도시된 바와 같이, 주변 영역(PERI)을 일부 노출하는 개구부를 갖는 포토레지스트 패턴(PR)을 형성한다.
이어, 도 3f에 도시된 바와 같이, 포토레지스트 패턴(PR)을 마스크로 캡핑막(107)과 유전체막(106) 및 확산방지막(105)을 식각하여 주변 영역(PERI)의 제 2 폴리실리콘막(104)을 일부 노출시킨 다음, 남아있는 포토레지스트 패턴(PR)을 제거한다.
이어, 도 3g에 도시된 바와 같이, 셀 영역(CELL) 및 주변 영역(PERI)을 포함한 전면에 제 1 폴리실리콘막(103)의 보론 농도보다 높은 농도의 제 2 도전형 도펀트, 예를 들어 n형 도펀트로 도핑된 제 3 폴리실리콘막(108)을 형성한다.
제 3 폴리실리콘막(108)은 주변 영역(PERI)의 캡핑막(107)과 유전체막(106) 및 확산방지막(105)이 식각된 부위를 채우고, 캡핑막(107)상에 일정 두께 이상 쌓이도록 형성한다.
제 3 폴리실리콘막(108)에 도핑되는 n형 도펀트로는 인(P)을 사용할 수 있으며, 인 농도는 1E19 내지 1E24/㎤의 범위로 사용할 수 있다.
그런 다음, 제 3 폴리실리콘막(108)상에 게이트 전극막(110)과 게이트 하드마스크막(111)을 적층한다.
제 3 폴리실리콘막(108) 내의 인을 확산시키는 후속 공정에서 인이 제 3 폴리실리콘막(108) 위쪽으로 분출되는 현상을 방지하기 위해서는 게이트 전극막(110)을 형성하기 전에 배리어막(109)을 더 형성하는 것이 바람직하다.
이어, 도 3h에 도시된 바와 같이, 게이트 하드마스크막(111)부터 제 1 폴리실리콘막(103)까지의 적층 구조물을 패터닝하여 셀 영역(CELL) 및 주변 영역(PERI)에 셀 게이트(200A) 및 주변 게이트(200B)를 형성한다.
그 다음, 도 3i에 도시된 바와 같이, 열공정으로 제 1, 제 3 폴리실리콘막(103, 108) 내의 도펀트를 확산시키어 셀 게이트(100A)에는 p형 플로팅 게이트(FG)를 형성하고, 주변 게이트(200B)에는 n형 폴리 게이트 전극(PG)을 형성한다.
상기 열공정 중에, 셀 게이트(200A)에서는 제 1 폴리실리콘막(103) 내의 보 론이 제 2 폴리실리콘막(104)으로 확산되어 p형 플로팅 게이트(FG)가 형성된다. 이때, 확산방지막(105)으로 인하여 보론이 제 2 폴리실리콘막(104) 위쪽으로 분출되는 현상이 방지된다.
그리고, 주변 게이트(200B)에서는 제 1 폴리실리콘막(103) 내의 보론과 제 3 폴리실리콘막(108) 내의 인이 확산되는데, 보론과 인의 농도 차이로 인해 제 1, 제 2, 제 3 폴리실리콘막(103, 104, 108)는 모두 인으로 도핑되어 n형 폴리 게이트 전극(PG)이 형성된다. 이때, 배리어막(109)로 인해 인이 제 3 폴리실리콘막(108)위쪽으로 분출되는 현상은 방지된다.
한편, 미설명된 도면부호 CG는 컨트롤 게이트를 나타낸다.
본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예를 들면, 전술한 실시예에서는 주변 영역(PERI)의 캡핑막(107)과 유전체막(106) 및 확산방지막(105)을 일부만 제거하였으나, 전부 제거할 수도 있다.
도 1은 폴리실리콘 플로팅 게이트의 도핑 타입에 따른 에너지 밴드갭 다이아그램을 나타낸 도면.
도 2는 폴리실리콘 플로팅 게이트에 보론 주입시 이온주입 에너지 변화에 따른 Rp, ΔRp 및 6ΔRp의 변화를 나타낸 도면.
도 3a 내지 도 3i는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 나타낸 단면도들.
〈도면의 주요 부분에 대한 부호의 설명〉
100 : 기판
101 : 소자분리막
102 : 터널링 절연막
103, 104, 108 : 제 1, 제 2, 제 3 폴리실리콘막
105 : 확산방지막
106 : 유전체막
107 : 캡핑막
109 : 배리어막
110 : 게이트 전극막
111 : 게이트 하드마스크막
FG : 플로팅 게이트
CG : 컨트롤 게이트
PG : 폴리 게이트 전극
Claims (19)
- 셀 영역 및 주변 영역의 기판상에 터널링 절연막을 형성하는 단계;상기 터널링 절연막상에 제 1 도전형의 도펀트로 도핑된 제 1 폴리실리콘막을 증착하는 단계;상기 제 1 폴리실리콘막상에 언도프트 제 2 폴리실리콘막과 유전체막을 적층하는 단계;상기 주변 영역의 상기 유전체막을 일부 또는 전부 제거하는 단계;상기 결과물상에 상기 제 1 도전형에 반대되는 제 2 도전형의 도펀트로 도핑된 제 3 폴리실리콘막을 형성하는 단계;상기 제 3 폴리실리콘막부터 상기 제 1 폴리실리콘막까지의 적층 구조물을 패터닝하여 상기 셀 영역 및 상기 주변 영역에 셀 게이트 및 주변 게이트를 형성하는 단계;상기 주변 게이트의 상기 제 3 폴리실리콘막에 포함된 도펀트를 상기 제 1, 제 2 폴리실리콘막으로 확산시키어 제 2 도전형의 폴리 게이트 전극을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 제 2 도전형의 폴리 게이트 전극을 형성하는 단계에서, 상기 셀 게이트의 상기 제 1 폴리실리콘막에 포함된 도펀트를 상기 제 2 폴리실리콘막으로 확산시키어 제 1 도전형의 플로팅 게이트를 형성하는 비휘발성 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 제 1 도전형 도펀트로 p형 도펀트를 사용하고, 상기 제 2 도전형 도펀트로 n형 도펀트를 사용하는 비휘발성 메모리 소자의 제조방법.
- 제 3항에 있어서,상기 p형 도펀트로 보론을 사용하는 비휘발성 메모리 소자의 제조방법.
- 제 3항에 있어서,상기 n형 도펀트로 인을 사용하는 비휘발성 메모리 소자의 제조방법.
- 제 4항 또는 제 5항에 있어서,상기 인의 도핑 농도가 상기 보론의 도핑 농도보다 고농도인 비휘발성 메모 리 소자의 제조방법.
- 제 6항에 있어서,상기 인의 도핑 농도를 1E19 내지 1E24/㎤의 범위로 사용하고, 상기 보론의 도핑 농도를 1E18 내지 1E22/㎤의 범위로 사용하되,상기 인의 도핑 농도가 상기 보론의 도핑 농도보다 고농도인 비휘발성 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 유전체막을 형성하기 전에 확산방지막을 더 형성하는 비휘발성 메모리 소자의 제조방법.
- 제 8항에 있어서,상기 확산방지막을,상기 제 2 폴리실리콘막상에 산화막 또는 실리케이트막을 형성하는 단계;상기 산화막 또는 실리케이트막을 질화처리하는 단계를 포함하여 형성하는 비휘발성 메모리 소자의 제조방법.
- 제 9항에 있어서,상기 산화막 또는 실리케이트막을 질화 처리하는 단계에서, 열질화법 또는 플라즈마 질화법을 사용하는 비휘발성 메모리 소자의 제조방법.
- 제 10항에 있어서,상기 열질화법을 사용하는 경우, NO, N2O 또는 NH3 중 어느 하나 이상이 포함된 분위기에서 700 내지 1000℃로 열처리하여 상기 산화막 또는 실리케이트막을 질화처리하는 비휘발성 메모리 소자의 제조방법.
- 제 10항에 있어서,상기 플라즈마 질화법을 사용하는 경우, 상기 기판 상부에서 직접 질소 플라즈마를 형성하거나 다른 곳에서 질소 플라즈마를 형성하고 질소 플라즈마를 상기 기판 상부로 끌어 들여와 상기 산화막 또는 실리케이트막을 질화처리하는 비휘발성 메모리 소자의 제조방법.
- 제 12항에 있어서,상기 질소 플라즈마 형성시 소오스 가스로 Ar과 N2의 혼합 가스, He와 N2의 혼합 가스, Xe와 N2의 혼합 가스, N2, NO, N2O 중 어느 하나 또는 둘 이상의 조합을 사용하는 비휘발성 메모리 소자의 제조방법.
- 제 13항에 있어서,상기 소오스 가스의 유량을 5 내지 200sccm의 범위로 사용하는 비휘발성 메모리 소자의 제조방법.
- 제 12항에 있어서,상기 질소 플라즈마 형성시 소오스로 마이크로파 또는 고주파를 사용하는 비휘발성 메모리 소자의 제조방법.
- 제 12항에 있어서,상기 질소 플라즈마 형성시 파워를 100 내지 3000W의 범위로 사용하는 비휘발성 메모리 소자의 제조방법.
- 제 8항에 있어서,상기 확산방지막을 형성한 후에 산소, 질소 중 어느 하나 또는 이들이 혼합된 분위기에서 어닐링 공정을 실시하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 제 3 폴리실리콘막상에 게이트 전극막과 게이트 하드마스크막을 더 형성하는 비휘발성 메모리 소자의 제조방법.
- 제 18항에 있어서,상기 게이트 전극막을 형성하기 전에 배리어막을 더 형성하는 비휘발성 메모리 소자의 제조방법.
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| US9245899B2 (en) | 2012-07-12 | 2016-01-26 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods of fabricating the same |
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