KR100809606B1 - 비휘발성 메모리 소자 및 그 형성방법 - Google Patents
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Abstract
비휘발성 메모리 소자 및 그 형성방법이 제공된다. 상기 비휘발성 메모리 소자의 형성방법은 반도체 기판에 활성영역을 정의하는 소자분리영역을 형성하는 것, 상기 활성영역 상에 터널링 절연막을 형성하는 것, 상기 터널링 절연막과 상기 소자분리영역을 콘포멀하게 덮는 제 1 예비 폴리 실리콘막을 형성하는 것, 상기 제 1 예비 폴리 실리콘막을 콘포멀하게 덮는 예비 비정질 실리콘막을 형성하는 것, 상기 예비 비정질 실리콘막을 덮는 제 2 예비 폴리 실리콘막을 형성하는 것 그리고 상기 제 2 예비 폴리 실리콘막과 상기 예비 비정질 실리콘막 그리고 상기 제 1 예비 폴리 실리콘막을 패터닝하여 부유 게이트막을 형성하는 것을 포함한다.
폴리 실리콘막, 비정질 실리콘막, 피형 부유 게이트막
Description
도 1a 내지 1j는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 형성방법을 설명하기 위한 단면도이다.
도 2는 본 발명의 실시예에 따른 비휘발성 메모리 소자를 설명하기 위하여 도 1h의 Ⅰ-Ⅰ´라인을 따라 취해진 단면도이다.
*도면의 주요부분에 대한 부호의 설명*
120: 소자분리영역 130: 터널링 절연막
142a: 제 1 폴리 실리콘막 144a: 비정질 실리콘막
146a: 제 2 폴리 실리콘막 140: 부유 게이트막
150: 게이트간 절연막 160: 제어 게이트막
본 발명은 반도체 소자 및 그 형성방법에 관한 것으로, 더욱 상세하게는 비휘발성 메모리 소자 및 그 형성방법에 관한 것이다.
일반적으로 반도체 메모리 소자는 전기의 공급이 중단됨에 따라 저장된 정보 가 소멸되는 휘발성 메모리 소자(volatile memory device)와 전기의 공급이 중단되더라도 저장된 정보를 계속 유지할 수 있는 비휘발성 메모리 소자(nonvolatile memory device)로 구분된다. 플래시 메모리 소자는 비휘발성 메모리 소자로서, 프로그램 및 소거가 가능한 이피롬(EPROM:Erasable Programmable Read Only Memory)과 전기적으로 프로그램 및 소거가 가능한 이이피롬(EEPROM:Electrically Erasable Programmable Read Only Memory)의 장점을 조합하여 개발된 고집적 장치이다.
플래시 메모리 소자가 우수한 Room Temperature Storage(RTS) 특성을 가지기 위하여, 피형(p-type) 부유 게이트막이 필요하다. 피형 부유 게이트막의 적용 개념은 부유 게이트막과 터널링 절연막 사이에 공핍 영역(depletion region)이 형성되어, 부유 게이트막에 저장된 전자가 얇은 두께의 터널링 절연막을 통하여 반도체 기판으로 빠져나가기 쉽지 않다는 것이다. 또한, 피형 부유 게이트막의 피형 불순물은 프로그램, 소거 동작 속도를 유지하기 위하여 낮은 농도로 형성되어야 한다.
한편, 플래시 메모리 소자의 소자 분리 영역이 형성된 후, 부유 게이트막은 소자 분리 영역 사이에 자기 정렬되는 방법(Self Align Poly:SAP)으로 형성될 수 있다. SAP 방법에 의하면, 부유 게이트막을 형성하는 과정에서 심(seam) 또는 보이드(void)가 발생될 수 있다. 이에 따라, 비휘발성 메모리 소자의 동작 특성이 저하될 수 있다.
본 발명의 목적은 동작 특성이 향상된 비휘발성 메모리 소자 및 그 형성방법을 제공하는 것이다.
본 발명의 실시예는 비휘발성 메모리 소자 및 그 형성방법을 제공한다. 상기 비휘발성 메모리 소자의 형성방법은 반도체 기판에 활성영역을 정의하는 소자분리영역을 형성하는 것, 상기 활성영역 상에 터널링 절연막을 형성하는 것, 상기 터널링 절연막과 상기 소자분리영역을 콘포멀하게 덮는 제 1 예비 폴리 실리콘막을 형성하는 것, 상기 제 1 예비 폴리 실리콘막을 콘포멀하게 덮는 예비 비정질 실리콘막을 형성하는 것, 상기 예비 비정질 실리콘막을 덮는 제 2 예비 폴리 실리콘막을 형성하는 것 그리고 상기 제 2 예비 폴리 실리콘막과 상기 예비 비정질 실리콘막 그리고 상기 제 1 예비 폴리 실리콘막을 패터닝하여 부유 게이트막을 형성하는 것을 포함한다.
상기 제 1 예비 폴리 실리콘막을 형성하는 것은 붕소가 도핑된 폴리 실리콘막을 형성하는 것을 포함한다.
상기 붕소가 도핑된 폴리 실리콘막을 형성하는 것은 삼염화붕소(BCl3) 가스와 실레인(SiH4) 가스를 사용하는 것을 포함할 수 있다.
상기 붕소가 도핑된 폴리 실리콘막은 400~550℃의 온도에서 형성될 수 있다. 상기 붕소가 도핑된 폴리 실리콘막은 520℃의 온도에서 형성될 수 있다.
상기 비휘발성 메모리 소자의 형성방법은 상기 제 2 예비 폴리 실리콘막을 형성한 후, 상기 반도체 기판에 열처리 공정을 진행하여, 상기 붕소를 상기 제 2 예비 폴리 실리콘막까지 확산시키는 것을 더 포함한다.
상기 예비 비정질 실리콘막을 형성하는 것은 450~550℃의 온도에서 형성하는 것을 포함할 수 있다. 상기 예비 비정질 실리콘막을 형성하는 것은 520℃의 온도에서 형성되는 것을 포함할 수 있다.
상기 제 2 예비 폴리 실리콘막은 530~620℃의 온도에서 형성될 수 있다.
상기 제 1 예비 폴리 실리콘막을 형성하는 것과 상기 예비 비정질 실리콘막을 형성하는 것은 동일한 챔버에서 진행하는 것을 포함할 수 있다.
상기 소자분리영역의 상부면이 상기 반도체 기판으로부터 돌출된 구조를 갖도록 형성될 수 있다.
상기 비휘발성 메모리 소자의 형성방법은 상기 예비 비정질 실리콘막을 형성한 후, 상기 예비 비정질 실리콘막에 에치 백 공정을 진행하여 상기 예비 비정질 실리콘막의 일부를 식각하는 것을 더 포함할 수 있다.
상기 소자분리영역을 형성하는 것은 상기 반도체 기판에 마스크 패턴을 형성하는 것, 상기 마스크 패턴을 마스크로 상기 반도체 기판에 트렌치를 형성하는 것, 상기 트렌치에 절연막을 채우고, 상기 마스크 패턴의 상부면이 노출되도록 평탄화 공정을 진행하는 것 그리고 상기 마스크 패턴을 제거하여 상기 반도체 기판을 노출하는 것을 포함할 수 있다.
상기 부유 게이트막을 형성하는 것은 상기 소자분리영역의 상부면이 노출되도록 상기 제 2 예비 폴리 실리콘막에 평탄화 공정을 진행하여, 제 1 폴리 실리콘막과 비정질 실리콘막 그리고 제 2 폴리 실리콘막을 형성하는 것 그리고 상기 소자분리영역을 리세스하는 것을 포함할 수 있다.
상기 비휘발성 메모리 소자의 형성방법은 상기 소자분리영역과 상기 부유 게이트막을 콘포멀하게 덮는 게이트간 절연막을 형성하는 것 그리고 상기 게이트간 절연막 상에 제어 게이트막을 형성하는 것을 더 포함할 수 있다.
상기 비휘발성 메모리 소자는 반도체 기판 상의 터널링 절연막, 상기 터널링 절연막 상의 제 1 폴리 실리콘막, 상기 제 1 폴리 실리콘막 상의 비정질 실리콘막 및 상기 비정질 실리콘막 상의 제 2 폴리 실리콘막을 포함하는 부유 게이트막, 상기 부유 게이트막 상의 게이트간 절연막 및 상기 게이트간 절연막 상의 제어 게이트막을 포함한다.
상기 제 1 폴리 실리콘막과 상기 비정질 실리콘막 그리고 상기 제 2 폴리 실리콘막은 피-형 불순물을 포함한다. 상기 피-형 불순물은 붕소일 수 있다.
이하, 본 발명의 실시예에 따른 비휘발성 메모리 소자 및 그 형성방법을 첨부한 도면을 참조하여 상세히 설명한다. 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1a 내지 1j는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 형성방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 반도체 기판(100) 상에 패드 산화막(112)이 형성된다. 상기 패드 산화막(112)은 열 산화 공정으로 형성된 실리콘 산화막을 포함할 수 있다. 상기 패드 산화막(112) 상에 하드 마스크막이 형성된다. 상기 하드 마스크막은 화학 기상 증착 방법으로 형성된 실리콘 질화막을 포함할 수 있다. 상기 하드 마스크막 상에 포토 레지스트 패턴(116)을 형성하고, 상기 포토 레지스트 패턴(116)을 마스크로 식각 공정을 진행하여 하드 마스크 패턴(114)이 형성된다.
도 1b를 참조하면, 상기 하드 마스크 패턴(114)을 마스크로 식각 공정을 진행하여 상기 반도체 기판(100)에 트렌치(trench)가 형성된다. 상기 트렌치를 채우는 절연막이 형성된다. 상기 절연막은 고밀도 플라즈마 화학 기상 증착(high density plasma chemical vapor deposition) 방법으로 형성될 수 있다. 상기 절연막에 평탄화 공정을 진행하여 상기 하드 마스크 패턴(114)의 상부면이 노출됨으로써, 소자분리영역(120)이 형성된다. 상기 소자분리영역(120)에 의하여 활성영역이 정의된다.
도 1c를 참조하면, 상기 하드 마스크 패턴(114) 및 패드 산화막(112)을 제거하여 상기 반도체 기판(100)이 노출된다. 상기 소자분리영역(120)의 상부면은 상기 노출된 반도체 기판(100)으로부터 돌출된 구조를 가질 수 있다. 상기 하드 마스크 패턴(114)을 제거하는 것은 인산(H3PO4)을 포함하는 용액을 사용하는 습식 식각 공 정을 포함할 수 있다. 상기 패드 산화막(112)을 제거하는 것은 불산(HF)을 포함하는 용액을 사용하는 습식 식각 공정을 포함할 수 있다. 상기 노출된 반도체 기판(100) 상에 터널링 절연막(130)이 형성된다. 상기 터널링 절연막(130)은 열 산화 공정으로 형성된 실리콘 산화막을 포함할 수 있다.
도 1d를 참조하면, 상기 터널링 절연막(130)과 상기 소자분리영역(120)을 콘포멀(conformal)하게 덮는 제 1 예비 폴리 실리콘막(142)이 형성된다. 상기 제 1 예비 폴리 실리콘막(142)은 예를 들면, 200Å의 두께로 형성될 수 있다. 상기 제 1 예비 폴리 실리콘막(142)을 형성하는 것은 붕소(B)가 도핑된 폴리 실리콘막을 형성하는 것을 포함할 수 있다. 상기 붕소(B)가 도핑된 폴리 실리콘막은 삼염화붕소(BCl3) 가스와 실레인(SiH4) 가스를 동시에 주입하여 형성될 수 있다. 상기 붕소가 도핑된 폴리 실리콘막은 400~550℃의 온도에서 형성될 수 있다. 상기 붕소가 도핑된 폴리 실리콘막은 약 520℃의 온도에서 형성될 수 있다. 약 520℃에서 형성되는 제 1 예비 폴리 실리콘막(142)은 약 450℃에서 형성되는 폴리 실리콘막에 비하여 저농도의 붕소를 포함할 수 있다. 상기 제 1 예비 폴리 실리콘막(142)이 저농도의 붕소를 포함함으로써, 프로그램과 소거 동작 속도가 향상될 수 있다.
도 1e를 참조하면, 상기 제 1 예비 폴리 실리콘막(142)을 콘포멀(conformal)하게 덮는 예비 비정질 실리콘막(144)이 형성된다. 상기 예비 비정질 실리콘막(144)은 예를 들면, 150Å의 두께로 형성될 수 있다. 상기 예비 비정질 실리콘막(144)은 450~550℃의 온도에서 형성될 수 있다. 상기 예비 비정질 실리콘막(144) 은 약 520℃의 온도에서 형성될 수 있다. 약 520℃의 온도에서 형성되는 상기 예비 비정질 실리콘막(144)은 우수한 표면 상태(morpology)를 가질 수 있다. 상기 제 1 예비 폴리 실리콘막(142) 및 상기 예비 비정질 실리콘막(144)을 형성하는 것은 동일한 챔버에서 진행하는 것을 포함할 수 있다. 상기 예비 비정질 실리콘막(144)에 에치 백(etch back) 공정을 진행하여 상기 예비 비정질 실리콘막(144)의 일부분이 제거될 수 있다. 상기 에치 백(etch back) 공정을 진행하는 것은 비휘발성 메모리 소자가 고집적화됨에 따라, 상기 예비 비정질 실리콘막(144)의 상부면이 붙거나 좁아지는 것을 방지하기 위한 것이다.
도 1f를 참조하면, 상기 예비 비정질 실리콘막(144)을 덮는 제 2 예비 폴리 실리콘막(146)이 형성된다. 상기 제 2 예비 폴리 실리콘막(146)은 530~620℃의 온도에서 형성될 수 있다. 상기 예비 비정질 실리콘막(144)의 우수한 표면 상태(morpology)로 인하여, 상기 제 2 예비 폴리 실리콘막(146)은 심(seam) 또는 보이드(void)를 가지지 않을 수 있다. 상기 제 2 예비 폴리 실리콘막(146)을 형성한 후, 상기 반도체 기판에 열처리 공정을 진행하여 상기 제 1 예비 폴리 실리콘막(142)의 피형 불순물(예컨대, 붕소)을 상기 제 2 예비 폴리 실리콘막(146)까지 확산시킨다. 상기 열처리 공정은 질소 가스 분위기에서 진행될 수 있다. 예컨대, 상기 열처리 공정은 상압에서 공정 온도 850℃ 그리고 공정 시간 30분의 조건으로 진행될 수 있다.
도 1g를 참조하면, 상기 소자분리영역(120)의 상부면이 노출되도록 상기 제 2 예비 폴리 실리콘막(146)에 평탄화 공정을 진행하여 제 1 폴리 실리콘막(142a), 비정질 실리콘막(144a) 그리고 제 2 폴리 실리콘막(146a)이 형성된다. 상기 터널링 절연막(130) 상의 부유 게이트막(140)은 상기 제 1 폴리 실리콘막(142a), 비정질 실리콘막(144a) 그리고 제 2 폴리 실리콘막(146a)을 포함한다. 이에 의하여, 상기 부유 게이트막(140)은 소자분리영역(120)이 형성된 후, 평탄화 공정에 의하여 자기 정렬 방법(Self Align Poly:SAP)으로 형성된다. 상기 부유 게이트막(140)은 상기 열처리 공정으로 확산된 피형 불순물(예컨대, 붕소)을 포함하며, 상기 저농도의 피형 불순물로 인하여 프로그램과 소거 동작 속도가 향상될 수 있다.
도 1h를 참조하면, 상기 노출된 소자분리영역(120)을 리세스하여, 상기 부유 게이트막(140)의 상부면은 상기 소자분리영역(120)의 상부면보다 높게 형성된다. 상기 소자분리영역(120)을 리세스하는 것은 커플링비(coupling ratio)를 증가시키기 위한 것이다. 여기서, 커플링비(coupling ratio)란 제어 게이트막에 인가되는 동작 전압과, 동작 전압에 의해 부유 게이트막에 유기되는 전압간의 비율로 정의될 수 있다. 상기 소자분리영역(120)을 리세스하여, 상기 부유 게이트막(140)과 다음에서 설명될 제어 게이트막(160) 사이의 정전용량(capacitance)이 증가될 수 있다. 상기 리세스된 소자분리영역(120)과 상기 부유 게이트막(140)을 덮는 게이트간 절연막(150)이 형성된다. 상기 게이트간 절연막(150)은 화학 기상 증착 방법으로 형성된 산화막-질화막-산화막(Oxide-Nitride-Oxide:ONO)을 포함할 수 있다. 상기 게이트간 절연막(150) 상에 제어 게이트막(160)이 형성된다. 상기 제어 게이트막(160)은 화학 기상 증착 방법으로 형성된 폴리 실리콘막을 포함할 수 있다. 상기 제어 게이트막(160) 상에 금속 실리사이드막(170)이 형성된다. 예컨대, 상기 금속 실리사이드막(170)을 형성하는 것은 코발트(Co)막을 증착하여 상기 폴리 실리콘막과 반응시킨 후, 반응하지 않은 코발트막을 제거하는 것을 포함할 수 있다. 상기 금속 실리사이드막(170) 상에 하드 마스크막(180)이 형성된다. 상기 하드 마스크막(180)은 화학 기상 증착 방법으로 형성된 실리콘 질화막 또는 실리콘 산화막을 포함할 수 있다.
도 2는 본 발명의 실시예에 따른 비휘발성 메모리 소자를 설명하기 위하여 도 1h의 Ⅰ-Ⅰ´라인을 따라 취해진 단면도이다.
도 2를 참조하면, 반도체 기판(100) 상에 터널링 절연막(130)이 제공된다. 상기 터널링 절연막(130)은 실리콘 산화막을 포함할 수 있다. 상기 터널링 절연막(130)은 예를 들면, 약 200Å의 두께를 가질 수 있다. 상기 터널링 절연막(130) 상에 제 1 폴리 실리콘막(142a)이 제공된다. 상기 제 1 폴리 실리콘막(142a)은 예를 들면, 약 200Å의 두께를 가질 수 있다. 상기 제 1 폴리 실리콘막(142a) 상에 비정질 실리콘막(144b)이 제공된다. 상기 비정질 실리콘막(144b)은 예를 들면, 약 150Å의 두께를 가질 수 있다. 상기 비정질 실리콘막(144b)은 우수한 표면 상태(morpology)를 가질 수 있다. 상기 비정질 실리콘막(144b) 상에 제 2 폴리 실리콘막(146a)이 제공된다. 상기 제 2 폴리 실리콘막(146a)은 예를 들면, 약 2000Å의 두께를 가질 수 있다. 상기 비정질 실리콘막(144b)의 우수한 표면 상태로 인하여, 상기 제 2 폴리 실리콘막(146a)은 보이드(void) 또는 심(seam)을 가지지 않을 수 있다. 상기 터널링 절연막(130) 상의 부유 게이트막(140)은 제 1 폴리 실리콘막(142a)과 비정질 실리콘막(144b) 그리고 제 2 폴리 실리콘막(146a)을 포함한다. 상기 부유 게이트막(140)은 저농도의 피형 불순물을 포함한다. 상기 피형 불순물은 붕소(B)일 수 있다. 상기 부유 게이트막(140)의 피형 불순물(B)은 상기 제 1 폴리 실리콘막(142a)으로부터 확산된 것이다.
상기 부유 게이트막(140) 상에 게이트간 절연막(150)이 제공된다. 상기 게이트간 절연막(150)은 산화막-질화막-산화막(Oxide-Nitride-Oxide:ONO)을 포함할 수 있다. 상기 게이트간 절연막(150) 상에 제어 게이트막(160)이 제공된다. 상기 제어 게이트막(160)은 폴리 실리콘막을 포함할 수 있다. 상기 제어 게이트막(160) 상에 금속 실리사이드막(170)이 제공된다. 상기 금속 실리사이드막(170)은 코발트 실리사이드막일 수 있다. 상기 금속 실리사이드막(170) 상에 하드 마스크막(180)이 제공된다. 상기 하드 마스크막(180)은 실리콘 질화막 또는 실리콘 산화막을 포함할 수 있다.
본 발명의 실시예에 따르면, 피형 부유 게이트막을 가지는 비휘발성 메모리 소자가 형성된다. 부유 게이트막의 피형 불순물은 저농도로 형성되므로, 프로그램과 소거 동작 속도를 향상시킬 수 있다.
또한, 상기 비정질 실리콘막은 우수한 표면 상태(morpology)를 가지므로, 부유 게이트막에 심(seam) 또는 보이드(void)가 형성되지 않을 수 있다.
이에 따라, 동작 특성이 향상된 비휘발성 메모리 소자가 형성될 수 있다.
Claims (18)
- 반도체 기판에 활성영역을 정의하는 소자분리영역을 형성하는 것;상기 활성영역 상에 터널링 절연막을 형성하는 것;상기 터널링 절연막과 상기 소자분리영역을 콘포멀하게 덮는 제 1 예비 폴리 실리콘막을 형성하는 것;상기 제 1 예비 폴리 실리콘막을 콘포멀하게 덮는 예비 비정질 실리콘막을 형성하는 것;상기 예비 비정질 실리콘막을 덮는 제 2 예비 폴리 실리콘막을 형성하는 것; 그리고상기 제 2 예비 폴리 실리콘막과 상기 예비 비정질 실리콘막 그리고 상기 제 1 예비 폴리 실리콘막을 패터닝하여 부유 게이트막을 형성하는 것을 포함하는 비휘발성 메모리 소자의 형성방법.
- 청구항 1에 있어서,상기 제 1 예비 폴리 실리콘막을 형성하는 것은 붕소가 도핑된 폴리 실리콘막을 형성하는 것을 포함하는 비휘발성 메모리 소자의 형성방법.
- 청구항 2에 있어서,상기 붕소가 도핑된 폴리 실리콘막을 형성하는 것은 삼염화붕소(BCl3) 가스와 실레인(SiH4) 가스를 사용하는 것을 포함하는 비휘발성 메모리 소자의 형성방법.
- 청구항 2에 있어서,상기 붕소가 도핑된 폴리 실리콘막은 400~550℃의 온도에서 형성되는 비휘발성 메모리 소자의 형성방법.
- 청구항 4에 있어서,상기 붕소가 도핑된 폴리 실리콘막은 520℃의 온도에서 형성되는 비휘발성 메모리 소자의 형성방법.
- 청구항 2에 있어서,상기 제 2 예비 폴리 실리콘막을 형성한 후,상기 반도체 기판에 열처리 공정을 진행하여, 상기 붕소를 상기 제 2 예비 폴리 실리콘막까지 확산시키는 것을 더 포함하는 비휘발성 메모리 소자의 형성방법.
- 청구항 1에 있어서,상기 예비 비정질 실리콘막을 형성하는 것은 450~550℃의 온도에서 형성하는 것을 포함하는 비휘발성 메모리 소자의 형성방법.
- 청구항 7에 있어서,상기 예비 비정질 실리콘막을 형성하는 것은 520℃의 온도에서 형성되는 것을 포함하는 비휘발성 메모리 소자의 형성방법.
- 청구항 1에 있어서,상기 제 2 예비 폴리 실리콘막은 530~620℃의 온도에서 형성되는 비휘발성 메모리 소자의 형성방법.
- 청구항 1에 있어서,상기 제 1 예비 폴리 실리콘막을 형성하는 것과 상기 예비 비정질 실리콘막을 형성하는 것은 동일한 챔버에서 진행하는 것을 포함하는 비휘발성 메모리 소자의 형성방법.
- 청구항 1에 있어서,상기 소자분리영역의 상부면이 상기 반도체 기판으로부터 돌출된 구조를 갖도록 형성되는 비휘발성 메모리 소자의 형성방법.
- 청구항 11에 있어서,상기 예비 비정질 실리콘막을 형성한 후,상기 예비 비정질 실리콘막에 에치 백 공정을 진행하여 상기 예비 비정질 실리콘막의 일부를 식각하는 것을 더 포함하는 비휘발성 메모리 소자의 형성방법.
- 청구항 11에 있어서,상기 소자분리영역을 형성하는 것은:상기 반도체 기판에 마스크 패턴을 형성하는 것;상기 마스크 패턴을 마스크로 상기 반도체 기판에 트렌치를 형성하는 것;상기 트렌치에 절연막을 채우고, 상기 마스크 패턴의 상부면이 노출되도록 평탄화 공정을 진행하는 것; 그리고상기 마스크 패턴을 제거하여 상기 반도체 기판을 노출하는 것을 포함하는 비휘발성 메모리 소자의 형성방법.
- 청구항 13에 있어서,상기 부유 게이트막을 형성하는 것은:상기 소자분리영역의 상부면이 노출되도록 상기 제 2 예비 폴리 실리콘막에 평탄화 공정을 진행하여, 제 1 폴리 실리콘막과 비정질 실리콘막 그리고 제 2 폴리 실리콘막을 형성하는 것; 그리고상기 소자분리영역을 리세스하는 것을 포함하는 비휘발성 메모리 소자의 형성방법.
- 청구항 14에 있어서,상기 소자분리영역과 상기 부유 게이트막을 콘포멀하게 덮는 게이트간 절연막을 형성하는 것; 그리고상기 게이트간 절연막 상에 제어 게이트막을 형성하는 것을 더 포함하는 비휘발성 메모리 소자의 형성방법.
- 반도체 기판 상의 터널링 절연막;상기 터널링 절연막 상의 제 1 폴리 실리콘막, 상기 제 1 폴리 실리콘막 상의 비정질 실리콘막 및 상기 비정질 실리콘막 상의 제 2 폴리 실리콘막을 포함하는 부유 게이트막;상기 부유 게이트막 상의 게이트간 절연막; 및상기 게이트간 절연막 상의 제어 게이트막을 포함하는 비휘발성 메모리 소자.
- 청구항 16에 있어서,상기 제 1 폴리 실리콘막과 상기 비정질 실리콘막 그리고 상기 제 2 폴리 실리콘막은 피-형 불순물을 포함하는 비휘발성 메모리 소자.
- 청구항 17에 있어서,상기 피-형 불순물은 붕소인 것을 특징으로 하는 비휘발성 메모리 소자.
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