KR100628875B1 - 소노스 타입의 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents
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Abstract
SONOS 타입의 비휘발성 메모리 장치 및 그 제조 방법에 관한 것으로서, 불순물이 도핑된 소스/드레인과 상기 소스/드레인 사이에 위치하는 채널 영역을 갖는 반도체 기판을 포함하고, 상기 반도체 기판의 채널 영역 상부에 형성되고, 실리콘 산화물을 포함하는 터널 절연막과 상기 터널 절연막 상에 형성되고, 실리콘 질화물을 포함하는 전하 트랩 절연막 및 상기 전하 트랩 절연막 상에 형성되고, 적어도 하나의 금속 산화물을 포함하는 박막이 반복적으로 적층되는 라미네이트 구조를 갖는 블로킹 절연막을 포함하고, 상기 블로킹 절연막 상에 형성되고, 도전물의 전극을 포함한다.
Description
도 1은 본 발명의 일 실시예에 따른 SONOS 타입의 비휘발성 메모리 장치를 나타내는 단면도이다.
도 2a 내지 도 2e는 도 1의 SONOS 타입의 비휘발성 메모리 장치를 제조하는 방법을 개략적으로 나타내는 단면도들이다.
도 3은 도 2c의 제3 박막을 확대한 도면이다.
도 4는 본 발명의 방법에 따라 제조한 블로킹 절연막에 대한 커패시턴스를 평가한 결과를 나타내는 그래프이다.
도 5는 본 발명의 방법에 따라 제조한 블로킹 절연막에 대한 누설 전류를 평가한 결과를 나타내는 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 터널 절연막 12 : 전하 트랩 절연막
14 : 블로킹 절연막 18 : 전극
30 : 반도체 기판 32 : 소자 분리막
34a, 34b : 소스/드레인 36 : 채널 영역
100 : 게이트 구조물 300 : 메모리 장치
본 발명은 비휘발성 메모리 장치 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 SONOS 타입의 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
일반적으로, 비휘발성 메모리 장치는 단위 셀의 구조에 따라 플로팅 게이트 타입의 비휘발성 메모리 장치(floating gate type non-volatile memory device)와 플로팅 트랩 타입의 메모리 장치(floating trap type non-volatile memory device)로 나눌 수 있다. 특히, 상기 플로팅 트랩 타입의 비휘발성 메모리 장치는 주로 SONOS(silicon oxide nitride oxide semiconductor) 타입의 비휘발성 메모리 장치로 나타낸다.
상기 플로팅 게이트 타입의 비휘발성 메모리 장치는 단위 셀로서 반도체 기판 상에 형성하는 터널 산화막, 플로팅 게이트와 유전막 및 콘트롤 게이트를 포함한다. 그리고, 상기 플로팅 게이트 내에 자유 전하(free carriers)의 형태로 전하를 저장하거나 또는 저장된 전하를 빼내는 방법에 의해 프로그래밍 또는 소거를 수행한다. 특히, 상기 플로팅 게이트 타입의 비휘발성 메모리 장치는 상기 플로팅 게이트와 반도체 기판 사이에 개재하는 상기 터널 산화막에 결함이 발생하면 상기 플로팅 게이트에 저장된 전하를 모두 잃어버릴 수 있기 때문에 상기 터널 산화막을 상대적으로 두껍게 형성해야 한다. 그러나, 상기 터널 산화막을 다소 두껍께 형성할 경우에는 높은 동작 전압을 필요하고, 그 결과 주변 회로의 구조가 복잡해진다. 그러므로, 상기 플로팅 게이트 타입의 비휘발성 메모리 장치는 고집적화에 한계를 나타낸다.
상기 SONOS 타입의 비휘발성 메모리 장치는 단위 셀로서 반도체 기판 상에 형성하는 실리콘 산화물의 터널 절연막, 실리콘 질화물의 전하 트랩 절연막, 실리콘 산화물의 블로킹 절연막 및 도전물의 전극을 포함한다. 그리고, 상기 SONOS 타입의 비휘발성 메모리 장치는 상기 전극과 반도체 기판 사이에 개재된 상기 전하 트랩 절연막에 형성되는 트랩에 전자(e)를 저장하거나 또는 저장된 전자를 빼내는 방법에 의해 프로그래밍 또는 소거를 수행한다. 특히, 상기 전자는 상기 전하 트랩 절연막의 깊은 준위 트랩(deep level trap)에 저장되기 때문에 상기 터널 절연막을 상대적으로 얇게 형성할 수 있다. 이와 같이, 상기 터널 절연막을 다소 얇게 형성할 경우에는 낮은 동작 전압에서도 구동이 가능하고, 그 결과 주변 회로의 구조가 간단해진다. 그러므로, 상기 SONOS 타입의 비휘발성 메모리 장치는 고집적화의 구현이 용이하다. 언급하고 있는 상기 SONOS 타입의 비휘발성 메모리 장치에 대한 예는 미국 등록특허 6,501,681호 등에 개시되어 있다.
아울러, 상기 SONOS 타입의 비휘발성 메모리 장치의 고집적화의 구현을 위한 일환으로서 상기 블로킹 절연막의 두께를 얇게 형성하는 추세에 있다. 그러나, 상기 블로킹 절연막의 두께를 얇게 형성할 경우에는 누설 전류의 영향으로 인하여 상기 SONOS 타입의 비휘발성 메모리 장치의 동작 성능에 영향을 끼친다. 그러므로, 최근에는 상기 SONOS 타입의 비휘발성 메모리 장치의 블로킹 절연막으로서 금속 산화막을 적용하기도 한다. 이는, 상기 금속 산화막이 얇은 등가 산화막 두께 (equivalent oxide thickness : EOT)를 유지함에도 불구하고 누설 전류를 충분하게 줄일 수 있기 때문이다. 상기 블로킹 절연막으로서 금속 산화막을 포함하는 SONOS 타입의 비휘발성 메모리 장치에 대한 예는 대한민국 등록특허 456,580호에 개시되어 있다.
언급한 바와 같이, 상기 금속 산화막을 상기 SONOS 타입의 비휘발성 메모리 장치의 블로킹 절연막으로 형성하여 집적화를 달성함에도 불구하고 현재의 상기 SONOS 타입의 비휘발성 메모리 장치는 보다 고집적화에 부응하고, 우수한 전기적 성능을 요구하고 있는 실정이다.
본 발명의 제1 목적은 보다 고집적화가 가능하고, 우수한 전기적 성능의 구현이 가능한 SONOS 타입의 비휘발성 메모리 장치를 제공하는데 있다.
본 발명의 제2 목적은 상기 SONOS 타입의 비휘발성 메모리 장치를 용이하게 제조하기 위한 방법을 제공하는데 있다.
상기 제1 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 SONOS 타입의 비휘발성 메모리 장치는 불순물이 도핑된 소스/드레인과 상기 소스/드레인 사이에 위치하는 채널 영역을 갖는 반도체 기판을 포함한다. 그리고, 상기 반도체 기판의 채널 영역 상부에 형성되고, 실리콘 산화물을 포함하는 터널 절연막과 상기 터널 절연막 상에 형성되고, 실리콘 질화물을 포함하는 전하 트랩 절연막 및 상기 전하 트랩 절연막 상에 형성되고, 적어도 하나의 금속 산화물을 포함하는 박막이 반복적으로 적층되는 라미네이트 구조를 갖는 블로킹 절연막을 포함한다. 아울러, 상기 블로킹 절연막 상에 형성되고, 도전물을 포함한다.
여기서, 상기 전하 트랩 절연막의 경우에도 라미네이트 구조를 갖는 것이 바람직하다.
특히, 상기 블로킹 절연막은 화학기상증착 또는 원자층 적층을 수행하여 형성하는 것이 바람직하고, 상기 금속 산화물 이외에도 실리콘 산화물을 더 포함할 수도 있다.
상기 제2 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 SONOS 타입의 비휘발성 메모리 장치의 제조 방법은 반도체 기판 상에 실리콘 산화물의 제1 박막, 실리콘 질화물의 제2 박막을 순차적으로 형성한다. 그리고, 상기 제2 박막 상에 적어도 하나의 금속 산화막이 반복적으로 적층되는 라미네이트 구조를 갖는 제3 박막을 형성한다.
여기서, 상기 제3 박막은 실리콘 산화막을 더 포함하고, 원자층 적층 또는 화학기상증착을 수행하여 형성하는 것이 바람직하다.
이어서, 상기 제3 박막 상에 도전물의 제4 박막을 형성한 후, 상기 제4 박막, 제3 박막, 제2 박막 및 제1 박막을 순차적으로 식각한다. 그 결과, 상기 반도체 기판의 상부에는 상기 실리콘 산화물의 터널 절연막, 상기 실리콘 질화물의 전하 트랩 절연막, 상기 금속 산화물들을 포함하면서 라미네이트 구조를 갖는 블로킹 절연막 및 상기 도전물의 전극을 포함하는 결과물이 형성된다. 그리고, 상기 결과물과 인접하는 반도체 기판의 표면 아래에 불순물을 도핑하여 소스/드레인을 형성 한다. 아울러, 상기 소스/드레인을 형성함에 따라 상기 소스/드레인 사이에는 채널 영역이 위치하게 된다.
이와 같이, 본 발명에서는 상기 SONOS 타입의 비휘발성 메모리 장치의 블로킹 절연막으로서 금속 산화물을 포함하면서 라미네이트 구조를 갖도록 형성한다. 그 이유는, 본 발명의 상기 금속 산화물을 포함하면서 라미네이트 구조를 갖는 블로킹 절연막이 종래의 금속 산화물을 포함하면서 단일 구조를 갖는 블로킹 절연막에 비해 결정화에 대한 온도를 충분하게 확보할 수 있고, 보다 얇은 등가 산화막 두께의 구현이 가능하고, 누설 전류를 충분하게 줄일 수 있기 때문이다.
그러므로, 상기 금속 산화물을 포함하면서 라미네이트 구조를 갖는 블로킹 절연막을 본 발명의 SONOS 타입의 비휘발성 메모리 장치에 적용함으로써 본 발명의 SONOS 타입의 비휘발성 메모리 장치는 우수한 전기적 성능의 구현이 가능하고, 보다 고집적화가 가능하다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 박막 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 박막이 다른 박막 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 박막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3 박막이 개재될 수도 있다.
SONOS 타입의 비휘발성 메모리 장치 및 그 제조 방법
도 1은 본 발명의 일 실시예에 따른 SONOS 타입의 비휘발성 메모리 장치를 나타내는 단면도이다.
도 1을 참조하면, SONOS 타입의 비휘발성 메모리 장치(300)는 단위 셀로서 게이트 구조물(100)이 상부에 형성되는 반도체 기판(30)을 포함한다.
상기 반도체 기판(30)의 예로서는 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator : SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator : GOI) 기판, 실리콘-게르마늄 기판, 선택적 에피택시얼 성장(selective epitaxial growth : SEG)을 수행하여 획득한 에피택시얼 박막의 기판 등을 들 수 있다. 본 실시예에서는 통상적으로 사용하는 실리콘 기판을 상기 반도체 기판(30)으로서 선택한다. 그러나, 다른 실시예로서 상기 SONOS 타입의 비휘발성 메모리 소자(300)가 스택 타입을 가질 경우에는 상기 반도체 기판(30)으로서 상기 선택적 에피택시얼 성장을 수행하여 획득하는 에피택시얼 박막의 기판을 사용하는 것이 바람직하다.
그리고, 상기 반도체 기판(30)에는 액티브 영역과 필드 영역을 한정하기 위한 소자 분리막(32)이 형성된다. 상기 소자 분리막(32)의 예로서는 필드 산화막, 트렌치 소자 분리막 등을 들 수 있다. 특히, 본 실시예에서는 상기 소자 분리막(32)으로서 상기 필드 산화막에 비해 집적도 관점에서 보다 유리한 트렌치 소자 분리막을 선택한다.
또한, 상기 반도체 기판(30)의 표면 아래에는 불순물이 도핑된 영역인 소스/드레인(34a, 34b)이 형성된다. 특히, 상기 소스/드레인(34a, 34b)은 상기 반도체 기판(30) 상부에 위치하는 게이트 구조물(100)과 인접하는 반도체 기판(30)의 표면 아래에 형성된다. 아울러, 상기 소스/드레인(34a, 34b)의 형성을 위한 불순물은 주로 이온 주입을 수행하여 상기 반도체 기판(30)에 도핑시키는 것이 바람직하다.
이와 같이, 상기 반도체 기판(30)의 표면 아래에 소스/드레인(34a, 34b)을 형성함으로써 상기 소스/드레인(34a, 34b) 사이에는 채널 영역(36)이 위치하게 된다. 이에 따라, 상기 게이트 구조물(100)은 상기 반도체 기판(30)의 채널 영역(36) 상부에 위치하는 것이 바람직하다.
그리고, 상기 게이트 구조물(100)의 경우에는 SONOS 타입의 비휘발성 메모리 장치(300)에 적용하기 위한 것으로서, 상기 게이트 구조물(100)은 터널 절연막(10), 전하 트랩 절연막(12), 블로킹 절연막(14) 및 전극(18)을 포함한다.
상기 터널 절연막(10)은 전자의 터널링에 따른 에너지 장벽을 제공하는 것으로서, 실리콘 산화물을 포함하는 것이 바람직하다. 상기 터널 절연막(10)은 주로 열산화를 수행하여 획득하는 것이 바람직하다.
상기 전하 트랩 절연막(12)은 전자를 저장하는 것으로서, 본 실시예에서의 상기 전하 트랩 절연막(12)은 실리콘 질화물을 포함하는 것이 바람직하다. 아울러, 다른 실시예로서의 상기 전하 트랩 절연막(12)은 상기 실리콘 질화물 뿐만 아니라 금속 산질화물, 실리콘 산질화물 등을 포함한다. 이와 같이, 상기 전하 트랩 절연막(12)이 상기 금속 산질화물, 실리콘 산질화물 등을 포함할 경우에는 상기 전하 트랩 절연막(12)은 라미네이트(laminate) 구조를 갖도록 형성하는 것이 바람직하다. 상기 라미네이트 구조를 갖는 전하 트랩 절연막(12)의 예로서는 실리콘 질화물/하프늄 산질화물/실리콘 산질화물이 반복적으로 적층되는 구조, 실리콘 질화물/하프늄 실리콘 산질화물/하프늄 산질화물이 반복적으로 적층되는 구조, 하프늄 산질화물/실리콘 질화물이 반복적으로 적층되는 구조, 실리콘 질화물/하프늄 산질화물/알루미늄 산질화물이 반복적으로 적층되는 구조, 실리콘 질화물/하프늄 알루미늄 산질화물/하프늄 산질화물이 반복적으로 적층되는 구조, 실리콘 질화물/하프늄 알루미늄 산질화물/알루미늄 산질화물이 반복적으로 적층되는 구조, 실리콘 질화물/지르코늄 산질화물이 반복적으로 적층되는 구조, 지르코늄 시리콘 산질화물/실리콘 질화물이 반복적으로 적층되는 구조 등을 들 수 있다.
상기 블로킹 절연막(14)은 상기 전극(16)으로부터 인가되는 전압을 차단하는 것으로서, 본 실시예에서의 상기 블로킹 절연막(14)은 적어도 하나의 금속 산화막이 반복적으로 적층되는 라미네이트 구조를 갖는 것이 바람직하다. 아울러, 상기 블로킹 절연막(14)은 상기 금속 산화막 뿐만 아니라 실리콘 산화막을 포함하는 것이 더욱 바람직하다.
그러므로, 본 실시예에의 라미네이트 구조를 갖는 상기 블로킹 절연막(14)의 예로서는 하프늄 산화막/실리콘 산화막이 반복적으로 적층되는 구조, 하프늄 실리콘 산화막/실리콘 산화막이 반복적으로 적층되는 구조, 지르코늄 산화막/실리콘 산화막이 반복적으로 적층되는 구조, 지르코늄 실리콘 산화막/실리콘 산화막이 순차적으로 적층되는 구조, 알루미늄 산화막/실리콘 산화막이 순차적으로 적층되는 구 조, 알루미늄 실리콘 산화막/실리콘 산화막이 반복적으로 적층되는 구조 등을 들 수 있다.
또한, 다른 실시예로서의 라미네이트 구조를 갖는 상기 블로킹 절연막(14)의 경우에는 서로 다른 금속 산화막들이 반복적으로 적층되는 구조, 서로 다른 금속 산화막들과 실리콘 산화막이 반복적으로 적층되는 구조 등을 들 수 있다. 예를 들면, 하프늄 산화막/알루미늄 산화막이 반복적으로 적층되는 구조, 지르코늄 산화막/하프늄 산화막이 반복적으로 적층되는 구조, 지르코늄 산화막/알루미늄 산화막이 반복적으로 적층되는 구조, 하프늄 산화막/알루미늄 산화막/실리콘 산화막이 반복적으로 적층되는 구조 등을 들 수 있다.
특히, 상기 라미네이트 구조를 갖는 블로킹 절연막(14)의 등가 산화막 두께가 약 70Å을 초과하면 집적도에 영향을 끼치지 때문에 바람직하지 않고, 약 5Å 미만이면 그 적층을 위한 공정의 제어가 용이하기 않기 때문에 바람직하지 않다. 따라서, 본 실시예에서는 상기 라미네이트 구조를 갖는 블로킹 절연막(14)을 약 5 내지 70Å의 두께를 갖도록 형성하는 것이 바람직하다. 이때, 상기 라미네이트 구조를 갖는 블로킹 절연막(14)은 원자층 적층 또는 화학기상증착 공정을 수행하여 형성하는데, 본 실시예에서는 집적도 관점에서 보다 유리한 원자층 적층을 수행한다.
아울러, 상기 블로킹 절연막(14) 상에는 전극(16)이 형성된다. 상기 전극(18)은 전압이 가해지는 것으로서, 도전물을 포함하는 것이 바람직하다. 상기 도전물의 예로서는 폴리 실리콘, 일함수가 약 4.0eV 이상의 금속 등을 들 수 있다.
이와 같이, 본 발명에서의 상기 SONOS 타입의 비휘발성 메모리 장치(300)의 게이트 구조물(100)은 실리콘 산화물을 포함하는 터널 절연막(10)과 실리콘 질화물을 포함하는 전하 트랩 절연막(12)과 적어도 하나의 금속 산화물을 포함하는 박막이 반복적으로 적층되는 라미네이트 구조를 갖는 블로킹 절연막(14) 및 도전물을 포함하는 전극(18)을 갖는다. 특히, 상기 블로킹 절연막(14)이 적어도 하나의 금속 산화물을 포함하는 박막이 반복적으로 적층되는 라미네이트 구조를 갖기 때문에 결정화 온도에 보다 유리하고, 보다 얇은 등가 산화막 두께의 구현이 가능하고, 누설 전류를 충분하게 줄일 수 있다.
이하, 상기 게이트 구조물(100)을 단위 셀로 포함하는 SONOS 타입의 비휘발성 메모리 장치(300)를 사용한 정보의 기록과 소거에 대하여 설명하기로 한다.
상기 SONOS 타입의 비휘발성 메모리 장치(300)를 사용하여 정보를 기록하는 경우에는 상기 반도체 기판(30)을 접지시키고, 상기 게이트 구조물(100)의 전극(18)에 양전압(Vg > 0)을 인가한다. 그러면, 상기 반도체 기판(30)과 상기 게이트 구조물(100)의 전극(18) 사이에 전계가 형성됨으로써 상기 터널 절연막(10)을 가로지르는 파울러-노드하임 전류가 발생한다. 이에 따라, 상기 소스/드레인(34a, 34b) 사이의 채널 영역(36)을 진행하던 전자는 상기 파울러-노드하임 전류에 의해 상기 터널 절연막(10)의 에너지 장벽을 터널링하여 상기 전하 트랩 절연막(12)으로 이동한다. 그리고, 상기 전하 트랩 절연막(12)에 저장된 전자는 상기 블로킹 절연막(14)의 에너지 장벽에 의해 상기 전극(18)으로의 이동이 차단되고, 그 결과 상기 전하 트랩 절연막(12)에 트랩됨으로써 정보가 기록된다.
상기 SONOS 타입의 비휘발성 메모리 장치(300)를 사용하여 정보를 소거하는 경우에는 상기 반도체 기판(30)을 접지시키고, 상기 게이트 구조물(100)의 전극(18)에 음전압(Vg < 0)을 인가한다. 그러면, 상기 정보를 기록할 때와는 반대 방향으로 전계가 형성되고, 그 결과 상기 터널 절연막(10)을 가로지르는 파울러-노드하임 전류도 상기 정보를 기록할 때와는 반대 방향으로 발생한다. 이에 따라, 상기 전하 트랩 절연막(12)에 저장된 전자는 상기 파울러-노드하임 전류에 의해 상기 터널 절연막(10)의 에너지 장벽을 터널링하여 상기 반도체 기판(30)으로 이동함으로써 정보가 삭제된다.
이하, 상기 게이트 구조물(100)을 단위 셀로 포함하는 SONOS 타입의 비휘발성 메모리 장치(300)를 제조하는 방법에 대하여 설명하기로 한다.
도 2a 내지 도 2e는 도 1의 SONOS 타입의 비휘발성 메모리 장치를 제조하는 방법을 개략적으로 나타내는 단면도들이다.
도 2a를 참조하면, 상기 반도체 기판(30)에 소자 분리막으로서 트렌치 소자 분리막을 형성하여 액티브 영역과 필드 영역을 한정한다. 상기 트렌치 소자 분리막은 형성하는 것은 언급한 바와 같이 집적도 측면을 고려하기 때문이다.
구체적으로, 상기 반도체 기판(30) 상에 패드 산화막과 패드 질화막을 형성한 후, 패터닝을 수행하여 상기 반도체 기판(30)의 표면을 부분적으로 노출시키는 패드 산화막 패턴과 패드 질화막 패턴을 형성한다. 이어서, 상기 패드 산화막 패턴과 패드 질화막 패턴을 마스크로 사용하는 식각을 수행하여 상기 반도체 기판(30)에 트렌치를 형성한다. 계속해서, 상기 트렌치를 형성할 때 상기 반도체 기판(30) 에 가해진 손상 등을 보상하기 위한 공정을 수행한다. 이어서, 상기 트렌치가 형성된 결과물 상에 매립 특성이 우수한 산화물의 박막을 형성한다. 그 결과, 상기 트렌치 내에도 상기 박막이 충분하게 매립된다. 여기서, 상기 산화물의 박막은 주로 플라즈마 증대 화학기상증착(PECVD)을 수행하여 형성한다. 계속해서, 상기 패드 질화막 패턴의 표면이 노출될 때까지 상기 산화물의 박막을 제거한다. 상기 산화물의 박막은 주로 화학기계적 연마를 수행하여 제거한다. 이어서, 상기 패드 질화막 패턴과 패드 산화막 패턴을 제거한다. 상기 패드 질화막 패턴과 패드 산화막 패턴은 주로 인산을 사용하는 식각 공정을 수행하여 제거한다. 그 결과, 상기 반도체 기판(30)의 트렌치에만 소자 분리막(32)으로서 상기 산화물이 박막이 매립된 트렌치 소자 분리막이 형성된다.
도 2b를 참조하면, 상기 소자 분리막(32)이 형성된 반도체 기판(30) 상에 실리콘 산화물의 제1 박막(10a)을 형성한다. 여기서, 상기 제1 박막(10a)은 도 1에서 언급한 터널 절연막(10)으로 형성하기 위한 것이다. 그러므로, 상기 제1 박막(10a)은 주로 열산화를 수행하여 형성하는 것이 바람직하다.
상기 제1 박막(10a)을 형성하기 위한 열산화는 약 900 내지 1,200℃의 온도에서 수행한다. 특히, 상기 열산화의 수행에서는 상기 반도체 기판(30)이 급격한 온도 변화를 격지 않도록 낮은 온도에서 언급한 약 900 내지 1,200℃의 온도인 산화 온도까지 서서히 상승시킨다. 그리고, ±1℃ 범위에서 상기 산화 온도를 유지하여 상기 산화를 수행하여 제1 박막(10a)을 형성한 후, 상기 온도를 서서히 하강시 킨다. 아울러, 상기 열산화에서는 상기 산화를 위한 반응 물질로서 산소(O2) 또는 수증기(H2O)를 제공한다.
또한, 본 실시예에서는 상기 제1 박막(10a)을 약 20 내지 50Å의 두께를 갖도록 형성하는데, 바람직하게는 약 20 내지 40Å의 두께를 갖도록 형성하고, 보다 바람직하게는 약 25 내지 35Å의 두께를 갖도록 형성하고, 가장 바람직하게는 약 30Å의 두께를 갖도록 형성한다. 여기서, 상기 제1 박막(10a)을 상대적으로 얇게 형성할 수 있는 것은 언급한 바와 같이 SONOS 타입의 비휘발성 메모리 장치가 전하 트랩 절연막(14)에서 형성되는 트랩에 전자(e)를 저장하는 방법으로 프로그래밍을 수행하기 때문이다.
도 2c를 참조하면, 상기 실리콘 산화물의 제1 박막(10a) 상에 약 5 내지 70Å의 두께를 갖는 제2 박막(12a)을 형성한다. 여기서, 상기 제2 박막(12a)은 도 1에서 언급한 전하 트랩 절연막(12)으로 형성하기 위한 것이다. 그리고, 상기 실리콘 질화물의 제2 박막(12a)은 주로 화학기상증착 공정을 수행하여 형성하는 것이 바람직하다. 특히, 상기 실리콘 질화막의 제2 박막(12a)을 형성하기 위한 화학기상증착 공정의 예로서는 저압 화학기상증착 공정, 플라즈마 증대 화학기상증착 공정 등을 들 수 있다.
구체적으로, 상기 저압 화학기상증착 공정은 반응 가스로서 SiH2Cl2와 4NH2 등을 사용하여 약 700 내지 800℃의 온도에서 수행하는 것이 바람직하고, 상기 플라즈마 증대 화학기상증착 공정은 반응 가스로서 SiH4와 NH3 등을 사용하여 약 250 내지 350℃의 온도에서 수행하는 것이 바람직하다. 또한, 본 실시예에서는 상기 제2 박막(12a)을 약 50 내지 150Å의 두께를 갖도록 형성하는데, 바람직하게는 약 50 내지 120Å의 두께를 갖도록 형성하고, 보다 바람직하게는 약 80 내지 100Å의 두께를 갖도록 형성하고, 가장 바람직하게는 약 90Å의 두께를 갖도록 형성한다.
아울러, 본 실시예에서는 상기 실리콘 질화물의 제2 박막(12a)을 형성하는 방법에 대하여 언급하고 있지만, 다른 실시예에서는 상기 실리콘 질화물과 더불어 실리콘 산질화물, 금속 산질화물 등을 더 포함하는 구조로도 상기 제2 박막(12a)을 형성할 수 있다. 특히, 언급하는 다른 실시예의 경우에는 상기 실리콘 질화물을 포함하는 박막이 순차적으로 적층되는 라미네이트 구조를 갖도록 형성하는 것이 바람직하다. 또한, 상기 실리콘 산질화물, 금속 산질화물은 상기 실리콘 산화물, 금속 산화물을 형성한 후, 질화 처리를 수행하여 형성하는 것이 바람직하다. 이때, 상기 질화 처리는 약 650 내지 1,050℃의 온도에서 주로 N2, NO, O2, NH3 등을 사용하여 수행한다.
계속해서, 도 2c에 도시된 바와 같이, 상기 제2 박막(12a) 상에 적어도 하나의 금속 산화막이 반복적으로 적층되는 라미네이트 구조를 갖는 제3 박막(14a)을 형성한다. 여기서, 상기 제3 박막(14a)은 도 1에서 언급한 블로킹 절연막(14)으로 형성하는 것이다. 그리고, 상기 제3 박막(14a)은 주로 원자층 적층 공정, 화학기상증착 공정 등을 수행하여 형성하는 것이 바람직하다. 또한, 본 실시예에서는 상기 제3 박막(14a)을 약 5 내지 70Å의 두께를 갖도록 형성하는 것이 바람직하다.
상기 라미네이트 구조를 갖는 제3 박막(14a)의 예로서 도 1에서 언급한 하프늄 산화막/실리콘 산화막이 반복적으로 적층되는 구조를 원자층 적층을 수행하여 형성하는 방법은 다음과 같다.
먼저, 챔버 내부의 온도와 압력 각각을 약 200 내지 500℃의 온도와 약 0.3 내지 3.0 tOrr의 압력으로 조절한 상태에서 상기 챔버 내부에 위치시킨 상기 반도체 기판(30)의 제2 박막(12a) 상부로 금속 전구체로서 TEMAH(tetrakis ethyl methyl amino hafnium, Hf[NC2H5CH3]4) 등과 같은 하프늄 전구체를 포함하는 반응 물질을 제공한다. 이때, 상기 반응 물질은 약 0.5 내지 3초 동안 상기 반도체 기판(30)의 제2 박막(12a) 상부로 제공한다. 이와 같이, 상기 반도체 기판(30)의 제2 박막(12a) 상부로 상기 반응 물질을 제공함으로서 상기 반응 물질의 제1 부분이 상기 반도체 기판(30)의 제2 박막(12a) 상에 화학 흡착한다. 그리고, 상기 반응 물질의 제1 부분을 제외한 제2 부분은 상기 반도체 기판(30)의 제2 박막(12a) 상에 화학 흡착된 제1 부분에 물리 흡착되거나 상기 챔버 내부에 표류한다. 이어서, 상기 아르곤 가스와 같은 퍼지 가스를 챔버 내부로 제공한다. 이때, 상기 퍼지 가스는 약 0.5 내지 20초 동안 제공한다. 이와 같이, 상기 퍼지 가스를 제공함으로서 상기 챔버 내에 표류하거나 상기 반응 물질의 제1 부분에 물리 흡착된 제2 부분은 제거된다. 그 결과, 상기 반도체 기판(30)의 제2 박막(12a) 상에는 상기 화학 흡착된 반응 물질의 제1 부분인 하프늄 전구체 분자들이 남는다. 계속해서, 상기 챔버 내부로 약 1 내지 7초 동안 산화제를 제공한다. 그 결과, 상기 반도체 기판(30)의 제 2 박막(12a) 상에 화학 흡착된 반응 물질의 제1 부분인 하프늄 전구체 분자들과 상기 산화제가 화학적으로 반응하여 상기 하프늄 전구체 분자들을 산화시킨다. 이어서, 상기 챔버 내부로 언급한 바와 동일하게 상기 퍼지 가스를 제공한다. 그 결과, 화학적으로 반응하지 않은 상기 산화제가 제거됨으로써 상기 반도체 기판(30)의 제2 박막(12a) 상에는 하프늄 산화물을 포함하는 고체 물질이 형성된다. 그리고, 언급한 반응 물질의 제공, 퍼지, 산화제의 제공 및 퍼지를 적어도 1회 반복하여 수행한다. 그 결과, 상기 반도체 기판(30)의 제2 박막(12a) 상에는 상기 하프늄 산화막이 형성된다.
그리고, 상기 하프늄 전구체 대신에 실리콘 전구체를 사용하는 것을 제외하고는 언급한 하프늄 산화막을 형성하는 방법과 동일한 공정을 수행하여 상기 하프늄 산화막 상에 실리콘 산화막을 형성한다.
계속해서, 상기 하프늄 산화막과 상기 실리콘 산화막을 형성하는 방법을 반복적으로 수행하여 상기 제2 박막(12a) 상에, 도 3에 도시된 바와 같이, 상기 하프늄 산화막(140a)과 상기 실리콘 산화막(140b)이 반복적으로 적층되는 라미네이트 구조를 갖는 제3 박막(14a)을 형성한다.
언급한 본 실시예에서는 금속 산화막과 실리콘 산화막이 반복적으로 적층되는 라미네이트 구조를 갖는 제3 박막(14a)을 형성하는 방법에 대하여 설명하고 있다.
그러나, 상기 제3 박막(14a)의 다른 실시예로서는 도 1에서 언급한 바와 같이 서로 다른 종류의 금속 산화막들이 반복적으로 적층되는 라미네이트 구조, 서로 다른 종류의 금속 산화막들과 실리콘 산화막이 반복적으로 적층되는 라미네이트 구조 등을 들 수 있다.
도 2d를 참조하면, 상기 제3 박막(14a) 상에 도전물의 제4 박막(18a)을 형성한다. 상기 제4 박막(18a)은 도 1에서 언급한 게이트 구조물(100)의 전극(18)으로 형성하는 것으로서, 폴리 실리콘 또는 일함수가 약 4.0eV 이상의 금속을 포함하는 것이 바람직하다.
아울러, 상기 제4 박막(18a)을 형성할 때 공정 온도가 다소 높게 설정되더라도 하부에 위치하는 제3 박막(14a)의 결정화 온도가 다소 높기 때문에 안정적인 공정의 수행이 가능하다. 이는, 상기 제3 박막(14a)이 라미네이트 구조를 가짐으로서 상기 결정화 온도를 다소 높게 유지할 수 있기 때문이다.
도 2e를 참조하면, 상기 반도체 기판(30) 상에 제1 박막(10a), 제2 박막(12a), 제3 박막(14a) 및 제4 박막(18a)을 형성한 후, 패터닝을 수행한다. 그러면, 상기 반도체 기판(30) 상부에는 도 1에서 언급한 터널 절연막(10), 전하 트랩 절연막(12), 블로킹 절연막(14) 및 전극(18)을 포함하는 게이트 구조물(100)이 형성된다.
구체적으로, 상기 제4 박막(18a) 상에 상기 제4 박막(18a)을 부분적으로 노출시키는 포토레지스트 패턴(80)을 형성한 후, 상기 포토레지스트 패턴(80)을 식각 마스크로 사용한 식각을 수행한다. 이에 따라, 상기 포토레지스트 패턴(80)에 의해 노출된 제4 박막(18a), 제3 박막(14a), 제2 박막(12a) 및 제1 박막(10a)이 순차적으로 제거된다. 그러면, 언급한 바와 같이, 상기 반도체 기판(30) 상부에는 게이트 구조물(100)이 형성된다.
이어서, 상기 포토레지스트 패턴(80)을 마스크로 사용한 이온 주입을 수행한다. 이에 따라, 상기 게이트 구조물(100)과 인접하는 반도체 기판(30)의 표면 아래에는 소스/드레인(34a, 34b)이 형성된다. 이때, 상기 소스/드레인(34a, 34b)을 형성하기 위한 불순물의 예로서는 포스포러스, 아르제닉 등을 들 수 있다. 이들은 단독으로 사용하는 것이 바람직하고, 경우에 따라서 이들을 혼합하여 사용하기도 한다. 이와 같이, 상기 소스/드레인(34a, 34b)을 형성함에 따라 상기 소스/드레인(34a, 34b) 사이에는 채널 영역(36)이 형성된다.
그리고, 상기 단일 전극(18) 상에 형성되어 있는 포토레지스트 패턴(80)을 제거한다. 그러면, 도 3에 도시된 바와 같이 터널 절연막(10), 전하 트랩 절연막(12), 블로킹 절연막(14) 및 전극(18)을 포함하는 게이트 구조물(100)을 단위 셀로 갖는 SONOS 타입의 비휘발성 반도체 장치(300)가 형성된다.
유전율 특성 평가
도 4는 본 발명의 방법에 따라 제조한 블로킹 절연막에 대한 커패시턴스를 평가한 결과를 나타내는 그래프이다.
도 4의 심볼 -●-은 도 2c에서 언급한 하프늄 산화막과 실리콘 산화막이 반복적으로 적층되는 라미네이트 구조를 갖는 블로킹 절연막에 대한 커패시턴스를 나타내고, 심볼 -■-은 종래의 방법에 따라 제조한 하프늄 실리콘 산화막을 포함하는 블로킹 절연막에 대한 커패시턴스를 나타낸다.
상기 심볼 -●-에 대한 커패시턴스와 상기 심볼 -■-에 대한 커패시턴스 각각을 확인한 결과 거의 유사한 커패시턴스를 나타내는 것을 확인할 수 있었다.
누설 전류에 대한 평가
도 5는 본 발명의 방법에 따라 제조한 블로킹 절연막에 대한 누설 전류를 평가한 결과를 나타내는 그래프이다.
상기 심볼 -●-에서 언급한 동일한 시료에 대하여 누설 전류를 측정하고, 상기 심볼 -■-에서 언급한 동일한 시료에 대하여 누설 전류를 측정하였다.
상기 누설 전류를 측정한 결과, 도 5에 도시된 바와 같이, 상기 심볼 -●-에 대한 누설 전류가 상기 심볼 -■-에 대한 누설 전류에 비해 현저하게 낮게 나타나는 것을 확인할 수 있었다.
따라서, 상기 SONOS 타입의 비휘발성 메모리 장치에 적용하기 위한 블로킹 절연막으로서 금속 산화막을 포함하는 박막이 반복적으로 적층되는 라미네이트 구조를 갖도록 형성할 경우 보다 얇은 두께의 구현이 가능하다.
이와 같이, 보다 얇은 등가 산화막 두께의 구현이 가능하고, 누설 전류를 충분하게 줄일 수 있기 때문에 본 발명의 SONOS 타입의 비휘발성 메모리 장치는 우수한 전기적 성능의 구현이 가능하고, 보다 고집적화가 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영 역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (17)
- 반도체 기판;상기 반도체 기판 표면 아래에 부분적으로 형성되고, 불순물이 도핑된 소스/드레인;상기 반도체 기판 표면 아래의 상기 소스/드레인 사이에 위치하는 채널 영역;상기 반도체 기판의 채널 영역 상부에 형성되고, 실리콘 산화물을 포함하는 터널 절연막;상기 터널 절연막 상에 형성되고, 실리콘 질화물을 포함하는 전하 트랩 절연막;상기 전하 트랩 절연막 상에 형성되고, 적어도 하나의 금속 산화물을 포함하는 박막이 반복적으로 적층되는 라미네이트 구조를 갖는 블로킹 절연막; 및상기 블로킹 절연막 상에 형성되고, 도전물을 포함하는 전극을 포함하는 SONOS 타입의 비휘발성 메모리 장치.
- 제1 항에 있어서, 상기 전하 트랩 절연막은 금속 산질화물, 실리콘 산질화물 또는 이들의 혼합물을 더 포함하는 것을 특징으로 하는 SONOS 타입의 비휘발성 메모리 장치.
- 제2 항에 있어서, 상기 전하 트랩 절연막은 라미네이트 구조를 갖는 것을 특징으로 하는 SONOS 타입의 비휘발성 메모리 장치.
- 제1 항에 있어서, 상기 블로킹 절연막은 실리콘 산화물을 더 포함하는 것을 특징으로 하는 SONOS 타입의 비휘발성 메모리 장치.
- 제1 항에 있어서, 상기 블로킹 절연막은 화학기상증착 또는 원자층 적층을 수행하여 형성하는 것을 특징으로 하는 SONOS 타입의 비휘발성 메모리 장치.
- 제1 항에 있어서, 상기 블로킹 절연막의 금속 산화물은 하프늄, 지르코늄, 알루미늄 또는 이들이 혼합물을 포함하는 것을 특징으로 하는 SONOS 타입의 비휘발성 메모리 장치.
- 제1 항에 있어서, 상기 블로킹 절연막은 5 내지 70Å의 두께를 갖는 것을 특징으로 하는 SONOS 타입의 비휘발성 메모리 장치.
- 제1 항에 있어서, 상기 전극의 도전물은 폴리 실리콘, 일함수 4.0eV 이상의 금속 또는 이들의 혼합물을 포함하는 것을 특징으로 하는 SONOS 타입의 비휘발성 메모리 장치.
- 반도체 기판 상에 실리콘 산화물의 제1 박막, 실리콘 질화물의 제2 박막을 순차적으로 형성하는 단계;상기 제2 박막 상에 적어도 하나의 금속 산화막이 반복적으로 적층되는 라미네이트 구조를 갖는 제3 박막을 형성하는 단계;상기 제3 박막 상에 도전물의 제4 박막을 형성하는 단계;상기 제4 박막, 제3 박막, 제2 박막 및 제1 박막을 순차적으로 식각하여 상기 반도체 기판의 상부에 상기 실리콘 산화물의 터널 절연막, 상기 실리콘 질화물의 전하 트랩 절연막, 상기 금속 산화물들을 포함하면서 라미네이트 구조를 갖는 블로킹 절연막 및 상기 도전물의 전극을 포함하는 결과물을 형성하는 단계; 및상기 결과물과 인접하는 반도체 기판의 표면 아래에 불순물을 도핑하여 소스/드레인을 형성하는 단계를 포함하는 SONOS 타입의 비휘발성 메모리 장치의 제조 방법.
- 제9 항에 있어서, 상기 제2 박막은 금속 산질화물, 실리콘 산질화물 또는 이들의 혼합물을 더 포함하는 것을 특징으로 하는 SONOS 타입의 비휘발성 메모리 장치의 제조 방법.
- 제10 항에 있어서, 상기 제2 박막은 라이네이트 구조를 갖는 것을 특징으로 하는 SONOS 타입의 비휘발성 메모리 장치의 제조 방법.
- 제10 항에 있어서, 상기 금속 산질화물은 금속 산화물을 형성한 후, 질화 처리를 수행하여 형성하고, 상기 실리콘 산질화물은 실리콘 산화물을 형성한 후, 질화 처리를 수행하여 형성하는 것을 특징으로 하는 SONOS 타입의 비휘발성 메모리 장치의 제조 방법.
- 제9 항에 있어서, 상기 제3 박막은 실리콘 산화막을 더 포함하는 것을 특징으로 하는 SONOS 타입의 비휘발성 메모리 장치의 제조 방법.
- 제9 항에 있어서, 상기 제3 박막은 화학기상증착 또는 원자층 적층을 수행하여 형성하는 것을 특징으로 하는 SONOS 타입의 비휘발성 메모리 장치의 제조 방법.
- 제9 항에 있어서, 상기 제3 박막의 금속 산화막은 하프늄, 지르코늄, 알루미늄 또는 이들의 혼합물을 포함하는 것을 특징으로 하는 SONOS 타입의 비휘발성 메모리 장치의 제조 방법.
- 제9 항에 있어서, 상기 제3 박막은 5 내지 70Å의 두께를 갖는 것을 특징으로 하는 SONOS 타입의 비휘발성 메모리 장치의 제조 방법.
- 제9 항에 있어서, 상기 제4 박막이 도전물은 폴리 실리콘, 일함수 4.0eV 이상의 금속 또는 이들의 혼합물을 포함하는 것을 SONOS 타입의 비휘발성 메모리 장 치의 제조 방법.
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