KR100771923B1 - 소노스 타입의 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents
소노스 타입의 비휘발성 메모리 장치 및 그 제조 방법 Download PDFInfo
- Publication number
- KR100771923B1 KR100771923B1 KR1020050084509A KR20050084509A KR100771923B1 KR 100771923 B1 KR100771923 B1 KR 100771923B1 KR 1020050084509 A KR1020050084509 A KR 1020050084509A KR 20050084509 A KR20050084509 A KR 20050084509A KR 100771923 B1 KR100771923 B1 KR 100771923B1
- Authority
- KR
- South Korea
- Prior art keywords
- thin film
- film
- semiconductor substrate
- precursor material
- aluminum precursor
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 87
- 239000004065 semiconductor Substances 0.000 claims abstract description 79
- 230000000903 blocking effect Effects 0.000 claims abstract description 58
- 239000012535 impurity Substances 0.000 claims abstract description 14
- 239000010409 thin film Substances 0.000 claims description 235
- 239000010408 film Substances 0.000 claims description 116
- 239000002243 precursor Substances 0.000 claims description 45
- 239000000463 material Substances 0.000 claims description 40
- 229910052782 aluminium Inorganic materials 0.000 claims description 37
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 37
- 238000000034 method Methods 0.000 claims description 27
- 239000007789 gas Substances 0.000 claims description 23
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 23
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 22
- 238000010926 purge Methods 0.000 claims description 22
- 238000000231 atomic layer deposition Methods 0.000 claims description 14
- 239000003795 chemical substances by application Substances 0.000 claims description 14
- 238000005121 nitriding Methods 0.000 claims description 14
- 238000005229 chemical vapour deposition Methods 0.000 claims description 13
- 229910044991 metal oxide Inorganic materials 0.000 claims description 13
- 150000004706 metal oxides Chemical class 0.000 claims description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 12
- 239000004020 conductor Substances 0.000 claims description 12
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 claims description 12
- 229910052710 silicon Inorganic materials 0.000 claims description 12
- 239000010703 silicon Substances 0.000 claims description 12
- 239000012212 insulator Substances 0.000 claims description 11
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 10
- 238000004544 sputter deposition Methods 0.000 claims description 10
- 239000000203 mixture Substances 0.000 claims description 7
- 229910052751 metal Inorganic materials 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 6
- 239000011343 solid material Substances 0.000 claims description 6
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 4
- 229910001873 dinitrogen Inorganic materials 0.000 claims description 4
- 239000012298 atmosphere Substances 0.000 claims description 2
- 238000010438 heat treatment Methods 0.000 claims description 2
- 238000009832 plasma treatment Methods 0.000 claims description 2
- 229910052735 hafnium Inorganic materials 0.000 description 12
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 12
- 238000002955 isolation Methods 0.000 description 12
- 230000003647 oxidation Effects 0.000 description 11
- 238000007254 oxidation reaction Methods 0.000 description 11
- 150000004767 nitrides Chemical class 0.000 description 8
- 230000010354 integration Effects 0.000 description 7
- 239000007800 oxidant agent Substances 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 230000001590 oxidative effect Effects 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 229910000449 hafnium oxide Inorganic materials 0.000 description 3
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 3
- 238000003475 lamination Methods 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 229910021478 group 5 element Inorganic materials 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000001451 molecular beam epitaxy Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- WQKWNXSKQLVRHK-UHFFFAOYSA-N CC[Hf](C)N Chemical compound CC[Hf](C)N WQKWNXSKQLVRHK-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000005516 deep trap Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- NFHFRUOZVGFOOS-UHFFFAOYSA-N palladium;triphenylphosphane Chemical compound [Pd].C1=CC=CC=C1P(C=1C=CC=CC=1)C1=CC=CC=C1.C1=CC=CC=C1P(C=1C=CC=CC=1)C1=CC=CC=C1.C1=CC=CC=C1P(C=1C=CC=CC=1)C1=CC=CC=C1.C1=CC=CC=C1P(C=1C=CC=CC=1)C1=CC=CC=C1 NFHFRUOZVGFOOS-UHFFFAOYSA-N 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000376 reactant Substances 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 230000009257 reactivity Effects 0.000 description 1
- -1 silicon oxide nitride Chemical class 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- JLTRXTDYQLMHGR-UHFFFAOYSA-N trimethylaluminium Chemical compound C[Al](C)C JLTRXTDYQLMHGR-UHFFFAOYSA-N 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
SONOS 타입의 비휘발성 메모리 장치 및 그 제조 방법에 관한 것으로서, 반도체 기판의 표면 아래에 부분적으로 형성되고, 불순물이 도핑된 소스/드레인과, 상기 표면 아래의 상기 소스/드레인 사이에 위치하는 채널 영역을 갖는 반도체 기판을 포함한다. 그리고, 상기 반도체 기판의 채널 영역 상부에 순차적으로 형성되는 터널 절연막, 전하 트랩막, 블로킹 절연막 및 게이트 전극을 포함한다. 여기서, 상기 전하 트랩막 및 상기 블로킹 절연막은 그들 모두가 AlxNy(또는 AlpNq)을 포함하거나, 상기 전하 트랩막 단독으로 AlxNy을 포함하거나, 상기 블로킹 절연막 단독으로 AlpNq을 포함할 수 있다.
Description
도 1은 본 발명의 일 실시예에 따른 SONOS 타입의 비휘발성 메모리 장치를 나타내는 단면도이다.
도 2a 내지 도 2e는 도 1의 SONOS 타입의 비휘발성 메모리 장치를 제조하는 방법을 개략적으로 나타내는 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 터널 절연막 12 : 전하 트랩막
14 : 블로킹 절연막 18 : 전극
30 : 반도체 기판 32 : 소자 분리막
34a, 34b : 소스/드레인 36 : 채널 영역
100 : 게이트 구조물 300 : 메모리 장치
본 발명은 비휘발성 메모리 장치 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 SONOS 타입의 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
일반적으로, 비휘발성 메모리 장치는 단위 셀의 구조에 따라 플로팅 게이트 타입의 비휘발성 메모리 장치(floating gate type non-volatile memory device)와 플로팅 트랩 타입의 메모리 장치(floating trap type non-volatile memory device)로 나눌 수 있다. 특히, 상기 플로팅 트랩 타입의 비휘발성 메모리 장치는 주로 SONOS(silicon oxide nitride oxide semiconductor) 타입의 비휘발성 메모리 장치로 나타낸다.
상기 플로팅 게이트 타입의 비휘발성 메모리 장치는 단위 셀로서 반도체 기판 상에 형성하는 터널 산화막, 플로팅 게이트와 유전막 및 콘트롤 게이트를 포함한다. 그리고, 상기 플로팅 게이트 내에 자유 전하(free carriers)의 형태로 전하를 저장하거나 또는 저장된 전하를 빼내는 방법에 의해 프로그래밍 또는 소거를 수행한다. 특히, 상기 플로팅 게이트 타입의 비휘발성 메모리 장치는 상기 플로팅 게이트와 반도체 기판 사이에 개재하는 상기 터널 산화막에 결함이 발생하면 상기 플로팅 게이트에 저장된 전하를 모두 잃어버릴 수 있기 때문에 상기 터널 산화막을 상대적으로 두껍게 형성해야 한다. 그러나, 상기 터널 산화막을 다소 두껍께 형성할 경우에는 높은 동작 전압을 필요하고, 그 결과 주변 회로의 구조가 복잡해진다. 그러므로, 상기 플로팅 게이트 타입의 비휘발성 메모리 장치는 고집적화에 한계를 나타낸다.
상기 SONOS 타입의 비휘발성 메모리 장치는 단위 셀로서 주로 반도체 기판 상에 형성하는 실리콘 산화물의 터널 절연막, 실리콘 질화물의 전하 트랩막, 실리콘 산화물의 블로킹 절연막 및 도전물의 게이트 전극을 포함한다. 그리고, 상기 SONOS 타입의 비휘발성 메모리 장치는 상기 게이트 전극과 반도체 기판 사이에 개재된 상기 전하 트랩막에 형성되는 트랩에 전자(e)를 저장하거나 또는 저장된 전자를 빼내는 방법에 의해 프로그래밍 또는 소거를 수행한다. 특히, 상기 전자는 상기 전하 트랩막의 깊은 준위 트랩(deep level trap)에 저장되기 때문에 상기 터널 절연막을 상대적으로 얇게 형성할 수 있다. 이와 같이, 상기 터널 절연막을 다소 얇게 형성할 경우에는 낮은 동작 전압에서도 구동이 가능하고, 그 결과 주변 회로의 구조가 간단해진다. 그러므로, 상기 SONOS 타입의 비휘발성 메모리 장치는 고집적화의 구현이 용이하다. 언급하고 있는 상기 SONOS 타입의 비휘발성 메모리 장치에 대한 예는 미국 등록특허 6,501,681호 등에 개시되어 있다.
아울러, 상기 SONOS 타입의 비휘발성 메모리 장치의 고집적화의 구현을 위한 일환으로서 상기 블로킹 절연막의 두께를 얇게 형성하는 추세에 있다. 그러나, 상기 블로킹 절연막의 두께를 얇게 형성할 경우에는 누설 전류의 영향으로 인하여 상기 SONOS 타입의 비휘발성 메모리 장치의 동작 성능에 영향을 끼친다. 그러므로, 최근에는 상기 SONOS 타입의 비휘발성 메모리 장치의 블로킹 절연막으로서 금속 산화막을 적용하기도 한다. 이는, 상기 금속 산화막이 얇은 등가 산화막 두께(equivalent oxide thickness : EOT)를 유지함에도 불구하고 누설 전류를 충분하게 줄일 수 있기 때문이다. 상기 블로킹 절연막으로서 금속 산화막을 포함하는 SONOS 타입의 비휘발성 메모리 장치에 대한 예는 대한민국 등록특허 456,580호에 개시되어 있다.
언급한 바와 같이, 상기 SONOS 타입의 비휘발성 메모리 장치의 집적화와 전 기적 성능의 향상을 위하여 상기 금속 산화막을 블로킹 절연막으로 적용하는 방법 이외에도 현재 다양한 방법을 개발 중에 있다.
본 발명의 제1 목적은 보다 고집적화가 가능하고, 우수한 전기적 성능의 구현이 가능한 SONOS 타입의 비휘발성 메모리 장치를 제공하는데 있다.
본 발명의 제2 목적은 상기 SONOS 타입의 비휘발성 메모리 장치를 용이하게 제조하기 위한 방법을 제공하는데 있다.
상기 제1 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 SONOS 타입의 비휘발성 메모리 장치는 그 표면 아래에 부분적으로 형성되고, 불순물이 도핑된 소스/드레인과, 상기 표면 아래의 상기 소스/드레인 사이에 위치하는 채널 영역을 갖는 반도체 기판을 포함한다. 그리고, 상기 반도체 기판의 채널 영역 상부에 순차적으로 형성되는 터널 절연막, 전하 트랩막, 블로킹 절연막 및 게이트 전극을 포함한다.
여기서, 상기 전하 트랩막 및 상기 블로킹 절연막은 그들 모두가 AlxNy(알루미늄 질화물)(또는 AlpNq)을 포함하거나, 상기 전하 트랩막 단독으로 AlxNy을 포함하거나, 상기 블로킹 절연막 단독으로 AlpNq을 포함할 수 있다.
특히, 상기 전하 트랩막 및 상기 블로킹 절연막 모두가 상기 AlxNy을 포함할 때, 상기 전하 트랩막의 AlxNy은 x＞y(상기 x, y 각각은 양의 정수)이고, 상기 블로킹 질연막의 AlpNq은 p＜q(상기 p, q 각각은 양의 정수)인 것이 바람직하다. 그 리고, 상기 전하 트랩막이 상기 AlxNy를 포함할 때, 상기 블로킹 절연막은 금속 산화물, 실리콘 산화물 또는 이들의 혼합물을 포함하는 것이 바람직하고, 상기 블로킹 절연막이 상기 AlpNq를 포함할 때, 상기 전하 트랩막은 실리콘 질화물을 포함하는 것이 바람직하다.
아울러, 상기 블로킹 절연막의 유전율은 상기 전하 트랩막의 유전율보다 큰 것이 바람직하다.
상기 제2 목적을 달성하기 위한 본 발명의 바람직한 일 실시예에 따른 SONOS 타입의 비휘발성 메모리 장치의 제조 방법에서는 먼저 반도체 기판 상에 절연물의 제1 박막을 형성한다. 그리고, 상기 제1 박막 상에 AlxNy(알루미늄 질화물)(상기 x, y 각각은 양의 정수이고, x＞y 이다)의 제2 박막을 형성한 후, 상기 제2 박막 상에 AlpNq(상기 p, q 각각은 양의 정수이고, p＜q 이다)의 제3 박막을 형성한다. 이어서, 상기 제3 박막 상에 도전물의 제4 박막을 형성한 후, 상기 제4 박막, 제3 박막, 제2 박막 및 제1 박막을 순차적으로 식각한다. 그 결과, 상기 반도체 기판의 상부에는 상기 제1 박막의 터널 절연막, 상기 제2 박막의 전하 트랩막, 상기 제3 박막의 블로킹 절연막 및 상기 제4 박막의 게이트 전극을 포함하는 결과물이 형성된다. 그리고, 상기 결과물과 인접하는 반도체 기판의 표면 아래에 불순물을 도핑하여 소스/드레인을 형성한다. 이에 따라, 상기 소스/드레인의 사이에는 채널 영역이 형성되고, 상기 결과물은 채널 영역 상부에 위치하게 된다.
특히, 본 발명에서는 상기 제2 박막과 상기 제3 박막 각각을 분자선 에피택시얼 성장, 스퍼터링, 화학기상증착 등을 수행하여 형성하는 것이 바람직하고, 원 자층 적층을 수행하여 형성하는 것이 더욱 바람직하다.
상기 제2 목적을 달성하기 위한 본 발명의 바람직한 다른 실시예에 따른 SONOS 타입의 비휘발성 메모리 장치의 제조 방법에서도 마찬가지로 반도체 기판 상에 절연물의 제1 박막을 형성한다. 그리고, 상기 제1 박막 상에 AlxNy(상기 x, y 각각은 양의 정수)의 제2 박막을 형성한다. 이어서, 상기 제2 박막 상에 금속 산화물, 실리콘 산화물 또는 이들의 혼합물을 포함하는 제3 박막을 형성한 후, 상기 제3 박막 상에 도전물의 제4 박막을 형성한다. 그리고, 상기 제4 박막, 제3 박막, 제2 박막 및 제1 박막을 순차적으로 식각한다. 그 결과, 상기 반도체 기판의 상부에는 상기 제1 박막의 터널 절연막, 상기 제2 박막의 전하 트랩막, 상기 제3 박막의 블로킹 절연막 및 상기 제4 박막의 게이트 전극을 포함하는 결과물이 형성된다. 그리고, 상기 결과물과 인접하는 반도체 기판의 표면 아래에 불순물을 도핑하여 소스/드레인을 형성한다. 이에 따라, 상기 소스/드레인의 사이에는 채널 영역이 형성되고, 상기 결과물은 채널 영역 상부에 위치하게 된다.
특히, 본 발명에서는 상기 제2 박막을 분자선 에피택시얼 성장, 스퍼터링, 화학기상증착 등을 수행하여 형성하는 것이 바람직하고, 원자층 적층을 수행하여 형성하는 것이 더욱 바람직하다.
상기 제2 목적을 달성하기 위한 본 발명의 바람직한 또 다른 실시예에 따른 SONOS 타입의 비휘발성 메모리 장치의 제조 방법에서도 마찬가지로 반도체 기판 상에 절연물의 제1 박막을 형성한다. 그리고, 상기 제1 박막 상에 실리콘 질화물의 제2 박막을 형성한다. 이어서, 상기 제2 박막 상에 AlpNq(상기 p, q 각각은 양의 정수)의 제3 박막을 형성한다. 그리고, 상기 제3 박막 상에 도전물의 제4 박막을 형성한 후, 상기 제3 박막 상에 도전물의 제4 박막을 형성한다. 그리고, 상기 제4 박막, 제3 박막, 제2 박막 및 제1 박막을 순차적으로 식각한다. 그 결과, 상기 반도체 기판의 상부에는 상기 제1 박막의 터널 절연막, 상기 제2 박막의 전하 트랩막, 상기 제3 박막의 블로킹 절연막 및 상기 제4 박막의 게이트 전극을 포함하는 결과물이 형성된다. 그리고, 상기 결과물과 인접하는 반도체 기판의 표면 아래에 불순물을 도핑하여 소스/드레인을 형성한다. 이에 따라, 상기 소스/드레인의 사이에는 채널 영역이 형성되고, 상기 결과물은 채널 영역 상부에 위치하게 된다.
특히, 본 발명에서는 상기 제3 박막을 분자선 에피택시얼 성장, 스퍼터링, 화학기상증착 등을 수행하여 형성하는 것이 바람직하고, 원자층 적층을 수행하여 형성하는 것이 더욱 바람직하다.
언급한 바와 같이, 본 발명에 의하면 상기 SONOS 타입의 비휘발성 메모리 장치의 상기 전하 트랩막 및 상기 블로킹 절연막 중 적어도 하나가 AlxNy(알루미늄 질화물)(상기 x, y 각각은 양의 정수이다) 또는 AlpNq(상기 p, q 각각은 양의 정수이다))을 포함한다. 특히, 상기 알루미늄 질화물은 내산화성이 우수하고, 스트레스에 둔감하기 때문에 공정 적용이 용이하다. 아울러, 상기 알루미늄 질화물은 두께가 증가할수록 트랩 사이트가 증가하기 때문에 상기 전하 트랩막으로 용이하게 적용할 수 있다. 또한, 상기 알루미늄 질화물은 실리콘 산화물에 비해 유전율이 높기 때문에 상기 블로킹 절연막으로도 용이하게 적용할 수 있다.
그러므로, 본 발명은 보다 고집적화와 우수한 전기적 성능을 요구하는 최근 의 SONOS 타입의 휘발성 메모리 장치에 적극적으로 적용할 수 있는 이점이 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 박막 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 박막이 다른 박막 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 박막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3 박막이 개재될 수도 있다.
SONOS 타입의 비휘발성 메모리 장치
도 1은 본 발명의 일 실시예에 따른 SONOS 타입의 비휘발성 메모리 장치를 나타내는 단면도이다.
도 1을 참조하면, SONOS 타입의 비휘발성 메모리 장치(300)는 단위 셀로서 게이트 구조물(100)이 상부에 형성되는 반도체 기판(30)을 포함한다.
상기 반도체 기판(30)의 예로서는 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator : SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator : GOI) 기판, 실리콘-게르마늄 기판, 선택적 에피택시얼 성장(selective epitaxial growth : SEG)을 수행하여 획득한 에피택시얼 박막의 기 판 등을 들 수 있다. 본 실시예에서는 통상적으로 사용하는 실리콘 기판을 상기 반도체 기판(30)으로서 선택한다. 그러나, 다른 실시예로서 상기 SONOS 타입의 비휘발성 메모리 소자(300)가 스택 타입을 가질 경우에는 상기 반도체 기판(30)으로서 상기 선택적 에피택시얼 성장을 수행하여 획득하는 에피택시얼 박막의 기판을 사용하는 것이 바람직하다.
그리고, 상기 반도체 기판(30)에는 액티브 영역과 필드 영역을 한정하기 위한 소자 분리막(32)이 형성된다. 상기 소자 분리막(32)의 예로서는 필드 산화막, 트렌치 소자 분리막 등을 들 수 있다. 특히, 본 실시예에서는 상기 소자 분리막(32)으로서 상기 필드 산화막에 비해 집적도 관점에서 보다 유리한 트렌치 소자 분리막을 선택한다.
또한, 상기 반도체 기판(30)의 표면 아래에는 불순물이 도핑된 영역인 소스/드레인(34a, 34b)이 형성된다. 특히, 상기 소스/드레인(34a, 34b)은 상기 반도체 기판(30) 상부에 위치하는 게이트 구조물(100)과 인접하는 반도체 기판(30)의 표면 아래에 형성된다. 아울러, 상기 소스/드레인(34a, 34b)의 형성을 위한 불순물은 주로 이온 주입을 수행하여 상기 반도체 기판(30)에 도핑시키는 것이 바람직하다. 그리고, 상기 불순물의 예로서는 3족 원소 또는 5족 원소를 들 수 있고, 상기 3족 원소의 예로서는 보론(B) 등을 들 수 있고, 상기 5족 원소의 예로서는 포스포러스(P), 아르제닉(Ar) 등을 들 수 있다.
이와 같이, 상기 반도체 기판(30)의 표면 아래에 소스/드레인(34a, 34b)을 형성함으로써 상기 소스/드레인(34a, 34b) 사이에는 채널 영역(36)이 위치하게 된 다. 이에 따라, 상기 게이트 구조물(100)은 상기 반도체 기판(30)의 채널 영역(36) 상부에 위치하는 것이 바람직하다.
그리고, 상기 게이트 구조물(100)의 경우에는 SONOS 타입의 비휘발성 메모리 장치(300)에 적용하기 위한 것으로서, 상기 게이트 구조물(100)은 터널 절연막(10), 전하 트랩막(12), 블로킹 절연막(14) 및 게이트 전극(18)을 포함한다.
상기 터널 절연막(10)은 전자의 터널링에 따른 에너지 장벽을 제공하는 것으로서, 실리콘 산화물 또는 실리콘 산질화물을 포함하는 것이 바람직하다. 상기 터널 절연막(10)은 주로 열산화를 수행하여 획득하는 것이 바람직하다. 이외에도, 상기 터널 절연막(10)은 화학기상증착 등을 수행하여 형성할 수도 있다.
상기 전하 트랩막(12)은 전자를 저장하는 것으로서, 본 실시예에서의 상기 전하 트랩막(12)은 AlxNy(알루미늄 질화물)(상기 x, y 각각은 양의 정수이다)을 포함하는 것이 바람직하다. 아울러, 다른 실시예로서 상기 전하 트랩막(12)은 알루미늄 산질화물을 포함할 수도 있다. 또 다른 실시예로서 상기 전하 트랩막(12)은 실리콘 질화물을 포함할 수도 있다. 만약, 상기 전하 트랩막(12)이 상기 실리콘 질화물을 포함할 경우에는 후술하는 상기 블로킹 절연막(14)은 AlpNq(상기 p, q 각각은 양의 정수이다)를 포함해야 한다. 그리고, 상기 전하 트랩막(12)은 분자선 에피택시얼 성장(molecular beam epitaxy ; MBE), 스퍼터링, 화학기상증착, 원자층 적층을 수행하여 형성할 수 있다.
상기 블로킹 절연막(14)은 상기 게이트 전극(16)으로부터 인가되는 전압을 차단하는 것으로서, 본 실시예에서의 상기 블로킹 절연막(14)은 언급한 바와 같이 AlpNq(상기 p, q 각각은 양의 정수이다)를 포함하는 것이 바람직하다. 아울러, 다른 실시예로서 상기 블로킹 절연막(14)은 알루미늄 산질화물을 포함할 수도 있다. 또 다른 실시예로서 상기 전하 트랩막(12)이 AlxNy를 포함할 경우에는 상기 블로킹 절연막(14)은 금속 산화물, 실리콘 산화물 등을 포함할 수도 있다. 그리고, 상기 블로킹 절연막(14)은 분자선 에피택시얼 성장(molecular beam epitaxy ; MBE), 스퍼터링, 화학기상증착, 원자층 적층을 수행하여 형성할 수 있다.
다만, 상기 전하 트랩막(12)과 상기 블로킹 절연막(14) 모두가 AlN(알루미늄 질화물)을 포함할 때, 상기 전하 트랩막(12)의 AlxNy의 경우에는 트랩 사이트 특성에 확보하기 위하여 x＞y(상기 x, y 각각은 양의 정수이다)의 조건을 만족해야 하고, 상기 블로킹 절연막(14)의 AlpNq의 경우에는 유전율의 향상을 통하여 누설 전류 특성을 확보하기 위하여 p＜q(상기 p, q 각각은 양의 정수이다)의 조건을 만족해야 한다. 따라서, 상기 전하 트랩막(12)과 상기 블로킹 절연막(14) 모두가 AlN을 포함할 경우에는 상기 전하 트랩막의 유전율 보다 상기 블로킹 절연막의 유전율이 큰 것이 바람직하다.
아울러, 상기 블로킹 절연막(14) 상에는 게이트 전극(16)이 형성된다. 상기 게이트 전극(18)은 전압이 가해지는 것으로서, 도전물을 포함하는 것이 바람직하다. 상기 도전물의 예로서는 폴리 실리콘, 일함수가 약 4.0eV 이상의 금속 등을 들 수 있다.
이와 같이, 본 발명에서의 상기 SONOS 타입의 비휘발성 메모리 장치(300)의 게이트 구조물(100)은 실리콘 산화물 또는 실리콘 산질화물을 포함하는 터널 절연막(10)과 AlxNy, 알루미늄 산질화물 또는 실리콘 질화물을 포함하는 전하 트랩막(12)과 AlpNq, 알루미늄 산질화물, 금속 산화물 또는 실리콘 산화물을 포함하는 블로킹 절연막(14) 및 도전물을 포함하는 게이트 전극(18)을 갖는다. 특히, 상기 전하 트랩막(12) 및 상기 블로킹 절연막(14) 중 적어도 하나가 AlxNy(또는 AlpNq)를 포함하기 때문에 보다 고집적화에 유리하고, 보다 전기적 성능이 우수한 SONOS 타입의 비휘발성 메모리를 획득할 수 있다.
SONOS 타입의 비휘발성 메모리 장치의 구동 방법
이하, 상기 게이트 구조물(100)을 단위 셀로 포함하는 SONOS 타입의 비휘발성 메모리 장치(300)를 사용한 정보의 기록과 소거에 대하여 설명하기로 한다.
상기 SONOS 타입의 비휘발성 메모리 장치(300)를 사용하여 정보를 기록하는 경우에는 상기 반도체 기판(30)을 접지시키고, 상기 게이트 구조물(100)의 게이트 전극(18)에 양전압(Vg > 0)을 인가한다. 그러면, 상기 반도체 기판(30)과 상기 게이트 구조물(100)의 게이트 전극(18) 사이에 전계가 형성됨으로써 상기 터널 절연막(10)을 가로지르는 파울러-노드하임 전류가 발생한다. 이에 따라, 상기 소스/드레인(34a, 34b) 사이의 채널 영역(36)을 진행하던 전자는 상기 파울러-노드하임 전류에 의해 상기 터널 절연막(10)의 에너지 장벽을 터널링하여 상기 전하 트랩막(12)으로 이동한다. 그리고, 상기 전하 트랩막(12)에 저장된 전자는 상기 블로킹 절연막(14)의 에너지 장벽에 의해 상기 게이트 전극(18)으로의 이동이 차단되고, 그 결과 상기 전하 트랩막(12)에 트랩됨으로써 정보가 기록된다.
상기 SONOS 타입의 비휘발성 메모리 장치(300)를 사용하여 정보를 소거하는 경우에는 상기 반도체 기판(30)을 접지시키고, 상기 게이트 구조물(100)의 게이트 전극(18)에 음전압(Vg < 0)을 인가한다. 그러면, 상기 정보를 기록할 때와는 반대 방향으로 전계가 형성되고, 그 결과 상기 터널 절연막(10)을 가로지르는 파울러-노드하임 전류도 상기 정보를 기록할 때와는 반대 방향으로 발생한다. 이에 따라, 상기 전하 트랩막(12)에 저장된 전자는 상기 파울러-노드하임 전류에 의해 상기 터널 절연막(10)의 에너지 장벽을 터널링하여 상기 반도체 기판(30)으로 이동함으로써 정보가 삭제된다.
SONOS 타입의 비휘발성 메모리 장치의 제조 방법
이하, 상기 게이트 구조물(100)을 단위 셀로 포함하는 SONOS 타입의 비휘발성 메모리 장치(300)를 제조하는 방법에 대하여 설명하기로 한다.
도 2a 내지 도 2e는 도 1의 SONOS 타입의 비휘발성 메모리 장치를 제조하는 방법을 개략적으로 나타내는 단면도들이다.
도 2a를 참조하면, 상기 반도체 기판(30)에 소자 분리막으로서 트렌치 소자 분리막을 형성하여 액티브 영역과 필드 영역을 한정한다. 상기 트렌치 소자 분리막은 형성하는 것은 언급한 바와 같이 집적도 측면을 고려하기 때문이다.
구체적으로, 상기 반도체 기판(30) 상에 패드 산화막과 패드 질화막을 형성한 후, 패터닝을 수행하여 상기 반도체 기판(30)의 표면을 부분적으로 노출시키는 패드 산화막 패턴과 패드 질화막 패턴을 형성한다. 이어서, 상기 패드 산화막 패턴 과 패드 질화막 패턴을 마스크로 사용하는 식각을 수행하여 상기 반도체 기판(30)에 트렌치를 형성한다. 계속해서, 상기 트렌치를 형성할 때 상기 반도체 기판(30)에 가해진 손상 등을 보상하기 위한 공정을 수행한다. 이어서, 상기 트렌치가 형성된 결과물 상에 매립 특성이 우수한 산화물의 박막을 형성한다. 그 결과, 상기 트렌치 내에도 상기 박막이 충분하게 매립된다. 여기서, 상기 산화물의 박막은 주로 플라즈마 증대 화학기상증착(PECVD)을 수행하여 형성한다. 계속해서, 상기 패드 질화막 패턴의 표면이 노출될 때까지 상기 산화물의 박막을 제거한다. 상기 산화물의 박막은 주로 화학기계적 연마를 수행하여 제거한다. 이어서, 상기 패드 질화막 패턴과 패드 산화막 패턴을 제거한다. 상기 패드 질화막 패턴과 패드 산화막 패턴은 주로 인산을 사용하는 식각 공정을 수행하여 제거한다. 그 결과, 상기 반도체 기판(30)의 트렌치에만 소자 분리막(32)으로서 상기 산화물이 박막이 매립된 트렌치 소자 분리막이 형성된다.
도 2b를 참조하면, 상기 소자 분리막(32)이 형성된 반도체 기판(30) 상에 실리콘 산화물 또는 실리콘 산질화물의 제1 박막(10a)을 형성한다. 특히, 본 실시예에서의 상기 제1 박막(10a)은 도 1에서 언급한 터널 절연막(10)으로 형성하기 위한 것으로서 주로 열산화를 수행하여 형성하고, 상기 실리콘 산화물을 포함하는 것이 바람직하다.
상기 실리콘 산화물을 포함하는 제1 박막(10a)을 형성하기 위한 열산화는 약 900 내지 1,200℃의 온도에서 수행한다. 특히, 상기 열산화의 수행에서는 상기 반도체 기판(30)이 급격한 온도 변화를 격지 않도록 낮은 온도에서 언급한 약 900 내 지 1,200℃의 온도인 산화 온도까지 서서히 상승시킨다. 그리고, ±1℃ 범위에서 상기 산화 온도를 유지하여 상기 산화를 수행하여 제1 박막(10a)을 형성한 후, 상기 온도를 서서히 하강시킨다. 아울러, 상기 열산화에서는 상기 산화를 위한 반응 물질로서 산소(O2) 또는 수증기(H2O)를 제공한다.
또한, 본 실시예에서는 상기 제1 박막(10a)을 약 20 내지 50Å의 두께를 갖도록 형성하는데, 바람직하게는 약 20 내지 40Å의 두께를 갖도록 형성하고, 보다 바람직하게는 약 25 내지 35Å의 두께를 갖도록 형성하고, 가장 바람직하게는 약 30Å의 두께를 갖도록 형성한다. 여기서, 상기 제1 박막(10a)을 상대적으로 얇게 형성할 수 있는 것은 언급한 바와 같이 SONOS 타입의 비휘발성 메모리 장치가 전하 트랩막(14)에서 형성되는 트랩에 전자(e)를 저장하는 방법으로 프로그래밍을 수행하기 때문이다.
도 2c를 참조하면, 상기 실리콘 산화물의 제1 박막(10a) 상에 약 5 내지 70Å의 두께를 갖는 제2 박막(12a)을 형성한다. 여기서, 상기 제2 박막(12a)은 도 1에서 언급한 전하 트랩막(12)으로 형성하기 위한 것이다.
그러므로, 상기 제2 박막(12a)은 AlxNy, 실리콘 질화물 등을 포함하는 것이 바람직하다. 특히, 후술하는 제3 박막이 금속 산화물, 실리콘 산화물 등을 포함할 경우에는 상기 제2 박막(12a)은 AlxNy를 포함하는 것이 바람직하다. 만약, 상기 제2 박막(12a)이 AlxNy를 포함하고, 후술하는 제3 박막이 AlpNq를 포함할 경우에는, 상기 제2 박막(12a)의 AlxNy의 경우에는 x＞y(상기 x, y 각각은 양의 정수이다)를 만족하는 것이 바람직하고, 상기 제3 박막의 AlpNq의 경우에는 p＜q(상기 p, q 각각은 양의 정수이다)를 만족하는 것이 바람직하다.
또한, 상기 제2 박막(12a)은 분자선 에피택시얼 성장, 스퍼터링, 화학기상증착, 원자층 적층을 수행하여 형성하는 것이 바람직하고, 상기 제2 박막(12a)이 AlxNy를 포함할 경우에는 원자층 적층을 수행하는 것이 더욱 바람직하다.
상기 AlxNy를 포함하는 제2 박막(12a)을 원자층 적층을 수행하여 형성하는 방법은 다음과 같다.
먼저, 상기 제1 박막(10a)이 형성된 반도체 기판(30)을 챔버 내에 위치시킨다. 이때, 상기 챔버 내부의 온도는 약 400℃로 조정하고, 압력은 약 1Torr로 조정한다. 특히, 상기 챔버 내부의 온도가 너무 낮을 경우에는 반응 물질들의 반응성이 양호하지 못하여 증착 속도가 저하되기 때문에 바람직하지 않고, 너무 높을 경우에는 원자층 적층의 특성보다는 화학기상증착의 특성을 나타내기 때문에 바람직하지 않다.
이어서, 상기 챔버 내에 위치시킨 상기 반도체 기판(30)의 제1 박막(10a) 상부로 알루미늄 전구체 물질을 약 0.3 내지 1.0초 동안 제공한다. 상기 알루미늄 전구체 물질의 예로서는 TMA(trimethylaluminum, Al(CH3)3) 등을 들 수 있다. 언급한 바와 같이, 상기 알루미늄 전구체 물질을 제공함으로서 상기 알루미늄 전구체 물질의 제1 부분은 상기 제1 박막(10a) 상에 화학 흡착된다. 그러나, 상기 알루미늄 전구체 물질의 제1 부분을 제외한 제2 부분은 상기 제1 박막(10a) 상에 화학 흡착된 제1 부분에 물리 흡착되거나 상기 챔버 내부에 표류한다.
계속해서, 상기 챔버 내부로 퍼지 가스를 약 0.5 내지 5.0초 동안 제공한다. 상기 퍼지 가스의 예로서는 질소 가스를 들 수 있다. 이와 같이, 상기 퍼지 가스를 제공함으로써 상기 챔버 내에 표류하거나 상기 알루미늄 전구체 물질의 제2 부분은 상기 챔버로부터 제거된다. 그 결과, 상기 제1 박막(10a) 상에는 상기 화학 흡착된 제1 부분으로서 알루미늄 전구체 분자들이 남는다.
그리고, 상기 챔버 내부로 질화제를 약 0.3 내지 1.0초 동안 제공한다. 상기 질화제의 예로서는 암모니아 가스 등을 들 수 있다. 언급한 바와 같이, 상기 질화제를 제공함으로써 상기 질화제는 상기 제1 박막(10a) 상에 화학 흡착된 알루미늄 전구체 물질의 제1 부분인 알루미늄 전구체 분자들과 화학적으로 반응한다. 그 결과, 상기 제1 박막(10a) 상에 화학 흡착된 알루미늄 전구체 물질의 제1 부분을 질화시킨다.
계속해서, 상기 챔버 내부로 퍼지 가스를 약 0.5 내지 5.0초 동안 제공한다. 상기 퍼지 가스의 예로서는 질소 가스를 들 수 있다. 이와 같이, 상기 퍼지 가스를 제공함으로써 상기 알루미늄 전구체 물질의 제1 부분과 반응하지 않은 질화제를 상기 챔버로부터 제거시킨다. 그 결과, 상기 제1 박막(10a) 상에는 상기 화학 흡착된 제1 부분으로서 알루미늄 전구체 분자들이 남는다. 즉, 상기 제1 박막(10a) 상에는 상기 AlxNy를 포함하는 고상 물질이 형성되는 것이다.
그리고, 상기 알루미늄 전구체 물질의 제공 → 상기 퍼지 가스의 제공 → 상기 질화제의 제공 → 상기 퍼지 가스의 제공을 원하는 두께를 얻을 때까지 반복적 으로 수행한다. 이에 따라, 상기 제1 박막(10a) 상에는 상기 AlxNy를 포함하는 제2 박막(12a)이 형성된다.
다른 실시예로서, 상기 실리콘 질화물을 포함하는 제2 박막(12a)을 화학기상증착을 수행하여 형성할 경우에는 반응 가스로서 SiH2Cl2와 4NH2 등을 사용하여 약 700 내지 800℃의 온도에서 수행한다.
아울러, 본 실시예에서는 상기 제2 박막(12a)을 약 50 내지 150Å의 두께를 갖도록 형성하는데, 바람직하게는 약 50 내지 120Å의 두께를 갖도록 형성하고, 보다 바람직하게는 약 80 내지 100Å의 두께를 갖도록 형성하고, 가장 바람직하게는 약 90Å의 두께를 갖도록 형성한다.
계속해서, 도 2c에 도시된 바와 같이, 상기 제2 박막(12a) 상에 제3 박막(14a)을 형성한다. 여기서, 상기 제3 박막(14a)은 도 1에서 언급한 블로킹 절연막(14)으로 형성하는 것이다.
그러므로, 상기 제3 박막(14a)은 AlpNq, 금속 산화물, 실리콘 산화물 등을 포함하는 것이 바람직하다. 특히, 전술한 제2 박막(12a)이 실리콘 질화물을 포함할 경우에는 상기 제3 박막(14a)은 AlpNq를 포함하는 것이 바람직하다.
또한, 언급한 바와 같이, 상기 제2 박막(12a)이 AlxNy를 포함하고, 상기 제3 박막(14a)이 AlpNq를 포함할 경우에는, 상기 제2 박막(12a)의 AlxNy의 경우에는 x＞y(상기 x, y 각각은 양의 정수이다)를 만족하는 것이 바람직하고, 상기 제3 박막(14a)의 AlpNq의 경우에는 p＜q(상기 p, q 각각은 양의 정수이다)를 만족하는 것이 바람직하다.
그 이유는, 상기 제2 박막(12a)의 AlxNy에서 상기 x, y 각각이 양의 정수이고, x＞y를 만족해야만 전하 트랩막(12)으로 적용할 수 있는 트랩 사이트의 확보가 가능하기 때문이고, 상기 제3 박막(14a)의 AlpNq에서 상기 p, q 각각이 양의 정수이고, p＜q를 만족해야만 블로킹 절연막(14)으로 적용할 수 있는 약 18의 유전율의 확보가 가능하기 때문이다.
상기 제3 박막(14a)의 경우에도 분자선 에피택시얼 성장, 스퍼터링, 화학기상증착, 원자층 적층을 수행하여 형성하는 것이 바람직하고, 상기 제3 박막(14a)이 AlpNq를 포함할 경우에는 원자층 적층을 수행하는 것이 더욱 바람직하다.
상기 AlpNq를 포함하는 제3 박막(14a)을 원자층 적층을 수행하여 형성하는 방법은 전술한 상기 AlxNy를 포함하는 제2 박막(12a)을 원자층 적층을 수행하여 형성하는 방법과 동일하다.
다만, 상기 제2 박막(12a)이 AlxNy를 포함하고, 상기 제3 박막(14a)이 AlpNq를 포함할 경우에는, 상기 제2 박막(12a) 상에 AlpNq의 예비-제3 박막(도시되지 않음)을 형성한 후, 질소 가스 분위기에서 열처리 또는 플라즈마 처리를 수행하여 상기 제3 박막(14a)의 AlpNq에서 p＜q의 조건을 만족시킨다.
다른 실시예로서, 상기 하프늄 산화물과 같은 금속 산화물을 포함하는 제3 박막(14a)을 원자층 적층을 수행하여 형성하는 방법은 다음과 같다.
먼저, 챔버 내부의 온도와 압력 각각을 약 200 내지 500℃의 온도와 약 0.3 내지 3.0 tOrr의 압력으로 조절한 상태에서 상기 챔버 내부에 위치시킨 상기 반도 체 기판(30)의 제2 박막(12a) 상부로 하프늄 전구체 물질을 약 0.5 내지 3초 동안 제공한다. 상기 하프늄 전구체 물질의 예로서는 TEMAH(tetrakis ethyl methyl amino hafnium, Hf[NC2H5CH3]4) 등을 들 수 있다. 이와 같이, 상기 반도체 기판(30)의 제2 박막(12a) 상부로 상기 하프늄 전구체 물질을 제공함으로서 상기 하프늄 전구체 물질의 제1 부분이 상기 반도체 기판(30)의 제2 박막(12a) 상에 화학 흡착한다. 그리고, 상기 하프늄 전구체 물질의 제1 부분을 제외한 제2 부분은 상기 반도체 기판(30)의 제2 박막(12a) 상에 화학 흡착된 제1 부분에 물리 흡착되거나 상기 챔버 내부에 표류한다.
이어서, 퍼지 가스를 약 0.5 내지 20초 동안 챔버 내부로 제공한다. 상기 퍼지 가스의 예로서는 아르곤 가스 등을 들 수 있다. 이와 같이, 상기 퍼지 가스를 제공함으로서 상기 챔버 내에 표류하거나 상기 하프늄 전구체 물질의 제1 부분에 물리 흡착된 제2 부분은 제거된다. 그 결과, 상기 반도체 기판(30)의 제2 박막(12a) 상에는 상기 하프늄 전구체 물질의 제1 부분인 하프늄 전구체 분자들이 남는다.
계속해서, 상기 챔버 내부로 약 1 내지 7초 동안 산화제를 제공한다. 상기 산화제의 예로서는 O3 등을 들 수 있다. 그 결과, 상기 반도체 기판(30)의 제2 박막(12a) 상에 화학 흡착된 하프늄 전구체 물질의 제1 부분인 하프늄 전구체 분자들과 상기 산화제가 화학적으로 반응하여 상기 하프늄 전구체 분자들을 산화시킨다.
이어서, 상기 챔버 내부로 언급한 바와 동일하게 상기 퍼지 가스를 제공한 다. 그 결과, 화학적으로 반응하지 않은 상기 산화제가 제거됨으로써 상기 반도체 기판(30)의 제2 박막(12a) 상에는 하프늄 산화물을 포함하는 고상 물질이 형성된다.
그리고, 언급한 하프늄 전구체 물질의 제공, 퍼지 가스의 제공, 산화제의 제공 및 퍼지 가스의 제공을 적어도 1회 반복하여 수행한다. 그 결과, 상기 반도체 기판(30)의 제2 박막(12a) 상에는 상기 제3 박막(14a)으로서 하프늄 산화막이 형성된다.
또 다른 실시예로서, 상기 실리콘 산화물을 포함하는 제3 박막(14a)을 화학기상증착을 수행하여 형성할 수도 있다.
그리고, 본 실시예에서는 상기 제3 박막(14a)을 약 5 내지 70Å의 두께를 갖도록 형성하는 것이 바람직하다.
도 2d를 참조하면, 상기 제3 박막(14a) 상에 도전물의 제4 박막(18a)을 형성한다. 상기 제4 박막(18a)은 도 1에서 언급한 게이트 구조물(100)의 게이트 전극(18)으로 형성하는 것으로서, 폴리 실리콘 또는 일함수가 약 4.0eV 이상의 금속을 포함하는 것이 바람직하다.
도 2e를 참조하면, 상기 반도체 기판(30) 상에 제1 박막(10a), 제2 박막(12a), 제3 박막(14a) 및 제4 박막(18a)을 형성한 후, 패터닝을 수행한다. 그러면, 상기 반도체 기판(30) 상부에는 도 1에서 언급한 터널 절연막(10), 전하 트랩막(12), 블로킹 절연막(14) 및 게이트 전극(18)을 포함하는 게이트 구조물(100)이 형성된다.
구체적으로, 상기 제4 박막(18a) 상에 상기 제4 박막(18a)을 부분적으로 노출시키는 포토레지스트 패턴(80)을 형성한 후, 상기 포토레지스트 패턴(80)을 식각 마스크로 사용한 식각을 수행한다. 이에 따라, 상기 포토레지스트 패턴(80)에 의해 노출된 제4 박막(18a), 제3 박막(14a), 제2 박막(12a) 및 제1 박막(10a)이 순차적으로 제거된다. 그러면, 언급한 바와 같이, 상기 반도체 기판(30) 상부에는 게이트 구조물(100)이 형성된다.
이어서, 상기 포토레지스트 패턴(80)을 마스크로 사용한 이온 주입을 수행한다. 이에 따라, 상기 게이트 구조물(100)과 인접하는 반도체 기판(30)의 표면 아래에는 소스/드레인(34a, 34b)이 형성된다. 이와 같이, 상기 소스/드레인(34a, 34b)을 형성함에 따라 상기 소스/드레인(34a, 34b) 사이에는 채널 영역(36)이 형성된다.
그리고, 상기 게이트 전극(18) 상에 형성되어 있는 포토레지스트 패턴(80)을 제거한다. 그러면, 도 1에 도시된 바와 같이 터널 절연막(10), 전하 트랩막(12), 블로킹 절연막(14) 및 게이트 전극(18)을 포함하는 게이트 구조물(100)을 단위 셀로 갖는 SONOS 타입의 비휘발성 반도체 장치(300)가 형성된다.
언급한 바에 의하면, 본 발명의 상기 SONOS 타입의 비휘발성 메모리 장치(300)에서 게이트 구조물(100)은 터널 절연막(10), AlxNy(상기 x, y 각각은 양의 정수이고, x＞y 이다)을 포함하는 전하 트랩막(12), AlpNq(상기 p, q 각각은 양의 정수이고, p＜q 이다)을 포함하는 블로킹 절연막(14) 및 게이트 전극(18)을 포함하거나, 터널 절연막(10), AlxNy(상기 x, y는 양의 정수이다)을 포함하는 전하 트랩 막(12), 금속 산화물을 포함하는 블로킹 절연막(14) 및 게이트 전극(18)을 포함하거나, 터널 절연막(10), AlxNy(상기 x, y 각각은 양의 정수이다)을 포함하는 전하 트랩막(12), 실리콘 산화물을 포함하는 블로킹 절연막(14) 및 게이트 전극(18)을 포함하거나, 터널 절연막(10), 실리콘 질화물을 포함하는 전하 트랩막(12), AlpNq(상기 p, q 각각은 양의 정수이다)을 포함하는 블로킹 절연막(14) 및 게이트 전극(18)을 포함한다.
따라서, 본 발명의 상기 SONOS 타입의 비휘발성 메모리 장치는 상기 전하 트랩막 및 상기 블로킹 절연막 중 적어도 하나가 AlxNy(또는 AlpNq)을 포함한다. 특히, 상기 AlxNy은 트랩 사이트의 확보가 용이하므로 상기 전하 트랩막으로 적용할 수 있다. 또한, 상기 AlpNq는 높은 유전율을 갖고, 누설 전류 특성이 우수하기 때문에 상기 블로킹 절연막으로 적용할 수 있다. 아울러, 상기 AlxNy은 내산화성이 우수하고, 스트레스에 둔감하기 때문에 공정 적용이 용이하다.
그러므로, 본 발명의 SONOS 타입의 비휘발성 메모리 장치는 우수한 전기적 성능의 구현이 가능하고, 보다 고집적화가 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (21)
- 반도체 기판;상기 반도체 기판 표면 아래에 부분적으로 형성되고, 불순물이 도핑된 소스/드레인;상기 반도체 기판 표면 아래의 상기 소스/드레인 사이에 위치하는 채널 영역;상기 반도체 기판의 채널 영역 상부에 형성되는 터널 절연막;상기 터널 절연막 상에 형성되며, x＞y(상기 x, y 각각은 양의 정수)를 만족하는 AlxNy을 포함하는 전하 트랩막;상기 전하 트랩막 상에 형성되며, p<q(상기 p, q 각각은 양의 정수)를 만족하는 AlpNq을 포함하는 블로킹 절연막; 및상기 블로킹 절연막 상에 형성되는 게이트 전극을 포함하는 SONOS 타입의 비휘발성 메모리 장치.
- 제1 항에 있어서, 상기 터널 절연막은 실리콘 산화물 또는 실리콘 산질화물을 포함하는 것을 특징으로 하는 SONOS 타입의 비휘발성 메모리 장치.
- 제1 항에 있어서, 상기 블로킹 절연막의 유전율은 상기 전하 트랩막의 유전율보다 큰 것을 특징으로 하는 SONOS 타입의 비휘발성 메모리 장치.
- 반도체 기판;상기 반도체 기판 표면 아래에 부분적으로 형성되고, 불순물이 도핑된 소스/드레인;상기 반도체 기판 표면 아래의 상기 소스/드레인 사이에 위치하는 채널 영역;상기 반도체 기판의 채널 영역 상부에 형성되는 터널 절연막;상기 터널 절연막 상에 형성되며, a＞b(상기 a, b 각각은 양의 정수)를 만족하는 AlaNb을 포함하는 전하 트랩막;상기 전하 트랩막 상에 형성되며, 산화물을 포함하는 블로킹 절연막; 및상기 블로킹 절연막 상에 형성되는 게이트 전극을 포함하는 SONOS 타입의 비휘발성 메모리 장치.
- 반도체 기판;상기 반도체 기판 표면 아래에 부분적으로 형성되고, 불순물이 도핑된 소스/드레인;상기 반도체 기판 표면 아래의 상기 소스/드레인 사이에 위치하는 채널 영역;상기 반도체 기판의 채널 영역 상부에 형성되는 터널 절연막;상기 터널 절연막 상에 형성되며, 실리콘 질화물을 포함하는 전하 트랩막;상기 전하 트랩막 상에 형성되며, c<d(상기 c, d 각각은 양의 정수)를 만족하는 AlcNd을 포함하는 블로킹 절연막; 및상기 블로킹 절연막 상에 형성되는 게이트 전극을 포함하는 SONOS 타입의 비휘발성 메모리 장치.
- 제1 항에 있어서, 상기 게이트 전극은 폴리 실리콘, 일함수 4.0eV 이상의 금속 또는 이들의 혼합물을 포함하는 것을 특징으로 하는 SONOS 타입의 비휘발성 메모리 장치.
- 반도체 기판 상에 절연물의 제1 박막을 형성하는 단계;상기 제1 박막 상에 AlxNy(알루미늄 질화물)(상기 x, y 각각은 양의 정수이고, x＞y 이다)의 제2 박막을 형성하는 단계;상기 제2 박막 상에 AlpNq(상기 p, q 각각은 양의 정수이고, p＜q 이다)의 제3 박막을 형성하는 단계;상기 제3 박막 상에 도전물의 제4 박막을 형성하는 단계;상기 제4 박막, 제3 박막, 제2 박막 및 제1 박막을 순차적으로 식각하여 상기 반도체 기판의 상부에 상기 제1 박막의 터널 절연막, 상기 제2 박막의 전하 트랩막, 상기 제3 박막의 블로킹 절연막 및 상기 제4 박막의 게이트 전극을 포함하는 결과물을 형성하는 단계; 및상기 결과물과 인접하는 반도체 기판의 표면 아래에 불순물을 도핑하여 소스/드레인을 형성하는 단계를 포함하는 SONOS 타입의 비휘발성 메모리 장치의 제조 방법.
- 청구항 8은(는) 설정등록료 납부시 포기되었습니다.제7 항에 있어서, 상기 제1 박막의 절연물은 실리콘 산화물 또는 실리콘 산질화물을 포함하는 것을 특징으로 하는 SONOS 타입의 비휘발성 메모리 장치의 제조 방법.
- 제7 항에 있어서, 상기 제2 박막과 상기 제3 박막 각각은 분자선 에피택시얼 성장, 스퍼터링, 화학기상증착 또는 원자층 적층을 수행하여 형성하는 것을 특징으로 하는 SONOS 타입의 비휘발성 메모리 장치의 제조 방법.
- 제9 항에 있어서, 상기 제2 박막과 상기 제3 박막 각각을 원자층 적층을 수행하여 형성할 때,상기 제1 박막 상부로 알루미늄 전구체 물질을 제공하여 상기 알루미늄 전구체 물질의 제1 부분은 상기 제1 박막 상에 화학 흡착시키고, 제2 부분은 물리 흡착시키는 단계;상기 제1 박막 상부로 퍼지 가스를 제공하여 상기 제1 박막 상에 물리 흡착된 알루미늄 전구체 물질의 제2 부분을 제거하는 단계;상기 제1 박막 상부로 질화제를 제공하여 상기 알루미늄 전구체 물질의 제1 부분과 화학적으로 반응시켜 상기 제1 박막 상에 AlxNy을 포함하는 제1 고상 물질을 형성하는 단계;상기 제1 박막 상부로 퍼지 가스를 제공하여 상기 알루미늄 전구체 물질의 제1 부분과 반응하지 않은 질화제를 제거하는 단계;상기 단계들을 적어도 1회 반복 수행하여 상기 제1 박막 상에 상기 AlxNy의 제2 박막을 형성하는 단계;상기 제2 박막 상부로 알루미늄 전구체 물질을 제공하여 상기 알루미늄 전구체 물질의 제1 부분은 상기 제2 박막 상에 화학 흡착시키고, 제2 부분은 물리 흡착시키는 단계;상기 제2 박막 상부로 퍼지 가스를 제공하여 상기 제2 박막 상에 물리 흡착된 알루미늄 전구체 물질의 제2 부분을 제거하는 단계;상기 제2 박막 상부로 질화제를 제공하여 상기 알루미늄 전구체 물질의 제2 부분과 화학적으로 반응시켜 상기 제2 박막 상에 AlpNq을 포함하는 제2 고상 물질을 형성하는 단계;상기 제2 박막 상부로 퍼지 가스를 제공하여 상기 알루미늄 전구체 물질의 제2 부분과 반응하지 않은 질화제를 제거하는 단계;상기 단계들을 적어도 1회 반복 수행하여 상기 제1 박막 상에 AlpNq의 예비-제3 박막을 형성하는 단계; 및질소 가스 분위기에서의 열처리 또는 플라즈마 처리를 수행하여 상기 예비-제3 박막을 상기 AlpNq(상기 p, q 각각은 양의 정수이고, p＜q 이다)의 제3 박막으로 형성하는 단계를 포함하는 것을 특징으로 하는 SONOS 타입의 비휘발성 메모리 장치의 제조 방법.
- 청구항 11은(는) 설정등록료 납부시 포기되었습니다.제7 항에 있어서, 상기 게이트 전극은 폴리 실리콘, 일함수 4.0eV 이상의 금속 또는 이들의 혼합물을 포함하는 것을 특징으로 하는 SONOS 타입의 비휘발성 메모리 장치의 제조 방법.
- 반도체 기판 상에 절연물의 제1 박막을 형성하는 단계;상기 제1 박막 상에 AlxNy(상기 x, y 각각은 양의 정수)의 제2 박막을 형성하는 단계;상기 제2 박막 상에 금속 산화물, 실리콘 산화물 또는 이들의 혼합물을 포함하는 제3 박막을 형성하는 단계;상기 제3 박막 상에 도전물의 제4 박막을 형성하는 단계;상기 제4 박막, 제3 박막, 제2 박막 및 제1 박막을 순차적으로 식각하여 상 기 반도체 기판의 상부에 상기 제1 박막의 터널 절연막, 상기 제2 박막의 전하 트랩막, 상기 제3 박막의 블로킹 절연막 및 상기 제4 박막의 게이트 전극을 포함하는 결과물을 형성하는 단계; 및상기 결과물과 인접하는 반도체 기판의 표면 아래에 불순물을 도핑하여 소스/드레인을 형성하는 단계를 포함하는 SONOS 타입의 비휘발성 메모리 장치의 제조 방법.
- 청구항 13은(는) 설정등록료 납부시 포기되었습니다.제12 항에 있어서, 상기 제1 박막의 절연물은 실리콘 산화물 또는 실리콘 산질화물을 포함하는 것을 특징으로 하는 SONOS 타입의 비휘발성 메모리 장치의 제조 방법.
- 청구항 14은(는) 설정등록료 납부시 포기되었습니다.제12 항에 있어서, 상기 제2 박막은 분자선 에피택시얼 성장, 스퍼터링, 화학기상증착 또는 원자층 적층을 수행하여 형성하는 것을 특징으로 하는 SONOS 타입의 비휘발성 메모리 장치의 제조 방법.
- 청구항 15은(는) 설정등록료 납부시 포기되었습니다.제14 항에 있어서, 상기 제2 박막을 원자층 적층을 수행하여 형성할 때,상기 제1 박막 상부로 알루미늄 전구체 물질을 제공하여 상기 알루미늄 전구체 물질의 제1 부분은 상기 제1 박막 상에 화학 흡착시키고, 제2 부분은 물리 흡착시키는 단계;상기 제1 박막 상부로 퍼지 가스를 제공하여 상기 제1 박막 상에 물리 흡착 된 알루미늄 전구체 물질의 제2 부분을 제거하는 단계;상기 제1 박막 상부로 질화제를 제공하여 상기 알루미늄 전구체 물질의 제1 부분과 화학적으로 반응시켜 상기 제1 박막 상에 AlxNy을 포함하는 제1 고상 물질을 형성하는 단계;상기 제1 박막 상부로 퍼지 가스를 제공하여 상기 알루미늄 전구체 물질의 제1 부분과 반응하지 않은 질화제를 제거하는 단계;상기 단계들을 적어도 1회 반복 수행하여 상기 제1 박막 상에 상기 AlxNy의 제2 박막을 형성하는 단계를 포함하는 것을 특징으로 하는 SONOS 타입의 비휘발성 메모리 장치의 제조 방법.
- 청구항 16은(는) 설정등록료 납부시 포기되었습니다.제12 항에 있어서, 상기 게이트 전극은 폴리 실리콘, 일함수 4.0eV 이상의 금속 또는 이들의 혼합물을 포함하는 것을 특징으로 하는 SONOS 타입의 비휘발성 메모리 장치의 제조 방법.
- 반도체 기판 상에 절연물의 제1 박막을 형성하는 단계;상기 제1 박막 상에 실리콘 질화물의 제2 박막을 형성하는 단계;상기 제2 박막 상에 AlpNq(상기 p, q 각각은 양의 정수)의 제3 박막을 형성하는 단계;상기 제3 박막 상에 도전물의 제4 박막을 형성하는 단계;상기 제4 박막, 제3 박막, 제2 박막 및 제1 박막을 순차적으로 식각하여 상 기 반도체 기판의 상부에 상기 제1 박막의 터널 절연막, 상기 제2 박막의 전하 트랩막, 상기 제3 박막의 블로킹 절연막 및 상기 제4 박막의 게이트 전극을 포함하는 결과물을 형성하는 단계; 및상기 결과물과 인접하는 반도체 기판의 표면 아래에 불순물을 도핑하여 소스/드레인을 형성하는 단계를 포함하는 SONOS 타입의 비휘발성 메모리 장치의 제조 방법.
- 청구항 18은(는) 설정등록료 납부시 포기되었습니다.제17 항에 있어서, 상기 제1 박막의 절연물은 실리콘 산화물 또는 실리콘 산질화물을 포함하는 것을 특징으로 하는 SONOS 타입의 비휘발성 메모리 장치의 제조 방법.
- 청구항 19은(는) 설정등록료 납부시 포기되었습니다.제17 항에 있어서, 상기 제3 박막은 분자선 에피택시얼 성장, 스퍼터링, 화학기상증착 또는 원자층 적층을 수행하여 형성하는 것을 특징으로 하는 SONOS 타입의 비휘발성 메모리 장치의 제조 방법.
- 청구항 20은(는) 설정등록료 납부시 포기되었습니다.제17 항에 있어서, 상기 제3 박막을 원자층 적층을 수행하여 형성할 때,상기 제2 박막 상부로 알루미늄 전구체 물질을 제공하여 상기 알루미늄 전구체 물질의 제1 부분은 상기 제1 박막 상에 화학 흡착시키고, 제2 부분은 물리 흡착시키는 단계;상기 제2 박막 상부로 퍼지 가스를 제공하여 상기 제1 박막 상에 물리 흡착 된 알루미늄 전구체 물질의 제2 부분을 제거하는 단계;상기 제2 박막 상부로 질화제를 제공하여 상기 알루미늄 전구체 물질의 제1 부분과 화학적으로 반응시켜 상기 제2 박막 상에 상기 AlpNq을 포함하는 제1 고상 물질을 형성하는 단계;상기 제2 박막 상부로 퍼지 가스를 제공하여 상기 알루미늄 전구체 물질의 제1 부분과 반응하지 않은 질화제를 제거하는 단계;상기 단계들을 적어도 1회 반복 수행하여 상기 제2 박막 상에 상기 AlpNq의 제3 박막을 형성하는 단계를 포함하는 것을 특징으로 하는 SONOS 타입의 비휘발성 메모리 장치의 제조 방법.
- 청구항 21은(는) 설정등록료 납부시 포기되었습니다.제17 항에 있어서, 상기 게이트 전극은 폴리 실리콘, 일함수 4.0eV 이상의 금속 또는 이들의 혼합물을 포함하는 것을 특징으로 하는 SONOS 타입의 비휘발성 메모리 장치의 제조 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050084509A KR100771923B1 (ko) | 2005-09-12 | 2005-09-12 | 소노스 타입의 비휘발성 메모리 장치 및 그 제조 방법 |
| US11/518,656 US20070057292A1 (en) | 2005-09-12 | 2006-09-11 | SONOS type non-volatile semiconductor devices and methods of forming the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050084509A KR100771923B1 (ko) | 2005-09-12 | 2005-09-12 | 소노스 타입의 비휘발성 메모리 장치 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20070029895A KR20070029895A (ko) | 2007-03-15 |
| KR100771923B1 true KR100771923B1 (ko) | 2007-11-01 |
Family
ID=37854205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050084509A KR100771923B1 (ko) | 2005-09-12 | 2005-09-12 | 소노스 타입의 비휘발성 메모리 장치 및 그 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20070057292A1 (ko) |
| KR (1) | KR100771923B1 (ko) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100755410B1 (ko) * | 2006-09-22 | 2007-09-04 | 삼성전자주식회사 | 게이트 구조물 및 이를 형성하는 방법, 비휘발성 메모리장치 및 이의 제조 방법 |
| US8748264B2 (en) * | 2007-03-30 | 2014-06-10 | Intel Corporation | Self-aligned charge-trapping layers for non-volatile data storage, processes of forming same, and devices containing same |
| KR100880230B1 (ko) * | 2007-05-28 | 2009-01-28 | 주식회사 동부하이텍 | 반도체 소자 및 그의 제조 방법 |
| CN100590804C (zh) * | 2007-06-22 | 2010-02-17 | 中芯国际集成电路制造(上海)有限公司 | 原子层沉积方法以及形成的半导体器件 |
| US20120168853A1 (en) * | 2007-06-22 | 2012-07-05 | Hua Ji | Semiconductor non-volatile memory device |
| KR20100101450A (ko) * | 2009-03-09 | 2010-09-17 | 삼성전자주식회사 | 반도체 소자 및 그 형성방법 |
| US20110083735A1 (en) * | 2009-10-13 | 2011-04-14 | Ips Ltd. | Solar cell and method of fabricating the same |
| US9536970B2 (en) * | 2010-03-26 | 2017-01-03 | Samsung Electronics Co., Ltd. | Three-dimensional semiconductor memory devices and methods of fabricating the same |
| US8836009B2 (en) * | 2011-12-01 | 2014-09-16 | National Chiao Tung University | Flash memory |
| US8980711B2 (en) * | 2012-02-28 | 2015-03-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory device structure and method |
| CN113621946A (zh) * | 2021-08-03 | 2021-11-09 | 横店集团东磁股份有限公司 | 一种叠层背膜及其制备方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6674138B1 (en) | 2001-12-31 | 2004-01-06 | Advanced Micro Devices, Inc. | Use of high-k dielectric materials in modified ONO structure for semiconductor devices |
| KR20050041154A (ko) * | 2003-10-30 | 2005-05-04 | 삼성전자주식회사 | 소노스 소자 및 그 제조 방법 |
| JP2005197531A (ja) | 2004-01-08 | 2005-07-21 | Macronix Internatl Co Ltd | 不揮発性半導体メモリ及びその動作方法 |
| KR20050080864A (ko) * | 2004-02-11 | 2005-08-18 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100688575B1 (ko) * | 2004-10-08 | 2007-03-02 | 삼성전자주식회사 | 비휘발성 반도체 메모리 소자 |
-
2005
- 2005-09-12 KR KR1020050084509A patent/KR100771923B1/ko not_active IP Right Cessation
-
2006
- 2006-09-11 US US11/518,656 patent/US20070057292A1/en not_active Abandoned
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6674138B1 (en) | 2001-12-31 | 2004-01-06 | Advanced Micro Devices, Inc. | Use of high-k dielectric materials in modified ONO structure for semiconductor devices |
| KR20050041154A (ko) * | 2003-10-30 | 2005-05-04 | 삼성전자주식회사 | 소노스 소자 및 그 제조 방법 |
| JP2005197531A (ja) | 2004-01-08 | 2005-07-21 | Macronix Internatl Co Ltd | 不揮発性半導体メモリ及びその動作方法 |
| KR20050080864A (ko) * | 2004-02-11 | 2005-08-18 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20070029895A (ko) | 2007-03-15 |
| US20070057292A1 (en) | 2007-03-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100628875B1 (ko) | 소노스 타입의 비휘발성 메모리 장치 및 그 제조 방법 | |
| KR100771923B1 (ko) | 소노스 타입의 비휘발성 메모리 장치 및 그 제조 방법 | |
| US12009401B2 (en) | Memory transistor with multiple charge storing layers and a high work function gate electrode | |
| KR100672829B1 (ko) | 전하 트랩 절연체의 제조 방법 및 소노스 타입의 비휘발성메모리 장치의 제조방법 | |
| KR100829605B1 (ko) | 소노스 타입의 비휘발성 메모리 장치의 제조 방법 | |
| US9306025B2 (en) | Memory transistor with multiple charge storing layers and a high work function gate electrode | |
| KR100894098B1 (ko) | 빠른 소거속도 및 향상된 리텐션 특성을 갖는 불휘발성메모리소자 및 그 제조방법 | |
| US6818558B1 (en) | Method of manufacturing a dielectric layer for a silicon-oxide-nitride-oxide-silicon (SONOS) type devices | |
| JP4583910B2 (ja) | 半導体装置のトランジスタ及びその製造方法 | |
| US20100041222A1 (en) | SONOS Type Stacks for Nonvolatile ChangeTrap Memory Devices and Methods to Form the Same | |
| US7115949B2 (en) | Method of forming a semiconductor device in a semiconductor layer and structure thereof | |
| KR100809606B1 (ko) | 비휘발성 메모리 소자 및 그 형성방법 | |
| WO2014008166A1 (en) | Memory transistor with multiple charge storing layers | |
| KR100669089B1 (ko) | 게이트 구조물, 이를 갖는 소노스 타입의 비휘발성 메모리장치 및 그 제조 방법 | |
| JP4358504B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| KR100791333B1 (ko) | 비휘발성 메모리 소자 제조 방법 및 이에 따라 제조된비휘발성 메모리 소자 | |
| US6828201B1 (en) | Method of manufacturing a top insulating layer for a sonos-type device | |
| KR20080002030A (ko) | 비휘발성 메모리 장치의 게이트 구조물 형성 방법 | |
| WO2005122246A1 (ja) | 半導体装置および半導体装置の製造方法 | |
| KR20090105837A (ko) | 반도체 기억 장치 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |