KR100672829B1 - 전하 트랩 절연체의 제조 방법 및 소노스 타입의 비휘발성메모리 장치의 제조방법 - Google Patents

전하 트랩 절연체의 제조 방법 및 소노스 타입의 비휘발성메모리 장치의 제조방법 Download PDF

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Abstract

전하 트랩 절연막의 제조 방법, SONOS 타입의 비휘발성 메모리 장치의 제조 방법에 관한 것으로서, 실리콘 산화물로 이루어진 제1 산화막을 형성한다. 실리콘 소스 물질과 질소 가스를 이용한 싸이클릭 화학기상증착 공정을 수행하여 상기 제1 산화막 상에 리치 실리콘 질화물(SixNy, x/y의 값이 0.7 내지 1.5이다)을 포함하는 실리콘 질화막을 형성한다. 상기 실리콘 질화막 상에 제2 산화막을 형성한다. 그 결과 소거 특성이 우수한 전하 트랩 절연체가 완성된다. 상기 SONOS 타입의 비휘발성 메모리 장치를 사용한 소거를 안정적으로 수행할 수 있다.

Description

전하 트랩 절연체의 제조 방법 및 소노스 타입의 비휘발성 메모리 장치의 제조방법{method of manufacturing a charge trapping dielectric and method of manufacturing the SONOS non-volatile memory device}
도 1은 본 발명의 실시예 1에 따른 전하 트랩 절연체를 나타내는 개략적인 단면도이다.
도 2는 도 1에 도시된 전하 트랩 절연체의 제조 방법을 나타내는 공정 흐름도이다.
도 3은 본 발명의 실시예 1에 따른 SONOS 타입의 비휘발성 메모리 장치를 나타내는 단면도이다.
도 4a 내지 도 4e는 도 3의 SONOS 타입의 비휘발성 메모리 장치를 제조하는 방법을 개략적으로 나타내는 단면도들이다.
도 5는 본 발명의 실시예 2에 따른 전하 트랩 절연체를 나타내는 개략적인 단면도이다.
도 6은 도 5에 도시된 전하 트랩 절연체의 제조 방법을 나타내는 공정 흐름도이다.
도 7은 본 발명의 실시예 2에 따른 SONOS 타입의 비휘발성 메모리 장치를 나타내는 단면도이다.
도 8a 내지 도 8d는 도 7의 SONOS 타입의 비휘발성 메모리 장치를 제조하는 방법을 개략적으로 나타내는 단면도들이다.
도 9는 도 5에 도시된 SONOS 타입의 비휘발성 메모리 장치의 인가 전압에 따른 전압의 변화를 나타내는 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
115 : 제1 산화막 122 : 제1 실리콘 질화박막
124 : 제2 실리콘 질화박막 120 : 실리콘 질화막
130 : 제2 산화막
본 발명은 전하 트랩 절연체의 제조방법 및 SONOS 타입의 비휘발성 메모리 장치의 제조 방법에 관한 것으로서, 보다 상세하게는 리치 실리콘 질화박막을 포함하는 전하 트랩 절연막의 제조 방법 및 이를 이용한 SONOS 타입의 비휘발성 메모리 장치의 제조 방법에 관한 것이다.
일반적으로, 비휘발성 메모리 장치는 단위 셀의 구조에 따라 플로팅 게이트 타입의 비휘발성 메모리 장치(floating gate type non-volatile memory device)와 플로팅 트랩 타입의 메모리 장치(floating trap type non-volatile memory device)로 나눌 수 있다. 특히, 상기 플로팅 트랩 타입의 비휘발성 메모리 장치는 주로 SONOS(silicon oxide nitride oxide semiconductor) 타입의 비휘발성 메모리 장치 로 나타낸다.
상기 플로팅 게이트 타입의 비휘발성 메모리 장치는 단위 셀로서 반도체 기판 상에 형성하는 터널 산화막, 플로팅 게이트와 유전막 및 콘트롤 게이트를 포함한다. 그리고, 상기 플로팅 게이트 내에 자유 전하(free carriers)의 형태로 전하를 저장하는 방법으로 프로그래밍을 수행한다. 특히, 상기 플로팅 게이트 타입의 비휘발성 메모리 장치는 상기 플로팅 게이트와 반도체 기판 사이에 개재하는 상기 터널 산화막에 결함이 발생하면 상기 플로팅 게이트에 저장된 전하를 모두 잃어버릴 수 있기 때문에 상기 터널 산화막을 상대적으로 두껍게 형성해야 한다. 그러나, 상기 터널 산화막을 다소 두껍께 형성할 경우에는 높은 동작 전압을 필요하고, 그 결과 주변 회로의 구조가 복잡해진다. 그러므로, 상기 플로팅 게이트 타입의 비휘발성 메모리 장치는 고집적화에 한계를 나타낸다.
상기 SONOS 타입의 비휘발성 메모리 장치는 단위 셀로서 반도체 기판 상에 형성하는 제1 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막의 다층 구조를 갖는 전하 트랩 절연체(charge trapping dielectric)와 상기 전하 트랩 절연체 상에 형성하는 단일 전극을 포함한다. 그리고, 상기 SONOS 타입의 비휘발성 메모리 장치는 상기 단일 전극과 반도체 기판 사이에 개재된 상기 전하 트랩 절연체에서 형성되는 트랩에 전자(e)를 저장하는 방법으로 프로그래밍을 수행한다. 특히, 상기 전자는 상기 실리콘 질화막의 깊은 준위 트랩(deep level trap)에 저장되기 때문에 상기 제1 실리콘 산화막을 상대적으로 얇게 형성할 수 있다.
이와 같이, 상기 제1 실리콘 산화막을 다소 얇게 형성할 경우에는 낮은 동작 전압에서도 구동이 가능하고, 그 결과 주변 회로의 구조가 간단해진다. 그러므로, 상기 SONOS 타입의 비휘발성 메모리 장치는 고집적화의 구현이 용이하다.
상기 SONOS 타입의 비휘발성 메모리 장치에 대한 예는 미국특허 6,501,681호에 개시되어 있다. 그러나, 상기 SONOS 타입의 비휘발성 메모리 장치는 상기 실리콘 질화막에 저장된 전하인 전자를 소거할 때 상기 전자가 완전히 소거되지 못하는 상황이 빈번하게 발생한다. 그 이유는, 상기 소거를 수행할 때 상기 실리콘 질화막에 저장된 전자가 파울러-노드하임(fowler-norheim) 터널링에 의해 상기 실리콘 질화막으로부터 상기 제1 실리콘 산화막을 터널링하여 상기 반도체 기판으로 완전히 이동해야 하는데 상기 실리콘 질화막에 전자가 계속적으로 남아 있는 상황이 발생하기 때문이다. 구체적으로, 상기 실리콘 질화막에 저장된 전자를 소거할 때 상기 단일 전극에서 생성된 전자가 상기 제2 실리콘 산화막을 통하여 상기 실리콘 질화막으로 이동하기 때문이다.
또한, 상기 SONOS 타입의 비휘발성 메모리 장치의 제조 방법이 일본공개특허 2002-217317에 개시되어 있다. 상기 장치의 제조하기 위해서는 기판 상에 하부 유전체막(BTM)으로 실리콘 산화막(SiO2)막을 형성한다. 이어서, 실리콘 산화막 상에 SiCl4 또는 Si2Cl6 가스와 암모니아(NH3)가스를 이용한 원자층 증착(ALD)공정을 수행하여 전하 축적막인 실리콘 질화막을 형성한다. 이후 상기 실리콘 질화막 상에 상부 유전막 및 게이트 전극을 형성함으로써 SONOS 타입의 비휘발성 메모리 장치가 완성된다.
그러나, 상기 일본 공개특허에 개시된 SONOS 타입의 비휘발성 메모리 장치의 제조 방법은 단지 상기 실리콘 질화막의 인큐베이션 시간을 감소 및 상기 실리콘 질화막의 계면 특성을 향상시키기 위해서 원자층 증착공정을 수행하는 실리콘 질화막(SixNy)을 형성하는데 있다. 따라서, 트랩 밀도가 높은 상기 실리콘 질화막을 형성하기 어려운 단점을 갖는다. 또한, 암모늄 가스의 유량을 증가시키면서 상기 실리콘 질화막을 형성하기 때문에 상기 실리콘 질화막에 트랩된 전자를 제거하는 프로그램 소거속도를 향상시키는데 한계를 갖는다. 이는 상기 실리콘 질화막이 리치 실리콘 질화물을 포함하고 있지 않기 때문이다.
본 발명의 제1 목적은 전자 트랩 밀도가 높은 동시에 전자의 원활한 소거가 가능하도록 리치 실리콘 질화물을 포함하는 전하 트랩 절연체의 제조 방법을 제공하는데 있다.
본 발명의 제2 목적은 상기 전하 트랩 절연막을 포함하는 SONOS 타입의 비휘발성 메모리 장치의 제조 방법을 제공하는데 있다.
상기 제1 목적을 달성하기 위한 본 발명의 바람직한 일 실시예에 따른 전하 트랩 절연체의 제조 방법은 실리콘 산화물로 이루어진 제1 산화막을 형성한다. 실리콘 소스 물질과 질소 가스를 이용한 싸이클릭 화학기상증착 공정을 수행하여 상기 제1 산화막 상에 리치 실리콘 질화물(SixNy, x/y의 값이 0.7 내지 1.5이다)을 포 함하는 실리콘 질화막을 형성한다. 상기 실리콘 질화막 상에 제2 산화막을 형성한다. 그 결과 반도체 기판 상에는 전하의 소거 특성이 우수한 전하 트랩 절연체가 완성된다.
특히, 리치 실리콘 질화물은 화학식 SixNy에서 x/y의 값이 0.85 내지 1.5인 것이 바람직하다. 상기 실리콘 소스 물질로 Si2Cl6 또는 Si3Cl8를 이용하고, 질소 가스로 NH3가스 또는 4NH2가스 또는 이들의 혼합가스를 이용하는 것이 바람직하다. 또한, 상기 리치 실리콘 질화물(SixNy)에서 상기 y가 4일 경우 X가 3이상인 것이 바람직하다.
상기 제1 목적을 달성하기 위한 본 발명의 바람직한 다른 실시예에 따른 전하 트랩 절연체의 제조 방법은 실리콘 산화물로 이루어진 제1 산화막을 형성한다. 상기 제1 산화막 상에 실리콘 질화물(SixNy x/y의 값이 0.7 내지 0.85이다)로 이루어진 제1 실리콘 질화박막을 형성한다. 상기 제1 실리콘 질화박막 상에 실리콘 소스 물질과 질소 가스를 이용한 싸이클릭 화학기상증착 공정을 수행하여 리치 실리콘 질화물(SixNy, x/y의 값이 0.85 내지 1.5이다)로 이루어진 제2 실리콘 질화박막을 형성한다. 상기 제2 실리콘 질화박막 상에 제2 산화막을 형성한다. 그 결과 반도체 기판 상에는 전하의 소거 특성이 우수한 전하 트랩 절연체가 완성된다.
특히, 상기 전하 트랩 절연체의 제조방법에서 상기 제1 실리콘 질화박막과 상기 제2 실리콘 질화박막은 인-시튜로 형성하는 것이 바람직하다. 또한, 상기 제1 실리콘 질화박막은 실리콘 질화막 전체 두께의 5 내지 60%의 두께를 갖고, 상기 제2 실리콘 질화박막은 상기 실리콘 질화막 두께의 40 내지 95%의 두께를 갖는 것이 바람직하다.
상기 제2 목적을 달성하기 위한 본 발명의 바람직한 일 실시예에 따른 SONOS 타입의 비휘발성 메모리 장치의 제조 방법은 반도체 기판 상에 실리콘 산화물로 이루어진 제1 산화막을 형성한다. 실리콘 소스 물질과 질소 가스를 이용한 싸이클릭 화학기상증착 공정을 수행하여 상기 제1 산화막 상에 리치 실리콘 질화물(SixNy, x/y의 값이 0.7 내지 1.5이다)을 포함하는 실리콘 질화막을 형성한다. 상기 실리콘 질화막 상에 제2 산화막을 형성한다. 상기 제2 산화막 상에 도전막을 형성한다. 상기 도전막, 제2 산화막, 실리콘 질화막 및 제1 산화막을 순차적으로 식각하여 상기 반도체 기판 상부에 제1 산화막 패턴, 실리콘 질화막 패턴 및 제2 산화막 패턴으로 이루어진 전하 트랩 절연체와, 도전성 패턴을 포함하는 게이트 구조물을 형성한다. 상기 게이트 구조물과 인접하는 상기 반도체 기판의 표면 아래에 불순물을 도핑하여 소스/드레인을 형성한다. 그 결과 상기 절연체에 트랩된 전하의 소거가 용이한 SONOS 타입의 비휘발성 메모리 장치가 완성된다.
상기 제2 목적을 달성하기 위한 본 발명의 바람직한 일 실시예에 따른 SONOS 타입의 비휘발성 메모리 장치의 제조 방법은 반도체 기판 상에 실리콘 산화물로 이루어진 제1 산화막을 형성한다. 상기 제1 산화막 상에 실리콘 질화물(SixNy, x/y의 값이 0.7 내지 0.85이다)로 이루어진 제1 실리콘 질화박막을 형성한다. 상기 제1 실리콘 질화박막 상에 실리콘 소스 물질과 질소 가스를 이용한 싸이클릭 화학기상증착 공정을 수행하여 리치 실리콘 질화물(SixNy, x/y의 값이 0.85 내지 1.5이다)로 이루어진 제2 실리콘 질화박막을 형성한다. 상기 실리콘 질화막 상에 제2 산화막을 형성한다. 상기 제2 산화막 상에 도전막을 형성한다. 상기 도전막, 제2 산화막, 상기 제1 실리콘 질화박막과 제2 실리콘 질화박막을 포함하는 실리콘 질화막 및 제1 산화막을 순차적으로 식각하여 상기 반도체 기판 상부에 제1 산화막 패턴, 실리콘 질화막 패턴 및 제2 산화막 패턴의 다층 구조를 갖는 전하 트랩 절연체와, 도전성 패턴을 포함하는 게이트 구조물을 형성한다. 상기 게이트 구조물과 인접하는 상기 반도체 기판의 표면 아래에 불순물을 도핑하여 소스/드레인을 형성한다. 그 결과 상기 절연체에 트랩된 전하의 소거가 용이한 SONOS 타입의 비휘발성 메모리 장치가 완성된다.
언급한 바와 같이, 본 발명에 의하면 SONOS 타입의 비휘발성 메모리 장치에 적용하는 리치 실리콘 질화물을 포함하는 전하 트랩 절연체는 전하의 저장능력이 우수할 뿐만 아니라 일정한 전압 하에서 상기 전하 트랩 절연체에 저장된 전자의 소거가 용이한 특성 갖는다. 이 때문에 본 발명의 SONOS 타입의 비휘발성 메모리 장치에서 프로그램 입력 속도 및 프로그램 소거 속도를 현저하게 증가시킬 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다 른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 첨부된 도면에 있어서, 기판, 막, 박막, 패턴 또는 구조물들 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 막, 박막, 패턴 또는 구조물들이 기판, 막 , 박막 또는 패턴들 "상에", "상부에"에 형성되는 것으로 언급되는 경우에는 각 막 , 박막, 패턴 또는 구조물들이 직접 기판, 막 , 박막 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 막 , 박막 또는 패턴들이 추가적으로 형성될 수 있다. 또한, 막 , 박막 또는 패턴이 "제1", "제2" ,"제3"로 언급될 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 막 , 박막 또는 패턴 구분하기 위한 것이다. 따라서, "제1", "제2" 및/또는 "제3"은 막 , 박막 또는 패턴에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다. 또한, 막과 패턴은 상호 교환적으로 사용할 수 있다.
실시예 1
전하 트랩 절연체
도 1은 본 발명의 실시예 1에 따른 전하 트랩 절연체를 나타내는 개략적인 단면도이다.
도 1을 참조하면, 상기 전하 트랩 절연체(50)는 SONOS 타입의 비휘발성 메모리 장치에 적용하기 위한 것으로서, 제1 산화막(15), 실리콘 질화막(20) 및 제2 산화막(30)의 다층 구조를 갖는다.
구체적으로, 상기 제1 산화막(15)은 전자의 터널링에 따른 에너지 장벽을 제공하는 터널막에 해당한다. 본 실시예의 제1 산화막(15)은 실리콘 산화막이다. 또한, 상기 제1 산화막(15)은 약 20 내지 50Å의 두께를 갖고, 바람직하게는 약 20 내지 40Å의 두께를 갖는다. 보다 바람직하게는 약 25 내지 35Å의 두께를 갖는다. 가장 바람직하게는 약 30Å의 두께를 갖는다. 여기서, 상기 제1 산화막(15)을 상대적으로 얇게 형성할 수 있는 것은 언급한 바와 같이 SONOS 타입의 비휘발성 메모리 장치가 전하 트랩 절연체(50)에서 형성되는 트랩에 전자를 저장하는 방법으로 프로그래밍을 수행하기 때문이다.
상기 실리콘 질화막(20)은 전자(전하)를 저장하는 저장막에 해당한다. 본 실시예의 실리콘 질화막(20)은 리치 실리콘 질화물을 포함한다. 상기 리치 실리콘 질화물을 포함하는 실리콘 질화막(20)은 실리콘 소스 물질과 질소 가스를 이용한 싸이클릭 화학기상증착 공정으로 형성된다.
특히, 상기 실리콘 질화막에 포함된 리치 실리콘 질화물(SixNy)에서 X/y의 값은 0.7 내지 1.5를 만족하고, 바람직하게는 X/y의 값은 0.85 내지 1.3을 만족한다. 보다 바람직하게는 X/y의 값은 0.9 내지 1.2를 만족한다. 또한, 상기 리치 실리콘 질화물(SixNy)에서 y가 4일 경우 바람직하게는 X는 3 내지 6이고, 보다 바람직하게는 X는 3.5 내지 5.5이다.
또한, 본 실시예에서는 상기 실리콘 질화막(20)은 약 50 내지 100Å의 두께를 갖는다. 바람직하게는 약 60 내지 90Å의 두께를 갖고, 보다 바람직하게는 약 65 내지 80Å의 두께를 갖는다. 가장 바람직하게는 약 70Å의 두께를 갖는다.
상기 제2 산화막(30)은 상기 SONOS 타입의 비휘발성 메모리 장치의 전극(미도시)으로부터 인가되는 전압을 차단하는 차단막에 해당한다. 상기 제2 산화막(30)은 실리콘 산화물 또는 금속 산화물을 포함한다. 본 실시예에서는 상기 제2 산화막(30)의 예로서는 금속 산화막을 들 수 있다.
전하 트랩 절연체의 제조 방법
도 2는 도 1에 도시된 전하 트랩 절연체의 제조 방법을 나타내는 공정 흐름도이다.
도 1 및 도 2를 참조하면, 먼저 반도체 기판 상에 실리콘 산화물로 이루어진 제1 산화막(15)을 형성한다(단계 S110).
구체적으로 상기 제1 산화막(15)은 화학기상증착(Chemical Vapor Deposition; CVD) 공정, 서브-대기 화학기상증착(Sub-Atmospheric CVD)공정, 저압 화학기상증착(Low Pressure CVD)공정 또는 강화 플라즈마 화학기상증착(Plasma Enhanced CVD)공정, 열 산화 공정으로 형성할 수 있다. 특히, 본 실시예의 상기 제1 산화막(15)은 열 산화 공정을 수행하는 것이 바람직하다.
상기 제1 산화막(15)을 형성하기 위한 열 산화는 약 900 내지 1,200℃의 온도에서 수행한다. 특히, 상기 열 산화의 수행에서는 상기 반도체 기판(15)이 급격한 온도 변화를 격지 않도록 낮은 온도에서 언급한 약 900 내지 1,200℃의 온도인 산화 온도까지 서서히 상승시킨다. 그리고, ±1℃ 범위에서 상기 산화 온도를 유지하여 상기 산화를 수행하여 제1 산화막(15)을 형성한 후, 상기 온도를 서서히 하강 시킨다. 아울러, 상기 열 산화에서는 상기 산화를 위한 반응 물질로서 산소(O2) 또는 수증기(H2O)를 제공한다.
또한, 본 실시예에서는 상기 제1 산화막(15)을 약 20 내지 50Å의 두께를 갖도록 형성한다. 바람직하게는 약 20 내지 40Å의 두께를 갖도록 형성하고, 보다 바람직하게는 약 25 내지 35Å의 두께를 갖도록 형성한다. 가장 바람직하게는 약 30Å의 두께를 갖도록 형성한다. 여기서, 상기 제1 산화막(15)을 상대적으로 얇게 형성할 수 있는 것은 언급한 바와 같이 SONOS 타입의 비휘발성 메모리 장치가 전하 트랩 절연체에서 형성되는 트랩에 전자를 저장하는 방법으로 프로그래밍을 수행하기 때문이다.
이어서, 상기 제1 산화막(15) 상에 리치 실리콘 질화물을 포함하는 실리콘 질화막(20)을 형성한다(단계 S120).
구체적으로, 기체 상태의 실리콘 소스 물질과 질소 가스를 이용한 싸이클릭 화학기상증착 공정을 수행하여 상기 제1 산화막 상에 리치 실리콘 질화물(SixNy x/y의 값이 0.7 내지 1.5이다)을 포함하는 실리콘 질화막(20)을 형성한다.
일반적으로 상기 리치 실리콘 질화물을 포함하는 실리콘 질화막(20)은 디클로르 실란(SiH2Cl2)가스 및 암모늄가스를 이용한 화학기상증착 공정으로 형성할 수 있다. 그러나, 상기 화학기상증착 방식으로 상기 실리콘 질화막(20)을 형성하기 위해서는 상기 디클로르실란 가스의 사용량을 증가시키는 것이 필수적이다. 상기 디 클로르 실란의 사용량의 증가는 반응 부산물인 NH4Cl 염의 생성이 증가시키는 문제점을 초래한다. 여기서, 상기 NH4Cl 염은 상기 반도체 기판 상에서 파티클로 작용한다.
따라서, 본 실시예에서는 상기 리치 실리콘 질화물을 포함하는 실리콘 질화막(20)은 싸이클릭 화학기상증착 공정으로 형성하는 것이 바람직하다. 이하, 일 예로 상기 싸이클릭 화학기상증착 공정을 수행하여 실리콘 질화막을 형성하는 방법을 구체적으로 설명하기로 한다.
먼저, 화학기상증착 챔버 내에 로딩된 반도체 기판의 상부로 실리콘 소스 물질을 약 0.5 내지 5초 동안 제공한다. 특히, 본 실시예에서는 상기 반응 물질을 약 1초 동안 제공한다. 상기 실리콘 소스물질의 제공에서는 엘디에스(LDS : liquid delivery system)를 사용한다. 상기 반도체 기판 상에는 제1 산화막이 형성되어 있다.
상기 리치 실리콘 질화물을 포함하는 실리콘 질화막을 형성하기 위해 적용되는 상기 실리콘 소스 물질의 예로서는 Si2Cl6 또는 Si3Cl8을 들 수 있다. 본 실시예에서는 실리콘 소스 물질로서, 액체 상태를 갖는 Si2Cl6를 기화시켜 기체 상태를 갖는 Si2Cl6가스를 사용하는 것이 바람직하다.
그 결과, 상기 실리콘 소스 물질은 일부는 상기 제1 산화막 상에 화학 흡착되고, 나머지 실리콘 소스 물질은 상기 제1 산화막 상부에서 물리적 흡착되거나 상 기 챔버 내에서 표류한다.
이어서, 상기 챔버 내부로 퍼지 가스를 제공한다. 상기 퍼지 가스의 예로서는 아르곤 가스, 질소 가스등과 같은 불활성 가스를 들 수 있다. 이때, 상기 퍼지 가스는 약 1 내지 30초 동안 제공한다. 이로 인해, 상기 챔버 내부로 퍼지 가스를 제공함으로서 상기 챔버 내에 표류하거나 상기 제1 산화막(15) 상부에서 물리적 흡착된 실리콘 소스 물질은 제거된다. 그 결과 상기 제1 산화막과 화학 흡착되지 않은 실리콘 소스 물질은 제거된다.
이어서, 상기 챔버 내부로 상기 질소 가스를 제공한다. 상기 질소 가스의 예로서는 NH3가스 및 4NH2가스 들 수 있다. 이들은 단독으로 사용하는 것이 바람직하고, 경우에 따라서 둘 이상을 혼합하여 사용할 수도 있다. 이때, 질소 가스는 약 0.5 내지 5초 동안 제공한다. 이와 같이 질소가스를 제공됨으로 인해 상기 제1 산화막 상에 흡착된 실리콘 소스 물질과 질소 가스는 화학적으로 반응하여 리치 실리콘 질화물로 형성된다.
이어서, 상기 챔버 내부로 퍼지 가스를 제공한다. 상기 퍼지 가스의 종류 및 제공 시간은 위에서 설명한 바와 동일하다. 이와 같이, 상기 챔버 내부로 퍼지 가스를 제공함으로서 상기 실리콘 소스 물질과 화학적으로 반응하지 않은 질소가스가 상기 챔버로부터 제거된다. 그 결과 이에 따라, 상기 제1 산화막(15) 상에는 소정의 두께를 갖는 리치 실리콘 질화물(SixNy)이 형성된다. 즉, 예비 실리콘 질화막이 형성된다.
특히, 상기 리치 실리콘 질화물(SixNy)에서 x/y의 값은 0.7 내지 1.5를 만족하고, 바람직하게는 x/y의 값은 0.85 내지 1.3을 만족한다. 보다 바람직하게는 x/y의 값은 0.9 내지 1.2를 만족한다. 또한, 리치 실리콘 질화물(SixNy)에서 y가 4일 경우 바람직하게는 X는 3 내지 6이고, 보다 바람직하게는 X는 3.5 내지 5.5이다.
이어서, 상기 예비 실리콘 질화막을 형성하는 단계들을 적어도 5 내지 10회 반복하여 수행한다. 그 결과, 상기 제1 산화막(15) 상에는 예비 실리콘 질화막들의 적층된 실리콘 질화막(20)이 형성된다. 이때, 상기 실리콘 질화막(20)은 리치 실리콘 질화물(SixNy x/y의 값이 0.7 내지 1.5이다)을 함유한다. 그리고, 상기 실리콘 질화막(20)의 두께는 상기 예비 실리콘 질화막을 형성하기 위한 공정들의 반복 회수에 따라 조절될 수 있다.
또한, 본 실시예의 실리콘 질화막을 형성하기 위한 싸이클릭 화학기상증착 공정은 바람직하게 약 400 내지 700℃에서 수행한다. 보다 바람직하게는 약 450 내지 650℃에서 수행한다. 다른 예로, 상기 예비 실리콘 질화막을 형성하는 공정시 실란 가스를 추가 도입하여 실리콘 함량이 보다 높은 리치 실리콘 질화물을 형성할 수 있다.
또한, 본 실시예에서는 상기 실리콘 질화막(20)을 약 50 내지 100Å의 두께를 갖도록 형성한다. 바람직하게는 약 60 내지 90Å의 두께를 갖도록 형성하고, 보다 바람직하게는 약 65 내지 80Å의 두께를 갖도록 형성한다. 가장 바람직하게는 약 70Å의 두께를 갖도록 형성한다.
이어서, 상기 리치 실리콘 질화물을 포함하는 실리콘 질화막 상에 제2 산화막을 형성한다(단계 S130).
구체적으로, 상기 제2 산화막(30)은 도 1에서 언급한 전하 트랩 절연체(50)의 금속 산화막 또는 실리콘 산화막(30)으로 형성된다. 상기 제2 산화막(30)이 금속 산화막일 경우 상기 제2 산화막(30)은 화학기상증착 공정으로 형성하는 것이 바람직하다. 반면에 상기 제2 산화막이 실리콘 산화막일 경우 상기 제2 산화막은 라디칼 산화 공정으로 형성하는 것이 바람직하다.
본 실시예에서는 상기 제2 산화막(30)을 약 100 내지 200Å의 두께를 갖도록 형성한다. 바람직하게는 약 120 내지 180Å의 두께를 갖도록 형성하고, 보다 바람직하게는 약 130 내지 170Å의 두께를 갖도록 형성한다. 가장 바람직하게는 약 150Å의 두께를 갖도록 형성한다.
SONOS 타입의 비휘발성 메모리 장치
도 3은 본 발명의 실시예 1에 따른 SONOS 타입의 비휘발성 메모리 장치를 나타내는 단면도이다.
도 3을 참조하면, SONOS 타입의 비휘발성 메모리 장치(300)는 단위 셀로서 전하트랩 절연체(50) 및 전극(55)을 포함하는 게이트 구조물(60)이 형성되는 반도체 기판(200)을 포함한다. 상기 반도체 기판(200)의 예로서는 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator : SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator : GOI) 기판, 실리콘-게르마늄 기판, 선택적 에피택시얼 성장(selective epitaxial growth : SEG)을 수행하여 획득한 에피택시 얼 박막의 기판 등을 들 수 있다.
그리고, 상기 반도체 기판(200)에는 액티브 영역과 필드 영역을 한정하기 위한 소자 분리막(205)이 형성된다. 상기 소자 분리막(205)의 예로서는 필드 산화막, 트렌치 소자 분리막 등을 들 수 있다.
또한, 상기 반도체 기판(200)의 표면 아래에는 불순물이 도핑된 영역인 소스/드레인(230a, 230b)이 형성된다. 구체적으로, 상기 소스/드레인(230a, 230b)은 상기 반도체 기판(200) 상부에 위치하는 게이트 구조물(60)과 인접하는 반도체 기판(200)의 표면 아래에 형성된다. 또한, 상기 소스/드레인(230a, 230b)의 형성을 위한 불순물의 예로서는 주기율표의 5족 원소인 N형 불순물로서 포스포러스, 아르제닉 등을 들 수 있다. 이들은 단독으로 사용하는 것이 바람직하고, 경우에 따라서 이들을 혼합하여 사용할 수 있다. 또한, 상기 소스/드레인(230a, 230b)의 형성을 위한 불순물은 주로 이온 주입을 수행하여 상기 반도체 기판(200)에 도핑시키는 것이 바람직하다.
이와 같이, 상기 반도체 기판(200)의 표면 아래에 소스/드레인(230a, 230b)을 형성함으로써 상기 소스/드레인(230a, 230b) 사이에는 채널 영역(236)이 위치하게 된다.
그러므로, 상기 게이트 구조물(60)은 상기 반도체 기판(200)의 채널 영역(236) 상부에 위치한다. 그리고, 상기 게이트 구조물(60)은 제1 산화막 패턴(15), 리치 실리콘 질화물을 포함하는 실리콘 질화막 패턴(20) 및 제2 산화막 패턴(30)을 포함하는 전하 트랩 절연체(50)와 전극(55)으로 이루어진다. 특히, 상기 리치 실리 콘 질화막 패턴(20)은 SixNy 화학식을 갖고, 상기 화학식에서 x/y의 값이 0.7 내지 1.5갖고, 바람직하게는 x/y의 값이 0.85 내지 1.3을 갖는다.
이하, 상기 전하 트랩 절연체(50)와 전극(55)의 게이트 구조물(60)을 단위 셀로 포함하는 SONOS 타입의 비휘발성 메모리 장치를 사용한 정보의 기록과 소거에 대하여 설명하기로 한다.
상기 SONOS 타입의 비휘발성 메모리 장치(300)를 사용하여 정보를 기록하는 경우에는 상기 반도체 기판(200)을 접지시키고, 상기 게이트 구조물(60)의 전극(55)에 양전압(Vg > 0)을 인가한다. 그러면, 상기 반도체 기판(200)과 상기 게이트 구조물(60)의 단일 전극(55) 사이에 전계가 형성됨으로써 상기 전하 트랩 절연체(50)의 제1 산화막 패턴(15)을 가로지르는 파울러-노드하임 전류가 발생한다. 이에 따라, 상기 소스/드레인(230a, 230b) 사이의 채널 영역(236)을 진행하던 전자는 상기 파울러-노드하임 전류에 의해 상기 제1 산화막 패턴(15)의 에너지 장벽을 터널링하여 상기 리치 실리콘 질화물을 포함하는 실리콘 질화막 패턴(20)으로 이동한다. 그리고, 상기 실리콘 질화막 패턴(20)에 저장된 전자는 상기 전하 트랩 절연체의 제2 산화막 패턴(30)의 에너지 장벽에 의해 상기 전극(55)으로의 이동이 차단되고, 그 결과 상기 리치 실리콘 질화막 패턴(20)에 트랩됨으로써 정보가 기록된다.
상기 SONOS 타입의 비휘발성 메모리 장치(300)를 사용하여 정보를 소거하는 경우에는 상기 반도체 기판(200)을 접지시키고, 상기 게이트 구조물(60)의 전극(55)에 음전압(Vg < 0)을 인가한다. 그러면, 상기 정보를 기록할 때와는 반대 방향 으로 전계가 형성되고, 그 결과 상기 전하 트랩 절연체(50)의 제1 산화막 패턴(15)을 가로지르는 파울러-노드하임 전류도 상기 정보를 기록할 때와는 반대 방향으로 발생한다. 이에 따라, 상기 전하 트랩 절연체(50)의 실리콘 질화막 패턴(20)에 저장된 전자는 상기 파울러-노드하임 전류에 의해 상기 제1 산화막 패턴(15)의 에너지 장벽을 터널링하여 상기 반도체 기판(200)으로 이동함으로써 정보가 삭제된다.
SONOS 타입의 비휘발성 메모리 장치 제조
도 4a 내지 도 4e는 도 3의 SONOS 타입의 비휘발성 메모리 장치를 제조하는 방법을 개략적으로 나타내는 단면도들이다.
도 4a를 참조하면, 상기 반도체 기판(200)에 트렌치 소자 분리막(205)을 형성하여 액티브 영역과 필드 영역을 한정한다. 상기 트렌치 소자 분리막(205)은 형성하는 것은 언급한 바와 같이 집적도 측면을 고려하기 때문이다.
도 4b를 참조하면, 상기 소자 분리막(205)이 형성된 반도체 기판(200) 상에 실리콘 산화물의 제1 산화막(15a)을 형성한다. 여기서, 상기 제1 산화막(15a)은 도 3에서 언급한 전하 트랩 절연체(50)의 제1 산화막 패턴(15)으로 형성하기 위래 적용된다. 상기 제1 산화막(15a)은 주로 열산화를 수행하여 형성하는 것이 바람직하다.
또한, 본 실시예에서는 상기 제1 산화막(15a)을 약 20 내지 50Å의 두께를 갖도록 형성하고, 바람직하게는 약 20 내지 40Å의 두께를 갖도록 형성한다. 보다 바람직하게는 약 25 내지 35Å의 두께를 갖도록 형성하고, 가장 바람직하게는 약 30Å의 두께를 갖도록 형성한다. 여기서, 상기 제1 산화막(15a)을 상대적으로 얇게 형성할 수 있는 것은 언급한 바와 같이 SONOS 타입의 비휘발성 메모리 장치가 전하 트랩 절연체(50)에서 형성되는 트랩에 전자(e)를 저장하는 방법으로 프로그래밍을 수행하기 때문이다.
도 4c를 참조하면, 상기 실리콘 산화물의 제1 산화막(15a) 상에 리치 실리콘 질화물로 이루어진 실리콘 질화막(20a)을 형성한다. 여기서, 상기 실리콘 질화막(20a)은 도 3에서 언급한 전하 트랩 절연체(50)의 실리콘 질화막 패턴(20)을 형성하기 위한 것이다. 상기 실리콘 질화막(20)은 실리콘 소스물질과 질소 가스를 이용한 사이클릭 화학기상증착 공정을 수행하여 형성하는 것이 바람직하다.
구체적으로, 상기 싸이클릭 화학기상증착 공정은 실리콘 소스물질로 Si2Cl6 또는 Si3Cl8를 이용하고, 상기 질소 가스로 NH3가스 또는 4NH2를 이용하여 약 400 내지 700℃의 온도에서 수행하는 것이 바람직하다.
실리콘 질화막(SixNy)에서 x/y의 값은 0.7 내지 1.5를 만족하고, 바람직하게는 x/y의 값은 0.85 내지 1.3을 만족한다. 보다 바람직하게는 x/y의 값은 0.9 내지 1.2를 만족한다. 또한, 실리콘 질화막(SixNy)에서 y가 4일 경우 바람직하게는 X는 3 내지 6이고, 보다 바람직하게는 X는 3.5 내지 5.5이다.
계속해서, 도 5c에 도시된 바와 같이, 상기 실리콘 질화막(20a) 상에 금속 산화물의 제2 산화막(30a)을 형성한다. 여기서, 상기 제2 산화막(30a)은 도 3에서 언급한 전하 트랩 절연체(50)의 제2 산화막 패턴(30)을 형성하기 위해 사용된다. 그리고, 상기 금속 산화물의 제3 산화막(30a)은 화학기상증착 공정을 수행하여 형 성하는 것이 바람직하다.
도 4d를 참조하면, 상기 제2 산화막(30a) 상에 전하 캐리어로서 전공의 생성이 가능한 불순물이 도핑된 도전막(55a)을 형성한다. 상기 도전막(55a)은 도 3에 도시된 게이트 구조물(60)의 전극(55)을 형성하기 위해 적용된다.
도 4e를 참조하면, 상기 반도체 기판(200) 상에 형성된 도전막(55a), 제2 산화막(30a) 리치 실리콘 질화물을 포함하는 실리콘 질화막(20a), 제1 산화막(10a)을 식각마스크를 이용하여 순차적으로 패터닝한다. 그 결과 상기 반도체 기판(200) 상부에는 제1 산화막 패턴(15), 실리콘 질화막 패턴(20), 제2 산화막 패턴(30)을 포함하는 전하 트랩 절연체(50)와 전극(55)으로 이루어진 게이트 구조물(60)이 형성된다.
이어서, 상기 게이트 구조물을 마스크로 사용하여 상기 게이트 구조물에 노출된 반도체 기판의 표면 아래로 불순물을 이온 주입한다. 이에 따라, 상기 게이트 구조물(100)과 인접하는 반도체 기판(200)의 표면 아래에는 소스/드레인(230a, 230b)이 형성된다. 이와 같이, 상기 소스/드레인(230a, 230b)을 형성됨에 따라 상기 소스/드레인(230a, 230b) 사이에는 채널 영역(236)이 형성된다.
그 결과 리치 실리콘 질화물로 이루어진 실리콘 질화막 패턴(20)을 포함하는 전하 트랩 절연체(50)와 전극(55)으로 이루어진 게이트 구조물(60)을 단위 셀로 갖는 SONOS 타입의 비휘발성 반도체 장치(300)가 완성된다.
언급한 본 실시예에서는 상기 SONOS 타입의 비휘발성 반도체 장치(300)의 게이트 구조물로서 플래나 타입에 한정하여 설명하고 있지만, 다른 실시예로서 상기 게이트 구조물을 버티컬 타입, 핀 타입 등으로도 형성할 수 있다.
실시예 2
전하 트랩 절연체
도 5는 본 발명의 실시예 2에 따른 전하 트랩 절연체를 나타내는 개략적인 단면도이다.
도 5를 참조하면, 상기 전하 트랩 절연체(150)는 SONOS 타입의 비휘발성 메모리 장치에 적용하기 위한 것으로서, 제1 산화막(115), 제1 실리콘 질화박막(122) 및 리치 실리콘 질화물로 이루어진 제2 실리콘 질화박막(124)을 포함하는 실리콘 질화막(120) 및 제2 산화막(130)의 다층 구조를 갖는다.
구체적으로, 상기 제1 산화막(115)은 전자의 터널링에 따른 에너지 장벽을 제공하는 터널막에 해당한다. 본 실시예의 제1 산화막(115)은 실리콘 산화막이고, 약 20 내지 50Å의 두께를 갖는다. 상기 제1 산화막(115)은 상기 SONOS 타입의 비휘발성 메모리 장치의 프로그래밍 또는 소거효율에 따라 그 두께가 변경될 수 있다.
상기 실리콘 질화막(120)은 전자(전하)를 저장하는 저장막으로 제1 실리콘 질화박막(122)과 리치 실리콘 질화물로 이루어진 제2 실리콘 질화박막(124)이 적층된 구조를 갖는다. 상기 제1 실리콘 질화박막(122)은 일반적인 실리콘 질화물로 이루어지며, 상기 제1 실리콘 질화박막(124)은 실리콘 함량이 높은 리치 실리콘 질화물로 이루어진다.
특히, 제1 실리콘 질화박막을 구성하는 실리콘 질화물(SixNy)에서 바람직하게 X/y의 값은 0.7 내지 0.85를 만족하고, 보다 바람직하게는 X/y의 값은 0.7 내지 0.8을 만족한다. 가장 바람직하게는 X/y의 값은 0.75이다. 반면에, 상기 제2 실리콘 질화박막(124)에 포함된 리치 실리콘 질화물(SixNy)에서 바람직하게 X/y의 값은 0.85 내지 1.5를 만족하고, 보다 바람직하게는 X/y의 값은 0.9 내지 1.3을 만족한다. 가장 바람직하게는 X/y의 값은 1.0이다. 또한, 상기 리치 실리콘 질화물(SixNy)에서 y가 4일 경우 바람직하게는 X는 3 내지 6이고, 보다 바람직하게는 X는 3.5 내지 5.5이다. 본 실시예에서 적용되는 제1 실리콘 질화박막(120)은 SONOS 타입의 비휘발성 메모리 장치의 프로그램시 상기 리치 실리콘 질화막(124)에 트랩되는 전자의 유지(retention)특성을 향상시키기 위해 적용된다.
다른 예로서, 상기 실리콘 질화막(120)은 제1 실리콘 질화박막(122), 제2 실리콘 질화박막(124) 및 제3 실리콘 질화박막(미도시)이 적층된 구조를 가질 수 있다. 상기 제1 실리콘 질화박막(122)은 상기 제1 실리콘 질화박막과 동일한 특성 및 조성을 갖는다.
상기 제2 산화막(130)은 상기 SONOS 타입의 비휘발성 메모리 장치의 전극(미도시)으로부터 인가되는 전압을 차단하는 차단막에 해당한다. 상기 제2 산화막(130)은 실리콘 산화물 또는 금속 산화물을 포함한다. 본 실시예에서는 상기 제2 산화막(130)의 예로서는 금속 산화막을 들 수 있다.
전하 트랩 절연체의 제조
도 6은 도 5에 도시된 전하 트랩 절연체의 제조 방법을 나타내는 공정 흐름도이다.
도 5 및 도 6을 참조하면, 먼저 반도체 기판(110) 상에 실리콘 산화물로 이루어진 제1 산화막(115)을 형성한다(단계 S210). 상기 제1 산화막의 형성방법 및 그 특성은 도 2 및 도 5에 도시된 제1 산화막에 대한 상세한 설명과 동일하다.
이어서, 상기 기체 상태의 실리콘 소스 물질과 질소 가스를 이용한 싸이클릭 화학기상증착 공정을 수행하여 상기 제1 산화막 상에 실리콘 질화물(SixNy x/y의 값이 0.7 내지 0.85이다)을 포함하는 제1 실리콘 질화박막(122)을 형성한다.(단계 S220).
특히, 상기 제1 실리콘 질화박막(122)은 SONOS 타입의 비휘발성 메모리 장치의 프로그램시 상기 리치 실리콘 질화물로 이루어진 제2 실리콘 질화막(124)에 트랩되는 전자의 유지(retention)특성을 향상시키기 위해 적용된다. 상기 제1 실리콘 질화박막(122)의 형성방법 및 그 특성은 도 5에 도시된 제1 실리콘 질화막의 상세한 설명과 동일하다.
이어서, 기체 상태의 실리콘 소스 물질과 질소 가스를 이용한 싸이클릭 화학기상증착 공정을 수행하여 상기 제1 실리콘 질화박막 상에 리치 실리콘 질화물(SixNy x/y의 값이 0.85 내지 1.5이다)로 이루어진 제2 실리콘 질화박막(124)을 형성한다.(단계 S230). 상기 제2 실리콘 질화박막(124)의 형성방법 및 그 특성은 도 1 및 도 2에 도시된 실리콘 질화막의 상세한 설명과 동일하다. 특히, 싸이클릭 화학기상증착 공정을 수행하여 상기 제2 실리콘 질화박막(124)을 형성할 경우 실란 가스를 추가적으로 도입하는 것이 바람직하다.
그 결과, 제1 실리콘 질화박막(122)과 리치 실리콘 질화물로 이루어진 제2 실리콘 질화박막(122)이 적층된 구조를 갖는 트랩용 실리콘 질화막(120)이 형성된다.
구체적으로 본 실시예의 제1 실리콘 질화박막(122)은 상기 실리콘 질화막(120) 전체 두께의 5 내지 60%에 해당하는 갖고, 바람직하게는 25 내지 45%에 해당하는 두께를 갖는다. 보다 바람직하게는 30 내지 40%의 두께를 갖는다. 이에 반해, 상기 제2 실리콘 질화박막(124)은 상기 실리콘 질화막(120) 전체 두께의 40 내지 95%에 해당하는 두께를 갖고, 바람직하게는 60 내지 75%에 해당하는 두께를 갖는다. 보다 바람직하게는 65 내지 70%의 두께를 갖는다.
본 실시예에서는 상기 제1 실리콘 질화박막(122)과 상기 제2 실리콘 질화박막(124)을 인시튜로 형성하는 것이 바람직하다.
다른 예로, 상기 제1 실리콘 질화박막(122) 및 제2 실리콘 질화박막을 포함하는 실리콘 질화막(120)은 제3 실리콘 질화박막(미도시)을 더 형성될 수 있다. 상기 제3 실리콘 질화박막(미도시)은 상기 제1 실리콘 질화박막 동일한 특성을 가질 뿐만 아니라 동일한 방법으로 형성된다.
이어서, 상기 실리콘 질화막(120) 상에 제2 산화막(130)을 형성한다(단계 S230). 본 실시예의 상기 제2 산화막은 금속 산화막이다. 상기 제2 산화막(130)에 대한 설명은 도 1에 도시된 제2 산화막에 대한 상세한 설명과 동일하다.
SONOS 타입의 비휘발성 메모리 장치
도 7은 본 발명의 실시예 2에 따른 SONOS 타입의 비휘발성 메모리 장치를 나타내는 단면도이다.
도 7을 참조하면, SONOS 타입의 비휘발성 메모리 장치(500)는 액티브 영역과 필드 영역을 한정하기 위한 소자 분리막(405)이 형성된 반도체 기판(400)과 전하 트랩 절연체(160)와 전극(155)으로 이루어진 게이트 구조물(160)을 포함한다. 구체적으로, 전하 트랩 절연체(160)는 제1 산화막 패턴(115), 제1 실리콘 질화박막 패턴(122), 리치 실리콘 질화물로 이루어진 제2 실리콘 질화박막 패턴(124), 제2 산화막 패턴(130)을 포함한다.
특히, 상기 제1 실리콘 질화박막 패턴(122)은 SixNy의 화학식에서 x/y의 값이 0.7 내지 0.85 갖는 실리콘 질화물로 이루어지고, 바람직하게는 x/y의 값이 0.7 내지 0.8을 갖는 실리콘 질화물로 이루어지는 것이 바람직하다. 이때, 상기 제1 실리콘 질화박막 패턴은 상기 실리콘 질화막 패턴(120) 전체 두께의 5 내지 60%에 해당하는 두께를 갖고, 바람직하게는 25 내지 45%에 해당하는 두께를 갖는다. 보다 바람직하게는 30 내지 40%의 두께를 갖는다.
이에 반해, 상기 제2 실리콘 질화박막 패턴은 SixNy의 화학식에서 x/y의 값이 0.85 내지 0.15 갖는 실리콘 질화물로 이루어지고, 바람직하게는 x/y의 값이 0.9 내지 1.3을 갖는 실리콘 질화물로 이루어지는 것이 바람직하다. 이때, 상기 제 2 실리콘 질화박막 패턴(124)은 상기 실리콘 질화막 패턴(120) 전체 두께의 40 내지 95%에 해당하는 두께를 갖고, 바람직하게는 60 내지 75%에 해당하는 두께를 갖는다. 보다 바람직하게는 65 내지 70%의 두께를 갖는다.
다른 예로서, 상기 전하 트랩 절연체(160)는 제3 실리콘 질화박막 패턴을 더 포함함 수 있다.
또한, 상기 반도체 기판(400)의 표면 아래에는 불순물이 도핑된 영역인 소스/드레인(430a, 430b)이 형성된다. 이와 같이, 상기 반도체 기판(400)의 표면 아래에 소스/드레인(430a, 430b)을 형성함으로써 상기 소스/드레인(430a, 430b) 사이에는 채널 영역(436)이 위치하게 된다. 상기 소자 분리막 및 소스/드레인(230a, 230b)은 도 3의 설명과 동일하기 때문에 생략한다.
SONOS 타입의 비휘발성 메모리 장치 제조
도 8a 내지 도 8d는 도 7의 SONOS 타입의 비휘발성 메모리 장치를 제조하는 방법을 개략적으로 나타내는 단면도들이다.
도 8a를 참조하면, 상기 반도체 기판(400)에 트렌치 소자 분리막(405)을 형성하여 액티브 영역과 필드 영역을 한정한다.
도 8b를 참조하면, 상기 소자 분리막(405)이 형성된 반도체 기판(400) 상에 실리콘 산화물의 제1 산화막(115a)을 형성한다. 여기서, 상기 제1 산화막(115a)은 도 7에서 언급한 전하 트랩 절연체(150)의 제1 산화막 패턴(115)으로 형성하기 위한 것이다.
이어서, 실리콘 산화물의 제1 산화막(115a) 상에 실리콘 질화물(SixNy의 화학식에서 x/y의 값이 0.7 내지 0.85이다)로 이루어진 제1 실리콘 질화박막(122a)을 형성한다. 여기서, 상기 제1 실리콘 질화박막(122a)의 형성 방법 및 그 특성은 도 5 및 6의 상세한 설명과 동일하다.
이어서, 상기 제1 실리콘 질화박막(122a) 상에 싸이클릭 화학기상증착 공정을 수행하여 리치 실리콘 질화물(SixNy의 화학식에서 x/y의 값이 0.85 내지 1.85이다)로 이루어진 제2 실리콘 질화박막(124a)을 형성한다. 여기서, 상기 제2 실리콘 질화박막(124a)의 형성은 방법 및 그 특성은 도 5 및 6의 상세한 설명과 동일하다.
그 결과 제1 실리콘 질화박막(122a) 및 제2 실리콘 질화박막(124a)이 적층된 구조를 갖는 전하 트랩용 실리콘 질화막(120a)이 형성된다.
계속해서, 실리콘 질화막(120a) 상에 금속 산화물의 제2 산화막(130a)을 형성한다. 여기서, 상기 제2 산화막(130a)은 도 7에서 언급한 전하 트랩 절연체(150)의 제2 산화막 패턴(130)을 형성하기 위해 사용된다. 그리고, 상기 금속 산화물의 제3 산화막(130a)은 화학기상증착 공정을 수행하여 형성하는 것이 바람직하다.
도 8c를 참조하면, 상기 제2 산화막(130a) 상에 도전막(155a)을 형성한다. 상기 도전막(155a)은 도 7에 도시된 게이트 구조물(160)의 전극(155)을 형성하기 위해 적용된다.
도 8d를 참조하면, 상기 반도체 기판(400) 상에 형성된 도전막(155a), 제2 산화막(130a), 제1 실리콘 질화박막(122a)과 제2 실리콘 질화박막(124a)을 포함하 는 실리콘 질화막(120a), 제1 산화막(110a)을 식각 마스크를 이용하여 순차적으로 패터닝한다. 그 결과 상기 반도체 기판(400) 상부에는 도 7에서 언급한 제1 산화막 패턴(110), 실리콘 질화막 패턴(120), 제2 산화막 패턴(130)을 포함하는 전하 트랩 절연체(150)와 전극(155)을 포함하는 게이트 구조물(160)이 형성된다.
이어서, 상기 게이트 구조물(160)에 노출된 반도체 기판의 표면 아래로 불순물을 이온 주입하여 상기 게이트 구조물(160)과 인접하는 반도체 기판(400)의 표면 아래에는 소스/드레인(430a, 430b)이 형성된다. 이와 같이, 상기 소스/드레인(430a, 430b)을 형성됨에 따라 상기 소스/드레인(430a, 430b) 사이에는 채널 영역(436)이 형성된다.
그 결과 리치 실리콘 질화박막 패턴(124)포함하는 전하 트랩 절연체(150)와 전극(155)으로 이루어진 게이트 구조물(160)을 단위 셀로 갖는 SONOS 타입의 비휘발성 반도체 장치(500)가 완성된다.
SONOS 타입의 비휘발성 반도체 장치의 프로그램 소거 평가
일반적인 화학기상증착으로 공정으로 형성된 실리콘 질화막을 갖는 전하 트랩 절연체를 포함하는 SONOS 타입의 비휘발성 메모리 장치(샘플 A)의 소거 특성과 도 5에 도시된 리치 실리콘 질화박막을 갖는 전하 트랩 절연체를 포함하는 SONOS 타입의 비휘발성 메모리 장치(샘플 B)의 소거 특성을 비교하였다. 그 결과 도 9의 그래프에 개시되어 있다.
도 9는 도 5에 도시된 SONOS 타입의 비휘발성 메모리 장치의 인가 전압에 따른 전압의 변화를 나타내는 그래프이다.
도 9를 참조하면, 상기 샘플 A의 SONOS 타입의 비휘발성 메모리 장치의 소거 특성은 인가 전압이 증가될수록 상기 전하 트랩 절연체의 실리콘 질화막에 저장된 전자가 변화가 거의 없음을 확인할 수 있다. 즉, 전압이 증가될수록 전자가 소거되지 못하고 오히려 증가하는 것을 확인할 수 있다.
반면에 샘플 B의 SONOS 타입의 비휘발성 메모리 장치의 소거 특성은 전압이 증가될수록 상기 전하 트랩 절연체의 리치 실리콘 질화박막에 저장된 전자가 변화가 현저함을 확인할 수 있다. 즉, 전압이 증가될수록 전자가 소거량이 현저하게 증가하는 것을 확인할 수 있다.
본 발명의 SONOS 타입의 비휘발성 메모리 장치를 사용한 소거를 수행할 때 전하 트랩 절연체에 트랩된 전자를 충분하게 감소시킬 수 있다. 그러므로, 상기 SONOS 타입의 비휘발성 메모리 장치를 사용한 소거를 안정적으로 수행할 수 있다.
따라서, 본 발명에 의하면 SONOS 타입의 비휘발성 메모리 장치를 보다 적극적으로 활용할 수 있는 이점을 기대할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (19)

  1. 실리콘 산화물로 이루어진 제1 산화막을 형성하는 단계;
    실리콘 소스 물질과 질소 가스를 이용한 싸이클릭 화학기상증착 공정을 수행하여 상기 제1 산화막 상에 리치 실리콘 질화물(SixNy, x/y의 값이 0.7 내지 1.5이다)을 포함하는 실리콘 질화막을 형성하는 단계; 및
    상기 실리콘 질화막 상에 제2 산화막을 형성하는 단계를 포함하는 전하 트랩 절연체의 제조 방법.
  2. 제1항에 있어서, 상기 실리콘 소스 물질은 Si2Cl6 또는 Si3Cl8을 포함하는 것을 특징으로 하는 전하 트랩 절연체의 제조 방법.
  3. 제1항에 있어서, 상기 질소 가스는 NH3가스, 4NH2가스 또는 이들의 혼합가스를 포함하는 것을 특징으로 하는 전하 트랩 절연체의 제조 방법.
  4. 제1항에 있어서, 상기 싸이클릭 화학기상증착 공정은 400 내지 700℃에서 수행하는 것을 특징으로 하는 전하 트랩 절연체의 제조 방법.
  5. 제1항에 있어서, 상기 실리콘 질화막을 형성하는 단계는,
    상기 제1 산화막의 상부로 가스 상태의 실리콘 소스 물질을 도입하는 단계;
    제1 산화막에 실리콘 소스 물질을 화학 흡착시키는 단계:
    상기 제1 산화막과 화학 흡착되지 않은 실리콘 소스 물질을 제거하는 단계;
    상기 제1 산화막의 상부로 질소 가스를 도입하는 단계; 및
    상기 제1 산화막에 흡착된 실리콘 소스 물질에 상기 질소 가스를 화학적으로 반응시켜 예비 실리콘 질화막을 형성하는 단계를 포함하는 것을 특징으로 하는 전하 트랩 절연체의 제조 방법.
  6. 삭제
  7. 제1항에 있어서, 상기 제2 산화막은 금속 산화물을 포함하는 것을 특징으로 하는 전하 트랩 절연체의 제조 방법.
  8. 실리콘 산화물로 이루어진 제1 산화막을 형성하는 단계;
    상기 제1 산화막 상에 실리콘 질화물(SixNy, x/y 값이 0.7 내지 0.85이다.)로 이루어진 제1 실리콘 질화박막을 형성하는 단계;
    상기 제1 실리콘 질화박막 상에 실리콘 소스 물질과 질소 가스를 이용한 싸 이클릭 화학기상증착 공정을 수행하여 리치 실리콘 질화물(SixNy, x/y의 값이 0.85 내지 1.5이다)로 이루어진 제2 실리콘 질화박막을 형성하는 단계; 및
    상기 제2 실리콘 질화박막 상에 제2 산화막을 형성하는 단계를 포함하는 전하 트랩 절연체의 제조 방법.
  9. 제8항에 있어서, 상기 제1 실리콘 질화박막은 상기 제1 실리콘 질화박막 및 상기 제2 실리콘 질화박막이 적층된 구조를 갖는 실리콘 질화막 두께의 5 내지 60%의 두께를 갖는 것을 특징으로 하는 전하 트랩 절연체의 제조 방법.
  10. 제8항에 있어서, 상기 제2 실리콘 질화박막은 상기 제1 실리콘 질화박막 및 상기 제2 실리콘 질화박막이 적층된 구조를 갖는 실리콘 질화막 두께의 40 내지 95%의 두께를 갖는 것을 특징으로 하는 전하 트랩 절연체의 제조 방법.
  11. 제8항에 있어서, 상기 제2 실리콘 질화박막 상에 실리콘 질화물(SixNy, x/y의 값이 0.7 내지 0.85이다)로 이루어진 제3 실리콘 질화박막을 더 형성하는 것을 특징으로 하는 전하 트랩 절연체의 제조 방법.
  12. 제8항에 있어서, 상기 제1 실리콘 질화박막 및 제2 실리콘 질화박막은 인시튜로 형성하는 것을 특징으로 하는 전하 트랩 절연체의 제조 방법.
  13. 반도체 기판 상에 실리콘 산화물로 이루어진 제1 산화막을 형성하는 단계;
    실리콘 소스 물질과 질소 가스를 이용한 싸이클릭 화학기상증착 공정을 수행하여 상기 제1 산화막 상에 리치 실리콘 질화물(SixNy, x/y의 값이 0.7 내지 1.5이다)을 포함하는 실리콘 질화막을 형성하는 단계;
    상기 실리콘 질화막 상에 제2 산화막을 형성하는 단계;
    상기 제2 산화막 상에 도전막을 형성하는 단계;
    상기 도전막, 제2 산화막, 실리콘 질화막 및 제1 산화막을 순차적으로 식각하여 상기 반도체 기판 상부에 제1 산화막 패턴, 실리콘 질화막 패턴 및 제2 산화막 패턴의 다층 구조를 갖는 전하 트랩 절연체와, 도전성 패턴을 포함하는 게이트 구조물을 형성하는 단계; 및
    상기 게이트 구조물과 인접하는 상기 반도체 기판의 표면 아래에 불순물을 도핑하여 소스/드레인을 형성하는 단계를 포함하는 SONOS 타입의 비휘발성 메모리 장치의 제조 방법.
  14. 제13항에 있어서, 상기 리치 실리콘 질화물은 x/y의 값이 0.85 내지 1.5인 것을 특징으로 하는 SONOS 타입의 비휘발성 메모리 장치의 제조 방법.
  15. 제13항에 있어서, 상기 실리콘 소스 물질은 Si2Cl6 또는 Si3Cl8을 포함하고, 상기 질소 가스는 NH3가스, 4NH2가스 또는 이들의 혼합가스를 포함하는 것을 특징으로 하는 SONOS 타입의 비휘발성 메모리 장치의 제조 방법.
  16. 제13항에 있어서, 상기 싸이클릭 화학기상증착 공정은 400 내지 700℃에서 수행하는 것을 특징으로 하는 SONOS 타입의 비휘발성 메모리 장치의 제조 방법.
  17. 반도체 기판 상에 실리콘 산화물로 이루어진 제1 산화막을 형성하는 단계;
    상기 제1 산화막 상에 실리콘 질화물(SixNy, x/y의 비가 0.7 내지 0.85이다)로 이루어진 제1 실리콘 질화박막을 형성하는 단계;
    상기 제1 실리콘 질화박막 상에 실리콘 소스 물질과 질소 가스를 이용한 싸이클릭 화학기상증착 공정을 수행하여 리치 실리콘 질화물(SixNy, x/y의 값이 0.85 내지 1.5이다)로 이루어진 제2 실리콘 질화박막을 형성하는 단계;
    상기 실리콘 질화막 상에 제2 산화막을 형성하는 단계;
    상기 제2 산화막 상에 도전막을 형성하는 단계;
    상기 도전막, 제2 산화막, 상기 제1 실리콘 질화박막과 제2 실리콘 질화박막을 포함하는 실리콘 질화막 및 제1 산화막을 순차적으로 식각하여 상기 반도체 기판 상부에 제1 산화막 패턴, 실리콘 질화막 패턴 및 제2 산화막 패턴의 다층 구조를 갖는 전하 트랩 절연체와, 도전성 패턴을 포함하는 게이트 구조물을 형성하는 단계; 및
    상기 게이트 구조물과 인접하는 상기 반도체 기판의 표면 아래에 불순물을 도핑하여 소스/드레인을 형성하는 단계를 포함하는 SONOS 타입의 비휘발성 메모리 장치의 제조 방법.
  18. 제17항에 있어서, 상기 제1 실리콘 질화박막은 상기 실리콘 질화막 두께의 5 내지 60%의 두께를 갖고, 상기 제2 실리콘 질화박막은 상기 실리콘 질화막 두께의 40 내지 95%의 두께를 갖는 것을 특징으로 하는 SONOS 타입의 비휘발성 메모리 장치의 제조 방법.
  19. 제17항에 있어서, 상기 제2 실리콘 질화박막 상에 실리콘 질화물(SixNy , x/y의 값이 0.7 내지 0.85이다)로 이루어진 제3 실리콘 질화박막을 더 형성하는 것을 특징으로 하는 SONOS 타입의 비휘발성 메모리 장치의 제조 방법.
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