KR100811272B1 - 전하트랩층을 갖는 불휘발성 메모리소자 및 그 제조방법 - Google Patents
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Abstract
본 발명의 전하트랩층을 갖는 불휘발성 메모리소자는, 기판과, 기판 위에 배치되는 터널링층과, 터널링층 위에 배치되며, 내부에 저매니움으로 도핑된 트랩 사이트를 갖는 트랩층과, 트랩층 위에 배치되어 전하의 이동을 차단하는 차폐층과, 그리고 차폐층 위에 배치되는 컨트롤게이트전극을 구비한다.
불휘발성 메모리소자, 전하트랩층, 저매니움, 플라즈마 도핑
Description
도 1은 일반적인 전하트랩층을 갖는 불휘발성 메모리소자를 나타내 보인 단면도이다.
도 2는 본 발명의 일 실시예에 따른 전하트랩층을 갖는 불휘발성 메모리소자를 나타내 보인 단면도이다.
도 3 내지 도 6은 본 발명에 따른 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법의 일 예를 설명하기 위하여 나타내 보인 단면도들이다.
도 7 및 도 8은 본 발명에 따른 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법의 다른 예를 설명하기 위하여 나타내 보인 단면도들이다.
본 발명은 불휘발성 메모리소자 및 그 제조방법에 관한 것으로서, 특히 프로그램 및 소거특성이 개선된 전하트랩층을 갖는 불휘발성 메모리소자 및 그 제조방법에 관한 것이다.
일반적으로 데이터를 저장하기 위해 사용되는 반도체 메모리소자들은 휘발성(volatile) 및 불휘발성(non-volatile) 메모리소자로 구별될 수 있다. 휘발성 메모리소자들은, 전원공급이 중단됨에 따라 저장된 데이터를 소실하지만, 불휘발성 메모리소자들은 전원공급이 중단되더라도 저장된 데이터를 유지한다. 따라서 이동전화시스템, 음악 및/또는 영상 데이터를 저장하기 위한 메모리카드, 및 그 밖의 다른 응용장치에서와 같이, 전원을 항상 사용할 수 없거나, 종종 중단되거나, 또는 낮은 전력 사용이 요구되는 상황에서 불휘발성 메모리소자들이 폭넓게 사용된다.
통상적으로 불휘발성 메모리소자의 셀 트랜지스터는 적층된 게이트(stacked gate) 구조를 갖는다. 적층된 게이트 구조는, 셀 트랜지스터의 채널영역 위에서 순차적으로 적층되는 게이트절연막, 플로팅게이트전극, 게이트간 절연막 및 컨트롤게이트전극을 포함한다. 경우에 따라서, 불휘발성 메모리소자는 전하트랩층을 가질 수도 있다. 전하트랩층을 갖는 불휘발성 메모리소자는, 내부에 채널영역을 갖는 실리콘막, 터널링층(tunneling layer), 전하트랩층(charge trapping layer), 차폐층(blocking layer) 및 컨트롤게이트전극이 순차적으로 적층되는 구조를 가지며, 때때로, 이와 같은 구조는 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 구조 또는 MONOS(Metal-Oxide-Nitride-Oxide-Silicon) 구조로 불리기도 한다.
도 1은 일반적인 전하트랩층을 갖는 불휘발성 메모리소자를 나타내 보인 단면도이다.
도 1을 참조하면, 실리콘기판과 같은 반도체기판(100) 위에 터널링층으로서의 터널절연막패턴(110)이 배치된다. 반도체기판(100)에는 소스/드레인영역과 같은 불순물영역(102)이 상호 일정간격 이격되도록 배치되고, 그 사이에는 채널영역(104)이 배치된다. 채널영역(104)은 터널절연막패턴(110)과 중첩된다. 터널절연막패턴(110) 위에는 전하트랩층으로서 실리콘질화막패턴(120)이 배치된다. 그 위에는 차폐층으로서 절연막(130) 및 컨트롤게이트전극패턴(140)이 순차적으로 배치된다.
이와 같은 구조의 불휘발성 메모리소자의 동작을 설명하면, 먼저 컨트롤게이트전극패턴(140)이 양으로 대전되고, 불순물영역(102)에 적절한 바이어스가 인가되면, 반도체기판(100)으로부터의 열전자들이 전하트랩층인 실리콘질화막패턴(120)의 트랩 사이트(trap site) 안으로 트랩된다. 이것이 메모리 셀에 쓰거나(writing), 또는 메모리 셀을 프로그램하는(programming) 동작이다. 마찬가지로 컨트롤게이트전극패턴(140)이 음으로 대전되고, 불순물영역(102)에 적절한 바이어스가 인가되면, 반도체기판(100)으로부터의 홀들도 전하트랩층인 실리콘질화막패턴(120)의 트랩 사이트으로 트랩된다. 이에 따라 트랩된 홀들이 이미 트랩 사이트 내에 있는 여분의 전자들과 재결합한다. 이것이 프로그램된 메모리셀을 소거시키는(erasing) 동작이다.
그런데 이와 같은 일반적인 전하트랩층을 갖는 불휘발성 메모리소자의 경우, 적층된 게이트구조에 비하여, 실리콘질화막패턴(120)의 낮은 트랩 밀도(trap density)로 인해 특히 소거동작의 속도가 느리다는 단점을 나타낸다. 보다 구체적으로 설명하면, 상기 구조에서는 전하트랩층인 실리콘질화막패턴(120) 내의 트랩 사이트가 충분치 않아 프로그램 동작시 고전압을 요구한다. 이 고전압에 의해 트랩 되는 전자들은 상대적으로 딥(deep) 트랩 사이트에 트랩되거나, 터널절연막패턴(110)과 실리콘질화막패턴(120) 사이의 인터페이스(interface)에 트랩되는데, 이는 상대적으로 소거동작을 어렵게 만들어 소거동작의 속도를 저하시킨다.
본 발명이 이루고자 하는 기술적 과제는, 전하트랩층의 트랩 밀도를 증가시켜 소거동작의 속도가 향상되도록 하는 전하트랩층을 갖는 불휘발성 메모리소자를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기와 같은 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 전하트랩층을 갖는 불휘발성 메모리소자는, 기판; 상기 기판 위에 배치되는 터널링층; 상기 터널링층 위에 배치되며, 내부에 저매니움으로 도핑된 트랩 사이트를 갖는 트랩층; 상기 트랩층 위에 배치되어 전하의 이동을 차단하는 차폐층; 및 상기 차폐층 위에 배치되는 컨트롤게이트전극을 구비한다.
상기 터널링층은 실리콘산화(SiO2)막일 수 있다.
상기 실리콘산화(SiO2)막은 적어도 20Å보다 두꺼운 두께를 가질 수 있다.
상기 트랩층은, 하부 실리콘질화막, 저매니움이 도핑된 실리콘질화막 및 상부 실리콘질화막이 순차적으로 배치되는 구조를 가질 수 있다.
상기 하부 실리콘질화막은 20Å 내지 60Å의 두께를 가질 수 있다.
상기 저매니움이 도핑된 실리콘질화막은 1×1014/㎠ 내지 5×1016/㎠의 저매니움 도핑농도를 가질 수 있다.
상기 저매니움이 도핑된 실리콘질화막의 상기 저매니움은 플라즈마 도핑방법에 의해 도핑될 수 있다.
상기 상부 실리콘질화막은 20Å 내지 60Å의 두께를 가질 수 있다.
상기 차폐층은 알루미나(Al2O3)막일 수 있다.
상기 알루미나(Al2O3)막은 50Å 내지 300Å의 두께를 가질 수 있다.
상기 차폐층은 화학기상증착법에 의해 증착된 실리콘산화막일 수도 있다.
상기 컨트롤게이트전극은 폴리실리콘막일 수 있다.
이 경우, 상기 폴리실리콘막 위에 배치되는 텅스텐실리사이드막을 더 구비할 수 있다.
또한, 상기 폴리실리콘막 위에서 순차적으로 배치되는 텅스텐질화막 및 텅스텐실리사이드막을 더 구비할 수 있다.
상기 컨트롤게이트전극은 금속막, 폴리실리콘막, 텅스텐질화막 및 텅스텐실리사이드막이 적층된 구조를 포함할 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법은, 기판 위에 터널링층을 형성하는 단계; 상기 터널링층 위에 하부 트랩층을 형성하는 단계; 상기 하부 트랩층 위 에 저매니움이 도핑된 트랩층을 형성하는 단계; 상기 저매니움이 도핑된 트랩층 위에 상부 트랩층을 형성하는 단계; 상기 상부 트랩층 위에 차폐층을 형성하는 단계; 및 상기 차폐층 위에 컨트롤게이트전극을 형성하는 단계를 포함한다.
상기 터널링층은 적어도 20Å 이상의 산화막으로 형성할 수 있다.
상기 하부 트랩층 및 상부 트랩층 중 적어도 어느 하나는, 원자층 증착방법 또는 화학기상증착방법을 사용한 실리콘질화막으로 형성할 수 있다.
상기 실리콘질화막은 20Å 내지 60Å의 두께로 형성할 수 있다.
상기 저매니움이 도핑된 트랩층은, 플라즈마 도핑방법을 사용하여 수행할 수 있다.
상기 플라즈마 도핑방법은 GeH4 가스 분위기에서 수행할 수 있다.
상기 플라즈마 도핑방법은 GeH4 가스 및 SiH4 가스 분위기에서 수행할 수도 있다.
상기 차폐층은 화학기상증착방법에 의한 산화막으로 형성할 수 있다.
상기 차폐층은 알루미나(Al2O3)로 형성할 수도 있다.
상기 알루미나(Al2O3)는 50Å 내지 300Å의 두께로 형성할 수 있다.
상기 컨트롤게이트전극은 불순물이 도핑된 폴리실리콘막으로 형성할 수 있다.
이 경우, 상기 불순물이 도핑된 폴리실리콘막 위에 텅스텐실리사이드막을 형성하는 단계를 더 포함할 수 있다.
또는, 상기 불순물이 도핑된 폴리실리콘막 위에 텅스텐나이트라이드막 및 텅스텐실리사이드막을 순차적으로 형성하는 단계를 더 포함할 수도 있다.
상기 컨트롤게이트전극의 형성은, 금속막, 폴리실리콘막, 텅스텐나이트라이드막 및 텅스텐실리사이드막을 순차적으로 형성하여 수행할 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법은, 기판 위에 터널링층을 형성하는 단계; 상기 터널링층 위에 트랩층을 형성하는 단계; 상기 트랩층 내에 저매니움 이온을 주입하여 상기 트랩층 내부에 저매니움이 도핑된 트랩층이 형성되도록 하는 단계; 상기 트랩층 위에 차폐층을 형성하는 단계; 및 상기 차폐층 위에 컨트롤게이트전극을 형성하는 단계를 포함한다.
상기 저매니움 이온을 주입하는 단계는 플라즈마 도핑방법을 사용하여 수행할 수 있다.
상기 플라즈마 도핑방법은 GeH4 가스 분위기에서 수행할 수 있다.
상기 플라즈마 도핑방법은 GeH4 가스 및 SiH4 가스 분위기에서 수행할 수도 있다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 2는 본 발명의 일 실시예에 따른 전하트랩층을 갖는 불휘발성 메모리소자를 나타내 보인 단면도이다.
도 2를 참조하면, 본 발명에 따른 전하트랩층을 갖는 불휘발성 메모리소자는, 기판(200) 위에서 순차적으로 배치되는 터널링층(210), 트랩층(220), 차폐층(230), 컨트롤게이트전극(240) 및 하드마스크막(250)을 포함한다. 기판(200)은 채널영역(204)에 의해 상호 이격되도록 배치되는 불순물영역(202)을 갖는다. 기판(200)은 실리콘기판일 수 있으며, 경우에 따라서는 절연막 위의 실리콘(SOI; Silicon On Insulator) 등과 같이 다른 기판일 수도 있다. 불순물영역(202)은 통상의 소스/드레인영역이다.
터널링층(210)은 절연층인데, 일정 조건하에서 이 절연층을 관통하여 전자들 또는 홀들과 같은 전하 캐리어들이 트랩층(220) 내로 주입될 수 있다. 터널링층(210)으로는 실리콘산화(SiO2)막이 사용될 수 있으며, 이 경우 실리콘산화막은 적어도 대략 20Å보다 두꺼운 두께를 갖는다. 실리콘산화막의 두께가 얇을 경우, 반복되는 전하 캐리어들의 터널링에 의해 실리콘산화막이 열화되어 소자의 안정성을 저하시킬 수 있다.
트랩층(220)은, 터널링층(210)을 통해 주입된 전자들이나 홀들을 트랩(trapp)하는 기능을 갖는 절연층이다. 이 트랩층(220)은 하부 실리콘질화막(222), 저매니움(Ge)이 도핑된 실리콘질화막(224) 및 상부 실리콘질화막(226)이 순차적으로 배치되는 구조로 이루어진다. 하부 실리콘질화막(222)은 대략 20Å 내 지 60Å의 두께를 갖는다. 상부 실리콘질화막(226)도 또한 대략 20Å 내지 60Å의 두께를 갖는다. 저매니움(Ge)이 도핑된 실리콘질화막(224)에서 저매니움(Ge)의 도핑농도는 대략 1×1014/㎠ 내지 5×1016/㎠이다. 저매니움(Ge)의 도핑을 위해서 플라즈마 도핑방법을 사용하는데, 이는 통상의 이온주입(implant)에 의한 저매니움(Ge) 이온도핑의 경우 이온주입깊이(Rp; projcted range)가 대략 10Å 내지 20Å으로서, 그 조절이 용이하지 않을뿐더러, 이온주입깊이(Rp) 근처에서의 저매니움(Ge) 이온이 가우시안(Gaussian) 분포를 이루기 때문에 저매니움(Ge) 이온의 위치 조절도 힘들기 때문이다. 플라즈마 도핑방법에 의한 저매니움(Ge) 이온주입에 대해서는 뒤에서 보다 상세하게 설명하기로 한다.
저매니움(Ge)이 도핑된 실리콘질화막(224)은, 도핑된 저매니움(Ge) 이온에 의해 보다 많은 트랩 사이트가 생성됨에 따라, 화학양론적(stoichiometric)인 실리콘질화막에 비하여 상대적으로 늘어난 트랩 사이트를 갖게 된다. 그 결과, 상대적으로 낮은 전압에서도 프로그램이 용이할 뿐만 아니라, 낮은 전압에 의해 프로그램동작이 수행되므로, 트랩핑(trapping)이 주로 낮은 트랩 사이트에서 발생하게 되어 소거가 용이하게 수행된다. 또한 플라즈마 도핑의 공정변수들을 제어함으로써, 트랩 사이트의 공간적인 위치조절이 가능한데, 특히 디트랩(detrap)이 상대적으로 어려운 터널링층(210)과 트랩층(220) 사이의 경계면으로부터 떨어진 곳에 트랩 사이트를 형성함으로써 소거동작을 용이하게 수행할 수 있다.
차폐층(230)은, 전하트랩층(220)과 컨트롤게이트전극(240) 사이의 전하이동 을 차단하기 위한 절연층이다. 이 차폐층(230)은 화학기상증착(CVD; Chemical Vapor Deposition)법에 의해 증착된 실리콘산화(SiO2)막이거나, 또는 알루미늄옥사이드(Al2O3)막을 포함한다. 경우에 따라서, 알루미늄옥사이드(Al2O3)막 외의 다른 고유전율의 절연막, 예컨대 하프늄옥사이드(HfO2)막, 하프늄알루미늄옥사이드(HfAlO)막, 지르코늄옥사이드(ZrO2)막이나 이들의 조합을 포함한다. 차폐층(230)으로서 알루미늄옥사이드(Al2O3)막을 사용하는 경우, 그 두께는 대략 50Å 내지 300Å이 되도록 한다.
컨트롤게이트전극(240)은, 기판(200) 내의 채널영역(204)으로부터의 전자들이나 홀들이 트랩층(220) 내의 트랩 사이트로 트랩되도록 일정 크기의 바이어스를 인가하기 위한 것이다. 컨트롤게이트전극(240)은 폴리실리콘막이거나 금속막일 수 있다. 컨트롤게이트전극(240)이 폴리실리콘막일 경우 SONOS 구조가 되며, 컨트롤게이트전극(240)이 금속막일 경우 MONOS 구조가 된다. 폴리실리콘막은 불순물이 도핑되며, 불순물은 n형 불순물이다. n형 불순물의 도핑농도는 대략 1×1019/㎤ 내지 5×1020/㎤가 되도록 하여, 폴리실리콘막 내부가 디플리션되어 발생되는 게이트 디플리션 효과(gate depletion effect)가 최소화되도록 한다. MONOS 구조를 형성하기 위하여 사용되는 금속막은 일함수(work function)가 대략 4.5eV 이상이 되는 금속물질, 예컨대 탄탈륨나이트라이드(TaN)으로 형성한다.
컨트롤게이트전극(240) 위에는 컨트롤게이트라인의 저항을 감소시키기 위하 여 저저항막(250)이 배치된다. 컨트롤게이트라인의 저항이 중요하지 않은 소자의 경우 저저항막(250)은 생략될 수도 있다. 저항 감소를 위한 저저항막(250)은 컨트롤게이트전극(240)으로 사용되는 물질에 따라 달라질 수 있는데, 이는 컨트롤게이트전극(240)과 저저항막(250)의 계면에서의 반응 정도에 따라 좌우된다. 예컨대 컨트롤게이트전극(240)으로서 폴리실리콘막을 사용하는 경우, 저저항막(250)으로는 텅스텐실리사이드(WSi)막을 사용할 수 있다. 또는 이 경우 저저항막(250)으로서 텅스텐질화(WN)막 및 텅스텐실리사이드(WSi)막이 순차적으로 적층된 구조를 사용할 수도 있다. 다른 예로서, 컨트롤게이트전극(240)으로서 금속막을 사용하는 경우, 저저항막(250)으로는 텅스텐질화막 및 텅스텐실리사이드막이 순차적으로 적층된 구조를 사용할 수 있다. 이 경우 컨트롤게이트전극(240)과 저저항막(250) 사이에 버퍼막으로서 폴리실리콘막을 개재시킬 수도 있다.
도 3 내지 도 6은 본 발명에 따른 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법의 일 예를 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 3을 참조하면, 실리콘기판과 같은 기판(320)에 불순물영역(202)과, 불순물영역(202) 사이의 채널영역(204)을 형성한다. 다음에 기판(200) 위에 터널링층(210)을 형성한다. 터널링층(210)은 대략 20Å 이상의 두께를 갖는 실리콘산화막으로 형성한다. 다음에 터널링층(210) 위에 하부 실리콘질화막(222)을 형성한다. 이 하부 실리콘질화막(222)은 원자층증착(ALD; Atomic Layer Deposition)방법이나, 또는 화학기상증착(CVD)방법을 사용하여 대략 20Å 내지 60Å의 두께로 형성한다.
다음에 도 4를 참조하면, 도면에서 화살표로 나타낸 바와 같이, 플라즈마 도 핑방법을 사용하여 저매니움(Ge)을 하부 실리콘질화막(222)에 도핑시킨다. 이를 위하여, 먼저 하부 실리콘질화막(222)이 형성된 기판(200)을 플라즈마 챔버내에 로딩시킨다. 그리고 플라즈마 챔버에 GeH4 가스를 공급한 후, 일정 주파수의 바이어스를 인가하여 플라즈마 챔버 상부에 플라즈마가 형성되도록 한다. 이후 기판(200)이 배치되는 플라즈마 챔버의 하부에 일정 크기의 바이어스를 인가하여, 일정 크기의 에너지로 플라즈마 상태의 저매니움(Ge) 이온을 기판(200) 쪽으로 끌어들어, 하부 실리콘질화막(222) 상부가 저매니움(Ge) 이온으로 도핑되도록 한다. 이에 따라 하부 실리콘질화막(222) 상부에는 저매니움(Ge)이 도핑된 실리콘질화막(224)이 만들어진다. 경우에 따라서는 GeH4 가스 외에도 SiH4 가스를 함께 공급하여, 실리콘 성분이 상대적으로 증가한 실리콘-리치(Silicon-rich)하면서 저매니움(Ge)이 도핑된 실리콘질화막이 형성되도록 할 수도 있다. 저매니움(Ge)이 도핑된 실리콘질화막(224)은 기판(200) 내의 채널영역(204)에 있는 전하 캐리어들이 터널링층(210)을 관통하여 트랩되도록 하는 트랩 사이트를 제공하므로, 그 정도의 충분히 얇은 두께를 갖도록 형성한다. 저매니움(Ge) 이온의 플라즈마 도핑시 도핑농도는 대략 1×1014/㎠ 내지 5×1016/㎠이 되도록 하고, 에너지는 대략 2keV 내지 10keV가 되도록 한다.
다음에 도 5를 참조하면, 저매니움(Ge)이 도핑된 실리콘질화막(224) 위에 상부 실리콘질화막(226)을 형성한다. 상부 실리콘질화막(226)도, 하부 실리콘질화막(222)과 마찬가지로, 원자층증착(ALD)방법 또는 화학기상증착(CVD)방법을 사용하 여 대략 20Å 내지 60Å의 두께로 형성한다. 하부 실리콘질화막(222), 저매니움(Ge)이 도핑된 실리콘질화막(224) 및 상부 실리콘질화막(226)은 트랩층(220)을 구성한다. 다음에 상부 실리콘질화막(226) 위에 차폐층(230)을 형성한다. 차폐층(230)은 화학기상증착(CVD)방법에 의한 산화막으로 형성할 수 있다. 또는 소자 특성을 향상시키기 위해 고유전율을 갖는 물질, 예컨대 알루미나(Al2O3)로 형성할 수도 있다. 차폐층(230)으로서 알루미나(Al2O3)을 사용하는 경우, 먼저 대략 50Å 내지 300Å 두께의 알루미나(Al2O3)막을 증착한 후, 급속열처리(RTP; Rapid Thermal Processing)를 수행하여 증착된 알루미나(Al2O3)막을 밀집화(densification)시킨다.
다음에 도 6을 참조하면, 차폐층(230) 위에 컨트롤게이트전극(240)을 형성하고, 그 위에 저저항막(250)을 형성한다. 컨트롤게이트전극(240)은 n형 불순물이 도핑된 폴리실리콘막으로 형성할 수 있다. 또는 컨트롤게이트전극(240)을 금속막으로 형성할 수도 있다. n형 불순물이 도핑된 폴리실리콘막을 사용하는 경우, n형 불순물의 도핑농도는 대략 1×1019/㎤ 내지 5×1020/㎤가 되도록 한다. 금속막을 사용하는 경우, 일함수가 대략 4.5eV 이상이 되는 금속물질, 예컨대 탄탈륨나이트라이드(TaN)막을 사용할 수 있다. 저저항막(250)은, 컨트롤게이트전극(240)으로서 폴리실리콘막을 사용하는 경우, 텅스텐실리사이드(WSi)막으로 형성하건, 또는 텅스텐질화(WN)막 및 텅스텐실리사이드(WSi)막을 순차적으로 적층하여 형성한다. 컨트롤게이트전극(240)으로서 금속막을 사용하는 경우, 저저항막(250)은 텅스텐질화막 및 텅스텐실리사이드막을 순차적으로 적층하여 형성하고, 경우에 따라서 컨트롤게이트전극(240)과 저저항막(250) 사이에 버퍼막으로서 폴리실리콘막을 형성한다.
이와 같이, 기판(200) 위에 터널링층(210), 저매니움(Ge)이 도핑된 실리콘질화막(224)을 갖는 트랩층(220), 차폐층(230), 컨트롤게이트전극(240) 및 저저항막(250)을 순차적으로 형성한 후에는, 통상의 패터닝을 수행하여, 도 2에 도시된 바와 같은 SONOS 구조의 게이트스택 또는 MONOS 구조의 게이트스택을 완성한다.
도 7 및 도 8은 본 발명에 따른 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법의 다른 예를 설명하기 위하여 나타내 보인 단면도들이다. 도 7 및 도 8에서 도 3 내지 도 6과 동일한 참조부호는 동일한 요소를 나타낸다.
먼저 도 7을 참조하면, 기판(200) 위에 터널링층(210)을 형성한 후, 그 위에 실리콘질화막(300)을 형성한다. 이 실리콘질화막(300)은 트랩층의 전체 두께, 예컨대 대략 40Å 내지 120Å의 두께로 형성한다. 실리콘질화막(300)은 원자층증착(ALD)방법이나 화학기상증착(CVD)방법을 사용하여 형성한다.
다음에 도 8을 참조하면, 플라즈마 도핑방법을 사용하여 실리콘질화막(도 7의 300) 내부에 저매니움(Ge) 이온을 도핑시킨다. 플라즈마 도핑방법은, 앞선 실시예에서 설명한 바와 동일하므로 여기서는 설명을 생략하기로 한다. 단지 앞선 실시예와 다르게, 저매니움(Ge) 이온이 실리콘질화막(300) 내부에 주입되도록 하기 위해서는 보다 큰 에너지를 사용할 수 있다. 이와 같이 플라즈마 도핑방법을 이용한 저매니움(Ge) 이온을 주입하면, 실리콘질화막(300) 내부에는 저매니움(Ge)이 도핑된 실리콘질화막(224)이 형성되고, 그 아래와 위에는 각각 하부 실리콘질화막(222) 및 상부 실리콘 질화막(226)이 형성된다. 이후 공정은 도 5 및 도 6을 참조하여 설명한 바와 동일하다.
지금까지 설명한 바와 같이, 본 발명에 따른 전하트랩층을 갖는 불휘발성 메모리소자 및 그 제조방법에 의하면, 트랩층으로 작용하는 실리콘질화막 내에 저매니움(Ge)이 도핑된 실리콘질화막이 배치됨으로써, 트랩 사이트의 수가 상대적으로 늘어나며, 그 결과 프로그램에 사용되는 전압의 크기를 감소시켜 소자의 소거동작을 용이하게 수행할 수 있다는 이점이 제공된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
Claims (33)
- 기판;상기 기판 위에 배치되는 터널링층;상기 터널링층 위에 배치되며, 하부 실리콘질화막, 저매니움이 도핑된 실리콘질화막 및 상부 실리콘질화막이 순차적으로 배치되는 구조를 갖는 트랩층;상기 트랩층 위에 배치되어 전하의 이동을 차단하는 차폐층; 및상기 차폐층 위에 배치되는 컨트롤게이트전극을 구비하는 전하트랩층을 갖는 불휘발성 메모리소자.
- 제1항에 있어서,상기 터널링층은 실리콘산화(SiO2)막인 전하트랩층을 갖는 불휘발성 메모리소자.
- 삭제
- 삭제
- 제1항에 있어서,상기 하부 실리콘질화막은 20Å 내지 60Å의 두께를 갖는 전하트랩층을 갖는 불휘발성 메모리소자.
- 제1항에 있어서,상기 저매니움이 도핑된 실리콘질화막은 1×1014/㎠ 내지 5×1016/㎠의 저매니움 도핑농도를 갖는 전하트랩층을 갖는 불휘발성 메모리소자.
- 제1항에 있어서,상기 저매니움이 도핑된 실리콘질화막의 상기 저매니움은 플라즈마 도핑방법에 의해 도핑되는 전하트랩층을 갖는 불휘발성 메모리소자.
- 제1항에 있어서,상기 상부 실리콘질화막은 20Å 내지 60Å의 두께를 갖는 전하트랩층을 갖는 불휘발성 메모리소자.
- 제1항에 있어서,상기 차폐층은 알루미나(Al2O3)막인 전하트랩층을 갖는 불휘발성 메모리소자.
- 제9항에 있어서,상기 알루미나(Al2O3)막은 50Å 내지 300Å의 두께를 갖는 전하트랩층을 갖는 불휘발성 메모리소자.
- 제1항에 있어서,상기 차폐층은 화학기상증착법에 의해 증착된 실리콘산화막인 전하트랩층을 갖는 불휘발성 메모리소자.
- 제1항에 있어서,상기 컨트롤게이트전극은 폴리실리콘막인 전하트랩층을 갖는 불휘발성 메모리소자.
- 제12항에 있어서,상기 폴리실리콘막 위에 배치되는 텅스텐실리사이드막을 더 구비하는 전하트 랩층을 갖는 불휘발성 메모리소자.
- 제12항에 있어서,상기 폴리실리콘막 위에서 순차적으로 배치되는 텅스텐질화막 및 텅스텐실리사이드막을 더 구비하는 전하트랩층을 갖는 불휘발성 메모리소자.
- 제1항에 있어서,상기 컨트롤게이트전극은 금속막, 폴리실리콘막, 텅스텐질화막 및 텅스텐실리사이드막이 적층되는 구조를 포함하는 전하트랩층을 갖는 불휘발성 메모리소자.
- 기판 위에 터널링층을 형성하는 단계;상기 터널링층 위에 하부 트랩층을 형성하는 단계;상기 하부 트랩층 위에 저매니움 이온을 주입하여 상기 하부 트랩층 위에 저매니움이 도핑된 트랩층을 형성하는 단계;상기 저매니움이 도핑된 트랩층 위에 상부 트랩층을 형성하는 단계;상기 상부 트랩층 위에 차폐층을 형성하는 단계; 및상기 차폐층 위에 컨트롤게이트전극을 형성하는 단계를 포함하는 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법.
- 제16항에 있어서,상기 터널링층은 산화막으로 형성하는 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법.
- 제16항에 있어서,상기 하부 트랩층 및 상부 트랩층 중 적어도 어느 하나는, 원자층 증착방법 또는 화학기상증착방법을 사용한 실리콘질화막으로 형성하는 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법.
- 제18항에 있어서,상기 실리콘질화막은 20Å 내지 60Å의 두께로 형성하는 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법.
- 제16항에 있어서,상기 저매니움이 도핑된 트랩층은, 플라즈마 도핑방법을 사용하여 수행하는 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법.
- 제20항에 있어서,상기 플라즈마 도핑방법은 GeH4 가스 분위기에서 수행하는 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법.
- 제20항에 있어서,상기 플라즈마 도핑방법은 GeH4 가스 및 SiH4 가스 분위기에서 수행하는 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법.
- 제16항에 있어서,상기 차폐층은 화학기상증착방법에 의한 산화막으로 형성하는 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법.
- 제16항에 있어서,상기 차폐층은 알루미나(Al2O3)로 형성하는 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법.
- 제24항에 있어서,상기 알루미나(Al2O3)는 50Å 내지 300Å의 두께로 형성하는 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법.
- 제16항에 있어서,상기 컨트롤게이트전극은 불순물이 도핑된 폴리실리콘막으로 형성하는 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법.
- 제26항에 있어서,상기 불순물이 도핑된 폴리실리콘막 위에 텅스텐실리사이드막을 형성하는 단계를 더 포함하는 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법.
- 제26항에 있어서,상기 불순물이 도핑된 폴리실리콘막 위에 텅스텐나이트라이드막 및 텅스텐실리사이드막을 순차적으로 형성하는 단계를 더 포함하는 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법.
- 제16항에 있어서,상기 컨트롤게이트전극의 형성은, 금속막, 폴리실리콘막, 텅스텐나이트라이드막 및 텅스텐실리사이드막을 순차적으로 형성하여 수행하는 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법.
- 기판 위에 터널링층을 형성하는 단계;상기 터널링층 위에 트랩층을 형성하는 단계;상기 트랩층 내에 저매니움 이온을 주입하여 상기 트랩층 내부에 저매니움이 도핑된 트랩층이 형성되도록 하는 단계;상기 트랩층 위에 차폐층을 형성하는 단계; 및상기 차폐층 위에 컨트롤게이트전극을 형성하는 단계를 포함하는 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법.
- 제30항에 있어서,상기 저매니움 이온을 주입하는 단계는 플라즈마 도핑방법을 사용하여 수행하는 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법.
- 제31항에 있어서,상기 플라즈마 도핑방법은 GeH4 가스 분위기에서 수행하는 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법.
- 제31항에 있어서,상기 플라즈마 도핑방법은 GeH4 가스 및 SiH4 가스 분위기에서 수행하는 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법.
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