KR100615093B1 - 나노크리스탈을 갖는 비휘발성 메모리 소자의 제조방법 - Google Patents

나노크리스탈을 갖는 비휘발성 메모리 소자의 제조방법 Download PDF

Info

Publication number
KR100615093B1
KR100615093B1 KR1020040066930A KR20040066930A KR100615093B1 KR 100615093 B1 KR100615093 B1 KR 100615093B1 KR 1020040066930 A KR1020040066930 A KR 1020040066930A KR 20040066930 A KR20040066930 A KR 20040066930A KR 100615093 B1 KR100615093 B1 KR 100615093B1
Authority
KR
South Korea
Prior art keywords
nanocrystals
reactant
insulating film
atomic layer
layer deposition
Prior art date
Application number
KR1020040066930A
Other languages
English (en)
Other versions
KR20060018532A (ko
Inventor
주경희
박진호
여인석
임승현
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040066930A priority Critical patent/KR100615093B1/ko
Priority to US11/023,993 priority patent/US7148106B2/en
Priority to JP2005213254A priority patent/JP4823594B2/ja
Publication of KR20060018532A publication Critical patent/KR20060018532A/ko
Application granted granted Critical
Publication of KR100615093B1 publication Critical patent/KR100615093B1/ko
Priority to US11/561,644 priority patent/US7651904B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42332—Gate electrodes for transistors with a floating gate with the floating gate formed by two or more non connected parts, e.g. multi-particles flating gate
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/3141—Deposition using atomic layer deposition techniques [ALD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31608—Deposition of SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31641—Deposition of Zirconium oxides, e.g. ZrO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31645—Deposition of Hafnium oxides, e.g. HfO2

Abstract

나노크리스탈을 갖는 비휘발성 메모리 소자의 제조방법들을 제공한다. 이 방법들은 반도체기판을 준비하고, 상기 반도체기판 상에 터널 절연막을 형성하는 것을 구비한다. 이어서, 상기 터널 절연막을 갖는 반도체기판을 원자층 증착 장치 내에 집어넣고, 원자층 증착 공정 싸이클을 진행하여 상기 터널 절연막 상에 나노크리스탈들을 형성한다. 상기 나노크리스탈들의 크기를 확인하고, 상기 원자층 증착 공정 싸이클을 복수 회 반복하여 원하는 크기의 상기 나노크리스탈들을 형성한다. 상기 나노크리스탈들을 갖는 반도체기판 상에 제어게이트 절연막을 형성하고, 상기 제어게이트 절연막을 갖는 반도체기판 상에 제어게이트 전극을 형성한다.

Description

나노크리스탈을 갖는 비휘발성 메모리 소자의 제조방법{Method of manufacturing a non-volatile memory device with nanocrystal storage}
도 1은 본 발명의 실시 예들에 따른 나노크리스탈을 갖는 비휘발성 메모리 소자의 제조방법들을 설명하기위한 공정흐름도이다.
도 2 내지 도 7은 본 발명의 실시 예들에 따른 비휘발성 메모리 소자의 제조방법들을 설명하기위한 공정단면도들이다.
본 발명은 반도체 메모리 소자에 관한 것으로, 특히 나노크리스탈을 갖는 비휘발성 메모리 소자의 제조방법에 관한 것이다.
반도체 메모리 소자는 데이터 저장 방식에 따라 휘발성 메모리 소자와 비휘발성 메모리 소자로 분류된다. 상기 휘발성 메모리 소자는 전원 공급이 차단되면 저장된 데이터를 잃어버리는 반면, 상기 비휘발성 메모리 소자는 전원이 공급되지 않는 상태에서도 데이터를 유지할 수 있는 특징을 갖는다. 이와 같은 특성을 갖는 상기 비휘발성 메모리 소자, 예를 들면 플래시 메모리 소자는 이동통신 단말기 또는 메모리 카드 등에 널리 사용되고 있다.
상기 비휘발성 메모리 소자를 구현하는 기술에는 단위 셀을 구성하는 기억저장 층으로 부유 게이트(floating gate)를 사용하는 방법이 널리 채택되고 있다. 그러나 상기 부유 게이트를 갖는 메모리 소자는 전하가 다결정실리콘에 저장되기 때문에 터널 절연막의 작은 결함에도 영향을 받아 기억유지 특성에 문제를 야기 시키는 단점을 가지고 있다. 구체적으로, 상기 부유 게이트 형 비휘발성 메모리 소자는 반도체기판의 채널영역 상에 터널 절연막, 부유 게이트(floating gate), 제어 게이트 절연막 및 제어 게이트(control gate)가 차례로 적층된 구조를 포함한다. 이러한 구조를 갖는 상기 부유 게이트 형 비휘발성 메모리 소자는 핫 일렉트론 주입(hot electron injection) 방법 또는 F-N 터널링(Fowler-Nordheim tunneling) 방법을 이용하여 프로그램 할 수 있다. 상기 프로그램 과정을 통해 전자가 상기 부유 게이트에 주입되면 문턱전압이 상승하게 된다. 따라서 상기 상승된 문턱전압 보다 작은 전압을 상기 제어 게이트에 인가하면 프로그램 된 셀은 전류가 흐르지 않게 된다. 이를 이용하여 저장된 정보를 읽을 수 있다. 그러나 상기 부유 게이트 형 비휘발성 메모리 셀은 전자 보유(retention)와 관련하여 문제점이 발생할 수 있다. 즉, 비휘발성 메모리 셀이 프로그램 된 정보를 유지하기 위해서는, 상기 부유 게이트가 주입된 전자들을 보유하여야 한다. 그런데, 상기 터널 절연막에 핀홀과 같은 결함들(defects)이 존재하면, 상기 부유 게이트에 주입된 전자들이 상기 결함들을 통해 빠져나갈 수 있다. 이에 더하여, 상기 부유 게이트는 다결정실리콘과 같은 도전성막으로 형성되므로 상기 터널 절연막의 일부에 존재하는 결함에 의해서도 많은 양의 누설전류가 발생하게 된다.
최근에, 상기 부유 게이트를 갖는 메모리 소자의 문제점을 해결하기 위한 방안으로 나노크리스탈을 사용하는 반도체 메모리 소자들이 연구되고 있다.
상기 나노크리스탈을 사용하는 반도체 메모리 소자는 미국특허 제6,090,666호에 "반도체 나노크리스탈을 제조하는 방법 및 그 반도체 나노크리스탈을 사용하는 반도체 메모리소자(Method for fabricating semiconductor nanocrystal and semiconductor memory device using the semiconductor nanocrystal)"라는 제목으로 우에다(Ueda) 등에 의해 개시된 바 있다.
우에다(Ueda) 등에 의하면, 상기 나노크리스탈을 사용하는 반도체 메모리소자는 반도체기판 상에 반도체 나노크리스탈들을 형성하여 기억저장패턴으로 이용한다. 구체적으로, 상기 반도체 나노크리스탈들은 실리콘(Si) 또는 게르마늄(Ge)과 같은 반도체로 형성되며, 절연막에 의해 서로 이격된다. 프로그램 동안 전자들은 상기 나노크리스탈들에 주입되며, 상기 나노크리스탈들은 서로 이격되어 있으므로 상기 나노크리스탈들 사이에서 전자 이동은 제한된다. 따라서 터널절연막의 일부에 결함이 발생하여도, 상기 결함에 의한 누설전류는 상기 결함 근처의 나노크리스탈들에만 영향을 준다. 그러므로 상기 나노크리스탈 구조는 메모리소자의 전하 보유 능력을 향상시킬 수 있다.
한편, 상기 나노크리스탈들이 높은 밀도를 가질수록 상기 전하 보유 능력은 향상될 수 있다. 즉, 상기 나노크리스탈들의 작은 크기와 단위면적당 많은 개체수가 요구된다.
그러나 상기 종래기술에 의하면, 상기 반도체 나노크리스탈들은, 화학기상증 착(CVD) 방법에 의한 실리콘막 또는 게르마늄막을 반도체기판 상에 증착한 후, 상기 실리콘막 또는 상기 게르마늄막을 고온에서 열처리하여 형성한다. 이때 형성되는 상기 반도체 나노크리스탈들의 크기는 상기 실리콘막 또는 상기 게르마늄막의 두께에 따라 민감하게 변화한다. 즉, 작은 크기를 갖는 상기 반도체 나노크리스탈들을 형성하려면 얇은 두께를 갖는 상기 실리콘막 또는 상기 게르마늄막의 형성기술이 필요하다. 그러나 상기 화학기상증착(CVD) 방법을 이용하는 기술은 얇은 두께를 갖는 상기 실리콘막 또는 상기 게르마늄막의 증착 및 그 정도의 조절에 한계가 있다. 그 결과, 상기 반도체 나노크리스탈들은 일반적으로 8 nm 의 크기를 갖는다. 결과적으로, 상기 나노크리스탈들을 보다 작은 크기로 형성할 수 있는 기술이 필요하다.
상기 반도체 나노크리스탈을 대체하는 다른 방법으로 금속 나노크리스탈을 이용하는 방법들이 연구되고 있다. 상기 금속 나노크리스탈을 이용하는 반도체 메모리 소자가 IEEE 2002 년 9월호(IEEE transactions on electron devices, VOL.49, NO.9, september 2002)에 "금속 나노크리스탈 메모리(Metal nanocrystal memories)"라는 제목으로 리우(Liu) 등에 의해 개시된 바 있다.
리우(Liu) 등에 의하면, 화학기상증착(CVD) 방법에 의한 텅스텐막, 금(Au)막 또는 은(Ag)막과 같은 금속막들을 반도체기판 상에 증착한 후, 상기 금속막들을 고온에서 열처리하여 상기 금속 나노크리스탈을 형성한다. 그러나 상기 화학기상증착(CVD) 방법을 이용하는 기술은 증착 시간 및 온도를 제어하는 것이 까다로우며, 형성된 금속 나노크리스탈들의 크기 및 밀도가 만족스럽지 못하다.
결론적으로, 반도체기판 상에 작고 균일한 크기 및 적정한 밀도를 갖는 나노크리스탈의 형성기술이 필요하다.
본 발명이 이루고자 하는 기술적 과제는 균일한 크기 및 적정한 밀도를 갖는 나노크리스탈을 반도체기판 상에 형성하고, 상기 나노크리스탈을 비휘발성 메모리 소자의 기억저장 층으로 사용하는 방법들을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 나노크리스탈을 갖는 비휘발성 메모리 소자의 제조방법들을 제공한다. 이 방법들은 반도체기판을 준비하고, 상기 반도체기판 상에 터널 절연막을 형성하는 것을 포함한다. 이어서, 상기 터널 절연막을 갖는 반도체기판을 원자층 증착 장치 내에 집어넣고, 원자층 증착 공정 싸이클을 진행하여 상기 터널 절연막 상에 나노크리스탈들을 형성한다. 상기 나노크리스탈들의 크기를 확인하고, 상기 원자층 증착 공정 싸이클을 복수 회 반복하여 원하는 크기의 상기 나노크리스탈들을 형성한다. 상기 나노크리스탈들을 갖는 반도체기판을 원자층 증착 장치에서 꺼낸다. 상기 나노크리스탈들을 갖는 반도체기판 상에 제어게이트 절연막을 형성하고, 상기 제어게이트 절연막을 갖는 반도체기판 상에 제어게이트 전극을 형성한다.
상기 터널 절연막은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 하프늄산화막(HfO), 하프늄실리콘산화막(HfSiO), 지르코늄산화막(ZrO), 지르코늄실리콘산화막(ZrSiO) 및 가돌리늄산화막(GdO)으로 이루어진 일군에서 선택된 하나의 막으로 형성할 수 있다. 또한, 상기 터널 절연막은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 하프늄산화막(HfO), 하프늄실리콘산화막(HfSiO), 지르코늄산화막(ZrO), 지르코늄실리콘산화막(ZrSiO) 및 가돌리늄산화막(GdO)으로 이루어진 일군에서 선택된 적어도 두개의 적층막 또는 혼합물질막으로 형성할 수도 있다.
상기 원자층 증착 공정 싸이클은 상기 원자층 증착장치 내부로 환원기체를 주입하여 상기 터널 절연막 상부면에 환원기체 화학흡착 점들을 형성하는 것을 포함할 수 있다. 상기 환원기체는 B2H6, SiH4, Si2H6 및 SiH2Cl6 으로 이루어진 일군에서 선택된 적어도 하나의 기체일 수 있으며, 상기 환원기체는 B2H6, SiH4, Si2H6 및 SiH2Cl6 으로 이루어진 일군에서 선택된 적어도 두 가지의 기체를 순차적으로 공급하는 것일 수도 있다. 상기 원자층 증착장치 내에 남은 미흡착 환원기체를 제거한다. 다음, 상기 원자층 증착 장치 내에 제 1 반응물을 주입하여 상기 터널 절연막 상에 제 1 반응물 화학흡착 점들을 형성할 수 있다. 상기 제 1 반응물은 WF6, TiCl4, TiI4, Ti(OEt)4, TaCl5, CuCl, MoCl5 및 Ni(acac)2 으로 이루어진 일군에서 선택된 하나일 수 있으며, 상기 제 1 반응물은 지르코늄(Zr), 하프늄(Hf), 이트륨(Y) 및 알루미늄(Al) 중에서 선택된 하나의 물질을 포함하는 화합물일 수도 있다. 이에 더하여, 상기 제 1 반응물은 SiCl4 또는 BCl3 일 수 있다. 상기 터널 절연막 상부면에 상기 제 1 반응물 화학흡착 점들이 형성되면, 과잉의 상기 제 1 반응물은 자기 제한적 반응(self limiting reaction)에 의하여 더 이상 반응하지 않는다. 상기 터 널 절연막 상부면에 상기 환원기체 화학흡착 점들이 형성되어 있는 경우, 상기 제 1 반응물은 상기 환원기체 화학흡착 점들과 치환되어 상기 제 1 반응물 화학흡착 점들이 형성될 수도 있다. 이어서, 상기 원자층 증착장치 내의 반응부산물을 제거한다. 상기 반응부산물의 제거는 상기 원자층 증착장치를 배기하는 방법, 상기 원자층 증착장치 내부로 불활성기체를 주입하는 방법, 상기 배기 및 상기 불활성기체 주입을 병행하는 방법, 또는 상기 배기 및 상기 불활성기체 주입을 순차적으로 적어도 일회 실시하는 방법으로 수행할 수 있다. 상기 불활성기체는 아르곤(Ar) 또는 질소(N2)일 수 있다. 상기 반응부산물을 제거한 후에, 상기 원자층 증착장치 내부로 제 2 반응물을 주입하여 상기 제 1 반응물 화학흡착 점들과 반응시키는 것을 더 포함할 수 있다. 상기 제 2 반응물은 암모니아기체(NH3)일 수 있으며, 상기 제 2 반응물은 H2O, H2O2, O2또는 O3 일 수도 있다.
상기 나노크리스탈은 텅스텐(W), 티타늄(Ti), 탄탈룸(Ta), 구리(Cu), 몰리브덴(Mo) 및 니켈(Ni)로 이루어진 일군에서 선택된 하나이거나 이들의 질화물중 하나일 수 있다. 또한, 상기 나노크리스탈은 지르코늄(Zr), 하프늄(Hf), 이트륨(Y) 및 알루미늄(Al) 중에서 선택된 하나의 산화물나노크리스탈일 수 있다. 이에 더하여, 상기 나노크리스탈은 실리콘나노크리스탈, 질화실리콘나노크리스탈, 보론나노크리스탈 또는 질화보론나노크리스탈일 수도 있다.
본 발명의 다른 방법들은 반도체기판을 준비하고, 상기 반도체기판 상에 터널 절연막을 형성하는 것을 포함한다. 이어서, 상기 터널 절연막을 갖는 반도체기 판을 원자층 증착 장치 내에 집어넣고, 상기 원자층 증착장치 내부로 환원기체를 주입하여 상기 터널 절연막 상부면에 환원기체 화학흡착 점들을 형성한다. 상기 원자층 증착 장치 내에 제 1 반응물을 주입하여 상기 환원기체 화학흡착 점들과 반응시키어 상기 터널 절연막 상에 제 1 반응물 화학흡착 점들을 형성한다. 상기 환원기체 화학흡착 점들을 형성하는 단계 내지 상기 제 1 반응물 화학흡착 점들을 형성하는 단계를 복수 회 반복하여 원하는 크기의 나노크리스탈들을 형성한다. 상기 나노크리스탈들을 갖는 반도체기판을 원자층 증착 장치에서 꺼낸다. 상기 나노크리스탈들을 갖는 반도체기판 상에 제어게이트 절연막을 형성하고, 상기 제어게이트 절연막을 갖는 반도체기판 상에 제어게이트 전극을 형성한다.
상기 환원기체는 B2H6, SiH4, Si2H6 및 SiH2 Cl6 으로 이루어진 일군에서 선택된 적어도 하나의 기체일 수 있으며, 상기 환원기체는 B2H6, SiH4, Si2 H6 및 SiH2Cl6 으로 이루어진 일군에서 선택된 적어도 두 가지의 기체를 순차적으로 공급하는 것일 수도 있다.
상기 제 1 반응물은 WF6, TiCl4, TiI4, Ti(OEt)4, TaCl5 , CuCl, MoCl5 및 Ni(acac)2 으로 이루어진 일군에서 선택된 하나일 수 있다.
상기 나노크리스탈은 텅스텐(W), 티타늄(Ti), 탄탈룸(Ta), 구리(Cu), 몰리브덴(Mo) 및 니켈(Ni)로 이루어진 일군에서 선택된 하나일 수 있다.
상기 제 1 반응물 화학흡착 점들을 형성한 후에, 상기 원자층 증착 장치 내부로 제 2 반응물을 주입하여 상기 제 1 반응물 화학흡착 점들과 반응시키는 것을 더 포함할 수 있다. 이때, 상기 제 2 반응물은 암모니아기체(NH3)일 수 있다. 그 결과, 상기 나노크리스탈은 텅스텐(W), 티타늄(Ti), 탄탈룸(Ta), 구리(Cu), 몰리브덴(Mo) 및 니켈(Ni)로 이루어진 일군에서 선택된 하나의 질화물로 형성될 수 있다.
본 발명의 또 다른 방법들은 반도체기판을 준비하고, 상기 반도체기판 상에 터널 절연막을 형성하는 것을 포함한다. 이어서, 상기 터널 절연막을 갖는 반도체기판을 원자층 증착 장치 내에 집어넣고, 상기 원자층 증착장치 내부로 B2H6 를 주입하여 상기 터널 절연막 상부면에 B2H6 화학흡착 점들을 형성한다. 상기 원자층 증착 장치 내에 WF6 를 주입하여 상기 B2H6 화학흡착 점들과 반응시키어 상기 터널 절연막 상에 텅스텐(W) 화학흡착 점들을 형성한다. 상기 원자층 증착장치 내부로 암모니아기체(NH3)를 주입하여 상기 텅스텐(W) 화학흡착 점들과 반응시키어 질화텅스텐(WN) 나노크리스탈들을 형성한다. 상기 질화텅스텐(WN) 나노크리스탈들의 크기를 확인하고, 상기 B2H6 화학흡착 점들을 형성하는 단계 내지 상기 질화텅스텐(WN) 나노크리스탈들을 형성하는 단계를 복수 회 반복하여 원하는 크기의 상기 질화텅스텐(WN) 나노크리스탈들을 형성한다. 상기 질화텅스텐(WN) 나노크리스탈들을 갖는 반도체기판을 원자층 증착 장치에서 꺼낸다. 상기 질화텅스텐(WN) 나노크리스탈들을 갖는 반도체기판 상에 제어게이트 절연막을 형성하고, 상기 제어게이트 절연막을 갖는 반도체기판 상에 제어게이트 전극을 형성한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설 명하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 1은 본 발명의 실시 예들에 따른 나노크리스탈을 이용한 비휘발성 메모리 소자의 제조방법들을 설명하기위한 공정흐름도이고, 도 2 내지 도 7은 상기 제조방법들을 설명하기위한 공정단면도들이다.
도 1 및 도 2를 참조하면, 반도체기판(51)을 준비한다(도 1의 단계 11). 상기 반도체기판(51)은 실리콘 웨이퍼일 수 있다. 통상적으로, 상기 반도체기판(51)에는 활성영역을 한정하는 소자분리막이 형성된 상태이나 상기 소자분리막은 설명의 간략화를 위하여 별도로 도시하지 않기로 한다.
상기 반도체기판(51)의 전면 상에 터널 절연막(55)을 형성한다(도 1의 단계 13). 상기 터널 절연막(55)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 하프늄산화막(HfO), 하프늄실리콘산화막(HfSiO), 지르코늄산화막(ZrO), 지르코늄실리콘산화막(ZrSiO) 및 가돌리늄산화막(GdO)으로 이루어진 일군에서 선택된 하나의 막으로 형성할 수 있다. 또한, 상기 터널 절연막(55)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 하프늄산화막(HfO), 하프늄실리콘산화막(HfSiO), 지르코늄산화막(ZrO), 지르코늄실리콘산화막(ZrSiO) 및 가돌리늄산화막(GdO)으로 이루어진 일군에서 선택된 적어도 두개의 적층막 또는 혼합물질막으로 형성할 수도 있다. 그리고 본 발명의 일실시예에서 상기 터널 절연막(55)은 25Å 두께를 갖는 상기 실리콘산화막이다.
도 1 및 도 3을 참조하면, 상기 터널 절연막(55)을 갖는 반도체기판(51)을 원자층 증착장치 내의 지정된 위치에 집어넣는다(도 1의 단계 15). 이어서, 상기 반도체기판(51)을 원자층 증착에 적합한 공정 온도가 되도록 예열한다. 예를 들면, 상기 반도체기판(51) 상에 텅스텐질화물(WN) 나노크리스탈을 형성하고자 하는 경우, 상기 예열 온도는 200℃ 내지 400℃일 수 있다. 이 때, 상기 반도체기판(51)의 예열은 상기 원자층 증착장치의 배기와 동시에 이루어질 수 있다.
상기 반도체기판(51)이 원하는 공정 온도까지 가열되면, 원자층 증착(atomic layer deposition; ALD) 방법을 이용하여 상기 터널 절연막(55) 상에 나노크리스탈들을 형성한다. 상기 원자층 증착(atomic layer deposition; ALD) 방법은 원자층 증착 공정 싸이클(30)을 포함할 수 있다.
상기 원자층 증착 공정 싸이클(30)은 상기 원자층 증착장치 내부로 환원기체를 주입하는 단계를 포함할 수 있다(도 1의 단계 19). 상기 환원기체는 B2H6, SiH 4, Si2H6 및 SiH2Cl6 으로 이루어진 일군에서 선택된 하나의 기체일 수 있다. 또한, 상기 환원기체는 B2H6, SiH4, Si2H6 및 SiH2 Cl6 으로 이루어진 일군에서 선택된 적어도 두 가지의 기체일 수 있다. 이에 더하여, 상기 환원기체는 B2H6, SiH4, Si2H6 및 SiH2Cl6 으로 이루어진 일군에서 선택된 적어도 두 가지의 기체를 순차적으로 공급할 수도 있다. 그리고 본 발명의 일실시예에서 상기 환원기체는 상기 B2H6 이다. 원자층 증착장치 내부로 공급된 상기 환원기체는 상기 터널 절연막(55) 상부면에 흡착되어 환원기체 화학흡착 점(61)들을 형성하게 된다. 이어서, 상기 원자층 증착장치 내에 남은 미흡착 환원기체를 제거한다(도 1의 단계 20). 상기 미흡착 환원기체의 제거는 상기 원자층 증착장치를 배기하는 방법, 상기 원자층 증착장치 내부로 불활성기체를 주입하는 방법, 상기 배기 및 상기 불활성기체 주입을 병행하는 방법, 또는 상기 배기 및 상기 불활성기체 주입을 순차적으로 적어도 일회 실시하는 방법으로 수행할 수 있다. 상기 불활성기체는 아르곤(Ar) 또는 질소(N2)일 수 있다. 그러나 상기 환원기체를 공급하는 단계는 생략할 수도 있다.
도 1 및 도 4를 참조하면, 상기 원자층 증착장치 내부로 제 1 반응물을 주입한다(도 1의 단계 21). 상기 제 1 반응물은 WF6, TiCl4, TiI4, Ti(OEt) 4, TaCl5, CuCl 및 MoCl5 으로 이루어진 할로겐화합물 그룹에서 선택된 하나일 수 있다. 상기 제 1 반응물은 Ni(acac)2 와 같은 유기화합물일 수도 있다. 또한, 상기 제 1 반응물은 지르코늄(Zr), 하프늄(Hf), 이트륨(Y) 및 알루미늄(Al) 중에서 선택된 하나의 물질을 포함하는 화합물일 수 있다. 그리고 본 발명의 일실시예에서 상기 제 1 반응물은 상기 WF6 이다. 이에 더하여, 상기 제 1 반응물은 SiCl4 또는 BCl3 와 같은 비금속물질일 수 있다.
상기 제 1 반응물은 상기 터널 절연막(55) 상부면에 제 1 반응물 화학흡착 점(63)들을 형성하게 된다. 상기 터널 절연막(55) 상부면에 상기 제 1 반응물 화학흡착 점(63)들이 형성되면, 과잉의 상기 제 1 반응물은 자기 제한적 반응(self limiting reaction)에 의하여 더 이상 반응하지 않는다.
상기 터널 절연막(55) 상부면에 상기 환원기체 화학흡착 점(61)들이 형성되어 있는 경우, 상기 제 1 반응물은 상기 환원기체 화학흡착 점(61)들과 치환되어 상기 제 1 반응물 화학흡착 점(63)들이 형성될 수 있다.
이어서, 상기 원자층 증착장치 내의 반응부산물을 제거한다(도 1의 단계 22). 상기 반응부산물의 제거는 상기 원자층 증착장치를 배기하는 방법, 상기 원자층 증착장치 내부로 불활성기체를 주입하는 방법, 상기 배기 및 상기 불활성기체 주입을 병행하는 방법, 또는 상기 배기 및 상기 불활성기체 주입을 순차적으로 적어도 일회 실시하는 방법으로 수행할 수 있다. 상기 불활성기체는 아르곤(Ar) 또는 질소(N2)일 수 있다.
도 1 및 도 5를 참조하면, 상기 반응부산물을 제거한 후 상기 원자층 증착장치 내부로 제 2 반응물을 주입할 수 있다(도 1의 단계 23). 상기 제 2 반응물은 암모니아기체(NH3)일 수 있다. 또한, 상기 제 2 반응물은 H2O, H2O2 , O2또는 O3을 사용할 수도 있다. 그리고 본 발명의 일실시예에서 상기 제 2 반응물은 상기 암모니아기체 이다. 상기 제 2 반응물은 상기 제 1 반응물 화학흡착 점(63)들과 반응하여 나노크리스탈(70)들을 형성하게 된다. 여기서, 상기 제 2 반응물 주입은 생략될 수도 있다. 예를 들면, 상기 환원기체로 상기 B2H6를 사용하고 상기 제 1 반응물은 상기 WF6 를 사용한 다음 상기 제 2 반응물 주입을 생략하면 상기 터널 절연막(55) 상에 텅스텐(W) 나노크리스탈들을 형성할 수 있다. 또한, 상기 환원기체로 상기 B2H6를 사용하고 상기 제 1 반응물은 상기 WF6 를 사용한 다음 상기 제 2 반응물로 상기 암모니아기체를 사용하면 상기 터널 절연막(55) 상에 질화텅스텐(WN) 나노크리스탈들을 형성할 수 있다.
상기 제 2 반응물이 상기 제 1 반응물 화학흡착 점(63)들과 반응하여 포화 상태를 이루게 되면 과잉의 상기 제 2 반응물은 자기 제한적 반응(self limiting reaction)에 의하여 더 이상 반응을 하지 않게 된다.
이후, 상기 원자층 증착장치 내의 반응부산물을 제거한다(도 1의 단계 24). 상기 반응부산물의 제거는 상기 원자층 증착장치를 배기하는 방법, 상기 원자층 증착장치 내부로 불활성기체를 주입하는 방법, 상기 배기 및 상기 불활성기체 주입을 병행하는 방법, 또는 상기 배기 및 상기 불활성기체 주입을 순차적으로 적어도 일회 실시하는 방법으로 수행할 수 있다. 상기 불활성기체는 아르곤(Ar) 또는 질소(N2)일 수 있다.
도 1 및 도 6을 참조하면, 상기 나노크리스탈(70)들의 크기를 확인한다(도 1의 단계 25). 상기 터널 절연막(55) 상에 원하는 크기를 가지는 나노크리스탈(70) 들이 형성될 때까지 상기 원자층 증착 공정 싸이클(30)을 복수 회 반복한다. 일반적으로, 상기 원자층 증착(atomic layer deposition, ALD) 방법은 상기 원자층 증착 공정 싸이클(30)의 반복횟수를 조절하여 상기 나노크리스탈(70)들의 크기를 정밀하게 제어할 수 있다.
상기 나노크리스탈(70)들은 텅스텐(W), 티타늄(Ti), 탄탈룸(Ta), 구리(Cu), 몰리브덴(Mo) 및 니켈(Ni)로 이루어진 일군에서 선택된 하나이거나 이들의 질화물중 하나일 수 있다. 또한, 상기 나노크리스탈(70)들은 지르코늄(Zr), 하프늄(Hf), 이트륨(Y) 및 알루미늄(Al) 중에서 선택된 하나의 산화물나노크리스탈일 수 있다. 이에 더하여, 상기 나노크리스탈(70)들은 실리콘나노크리스탈, 질화실리콘나노크리스탈, 보론나노크리스탈 또는 질화보론나노크리스탈일 수도 있다.
<실험예>
본 발명의 실시 예에 따른 질화텅스텐(WN) 나노크리스탈들을 형성하는 실험 결과 다음의 [표 1] 에 기재된 것과 같은 결과를 얻을 수 있었다.
Figure 112004037995630-pat00001
[표 1]을 참조하면, 실험 1 의 경우, 상기 반도체기판(51) 상에 25Å 두께의 실리콘산화막으로 상기 터널 절연막(55)을 형성하고, 상기 예열 온도는 300℃ 로 하고, 상기 환원기체로 상기 B2H6 30sccm을 사용하고, 상기 제 1 반응물로 상기 WF 6 120sccm을 사용하고, 상기 제 2 반응물로 상기 암모니아기체를 사용하고, 상기 원자층 증착 공정 싸이클(30)을 30회 수행하였을 때, 상기 터널 절연막(55) 상에 4 nm 내지 5 nm 크기의 질화텅스텐(WN) 나노크리스탈들이 0.9 X 1012 개/㎠ 밀도로 형성되었다.
실험 2 의 경우, 상기 예열 온도는 300℃ 로 하고, 상기 환원기체로 상기 B2H6 50sccm을 사용하고, 상기 제 1 반응물로 상기 WF6 100sccm을 사용하고, 상기 원자층 증착 공정 싸이클(30)을 10회 수행하였을 때, 상기 터널 절연막(55) 상에 3.5 nm 내지 4.5 nm 크기의 질화텅스텐(WN) 나노크리스탈들이 1.3 X 1012 개/㎠ 밀도로 형성되었다.
실험 3 의 경우, 상기 예열 온도는 300℃ 로 하고, 상기 환원기체로 상기 B2H6 40sccm을 사용하고, 상기 제 1 반응물로 상기 WF6 100sccm을 사용하고, 상기 원자층 증착 공정 싸이클(30)을 15회 수행하였을 때, 상기 터널 절연막(55) 상에 3 nm 내지 4 nm 크기의 질화텅스텐(WN) 나노크리스탈들이 1.3 X 1012 개/㎠ 밀도로 형성되었다.
실험 4 의 경우, 상기 예열 온도는 280℃ 로 하고, 상기 환원기체로 상기 B2H6 50sccm을 사용하고, 상기 제 1 반응물로 상기 WF6 100sccm을 사용하고, 상기 원자층 증착 공정 싸이클(30)을 15회 수행하였을 때, 상기 터널 절연막(55) 상에 4.5 nm 내지 5 nm 크기의 질화텅스텐(WN) 나노크리스탈들이 1.5 X 1012 개/㎠ 밀도로 형성되었다.
상기 실험 1 내지 상기 실험 4의 결과에서 보는 바와 같이, 상기 원자층 증착 공정 싸이클(30)의 횟수 및 공정조건들을 조절하여 원하는 크기와 밀도를 갖는 상기 질화텅스텐(WN) 나노크리스탈들을 상기 터널 절연막(55) 상에 형성할 수 있다.
도 1 및 도 7을 참조하면, 상기 터널 절연막(55) 상에 원하는 크기를 가지는 나노크리스탈(70)들이 형성되면 상기 반도체기판(51)을 원자층 증착 장치로부터 꺼낸다(도 1의 단계 32).
상기 원하는 크기의 나노크리스탈(70)들을 갖는 반도체기판(51) 상에 제어게이트 절연막(73)을 형성하고(도 1의 단계 35), 제어게이트 전극(75)을 형성한다(도 1의 단계 37).
구체적으로, 상기 원하는 크기의 나노크리스탈(70)들을 갖는 반도체기판(51) 전면 상에 실리콘산화막과 같은 절연막을 형성한다. 상기 절연막을 갖는 반도체기판(51) 전면 상에 폴리실리콘막과 같은 도전막을 형성한다. 상기 도전막 및 절연막을 연속적으로 패터닝하여 상기 제어게이트 전극(75) 및 상기 제어게이트 절연막(73)을 형성한다. 상기 도전막 및 절연막을 패터닝하기 위한 공정은, 상기 도전막을 덮는 포토레지스트 패턴(도시하지 않음)을 형성하는 것과, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 도전막 및 절연막을 식각하는 것과, 상기 포토레지스트 패턴을 제거하는 것을 포함한다.
다음, 통상의 패터닝 공정과 소스/드레인 형성 공정을 수행하여 비휘발성 메모리소자를 제조한다.
상술한 바와 같이 본 발명에 따르면, 반도체기판 상에 터널절연막을 형성한 후, 원자층 증착 방법을 이용하여 상기 터널절연막 상에 나노크리스탈들을 형성한다. 상기 나노크리스탈들은 텅스텐(W) 과 같은 금속 나노크리스탈들일 수 있으며 질화텅스텐(WN) 과 같은 금속질화물 나노크리스탈들일 수도 있다. 또한, 상기 나노 크리스탈들은 지르코늄(Zr) 산화물 과 같은 금속산화물 나노크리스탈들일 수 있다. 이에 더하여, 상기 나노크리스탈(70)들은 실리콘나노크리스탈, 질화실리콘나노크리스탈, 보론나노크리스탈 또는 질화보론나노크리스탈일 수도 있다. 상기 원자층 증착 방법은 원자층 증착 공정 싸이클의 반복횟수를 조절하여 상기 나노크리스탈들의 크기를 정밀하게 제어할 수 있다. 따라서 상기 나노크리스탈들을 기억저장 층으로 사용하는 고성능의 비휘발성 메모리소자를 제조할 수 있다.

Claims (24)

  1. 반도체기판 상에 터널 절연막을 형성하고,
    상기 터널 절연막을 갖는 반도체기판을 원자층 증착 장치 내에 집어넣고,
    원자층 증착 공정 싸이클을 복수 회 진행하여 상기 터널 절연막 상에 나노크리스탈들을 형성하되, 상기 원자층 증착 공정 싸이클은 상기 원자층 증착 장치 내에 제 1 반응물을 주입하여 상기 터널 절연막 상에 제 1 반응물 화학흡착 점들을 형성하는 것을 포함하고,
    상기 나노크리스탈들을 갖는 반도체기판 상에 제어게이트 절연막을 형성하고,
    상기 제어게이트 절연막을 갖는 반도체기판 상에 제어게이트 전극을 형성하는 것을 포함하는 비휘발성 메모리 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 터널 절연막은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 하프늄산화막(HfO), 하프늄실리콘산화막(HfSiO), 지르코늄산화막(ZrO), 지르코늄실리콘산화막(ZrSiO) 및 가돌리늄산화막(GdO)으로 이루어진 일군에서 선택된 하나의 막으로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 터널 절연막은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 하프늄산화막(HfO), 하프늄실리콘산화막(HfSiO), 지르코늄산화막(ZrO), 지르코늄실리콘산화막(ZrSiO) 및 가돌리늄산화막(GdO)으로 이루어진 일군에서 선택된 적어도 두개의 적층막 또는 혼합물질막으로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 제 1 반응물은 WF6, TiCl4, TiI4, Ti(OEt)4, TaCl5, CuCl, MoCl5 및 Ni(acac)2 으로 이루어진 일군에서 선택된 하나인 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 제 1 반응물은 지르코늄(Zr), 하프늄(Hf), 이트륨(Y) 및 알루미늄(Al) 중에서 선택된 하나의 물질을 포함하는 화합물인 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 제 1 반응물은 SiCl4 또는 BCl3 인 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 제 1 반응물을 주입하기 전에, 상기 원자층 증착장치 내부로 환원기체를 주입하여 상기 터널 절연막 상부면에 환원기체 화학흡착 점들을 형성하는 것을 더 포함하는 비휘발성 메모리 소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 환원기체는 B2H6, SiH4, Si2H6 및 SiH2 Cl6 으로 이루어진 일군에서 선택된 적어도 하나의 기체인 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  10. 제 8 항에 있어서,
    상기 환원기체는 B2H6, SiH4, Si2H6 및 SiH2 Cl6 으로 이루어진 일군에서 선택된 적어도 두 가지의 기체를 순차적으로 공급하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  11. 제 1 항에 있어서,
    상기 제 1 반응물 화학흡착 점들을 형성한 후에,
    상기 원자층 증착 장치 내부로 제 2 반응물을 주입하여 상기 제 1 반응물 화학흡착 점들과 반응시키는 것을 더 포함하는 비휘발성 메모리 소자의 제조방법.
  12. 제 11 항에 있어서,
    상기 제 2 반응물은 암모니아기체(NH3)인 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  13. 제 11 항에 있어서,
    상기 제 2 반응물은 H2O, H2O2, O2또는 O3 인 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  14. 제 1 항에 있어서,
    상기 나노크리스탈은 텅스텐(W), 티타늄(Ti), 탄탈룸(Ta), 구리(Cu), 몰리브덴(Mo) 및 니켈(Ni)로 이루어진 일군에서 선택된 하나이거나 이들의 질화물중 하나인 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  15. 제 1 항에 있어서,
    상기 나노크리스탈은 지르코늄(Zr), 하프늄(Hf), 이트륨(Y) 및 알루미늄(Al) 중에서 선택된 하나의 산화물나노크리스탈인 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  16. 제 1 항에 있어서,
    상기 나노크리스탈은 실리콘나노크리스탈, 질화실리콘나노크리스탈, 보론나노크리스탈 또는 질화보론나노크리스탈인 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  17. 반도체기판을 준비하고,
    상기 반도체기판 상에 터널 절연막을 형성하고,
    상기 터널 절연막을 갖는 반도체기판을 원자층 증착 장치 내에 집어넣고,
    상기 원자층 증착장치 내부로 환원기체를 주입하여 상기 터널 절연막 상부면에 환원기체 화학흡착 점들을 형성하고,
    상기 원자층 증착 장치 내에 상기 원자층 증착 장치 내에 제 1 반응물을 주 입하여 상기 터널 절연막 상에 제 1 반응물 화학흡착 점들을 형성하고,
    상기 환원기체 화학흡착 점들을 형성하는 단계 및 상기 제 1 반응물 화학흡착 점들을 형성하는 단계를 복수 회 반복하여 원하는 크기의 나노크리스탈들을 형성하고,
    상기 나노크리스탈들을 갖는 반도체기판을 원자층 증착 장치에서 꺼내고,
    상기 나노크리스탈들을 갖는 반도체기판 상에 제어게이트 절연막을 형성하고,
    상기 제어게이트 절연막을 갖는 반도체기판 상에 제어게이트 전극을 형성하는 것을 포함하는 비휘발성 메모리 소자의 제조방법.
  18. 제 17 항에 있어서,
    상기 환원기체는 B2H6, SiH4, Si2H6 및 SiH2 Cl6 으로 이루어진 일군에서 선택된 적어도 하나의 기체인 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  19. 제 17 항에 있어서,
    상기 제 1 반응물은 WF6, TiCl4, TiI4, Ti(OEt)4, TaCl5 , CuCl, MoCl5 및 Ni(acac)2 으로 이루어진 일군에서 선택된 하나인 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  20. 제 17 항에 있어서,
    상기 나노크리스탈은 텅스텐(W), 티타늄(Ti), 탄탈룸(Ta), 구리(Cu), 몰리브덴(Mo) 및 니켈(Ni)로 이루어진 일군에서 선택된 하나인 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  21. 제 17 항에 있어서,
    상기 제 1 반응물 화학흡착 점들을 형성한 후에, 상기 원자층 증착 장치 내부로 제 2 반응물을 주입하여 상기 제 1 반응물 화학흡착 점들과 반응시키는 것을 더 포함하는 비휘발성 메모리 소자의 제조방법.
  22. 제 21 항에 있어서,
    상기 제 2 반응물은 암모니아기체(NH3)인 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  23. 제 22 항에 있어서,
    상기 나노크리스탈은 텅스텐(W), 티타늄(Ti), 탄탈룸(Ta), 구리(Cu), 몰리브덴(Mo) 및 니켈(Ni)로 이루어진 일군에서 선택된 하나의 질화물인 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  24. 반도체기판을 준비하고,
    상기 반도체기판 상에 터널 절연막을 형성하고,
    상기 터널 절연막을 갖는 반도체기판을 원자층 증착 장치 내에 집어넣고,
    상기 원자층 증착장치 내부로 B2H6 를 주입하여 상기 터널 절연막 상부면에 B2H6 화학흡착 점들을 형성하고,
    상기 원자층 증착 장치 내에 WF6 를 주입하여 상기 B2H6 화학흡착 점들과 반응시키어 상기 터널 절연막 상에 텅스텐(W) 화학흡착 점들을 형성하고,
    상기 원자층 증착장치 내부로 암모니아기체(NH3)를 주입하여 상기 텅스텐(W) 화학흡착 점들과 반응시키어 질화텅스텐(WN) 나노크리스탈들을 형성하고,
    상기 B2H6 화학흡착 점들을 형성하는 단계 내지 상기 질화텅스텐(WN) 나노크리스탈들을 형성하는 단계를 복수 회 반복하여 원하는 크기의 질화텅스텐(WN) 나노크리스탈들을 형성하고,
    상기 질화텅스텐(WN) 나노크리스탈들을 갖는 반도체기판을 원자층 증착 장치에서 꺼내고,
    상기 질화텅스텐(WN) 나노크리스탈들을 갖는 반도체기판 상에 제어게이트 절연막을 형성하고,
    상기 제어게이트 절연막을 갖는 반도체기판 상에 제어게이트 전극을 형성하는 것을 포함하는 비휘발성 메모리 소자의 제조방법.
KR1020040066930A 2004-08-24 2004-08-24 나노크리스탈을 갖는 비휘발성 메모리 소자의 제조방법 KR100615093B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020040066930A KR100615093B1 (ko) 2004-08-24 2004-08-24 나노크리스탈을 갖는 비휘발성 메모리 소자의 제조방법
US11/023,993 US7148106B2 (en) 2004-08-24 2004-12-28 Methods of fabricating non-volatile memory devices including nanocrystals
JP2005213254A JP4823594B2 (ja) 2004-08-24 2005-07-22 ナノクリスタルを有する不揮発性メモリ素子の製造方法
US11/561,644 US7651904B2 (en) 2004-08-24 2006-11-20 Methods of fabricating non-volatile memory devices including nanocrystals

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040066930A KR100615093B1 (ko) 2004-08-24 2004-08-24 나노크리스탈을 갖는 비휘발성 메모리 소자의 제조방법

Publications (2)

Publication Number Publication Date
KR20060018532A KR20060018532A (ko) 2006-03-02
KR100615093B1 true KR100615093B1 (ko) 2006-08-22

Family

ID=36113036

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040066930A KR100615093B1 (ko) 2004-08-24 2004-08-24 나노크리스탈을 갖는 비휘발성 메모리 소자의 제조방법

Country Status (3)

Country Link
US (2) US7148106B2 (ko)
JP (1) JP4823594B2 (ko)
KR (1) KR100615093B1 (ko)

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9139906B2 (en) * 2001-03-06 2015-09-22 Asm America, Inc. Doping with ALD technology
US7491634B2 (en) * 2006-04-28 2009-02-17 Asm International N.V. Methods for forming roughened surfaces and applications thereof
US20060166435A1 (en) * 2005-01-21 2006-07-27 Teo Lee W Synthesis of GE nanocrystal memory cell and using a block layer to control oxidation kinetics
US20090039417A1 (en) * 2005-02-17 2009-02-12 National University Of Singapore Nonvolatile Flash Memory Device and Method for Producing Dielectric Oxide Nanodots on Silicon Dioxide
US20060189079A1 (en) * 2005-02-24 2006-08-24 Merchant Tushar P Method of forming nanoclusters
KR20060095819A (ko) * 2005-02-28 2006-09-04 삼성전자주식회사 금속 질화물을 트랩 사이트로 이용한 메모리 소자를 그 제조 방법
US7687409B2 (en) 2005-03-29 2010-03-30 Micron Technology, Inc. Atomic layer deposited titanium silicon oxide films
US7662729B2 (en) 2005-04-28 2010-02-16 Micron Technology, Inc. Atomic layer deposition of a ruthenium layer to a lanthanide oxide dielectric layer
US7927948B2 (en) 2005-07-20 2011-04-19 Micron Technology, Inc. Devices with nanocrystals and methods of formation
JP2007043147A (ja) * 2005-07-29 2007-02-15 Samsung Electronics Co Ltd 原子層蒸着工程を用いたシリコンリッチナノクリスタル構造物の形成方法及びこれを用いた不揮発性半導体装置の製造方法
KR100722776B1 (ko) * 2005-07-29 2007-05-30 삼성전자주식회사 원자층 증착 공정을 이용한 실리콘 리치 나노-크리스탈구조물의 형성 방법 및 이를 이용한 불휘발성 반도체장치의 제조 방법
US7575978B2 (en) * 2005-08-04 2009-08-18 Micron Technology, Inc. Method for making conductive nanoparticle charge storage element
US20070085130A1 (en) * 2005-10-19 2007-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Tungsten-containing nanocrystal, an array thereof, a memory comprising such an array, and methods of making and operating the foregoing
KR101194839B1 (ko) * 2006-02-28 2012-10-25 삼성전자주식회사 나노결정을 포함하는 메모리 소자 및 그 제조 방법
KR100740613B1 (ko) 2006-07-03 2007-07-18 삼성전자주식회사 비휘발성 기억 소자의 형성 방법
KR100753020B1 (ko) * 2006-08-30 2007-08-30 한국화학연구원 원자층 증착법을 이용한 비휘발성 부유 게이트 메모리소자를 위한 나노적층체의 제조방법
US20080121967A1 (en) * 2006-09-08 2008-05-29 Ramachandran Muralidhar Nanocrystal non-volatile memory cell and method therefor
US7517747B2 (en) * 2006-09-08 2009-04-14 Freescale Semiconductor, Inc. Nanocrystal non-volatile memory cell and method therefor
KR100851553B1 (ko) * 2006-10-02 2008-08-11 삼성전자주식회사 반도체 소자 및 그 구동방법
KR20080031594A (ko) * 2006-10-04 2008-04-10 삼성전자주식회사 전하 트랩형 메모리 소자
KR101427142B1 (ko) * 2006-10-05 2014-08-07 에이에스엠 아메리카, 인코포레이티드 금속 규산염 막의 원자층 증착
US7687349B2 (en) * 2006-10-30 2010-03-30 Atmel Corporation Growth of silicon nanodots having a metallic coating using gaseous precursors
KR100836426B1 (ko) 2006-11-24 2008-06-09 삼성에스디아이 주식회사 비휘발성 메모리 소자 및 그 제조방법과 이를 포함한메모리 장치
JPWO2008069325A1 (ja) * 2006-12-07 2010-03-25 日本電気株式会社 半導体記憶装置および半導体装置
KR101033221B1 (ko) 2006-12-29 2011-05-06 주식회사 하이닉스반도체 전하트랩층을 갖는 불휘발성 메모리소자 및 그 제조방법
US7763511B2 (en) * 2006-12-29 2010-07-27 Intel Corporation Dielectric barrier for nanocrystals
US8084087B2 (en) * 2007-02-14 2011-12-27 The Board Of Trustees Of The Leland Stanford Junior University Fabrication method of size-controlled, spatially distributed nanostructures by atomic layer deposition
KR101341571B1 (ko) * 2007-04-30 2013-12-16 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조방법
ITMI20071140A1 (it) * 2007-06-04 2008-12-05 St Microelectronics Srl Processo per la realizzazione di un dispositivo di memoria integrato su un substrato semiconduttore e comprendente celle di memoria a nanocristalli e transistori cmos.
US8367506B2 (en) 2007-06-04 2013-02-05 Micron Technology, Inc. High-k dielectrics with gold nano-particles
US7973286B2 (en) * 2007-06-04 2011-07-05 The Regents Of The University Of Michigan Detector having a thin film of boron nitride (BN) such as cubic BN and method, systems and array utilizing same
US7846793B2 (en) * 2007-10-03 2010-12-07 Applied Materials, Inc. Plasma surface treatment for SI and metal nanocrystal nucleation
US20090246510A1 (en) * 2008-03-25 2009-10-01 Commissariat A L'energie Atomique Metallic nanocrystal patterning
US20090243048A1 (en) * 2008-03-25 2009-10-01 Joel Dufourcq Metallic nanocrystal encapsulation
US8545936B2 (en) 2008-03-28 2013-10-01 Asm International N.V. Methods for forming carbon nanotubes
US9978185B1 (en) 2008-04-15 2018-05-22 Stamps.Com Inc. Systems and methods for activation of postage indicia at point of sale
WO2009133500A1 (en) * 2008-04-28 2009-11-05 Nxp B.V. Method of forming a nanocluster-comprising dielectric layer and device comprising such a layer
JP5665289B2 (ja) 2008-10-29 2015-02-04 株式会社日立国際電気 半導体装置の製造方法、基板処理方法および基板処理装置
TWI401806B (zh) * 2008-12-02 2013-07-11 Chung Shan Inst Of Science 半導體元件及其製造方法
US7871886B2 (en) 2008-12-19 2011-01-18 Freescale Semiconductor, Inc. Nanocrystal memory with differential energy bands and method of formation
US7799634B2 (en) * 2008-12-19 2010-09-21 Freescale Semiconductor, Inc. Method of forming nanocrystals
FR2974941B1 (fr) 2011-05-06 2013-06-14 Commissariat Energie Atomique Procede de realisation de nanocristaux de
JP5878797B2 (ja) 2012-03-13 2016-03-08 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
AT512636B1 (de) * 2012-05-29 2013-10-15 Alberta Mag Dr Bonanni Verfahren zum Einbetten magnetischer Nanokristalle in einen Halbleiter
KR102107109B1 (ko) 2013-10-17 2020-05-29 삼성디스플레이 주식회사 유기 발광 장치 및 이의 제조 방법
US10163932B1 (en) 2015-07-24 2018-12-25 Nutech Ventures Memory device based on heterostructures of ferroelectric and two-dimensional materials
US10573522B2 (en) 2016-08-16 2020-02-25 Lam Research Corporation Method for preventing line bending during metal fill process
CN106920755A (zh) * 2017-02-14 2017-07-04 复旦大学 一种高密度镍纳米颗粒的制备方法及其应用
US11549175B2 (en) 2018-05-03 2023-01-10 Lam Research Corporation Method of depositing tungsten and other metals in 3D NAND structures
SG11202109796QA (en) 2019-03-11 2021-10-28 Lam Res Corp Precursors for deposition of molybdenum-containing films

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1065024A (ja) 1996-08-13 1998-03-06 Toshiba Corp 不揮発性半導体記憶装置
KR100276774B1 (ko) 1997-09-30 2001-01-15 마찌다 가쯔히꼬 반도체 나노결정의 제조 방법 및 그 반도체 나노결정을 사용한반도체 기억 소자
KR20020038274A (ko) * 2000-11-17 2002-05-23 박종섭 실리콘 양자점의 형성방법 및 그를 이용한 비휘발성메모리 소자의 제조방법
KR20020092383A (ko) * 2000-03-14 2002-12-11 모토로라 인코포레이티드 메모리 셀, 형성 방법 및 동작
KR20030002747A (ko) * 2001-06-29 2003-01-09 주식회사 하이닉스반도체 배치 타입의 원자층 증착 장비 및 이를 이용한 반도체소자의 박막 형성 방법
KR20040077565A (ko) * 2003-02-27 2004-09-04 샤프 가부시키가이샤 나노층 박막의 원자층 증착

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100434553B1 (ko) 1997-08-27 2004-09-18 삼성전자주식회사 단일전자트랜지스터및그제조방법
JPH11317464A (ja) * 1998-03-02 1999-11-16 Sony Corp 電気的書き換えが可能なメモリ素子及びその製造方法
JP3204942B2 (ja) * 1998-06-26 2001-09-04 株式会社東芝 半導体装置
JP2000340678A (ja) * 1999-03-19 2000-12-08 Toshiba Corp 半導体装置の製造方法
JP3911658B2 (ja) 1999-05-28 2007-05-09 富士通株式会社 半導体装置の製造方法
JP2001015613A (ja) * 1999-06-29 2001-01-19 Sony Corp 不揮発性半導体記憶装置およびその製造方法
WO2001029893A1 (en) * 1999-10-15 2001-04-26 Asm America, Inc. Method for depositing nanolaminate thin films on sensitive surfaces
DE60125338T2 (de) * 2000-03-07 2007-07-05 Asm International N.V. Gradierte dünne schichten
US6297095B1 (en) * 2000-06-16 2001-10-02 Motorola, Inc. Memory device that includes passivated nanoclusters and method for manufacture
US6344403B1 (en) * 2000-06-16 2002-02-05 Motorola, Inc. Memory device and method for manufacture
JP4792620B2 (ja) * 2000-06-21 2011-10-12 ソニー株式会社 不揮発性半導体記憶装置およびその製造方法
WO2002003430A2 (en) * 2000-06-29 2002-01-10 California Institute Of Technology Aerosol process for fabricating discontinuous floating gate microelectronic devices
US6400610B1 (en) * 2000-07-05 2002-06-04 Motorola, Inc. Memory device including isolated storage elements that utilize hole conduction and method therefor
EP2323164B1 (en) * 2000-08-14 2015-11-25 SanDisk 3D LLC Multilevel memory array and method for making same
JP2002222876A (ja) * 2001-01-25 2002-08-09 Sony Corp 不揮発性半導体記憶素子及びその製造方法
JP4590744B2 (ja) * 2001-01-25 2010-12-01 ソニー株式会社 不揮発性半導体記憶素子及びその製造方法
TW589684B (en) * 2001-10-10 2004-06-01 Applied Materials Inc Method for depositing refractory metal layers employing sequential deposition techniques
US6833161B2 (en) * 2002-02-26 2004-12-21 Applied Materials, Inc. Cyclical deposition of tungsten nitride for metal oxide gate electrode
US7005697B2 (en) * 2002-06-21 2006-02-28 Micron Technology, Inc. Method of forming a non-volatile electron storage memory and the resulting device
US6888739B2 (en) * 2002-06-21 2005-05-03 Micron Technology Inc. Nanocrystal write once read only memory for archival storage
US6808986B2 (en) * 2002-08-30 2004-10-26 Freescale Semiconductor, Inc. Method of forming nanocrystals in a memory device
JP2004158810A (ja) * 2002-09-10 2004-06-03 Fujitsu Ltd 不揮発性半導体メモリ
US6713812B1 (en) * 2002-10-09 2004-03-30 Motorola, Inc. Non-volatile memory device having an anti-punch through (APT) region
US6784103B1 (en) * 2003-05-21 2004-08-31 Freescale Semiconductor, Inc. Method of formation of nanocrystals on a semiconductor structure
KR100558003B1 (ko) * 2003-09-26 2006-03-06 삼성전자주식회사 복수개의 유전체 나노클러스터들을 채택하는 비휘발성메모리 셀 및 그것을 제조하는 방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1065024A (ja) 1996-08-13 1998-03-06 Toshiba Corp 不揮発性半導体記憶装置
KR100276774B1 (ko) 1997-09-30 2001-01-15 마찌다 가쯔히꼬 반도체 나노결정의 제조 방법 및 그 반도체 나노결정을 사용한반도체 기억 소자
KR20020092383A (ko) * 2000-03-14 2002-12-11 모토로라 인코포레이티드 메모리 셀, 형성 방법 및 동작
KR20020038274A (ko) * 2000-11-17 2002-05-23 박종섭 실리콘 양자점의 형성방법 및 그를 이용한 비휘발성메모리 소자의 제조방법
KR100386614B1 (ko) 2000-11-17 2003-06-02 주식회사 하이닉스반도체 실리콘 양자점의 형성방법 및 그를 이용한 비휘발성메모리 소자의 제조방법
KR20030002747A (ko) * 2001-06-29 2003-01-09 주식회사 하이닉스반도체 배치 타입의 원자층 증착 장비 및 이를 이용한 반도체소자의 박막 형성 방법
KR20040077565A (ko) * 2003-02-27 2004-09-04 샤프 가부시키가이샤 나노층 박막의 원자층 증착

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
10065024
1020020038274
1020030002747

Also Published As

Publication number Publication date
KR20060018532A (ko) 2006-03-02
US20070077712A1 (en) 2007-04-05
JP4823594B2 (ja) 2011-11-24
US20060046384A1 (en) 2006-03-02
US7148106B2 (en) 2006-12-12
US7651904B2 (en) 2010-01-26
JP2006066896A (ja) 2006-03-09

Similar Documents

Publication Publication Date Title
KR100615093B1 (ko) 나노크리스탈을 갖는 비휘발성 메모리 소자의 제조방법
KR100894098B1 (ko) 빠른 소거속도 및 향상된 리텐션 특성을 갖는 불휘발성메모리소자 및 그 제조방법
KR100890040B1 (ko) 전하트랩층을 갖는 불휘발성 메모리소자 및 그 제조방법
US6297095B1 (en) Memory device that includes passivated nanoclusters and method for manufacture
US20070120179A1 (en) SONOS type non-volatile memory devices having a laminate blocking insulation layer and methods of manufacturing the same
KR100843229B1 (ko) 하이브리드 구조의 전하 트랩막을 포함하는 플래쉬 메모리소자 및 그 제조 방법
JP2007043147A (ja) 原子層蒸着工程を用いたシリコンリッチナノクリスタル構造物の形成方法及びこれを用いた不揮発性半導体装置の製造方法
JP4617574B2 (ja) 不揮発性半導体記憶装置およびその製造方法
KR20090095393A (ko) 전하 트랩층을 갖는 불휘발성 메모리소자의 제조방법
US7795159B2 (en) Charge trap layer for a charge trap semiconductor memory device and method of manufacturing the same
KR20080062739A (ko) 전하트랩층을 갖는 불휘발성 메모리소자 및 그 제조방법
KR20050014317A (ko) 부유트랩형 비휘발성 메모리 셀을 갖는 반도체 장치 및그의 제조방법
KR101153310B1 (ko) Ｍｏｓ형 반도체 메모리 장치의 제조 방법 및 플라즈마 ｃｖｄ 장치
US7919371B2 (en) Method for fabricating non-volatile memory device with charge trapping layer
KR100811272B1 (ko) 전하트랩층을 갖는 불휘발성 메모리소자 및 그 제조방법
KR20080041478A (ko) 전하트랩층을 갖는 불휘발성 메모리소자 및 그 제조방법
KR100722776B1 (ko) 원자층 증착 공정을 이용한 실리콘 리치 나노-크리스탈구조물의 형성 방법 및 이를 이용한 불휘발성 반도체장치의 제조 방법
KR100791333B1 (ko) 비휘발성 메모리 소자 제조 방법 및 이에 따라 제조된비휘발성 메모리 소자
JP6165333B2 (ja) サイクリック薄膜蒸着方法及び半導体製造方法及び半導体素子
KR20080010514A (ko) 절연막 구조물의 형성 방법 및 이를 이용한 불 휘발성메모리 소자의 형성 방법
CN115274682A (zh) Sonos存储器及其制造方法
KR100814374B1 (ko) 불휘발성 메모리 장치의 제조 방법
KR100833445B1 (ko) 플래시 메모리 소자의 제조방법
KR20070023373A (ko) 비휘발성 메모리 장치의 제조 방법
KR20080092540A (ko) 비휘발성 메모리 소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120801

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130731

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140731

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160801

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20180731

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20190731

Year of fee payment: 14