JP3911658B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP3911658B2 JP3911658B2 JP14926699A JP14926699A JP3911658B2 JP 3911658 B2 JP3911658 B2 JP 3911658B2 JP 14926699 A JP14926699 A JP 14926699A JP 14926699 A JP14926699 A JP 14926699A JP 3911658 B2 JP3911658 B2 JP 3911658B2
- Authority
- JP
- Japan
- Prior art keywords
- heat treatment
- mnc
- semiconductor device
- gate
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 239000004065 semiconductor Substances 0.000 title description 39
- 239000012535 impurity Substances 0.000 claims description 48
- 238000010438 heat treatment Methods 0.000 claims description 42
- 239000002184 metal Substances 0.000 claims description 28
- 239000000758 substrate Substances 0.000 claims description 18
- 150000002500 ions Chemical class 0.000 claims description 16
- 230000004913 activation Effects 0.000 claims description 7
- 239000000463 material Substances 0.000 claims description 5
- 239000002159 nanocrystal Substances 0.000 claims description 5
- 229910021645 metal ion Inorganic materials 0.000 claims description 4
- 238000007709 nanocrystallization Methods 0.000 claims 1
- 238000007667 floating Methods 0.000 description 31
- 238000000034 method Methods 0.000 description 21
- 230000015654 memory Effects 0.000 description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 16
- 230000008569 process Effects 0.000 description 13
- 238000005468 ion implantation Methods 0.000 description 8
- 230000003213 activating effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 238000004151 rapid thermal annealing Methods 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000001704 evaporation Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000004458 analytical method Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 239000002994 raw material Substances 0.000 description 2
- 230000008707 rearrangement Effects 0.000 description 2
- 238000001004 secondary ion mass spectrometry Methods 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000007598 dipping method Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000002923 metal particle Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000011882 ultra-fine particle Substances 0.000 description 1
Images
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、絶縁膜中に配列された導電性超微粒子、即ち、金属ナノクリスタル（ｍｅｔａｌ ｎａｎｏ−ｃｒｙｓｔａｌ：ＭＮＣ）をフローティング・ゲートとして利用する微細フラッシュ・メモリ、ＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）、単電子メモリなどの半導体装置を製造する方法の改良に関する。
【０００２】
【従来の技術】
ＭＮＣをフローティング・ゲートとする微細フラッシュ・メモリ、ＥＥＰＲＯＭ、単電子メモリなどの半導体装置は、フローティング・ゲートの形成が容易で微細化が可能であることから、将来の高密度メモリとして有望視されている。
【０００３】
本発明者は、これまで、イオン注入と熱処理とを組み合わせた手段をとることでＭＮＣを形成し、それをフローティング・ゲートとして微細フラッシュ・メモリ、ＥＥＰＲＯＭ、単電子メモリなどの半導体装置に応用する技術を開示してきた（要すれば「特願平１０−１５１６号（特願平９−１５５２８２号の国内優先出願）」を参照）。
【０００４】
然しながら、その後の研究に依れば、前記先行発明には、若干改良されなければならない点が見出された。
【０００５】
例えばＭＮＣをフローティング・ゲートとするダイオードであれば、イオン注入と熱処理に依ってＭＮＣを生成し、それをフローティング・ゲートとして利用すれば良い。
【０００６】
然しながら、同様技術を微細フラッシュ・メモリ、ＥＥＰＲＯＭ、単電子メモリなどの半導体装置に応用しようとする場合、それ等の半導体装置に於いては、ソース及びドレインの形成が必要であり、その場合、不純物イオンを注入してから該不純物を活性化する為の熱処理が必要である。
【０００７】
ところが、その不純物を活性化する為の熱処理を行うと、せっかく形成したＭＮＣから金属が蒸発して分布が変化し、また、その再蒸発した金属は、例えば、チャネル部分にパイルアップして敷居値制御を困難にするなどの問題を起こしている。
【０００８】
図１１は従来の技術を説明する為の工程要所に於ける半導体装置を表す要部切断側面図であり、以下、この図を参照して製造工程の要点を説明する。
【０００９】
図１１（Ａ）参照
（１）
シリコン半導体基板１にゲート絶縁膜２を形成する。
【００１０】
（２）
ゲート絶縁膜２に金属イオンの打ち込みを行って、該金属の濃度が高い二次元的領域３を形成する。
【００１１】
図１１（Ｂ）参照
（３）
熱処理を行うことで、金属濃度が高い二次元的領域３は、ＭＮＣからなるフローティング・ゲート３Ｇとなる。
【００１２】
図１１（Ｃ）参照
（４）
フローティング・ゲート３Ｇをもつゲート絶縁膜２上に多結晶シリコン層、
金属層を形成する。
【００１３】
（５）
金属層、多結晶シリコン層、フローティング・ゲート３Ｇ、ゲート絶縁膜２のゲート・パターン化を行う。
【００１４】
このゲート・パターン化に依って、多結晶シリコン層は多結晶シリコン・ゲート電極４Ｇに、金属層は金属ゲート電極５Ｇとなる。
【００１５】
（５）
この後、シリコン半導体基板１に不純物イオンの打ち込み及び不純物の活性化熱処理を行って、ＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）構造の低不純物濃度ソース領域６Ｓ及び低不純物濃度ドレイン領域６Ｄ、高不純物濃度ソース領域７Ｓ及び高不純物濃度ドレイン領域７Ｄを形成する。
【００１６】
この従来の技術に於いて、工程（５）の熱処理を実施する際、低温で処理する場合には、９００〔℃〕、１〔時間〕の条件で、そして、高温で処理する場合には、１０００〔℃〕、１０〔秒〕の条件で行われている。
【００１７】
ところが、このような不純物活性化熱処理を実施した場合、折角、工程（３）で形成したＭＮＣからなるフローティング・ゲート３Ｇは、工程（５）に於ける熱処理に依って、ＭＮＣが劣化してしまうことが判った。
【００１８】
【発明が解決しようとする課題】
本発明では、ＭＮＣを利用する微細フラッシュ・メモリ、ＥＥＰＲＯＭ、単電子メモリなどの半導体装置を製造する際、簡単な手段でＭＮＣから金属粒子が再蒸発することを抑止し、ＭＮＣに再分布が起こらないようにする。
【００１９】
【課題を解決するための手段】
本発明では、イオン注入と熱処理に依ってＭＮＣを生成させる場合、その熱処理を半導体装置に於けるソース領域及びドレイン領域を形成する不純物を活性化する為の熱処理と同時に実施することが基本になっている。
【００２０】
図１は本発明の原理を説明する為の工程要所に於ける半導体装置を表す要部切断側面図であり、以下、この図を参照して製造工程の要点を説明する。尚、ここでも、ＬＤＤ構造のソース領域及びドレイン領域をもつ半導体装置について説明するが、これに限定されないことは云うまでもない。
【００２１】
図１（Ａ）参照
（１）
シリコン半導体基板１にゲート絶縁膜２を形成する。
【００２２】
（２）
ゲート絶縁膜２に金属イオンの打ち込みを行って、該金属の濃度が高い二次元的領域３を生成させる。
【００２３】
図１（Ｂ）参照
（３）
ゲート絶縁膜２上に多結晶シリコン層、金属層を積層形成する。
【００２４】
（４）
金属層、多結晶シリコン層、ゲート絶縁膜２のゲート・パターン化を行う。
【００２５】
このゲート・パターン化に依って、多結晶シリコン層は多結晶シリコン・ゲート電極４Ｇに、金属層は金属ゲート電極５Ｇとなる。
【００２６】
（５）
金属ゲート電極５Ｇをマスクとして不純物イオンの打ち込みを行い、また、図示されているようにＬＤＤ構造のソース領域及びドレイン領域を形成するのであればサイド・ウォール（図示せず）をマスクとして不純物イオンの打ち込みを行う。
【００２７】
図１（Ｃ）参照
（６）
この後、温度１０００〔℃〕、時間１０〔秒〕の熱処理を行うことで、金属濃度が高い二次元的領域３はＭＮＣからなるフローティング・ゲート３Ｇとなり、それと同時に、工程（５）で導入された不純物は活性化され、ＬＤＤ構造の低不純物濃度ソース領域６Ｓ及び低不純物濃度ドレイン領域６Ｄ、高不純物濃度ソース領域７Ｓ及び高不純物濃度ドレイン領域７Ｄが生成される。
【００２８】
図２は熱処理を施した半導体装置に於ける厚さ方向の元素（ＭＮＣ）プロファイル分析の結果を表す線図であり、横軸にはゲート絶縁膜２の表面からの深さ、縦軸には該金属の濃度をそれぞれ採ってあり、このデータは、ＳＩＭＳ（ｓｅｃｏｎｄａｒｙ ｉｏｎ ｍａｓｓ ｓｐｅｃｔｒｏｓｃｏｐｙ）に依って得られたものである。
【００２９】
図に於いて、ａは、１０００〔℃〕、１０〔秒〕の熱処理で得られたＭＮＣのプロファイルであり、ｂは、ａの熱処理を行った後、更に１０００〔℃〕、１０〔秒〕の高温熱処理を行った場合のＭＮＣのプロファイルであり、ｃは、ａの熱処理を行った後、更に９００〔℃〕、１〔時間〕の低温熱処理を行った場合のＭＮＣのプロファイルである。
【００３０】
図からすると、ＭＮＣを形成してから、再び熱処理を加えることで、そのプロファイルは変化してしまうことが看取され、特に問題となるのは、ゲート絶縁膜と基板との界面付近への注入元素のパイル・アップであり、例えば元素種としてＳｂのようなドーパント・イオンを選択した場合には、チャネルの不純物濃度が大きく変化し、敷居値不安定の原因になる。
【００３１】
図３は本発明に依って作製したフローティング・ゲートを含むダイオード容量のバイアス依存性、及び、従来の技術に依って作製したフローティング・ゲートを含むダイオード容量のバイアス依存性を比較して表す線図であって、横軸にはバイアス電圧を、縦軸にはゲート容量をそれぞれ採ってあり、特性線ａは従来の技術に依るもの、特性線ｂは本発明に依るものである。
【００３２】
従来の技術に依った場合、フローティング・ゲート材料としてイオン注入した金属が界面にパイル・アップした為、逆方向バイアス電圧に対する空乏層の拡がりの敷居値が負側にずれてしまっている。
【００３３】
前記のような敷居値のずれは、微細フラッシュ・メモリ／ＥＥＰＲＯＭ／単電子メモリとして動作させる場合、その動作電圧の絶対値が大きくなることに対応し、更に、敷居値ばらつきの原因ともなる。
【００３４】
前記説明した実験などから、本発明者は、ソース及びドレインを必要とする半導体装置に於いて、ＭＮＣからなるフローティング・ゲートを利用する場合、一度、ＭＮＣを生成させた後、熱処理を行うことは禁物である旨の結論を得た。
【００３５】
そこで、前記したように、イオン注入と熱処理に依ってＭＮＣを生成させる場合、その熱処理を半導体装置に於けるソース領域及びドレイン領域を形成する不純物を活性化する為の熱処理と同時に実施し、しかも、その熱処理は高温且つ短時間で実施している。
【００３６】
前記高温且つ短時間の熱処理に依った場合、低温且つ長時間の熱処理に依った場合に比較し、生成されるＭＮＣ自体は劣るが、敷居値の変動がないフローティング・ゲートをもつ半導体装置を製造するには、それが現状で最良の手段であると考えられ、また、実現されるフローティング・ゲートは、充分、実用に耐えるものである。
【００３７】
図４及び図５は低温且つ長時間の熱処理を行って得られたＭＮＣからなるフローティング・ゲート及び高温且つ短時間の熱処理を行って得られたＭＮＣからなるフローティング・ゲートを比較して説明する為の半導体装置のＴＥＭ（ｔｒａｎｓｍｉｓｓｉｏｎ ｅｌｅｃｔｒｏｎ ｍｉｃｒｏｓｃｏｐｙ）写真であり、図１に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００３８】
図４は温度を９００〔℃〕、時間を３６００〔秒〕として低温熱処理した試料に関するものであり、図５は温度を１０００〔℃〕、時間を１０〔秒〕として高温熱処理した試料に関するものである。
【００３９】
図４及び図５を比較すると明らかであるが、低温で長時間の熱処理を行った図３の場合では、ＭＮＣのサイズや位置の均一性は高いが、高温で短時間の熱処理を行った図５の場合では、熱処理時間が短いことを反映して、ＭＮＣのサイズや位置の均一性は低くなっていることが看取される。
【００４０】
然しながら、図５に見られるＭＮＣであっても、微細フラッシュ・メモリ、ＥＥＰＲＯＭ、単電子メモリなどの半導体装置に於けるフローティング・ゲートとしての実用性は充分であり、フローティング・ゲート材料としてイオン注入した金属が不要に拡散したり、パイル・アップが発生することがない為、敷居値電圧は０〔Ｖ〕付近になり、また、敷居値の制御は容易である。
【００４１】
勿論、図５に見られるＭＮＣを得る為の高温短時間の熱処理に施すことで、半導体装置に於けるソース領域及びドレイン領域の不純物活性化熱処理は実用上で全く問題ない程度に行われる。
【００４２】
前記したところから、本発明に依る半導体装置の製造方法に於いては、
基板（例えばｐ−Ｓｉ基板１１：図６乃至図１０参照、以下同じ）上にゲート絶縁膜（例えばゲート絶縁膜１２）を形成してから金属ナノクリスタルの材料である金属（例えばＳｂ）のイオンを該ゲート絶縁膜中に注入する工程と、ゲート（例えばＷゲート電極１５Ｇ、多結晶Ｓｉゲート電極１４Ｇ、ゲート絶縁膜１２など）或いはゲート及びサイド・ウォール（例えばサイド・ウォール１８Ｓ）をマスクとしてソース領域（例えば低不純物濃度ソース領域１７Ｓと高不純物濃度ソース領域１９Ｓ）及びドレイン領域（例えば低不純物濃度ドレイン領域１７Ｄと高不純物濃度ドレイン領域１９Ｄ）を構成する不純物（例えばＡｓ）のイオンを該基板中に注入する工程と、熱処理を行って該ゲート絶縁膜中にイオン注入された金属のナノクリスタル化（例えばフローティング・ゲート１３Ｇの生成）及び該基板中にイオン注入された不純物の活性化を同時に実施する工程とが含まれてなることを特徴とする。
【００４３】
前記手段を採ることに依り、半導体装置を製造する際、絶縁膜中に形成したＭＮＣから金属が再蒸発したり、或いは、再配置されることが低減されるので、ＭＮＣをフローティング・ゲートとする微細フラッシュ・メモリ／ＥＥＰＲＯＭ／単電子メモリなどの半導体装置の特性を向上することができ、特に、敷居値特性を安定化することができる。
【００４４】
【発明の実施の形態】
図６乃至図１０は本発明の一実施の形態を説明する為の工程要所に於ける半導体装置を表す要部切断側面図であり、以下、これ等の図を参照しつつ説明する。
【００４５】
図６（Ａ）参照
６−（１）
通常の技法を適用して、ｐ−Ｓｉ基板１１の洗浄、及び、前処理を行う。
【００４６】
図６（Ｂ）参照
６−（２）
熱酸化法を適用して、基板１１上に例えば厚さが２０〔ｎｍ〕のＳｉＯ2 からなるゲート絶縁膜１２を形成する。
【００４７】
６−（３）
イオン注入法を適用して、イオン加速電圧を１０〔ｋｅＶ〕、ドーズ量を５×１０15〔原子個／ｃｍ2 〕としてＳｂイオンの打ち込みを行ってＳｂが分布した二次元的領域１３を形成する。
【００４８】
図７（Ａ）参照
７−（１）
モノシラン（ＳｉＨ4 ）を原料としたプラズマＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法を適用して、基板１１の温度を例えば３００〔℃〕とし、ゲート絶縁膜１２上に厚さが例えば１６０〔ｎｍ〕のｎ型不純物含有多結晶Ｓｉ層１４を形成する。
【００４９】
図７（Ｂ）参照
７−（２）
スパッタリング法を適用して、多結晶Ｓｉ層１４上に厚さが例えば２０〔ｎｍ〕のＷ層１５を形成する。
【００５０】
７−（３）
リソグラフィ技術に於けるレジスト・プロセスを適用して、ゲート・パター
ンのレジスト膜１６を形成する。
【００５１】
図８（Ａ）参照
８−（１）
エッチング・ガスをＣＨＦ3 ＋ＣＨ4 ＋Ａｒとするドライ・エッチング法を適用して、レジスト膜１６をマスクとしてＷ層１５、多結晶Ｓｉ層１４、ゲート絶縁膜１２のエッチングを行う。
【００５２】
この工程に依って、Ｗゲート電極１５Ｇ、多結晶Ｓｉゲート電極１４Ｇが形成され、また、Ｓｂからなる二次元的領域１３をもつゲート絶縁膜１２もゲート・パターン化される。
【００５３】
図８（Ｂ）参照
８−（２）
レジスト剥離液中に浸漬してレジスト膜１６を除去する。
【００５４】
８−（３）
イオン注入法を適用して、イオン加速エネルギを５〔ｋｅＶ〕、ドーズ量を４×１０14〔原子個／ｃｍ2 〕として、Ｗゲート電極１５ＧをマスクとしてＡｓイオンの打ち込みを行い、ＬＤＤ構造の低不純物濃度ソース領域及びドレイン領域となるべき不純物導入層１７を形成する。
【００５５】
図９（Ａ）参照
９−（１）
例えばＳｉＨ4 を原料とするプラズマＣＶＤ法を適用して、全面に厚さが２００〔ｎｍ〕であるＳｉＯ2 からなる絶縁膜１８を形成する。
【００５６】
図９（Ｂ）参照
９−（２）
エッチング・ガスをＣＨＦ3 ＋ＣＦ4 ＋Ａｒとするドライ・エッチング法を適用して、ＳｉＯ2 からなる絶縁膜１８の異方性エッチングを行って、Ｗゲート電極１５Ｇ、多結晶Ｓｉゲート電極１４Ｇ、Ｓｂ粒子の二次元的領域１３をもつゲート絶縁膜１２からなるメサ状部分の側面にサイド・ウォール１８Ｓを形成する。
【００５７】
９−（３）
イオン注入法を適用して、イオン加速エネルギを４０〔ｋｅＶ〕、ドーズ量を２×１０15〔原子個／ｃｍ2 〕として、Ｗゲート電極１５Ｇ並びにサイド・ウォール１８ＳをマスクとしてＡｓイオンの打ち込みを行い、ＬＤＤ構造の高不純物濃度ソース領域及びドレイン領域となるべき不純物導入層１９を形成する。
【００５８】
図１０参照
１０−（１）
温度１０００〔℃〕の窒素雰囲気中に於いて、時間１０〔秒〕のＲＴＡ（ｒａｐｉｄ ｔｈｅｒｍａｌ ａｎｎｅａｌ）を行い、不純物導入層１７並びに不純物導入層１９の活性化熱処理を行って、Ｓｂからなる二次元的領域１３のＭＮＣ化を行い、ＬＤＤ構造の低不純物濃度ソース領域１７Ｓ及び低不純物濃度ドレイン領域１７Ｄ、ＬＤＤ構造の高不純物濃度ソース領域１９Ｓ及び高不純物濃度ドレイン領域１９Ｄを形成する。
【００５９】
この熱処理を行った際、ゲート絶縁膜１２中に存在するＳｂからなる二次元的領域１３はＭＮＣ化されてフローティング・ゲート１３Ｇを構成する。
【００６０】
従って、温度１０００〔℃〕、時間１０〔秒〕のＲＴＡは、イオン注入されたＡｓの活性化、及び、イオン注入されたＳｂを凝集してＭＮＣ化の二つの目的を同時に且つ良好に達成することができ、そして、この後、半導体装置を完成させるまでの工程にＭＮＣからなるフローティング・ゲート１３Ｇを劣化させるような熱処理は存在しない。
【００６１】
本発明に依れば、実施の形態に限られず、特許請求の範囲を逸脱しない範囲に於いて、他に多くの改変を実現することができ、例えば、前記ＲＴＡの条件は、温度を９５０〔℃〕〜１０５０〔℃〕の範囲で、また、時間を１０〔秒〕〜３０〔秒〕の範囲でそれぞれ任意に選択することができる。
【００６２】
【発明の効果】
本発明に依る半導体装置の製造方法に於いては、基板上にゲート絶縁膜を形成してから金属ナノクリスタルの材料である金属のイオンをゲート絶縁膜中に注入し、ゲート或いはゲート及びサイド・ウォールをマスクとしてソース領域及びドレイン領域を構成する不純物のイオンを前記基板中に注入し、熱処理を行ってゲート絶縁膜中にイオン注入された金属のナノクリスタル化及び基板中にイオン注入された不純物の活性化を同時に実施する。
【００６３】
前記構成を採ることに依り、半導体装置を製造する際、絶縁膜中に形成したＭＮＣから金属が再蒸発したり、或いは、再配置されることが低減されるので、ＭＮＣをフローティング・ゲートとする微細フラッシュ・メモリ／ＥＥＰＲＯＭ／単電子メモリなどの半導体装置の特性を向上することができ、特に、敷居値特性を安定化することができる。
【図面の簡単な説明】
【図１】本発明の原理を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図２】熱処理を施した半導体装置に於ける厚さ方向の元素（ＭＮＣ）プロファイル分析の結果を表す線図である。
【図３】本発明に依って作製したフローティング・ゲートを含むダイオード容量のバイアス依存性と従来の技術に依って作製したフローティング・ゲートを含むダイオード容量のバイアス依存性とを比較して表す線図である。
【図４】低温且つ長時間の熱処理を行って得られたＭＮＣからなるフローティング・ゲートを説明する為の半導体装置のＴＥＭ写真である。
【図５】高温且つ短時間の熱処理を行って得られたＭＮＣからなるフローティング・ゲートを説明する為の半導体装置のＴＥＭ写真である。
【図６】本発明の一実施の形態を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図７】本発明の一実施の形態を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図８】本発明の一実施の形態を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図９】本発明の一実施の形態を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図１０】本発明の一実施の形態を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図１１】従来の技術を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【符号の説明】
１１ ｐ−Ｓｉ基板
１２ ゲート絶縁膜
１３ Ｓｂ濃度が高い二次元的領域
１３Ｇ フローティング・ゲート
１４ ｎ型不純物含有多結晶Ｓｉ層
１４Ｇ 多結晶Ｓｉゲート電極
１５ Ｗ層
１５Ｇ Ｗゲート電極
１６ レジスト膜
１７ 不純物導入層
１７Ｓ 低不純物濃度ソース領域
１７Ｄ 低不純物濃度ドレイン領域
１８ 絶縁膜
１８Ｓ サイド・ウォール
１９ 不純物導入層
１９Ｓ 高不純物濃度ソース領域
１９Ｄ 高不純物濃度ドレイン領域
【発明の属する技術分野】
本発明は、絶縁膜中に配列された導電性超微粒子、即ち、金属ナノクリスタル（ｍｅｔａｌ ｎａｎｏ−ｃｒｙｓｔａｌ：ＭＮＣ）をフローティング・ゲートとして利用する微細フラッシュ・メモリ、ＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）、単電子メモリなどの半導体装置を製造する方法の改良に関する。
【０００２】
【従来の技術】
ＭＮＣをフローティング・ゲートとする微細フラッシュ・メモリ、ＥＥＰＲＯＭ、単電子メモリなどの半導体装置は、フローティング・ゲートの形成が容易で微細化が可能であることから、将来の高密度メモリとして有望視されている。
【０００３】
本発明者は、これまで、イオン注入と熱処理とを組み合わせた手段をとることでＭＮＣを形成し、それをフローティング・ゲートとして微細フラッシュ・メモリ、ＥＥＰＲＯＭ、単電子メモリなどの半導体装置に応用する技術を開示してきた（要すれば「特願平１０−１５１６号（特願平９−１５５２８２号の国内優先出願）」を参照）。
【０００４】
然しながら、その後の研究に依れば、前記先行発明には、若干改良されなければならない点が見出された。
【０００５】
例えばＭＮＣをフローティング・ゲートとするダイオードであれば、イオン注入と熱処理に依ってＭＮＣを生成し、それをフローティング・ゲートとして利用すれば良い。
【０００６】
然しながら、同様技術を微細フラッシュ・メモリ、ＥＥＰＲＯＭ、単電子メモリなどの半導体装置に応用しようとする場合、それ等の半導体装置に於いては、ソース及びドレインの形成が必要であり、その場合、不純物イオンを注入してから該不純物を活性化する為の熱処理が必要である。
【０００７】
ところが、その不純物を活性化する為の熱処理を行うと、せっかく形成したＭＮＣから金属が蒸発して分布が変化し、また、その再蒸発した金属は、例えば、チャネル部分にパイルアップして敷居値制御を困難にするなどの問題を起こしている。
【０００８】
図１１は従来の技術を説明する為の工程要所に於ける半導体装置を表す要部切断側面図であり、以下、この図を参照して製造工程の要点を説明する。
【０００９】
図１１（Ａ）参照
（１）
シリコン半導体基板１にゲート絶縁膜２を形成する。
【００１０】
（２）
ゲート絶縁膜２に金属イオンの打ち込みを行って、該金属の濃度が高い二次元的領域３を形成する。
【００１１】
図１１（Ｂ）参照
（３）
熱処理を行うことで、金属濃度が高い二次元的領域３は、ＭＮＣからなるフローティング・ゲート３Ｇとなる。
【００１２】
図１１（Ｃ）参照
（４）
フローティング・ゲート３Ｇをもつゲート絶縁膜２上に多結晶シリコン層、
金属層を形成する。
【００１３】
（５）
金属層、多結晶シリコン層、フローティング・ゲート３Ｇ、ゲート絶縁膜２のゲート・パターン化を行う。
【００１４】
このゲート・パターン化に依って、多結晶シリコン層は多結晶シリコン・ゲート電極４Ｇに、金属層は金属ゲート電極５Ｇとなる。
【００１５】
（５）
この後、シリコン半導体基板１に不純物イオンの打ち込み及び不純物の活性化熱処理を行って、ＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）構造の低不純物濃度ソース領域６Ｓ及び低不純物濃度ドレイン領域６Ｄ、高不純物濃度ソース領域７Ｓ及び高不純物濃度ドレイン領域７Ｄを形成する。
【００１６】
この従来の技術に於いて、工程（５）の熱処理を実施する際、低温で処理する場合には、９００〔℃〕、１〔時間〕の条件で、そして、高温で処理する場合には、１０００〔℃〕、１０〔秒〕の条件で行われている。
【００１７】
ところが、このような不純物活性化熱処理を実施した場合、折角、工程（３）で形成したＭＮＣからなるフローティング・ゲート３Ｇは、工程（５）に於ける熱処理に依って、ＭＮＣが劣化してしまうことが判った。
【００１８】
【発明が解決しようとする課題】
本発明では、ＭＮＣを利用する微細フラッシュ・メモリ、ＥＥＰＲＯＭ、単電子メモリなどの半導体装置を製造する際、簡単な手段でＭＮＣから金属粒子が再蒸発することを抑止し、ＭＮＣに再分布が起こらないようにする。
【００１９】
【課題を解決するための手段】
本発明では、イオン注入と熱処理に依ってＭＮＣを生成させる場合、その熱処理を半導体装置に於けるソース領域及びドレイン領域を形成する不純物を活性化する為の熱処理と同時に実施することが基本になっている。
【００２０】
図１は本発明の原理を説明する為の工程要所に於ける半導体装置を表す要部切断側面図であり、以下、この図を参照して製造工程の要点を説明する。尚、ここでも、ＬＤＤ構造のソース領域及びドレイン領域をもつ半導体装置について説明するが、これに限定されないことは云うまでもない。
【００２１】
図１（Ａ）参照
（１）
シリコン半導体基板１にゲート絶縁膜２を形成する。
【００２２】
（２）
ゲート絶縁膜２に金属イオンの打ち込みを行って、該金属の濃度が高い二次元的領域３を生成させる。
【００２３】
図１（Ｂ）参照
（３）
ゲート絶縁膜２上に多結晶シリコン層、金属層を積層形成する。
【００２４】
（４）
金属層、多結晶シリコン層、ゲート絶縁膜２のゲート・パターン化を行う。
【００２５】
このゲート・パターン化に依って、多結晶シリコン層は多結晶シリコン・ゲート電極４Ｇに、金属層は金属ゲート電極５Ｇとなる。
【００２６】
（５）
金属ゲート電極５Ｇをマスクとして不純物イオンの打ち込みを行い、また、図示されているようにＬＤＤ構造のソース領域及びドレイン領域を形成するのであればサイド・ウォール（図示せず）をマスクとして不純物イオンの打ち込みを行う。
【００２７】
図１（Ｃ）参照
（６）
この後、温度１０００〔℃〕、時間１０〔秒〕の熱処理を行うことで、金属濃度が高い二次元的領域３はＭＮＣからなるフローティング・ゲート３Ｇとなり、それと同時に、工程（５）で導入された不純物は活性化され、ＬＤＤ構造の低不純物濃度ソース領域６Ｓ及び低不純物濃度ドレイン領域６Ｄ、高不純物濃度ソース領域７Ｓ及び高不純物濃度ドレイン領域７Ｄが生成される。
【００２８】
図２は熱処理を施した半導体装置に於ける厚さ方向の元素（ＭＮＣ）プロファイル分析の結果を表す線図であり、横軸にはゲート絶縁膜２の表面からの深さ、縦軸には該金属の濃度をそれぞれ採ってあり、このデータは、ＳＩＭＳ（ｓｅｃｏｎｄａｒｙ ｉｏｎ ｍａｓｓ ｓｐｅｃｔｒｏｓｃｏｐｙ）に依って得られたものである。
【００２９】
図に於いて、ａは、１０００〔℃〕、１０〔秒〕の熱処理で得られたＭＮＣのプロファイルであり、ｂは、ａの熱処理を行った後、更に１０００〔℃〕、１０〔秒〕の高温熱処理を行った場合のＭＮＣのプロファイルであり、ｃは、ａの熱処理を行った後、更に９００〔℃〕、１〔時間〕の低温熱処理を行った場合のＭＮＣのプロファイルである。
【００３０】
図からすると、ＭＮＣを形成してから、再び熱処理を加えることで、そのプロファイルは変化してしまうことが看取され、特に問題となるのは、ゲート絶縁膜と基板との界面付近への注入元素のパイル・アップであり、例えば元素種としてＳｂのようなドーパント・イオンを選択した場合には、チャネルの不純物濃度が大きく変化し、敷居値不安定の原因になる。
【００３１】
図３は本発明に依って作製したフローティング・ゲートを含むダイオード容量のバイアス依存性、及び、従来の技術に依って作製したフローティング・ゲートを含むダイオード容量のバイアス依存性を比較して表す線図であって、横軸にはバイアス電圧を、縦軸にはゲート容量をそれぞれ採ってあり、特性線ａは従来の技術に依るもの、特性線ｂは本発明に依るものである。
【００３２】
従来の技術に依った場合、フローティング・ゲート材料としてイオン注入した金属が界面にパイル・アップした為、逆方向バイアス電圧に対する空乏層の拡がりの敷居値が負側にずれてしまっている。
【００３３】
前記のような敷居値のずれは、微細フラッシュ・メモリ／ＥＥＰＲＯＭ／単電子メモリとして動作させる場合、その動作電圧の絶対値が大きくなることに対応し、更に、敷居値ばらつきの原因ともなる。
【００３４】
前記説明した実験などから、本発明者は、ソース及びドレインを必要とする半導体装置に於いて、ＭＮＣからなるフローティング・ゲートを利用する場合、一度、ＭＮＣを生成させた後、熱処理を行うことは禁物である旨の結論を得た。
【００３５】
そこで、前記したように、イオン注入と熱処理に依ってＭＮＣを生成させる場合、その熱処理を半導体装置に於けるソース領域及びドレイン領域を形成する不純物を活性化する為の熱処理と同時に実施し、しかも、その熱処理は高温且つ短時間で実施している。
【００３６】
前記高温且つ短時間の熱処理に依った場合、低温且つ長時間の熱処理に依った場合に比較し、生成されるＭＮＣ自体は劣るが、敷居値の変動がないフローティング・ゲートをもつ半導体装置を製造するには、それが現状で最良の手段であると考えられ、また、実現されるフローティング・ゲートは、充分、実用に耐えるものである。
【００３７】
図４及び図５は低温且つ長時間の熱処理を行って得られたＭＮＣからなるフローティング・ゲート及び高温且つ短時間の熱処理を行って得られたＭＮＣからなるフローティング・ゲートを比較して説明する為の半導体装置のＴＥＭ（ｔｒａｎｓｍｉｓｓｉｏｎ ｅｌｅｃｔｒｏｎ ｍｉｃｒｏｓｃｏｐｙ）写真であり、図１に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００３８】
図４は温度を９００〔℃〕、時間を３６００〔秒〕として低温熱処理した試料に関するものであり、図５は温度を１０００〔℃〕、時間を１０〔秒〕として高温熱処理した試料に関するものである。
【００３９】
図４及び図５を比較すると明らかであるが、低温で長時間の熱処理を行った図３の場合では、ＭＮＣのサイズや位置の均一性は高いが、高温で短時間の熱処理を行った図５の場合では、熱処理時間が短いことを反映して、ＭＮＣのサイズや位置の均一性は低くなっていることが看取される。
【００４０】
然しながら、図５に見られるＭＮＣであっても、微細フラッシュ・メモリ、ＥＥＰＲＯＭ、単電子メモリなどの半導体装置に於けるフローティング・ゲートとしての実用性は充分であり、フローティング・ゲート材料としてイオン注入した金属が不要に拡散したり、パイル・アップが発生することがない為、敷居値電圧は０〔Ｖ〕付近になり、また、敷居値の制御は容易である。
【００４１】
勿論、図５に見られるＭＮＣを得る為の高温短時間の熱処理に施すことで、半導体装置に於けるソース領域及びドレイン領域の不純物活性化熱処理は実用上で全く問題ない程度に行われる。
【００４２】
前記したところから、本発明に依る半導体装置の製造方法に於いては、
基板（例えばｐ−Ｓｉ基板１１：図６乃至図１０参照、以下同じ）上にゲート絶縁膜（例えばゲート絶縁膜１２）を形成してから金属ナノクリスタルの材料である金属（例えばＳｂ）のイオンを該ゲート絶縁膜中に注入する工程と、ゲート（例えばＷゲート電極１５Ｇ、多結晶Ｓｉゲート電極１４Ｇ、ゲート絶縁膜１２など）或いはゲート及びサイド・ウォール（例えばサイド・ウォール１８Ｓ）をマスクとしてソース領域（例えば低不純物濃度ソース領域１７Ｓと高不純物濃度ソース領域１９Ｓ）及びドレイン領域（例えば低不純物濃度ドレイン領域１７Ｄと高不純物濃度ドレイン領域１９Ｄ）を構成する不純物（例えばＡｓ）のイオンを該基板中に注入する工程と、熱処理を行って該ゲート絶縁膜中にイオン注入された金属のナノクリスタル化（例えばフローティング・ゲート１３Ｇの生成）及び該基板中にイオン注入された不純物の活性化を同時に実施する工程とが含まれてなることを特徴とする。
【００４３】
前記手段を採ることに依り、半導体装置を製造する際、絶縁膜中に形成したＭＮＣから金属が再蒸発したり、或いは、再配置されることが低減されるので、ＭＮＣをフローティング・ゲートとする微細フラッシュ・メモリ／ＥＥＰＲＯＭ／単電子メモリなどの半導体装置の特性を向上することができ、特に、敷居値特性を安定化することができる。
【００４４】
【発明の実施の形態】
図６乃至図１０は本発明の一実施の形態を説明する為の工程要所に於ける半導体装置を表す要部切断側面図であり、以下、これ等の図を参照しつつ説明する。
【００４５】
図６（Ａ）参照
６−（１）
通常の技法を適用して、ｐ−Ｓｉ基板１１の洗浄、及び、前処理を行う。
【００４６】
図６（Ｂ）参照
６−（２）
熱酸化法を適用して、基板１１上に例えば厚さが２０〔ｎｍ〕のＳｉＯ2 からなるゲート絶縁膜１２を形成する。
【００４７】
６−（３）
イオン注入法を適用して、イオン加速電圧を１０〔ｋｅＶ〕、ドーズ量を５×１０15〔原子個／ｃｍ2 〕としてＳｂイオンの打ち込みを行ってＳｂが分布した二次元的領域１３を形成する。
【００４８】
図７（Ａ）参照
７−（１）
モノシラン（ＳｉＨ4 ）を原料としたプラズマＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法を適用して、基板１１の温度を例えば３００〔℃〕とし、ゲート絶縁膜１２上に厚さが例えば１６０〔ｎｍ〕のｎ型不純物含有多結晶Ｓｉ層１４を形成する。
【００４９】
図７（Ｂ）参照
７−（２）
スパッタリング法を適用して、多結晶Ｓｉ層１４上に厚さが例えば２０〔ｎｍ〕のＷ層１５を形成する。
【００５０】
７−（３）
リソグラフィ技術に於けるレジスト・プロセスを適用して、ゲート・パター
ンのレジスト膜１６を形成する。
【００５１】
図８（Ａ）参照
８−（１）
エッチング・ガスをＣＨＦ3 ＋ＣＨ4 ＋Ａｒとするドライ・エッチング法を適用して、レジスト膜１６をマスクとしてＷ層１５、多結晶Ｓｉ層１４、ゲート絶縁膜１２のエッチングを行う。
【００５２】
この工程に依って、Ｗゲート電極１５Ｇ、多結晶Ｓｉゲート電極１４Ｇが形成され、また、Ｓｂからなる二次元的領域１３をもつゲート絶縁膜１２もゲート・パターン化される。
【００５３】
図８（Ｂ）参照
８−（２）
レジスト剥離液中に浸漬してレジスト膜１６を除去する。
【００５４】
８−（３）
イオン注入法を適用して、イオン加速エネルギを５〔ｋｅＶ〕、ドーズ量を４×１０14〔原子個／ｃｍ2 〕として、Ｗゲート電極１５ＧをマスクとしてＡｓイオンの打ち込みを行い、ＬＤＤ構造の低不純物濃度ソース領域及びドレイン領域となるべき不純物導入層１７を形成する。
【００５５】
図９（Ａ）参照
９−（１）
例えばＳｉＨ4 を原料とするプラズマＣＶＤ法を適用して、全面に厚さが２００〔ｎｍ〕であるＳｉＯ2 からなる絶縁膜１８を形成する。
【００５６】
図９（Ｂ）参照
９−（２）
エッチング・ガスをＣＨＦ3 ＋ＣＦ4 ＋Ａｒとするドライ・エッチング法を適用して、ＳｉＯ2 からなる絶縁膜１８の異方性エッチングを行って、Ｗゲート電極１５Ｇ、多結晶Ｓｉゲート電極１４Ｇ、Ｓｂ粒子の二次元的領域１３をもつゲート絶縁膜１２からなるメサ状部分の側面にサイド・ウォール１８Ｓを形成する。
【００５７】
９−（３）
イオン注入法を適用して、イオン加速エネルギを４０〔ｋｅＶ〕、ドーズ量を２×１０15〔原子個／ｃｍ2 〕として、Ｗゲート電極１５Ｇ並びにサイド・ウォール１８ＳをマスクとしてＡｓイオンの打ち込みを行い、ＬＤＤ構造の高不純物濃度ソース領域及びドレイン領域となるべき不純物導入層１９を形成する。
【００５８】
図１０参照
１０−（１）
温度１０００〔℃〕の窒素雰囲気中に於いて、時間１０〔秒〕のＲＴＡ（ｒａｐｉｄ ｔｈｅｒｍａｌ ａｎｎｅａｌ）を行い、不純物導入層１７並びに不純物導入層１９の活性化熱処理を行って、Ｓｂからなる二次元的領域１３のＭＮＣ化を行い、ＬＤＤ構造の低不純物濃度ソース領域１７Ｓ及び低不純物濃度ドレイン領域１７Ｄ、ＬＤＤ構造の高不純物濃度ソース領域１９Ｓ及び高不純物濃度ドレイン領域１９Ｄを形成する。
【００５９】
この熱処理を行った際、ゲート絶縁膜１２中に存在するＳｂからなる二次元的領域１３はＭＮＣ化されてフローティング・ゲート１３Ｇを構成する。
【００６０】
従って、温度１０００〔℃〕、時間１０〔秒〕のＲＴＡは、イオン注入されたＡｓの活性化、及び、イオン注入されたＳｂを凝集してＭＮＣ化の二つの目的を同時に且つ良好に達成することができ、そして、この後、半導体装置を完成させるまでの工程にＭＮＣからなるフローティング・ゲート１３Ｇを劣化させるような熱処理は存在しない。
【００６１】
本発明に依れば、実施の形態に限られず、特許請求の範囲を逸脱しない範囲に於いて、他に多くの改変を実現することができ、例えば、前記ＲＴＡの条件は、温度を９５０〔℃〕〜１０５０〔℃〕の範囲で、また、時間を１０〔秒〕〜３０〔秒〕の範囲でそれぞれ任意に選択することができる。
【００６２】
【発明の効果】
本発明に依る半導体装置の製造方法に於いては、基板上にゲート絶縁膜を形成してから金属ナノクリスタルの材料である金属のイオンをゲート絶縁膜中に注入し、ゲート或いはゲート及びサイド・ウォールをマスクとしてソース領域及びドレイン領域を構成する不純物のイオンを前記基板中に注入し、熱処理を行ってゲート絶縁膜中にイオン注入された金属のナノクリスタル化及び基板中にイオン注入された不純物の活性化を同時に実施する。
【００６３】
前記構成を採ることに依り、半導体装置を製造する際、絶縁膜中に形成したＭＮＣから金属が再蒸発したり、或いは、再配置されることが低減されるので、ＭＮＣをフローティング・ゲートとする微細フラッシュ・メモリ／ＥＥＰＲＯＭ／単電子メモリなどの半導体装置の特性を向上することができ、特に、敷居値特性を安定化することができる。
【図面の簡単な説明】
【図１】本発明の原理を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図２】熱処理を施した半導体装置に於ける厚さ方向の元素（ＭＮＣ）プロファイル分析の結果を表す線図である。
【図３】本発明に依って作製したフローティング・ゲートを含むダイオード容量のバイアス依存性と従来の技術に依って作製したフローティング・ゲートを含むダイオード容量のバイアス依存性とを比較して表す線図である。
【図４】低温且つ長時間の熱処理を行って得られたＭＮＣからなるフローティング・ゲートを説明する為の半導体装置のＴＥＭ写真である。
【図５】高温且つ短時間の熱処理を行って得られたＭＮＣからなるフローティング・ゲートを説明する為の半導体装置のＴＥＭ写真である。
【図６】本発明の一実施の形態を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図７】本発明の一実施の形態を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図８】本発明の一実施の形態を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図９】本発明の一実施の形態を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図１０】本発明の一実施の形態を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図１１】従来の技術を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【符号の説明】
１１ ｐ−Ｓｉ基板
１２ ゲート絶縁膜
１３ Ｓｂ濃度が高い二次元的領域
１３Ｇ フローティング・ゲート
１４ ｎ型不純物含有多結晶Ｓｉ層
１４Ｇ 多結晶Ｓｉゲート電極
１５ Ｗ層
１５Ｇ Ｗゲート電極
１６ レジスト膜
１７ 不純物導入層
１７Ｓ 低不純物濃度ソース領域
１７Ｄ 低不純物濃度ドレイン領域
１８ 絶縁膜
１８Ｓ サイド・ウォール
１９ 不純物導入層
１９Ｓ 高不純物濃度ソース領域
１９Ｄ 高不純物濃度ドレイン領域
Claims (1)
- 基板上にゲート絶縁膜を形成してから金属ナノクリスタルの材料である金属のイオンを該ゲート絶縁膜中に注入する工程と、
ゲート或いはゲート及びサイド・ウォールをマスクとしてソース領域及びドレイン領域を構成する不純物のイオンを該基板中に注入する工程と、
熱処理を行って該ゲート絶縁膜中にイオン注入された金属のナノクリスタル化及び該基板中にイオン注入された不純物の活性化を同時に実施する工程とが含まれてなることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14926699A JP3911658B2 (ja) | 1999-05-28 | 1999-05-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14926699A JP3911658B2 (ja) | 1999-05-28 | 1999-05-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000340682A JP2000340682A (ja) | 2000-12-08 |
| JP3911658B2 true JP3911658B2 (ja) | 2007-05-09 |
Family
ID=15471493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14926699A Expired - Fee Related JP3911658B2 (ja) | 1999-05-28 | 1999-05-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3911658B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4563652B2 (ja) | 2003-03-13 | 2010-10-13 | シャープ株式会社 | メモリ機能体および微粒子形成方法並びにメモリ素子、半導体装置および電子機器 |
| KR100601943B1 (ko) * | 2004-03-04 | 2006-07-14 | 삼성전자주식회사 | 고르게 분포된 실리콘 나노 도트가 포함된 게이트를구비하는 메모리 소자의 제조 방법 |
| KR100585849B1 (ko) | 2004-03-29 | 2006-06-01 | 학교법인 한양학원 | 고분자 박막 내에 형성된 나노결정체를 이용한 플로팅게이트를 갖는 플래쉬 기억소자 및 그 제조방법 |
| WO2005093837A1 (en) | 2004-03-29 | 2005-10-06 | Industry-University Cooperation Foundation Hanyang University | Flash memory device utilizing nanocrystals embeded in polymer |
| KR100615093B1 (ko) | 2004-08-24 | 2006-08-22 | 삼성전자주식회사 | 나노크리스탈을 갖는 비휘발성 메모리 소자의 제조방법 |
| JP4359207B2 (ja) * | 2004-08-30 | 2009-11-04 | シャープ株式会社 | 微粒子含有体の製造方法 |
| EP1818978A4 (en) | 2004-11-30 | 2009-04-01 | Fujitsu Microelectronics Ltd | SEMICONDUCTOR MEMORY COMPONENT AND METHOD FOR THE PRODUCTION THEREOF |
| KR100719695B1 (ko) * | 2005-04-22 | 2007-05-18 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조방법 |
| US7262991B2 (en) | 2005-06-30 | 2007-08-28 | Intel Corporation | Nanotube- and nanocrystal-based non-volatile memory |
| KR100997040B1 (ko) | 2008-05-30 | 2010-11-26 | 홍익대학교 산학협력단 | 나노 플로팅 게이트 메모리의 제조 방법 |
-
1999
- 1999-05-28 JP JP14926699A patent/JP3911658B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000340682A (ja) | 2000-12-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4703551A (en) | Process for forming LDD MOS/CMOS structures | |
| US5552332A (en) | Process for fabricating a MOSFET device having reduced reverse short channel effects | |
| US5907780A (en) | Incorporating silicon atoms into a metal oxide gate dielectric using gas cluster ion beam implantation | |
| US6376318B1 (en) | Method of manufacturing a semiconductor device | |
| KR100389279B1 (ko) | 듀얼 게이트 ｃｍｏｓ 소자용의 질소가 주입된 매우 얇은 게이트산화물의 형성 방법 | |
| US6150693A (en) | Short channel non-self aligned VMOS field effect transistor | |
| JP2001326352A (ja) | ゲート酸化物の上側表面の窒化物形成により向上した信頼性を有する薄いゲート酸化物を形成してゲート酸化物の上側表面に窒素原子のバリヤを形成する方法及びその結果得られる製品 | |
| JP3911658B2 (ja) | 半導体装置の製造方法 | |
| CN100461351C (zh) | 半导体器件的制造方法 | |
| TWI246720B (en) | Method of manufacturing semiconductor devices | |
| US20070020868A1 (en) | Semiconductor processing method and field effect transistor | |
| KR100276431B1 (ko) | 규칙적인 실리콘 양자점 형성방법 및 그를 이용한 초미세 반도체 소자 제작방법 | |
| US20060105524A1 (en) | Non-volatile device manufactured using ion-implantation and method of manufacture the same | |
| US9337314B2 (en) | Technique for selectively processing three dimensional device | |
| JP2703883B2 (ja) | Ｍｉｓトランジスタ及びその製造方法 | |
| US20060197120A1 (en) | Gate electrode for semiconductor devices | |
| CN112750835B (zh) | 反熔丝结构及其制作方法 | |
| KR100699462B1 (ko) | 쇼트키 장벽 관통 트랜지스터 및 그 제조방법 | |
| KR100336572B1 (ko) | 폴리 실리콘-저마늄을 게이트 전극으로 사용하는 반도체소자의 형성방법 | |
| JP3141520B2 (ja) | 不揮発性記憶素子の製造方法 | |
| KR100388463B1 (ko) | 듀얼 폴리실리콘 게이트 구조를 가지는 반도체 소자제조방법 | |
| KR100798790B1 (ko) | 반도체 소자 제조 방법 | |
| JPH05211328A (ja) | Ｍｏｓトランジスタおよびその製造方法 | |
| JP2000340677A (ja) | 半導体装置およびその製造方法 | |
| JPH02137335A (ja) | 電界効果トランジスタの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040824 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070112 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070116 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070118 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110209 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110209 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120209 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |