KR100699462B1 - 쇼트키 장벽 관통 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
본 발명은 쇼트키 장벽 관통 트랜지스터 및 그 제조방법에 관한 것이다. 본 쇼트키 장벽 관통 트랜지스터는 기판을 준비하는 단계; 상기 기판상에 액티브 실리콘층을 형성하는 단계; 상기 실리콘층 상의 일 영역에 게이트 전극을 형성하는 단계; 상기 게이트 전극 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막이 형성되어 있지 않은 상기 실리콘층의 소스/드레인 영역에 이온을 주입하는 단계; 및 상기 이온이 주입된 실리콘층을 열처리하는 단계를 포함한다. 이에 따라, 이온 주입법을 이용하여 실리콘층에 이온을 주입하고 열처리하여 금속-실리사이드를 형성함으로써 특성이 안정하고 고성능을 갖는 쇼트키 장벽 트랜지스터를 제조할 수 있다.
Description
도 1a 내지 도 1c는 종래 쇼트키 장벽 관통 트랜지스터의 제조공정을 개략적으로 설명하기 위한 측단면도이다.
도 2는 본 발명에 따른 쇼트키 장벽 관통 트랜지스터의 제조공정을 나타낸 개략적인 블록도이다.
도 3a 내지 도 3e는 도 2의 제조공정을 설명하기 위한 단면도이다.
* 도면의 주요 부분에 대한 도면 부호 *
300: 기판 305: 매립산화물층
310: 실리콘층 315: 게이트 절연막
320: 게이트 전극 325: 측벽 스페이서
330: 금속-실리사이드(소스/드레인 영역)
본 발명은 쇼트키 장벽 관통 트랜지스터 및 그 제조방법에 관한 것으로, 특히, 이온 주입을 통해 형성된 금속 실리사이드를 소스/드레인 영역에 이용하는 쇼트키 장벽 관통 트랜지스터(schottky barrier tunnel transistor: SBTT) 및 그 제조방법에 관한 것이다.
쇼트키 장벽 관통 트랜지스터는 금속과 실리콘 사이에 형성되는 쇼트키 장벽을 이용하여 단채널을 효과적으로 제어할 수 있는 소자로, 저온 공정에 따른 고유전율 게이트 박막 및 금속 전극을 용이하게 사용할 수 있는 기술이다. 쇼트키 장벽 관통 트랜지스터는 동작원리가 양자 역학적인 물리법칙을 따르기 때문에 향후 양자 소자로의 응용이 매우 용이하다.
최근, 반도체 소자를 제조하는 기술은 100nm이하의 단채널을 갖는 트랜지스터를 제조하기에 이르고 있으나, 소자의 크기가 줄어듦에 따라 단순한 전기적 물리법칙을 따르던 소자의 특성이 양자 역학적인 현상을 수반하게 되면서, 종래에는 제기되지 않았던 문제들이 야기되고 있다. 예를 들어, 100nm이하의 채널길이를 갖는 단채널 트랜지스터의 경우에는 단채널 효과에 의한 누설전류가 매우 커지게 되어, 이에 대한 적절한 제어가 필요하다.
이러한 전술한 문제점들은 향후의 반도체 기술의 발전을 위해서 반드시 극복되어야 하는 어려운 과제이다. 이러한 관점에서 보면, 쇼트키 장벽 관통 트랜지스터 제조 기술은 전극과 채널간의 얕은 접합 문제를 해결하고자 하는 기술로, 더불 어 게이트 산화막 문제도 부수적으로 해결하기 위해 제안된 기술이다.
일반적으로, 단채널 효과를 억제하기 위해서는, 소스/드레인의 접합 깊이가 채널 길이의 1/3 ~ 1/4수준이 되는 접합을 가져야 하는데, 이처럼 얕은 접합을 제조하기 위해, 현재의 이온 주입법을 사용하면서 가속 전압을 낮추는 방법이 시도되고 있다. 그러나 접합 깊이를 30nm이하로 제조하는 경우에는 얕은 접합을 균일하게 제어하는 것이 용이하지 않으며, 특히, 인 및 붕소와 같이 원자번호가 비교적 작은 원소를 이용하는 경우에는 얕은 접합을 균일하게 제어하는 것이 더욱 어렵다. 또한, 기존의 이온 확산에 의한 소스/드레인 영역을 포함한 소스/드레인의 기생저항 성분은 접합 깊이가 축소될수록 증가하는데, 예를 들어, 1E19㎝-3의 도핑농도와 10nm깊이를 가정하는 경우에는 저항값이 500ohm/□를 상회하게 되어 신호 지연 등의 문제를 야기한다.
이를 개선하기 위해, 급속열처리(RTA) 또는 레이저 열처리(Laser annealing)와 고체상태확산(SPD: solid phase diffusion)을 결합한 방법이 대안적으로 제시되고 있으나, 이 방법 역시 접합을 10nm이하로 축소시키는 것은 용이하지 않다. 이에 따라, 소스/드레인을 금속 또는 실리사이드로 대체하여 쇼트키 MOSFET의 채널 길이를 35nm 이하로 줄일 수 있는 방법이 제안되고 있으며, 이 방법이 구현될 경우 집적도가 테라급으로 전환될 수 있다. 제안된 방법 중 쇼트키 MOSFET를 구성하는 소스/드레인영역을 금속으로 대치할 경우에는 종래의 면저항값보다 적어도 1/10 ~ 1/50수준으로 줄일 수 있어, 소자의 동작속도를 향상시킬 수 있다.
이하에서는 도면을 참조하여 종래 쇼트키 장벽 관통 트랜지스터의 제조공정을 개략적으로 설명한다. 도 1a 내지 도 1c는 종래 쇼트키 장벽 관통 트랜지스터의 제조공정을 개략적으로 설명하기 위한 측단면도이다. 종래 쇼트키 장벽 관통 트랜지스터를 제조하기 위해서는, 우선, 기판(100)을 준비한다. 도 1a에는 SOI(silicon on insulator)기판이 도시되어 있다. SOI기판(100)상에는 매립산화물층(102)이 형성된다. 그 다음 단계에서는 기판(100) 상에 액티브 실리콘층(104)을 형성한다. 액티브 실리콘층(104) 상에는 희생층 패턴(106)이 형성된다. 액티브 실리콘층(104)의 두께는 50nm이하로 형성하는데, 이는 후공정에서 완전히 실리사이드화되도록 하기 위한 것이다.
도 1b를 참조하면, 액티브 실리콘층(104)과 희생층 패턴(106) 상에는 금속층(108)이 형성된다. 쇼트키 장벽 관통 트랜지스터를 제조할 때, N형 트랜지스터를 제조하기 위해서 금속층(108)은 어븀을 이용하며, P형 트랜지스터를 제조하기 위해서는 금속층(108)을 백금을 이용한다.
도 1c를 참조하면, 희생층 패턴(106) 하부 양측의 액티브 실리콘층(104)에는 금속 실리사이드로 구성된 소스/드레인 영역(110)이 형성된다. 금속 실리사이드로 구성된 소스/드레인 영역(110)을 형성하기 위해서는, 금속층(108), 액티브 실리콘층(104) 및 희생층 패턴(106)이 형성된 기판(100)을 열처리하고, 미반응된 금속층은 제거한다. 이에 따라, 희생층 패턴(106) 하부 양측에 소스/드레인 영역이 형성되며, 도시하지 않지만, 이후에는 게이트 절연막, 게이트 전극, 층간 절연막 등을 형성하는 등의 추가 제조공정이 진행된다.
전술한 제조 공정 중, P형을 소자(트랜지스터) 제작을 위해 금속층(108)을 백금으로 하는 경우, 백금은 일함수가 커서 안정적이고 실리사이드가 쉽게 형성되기 때문에 널리 이용되지만, 그러나, N형 소자를 제작하기 위해 널리 사용되는 어븀의 경우에는 일함수가 낮아서 안정성이 떨어지고 산화가 쉽게 일어나기 때문에 제조공정 중에 산화를 수반하게 되어 제작이 용이하지 않다.
또한, 전술과 같이 SOI기판 상에 형성된 불순물 확산에 의한 소스 및 드레인 구조를 갖는 트랜지스터는 불순물이 채널 방향으로 확산되는 특성을 매우 정밀하게 제어하여야 하며, 채널의 길이가 짧아질수록 단채널 효과가 급격히 증가하여, 소스와 드레인 사이의 에너지 장벽의 높이가 줄어들어서 누설 전류를 제어하기가 매우 어렵다.
본 발명은 전술한 문제점들을 해결하기 위해 고안된 발명으로, 본 발명의 목적은 실리콘 기판에 고순도 이온을 주입한 다음 열처리 공정을 통하여 형성된 금속-실리사이드를 포함하는 쇼트키 장벽 트랜지스터 및 그 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은, 고순도가 쉽게 확보되는 이온 주입법으로 낮은 일함수를 갖는 금속원자를 실리콘 내부에 주입하고, 열처리를 진행함으로써, 낮은 쇼트키 장벽을 갖는 N-형 트랜지스터를 제조하기 위한 금속-실리사이드를 형성하는 쇼트키 장벽 트랜지스터의 제조 방법을 제공하는 것이다.
전술한 목적을 달성하기 위한, 본 발명의 일 측면에 따르면, 본 쇼트키 장벽 트랜지스터의 제조방법은 기판을 준비하는 단계; 상기 기판상에 액티브 실리콘층을 형성하는 단계; 상기 실리콘층 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계; 상기 게이트 절연막이 형성되어 있지 않은 상기 실리콘층의 소스/드레인 영역에 이온을 주입하는 단계; 및 상기 이온이 주입된 실리콘층을 열처리하는 단계를 포함한다.
바람직하게, 상기 게이트 절연막을 형성한 후, 상기 게이트 절연막과 상기 게이트 전극의 측벽에 측벽 스페이서를 형성하는 단계를 더 포함한다. 상기 준비된 기판은 상기 기판상에 형성된 매립절연 산화막층을 포함하며, 상기 기판은 SOI(silicon on insulator)기판 및 벌크 실리콘 기판을 이용한다. 상기 실리콘층을 형성하는 단계에서 상기 실리콘층은 50nm이하의 두께로 형성된다. 상기 기판은 불순물 농도가 1017㎝- 3이하인 저농도 도핑 기판을 사용한다.
상기 실리콘층에 이온을 주입하는 단계에서, N형 소자를 제조하는 경우 어븀(Er), 이터븀(Yr), 사마륨(Sm) 및 이트륨(Y) 중 어느 하나의 원자를 주입한다. 상기 실리콘층을 열처리하는 단계에서는 500 ~ 600℃의 온도범위에서 열처리한다. 상기 실리콘층에 이온을 주입하는 단계에서 P형 소자일 경우 백금(Pt) 원자를 주입한다. 상기 실리콘층을 열처리하는 단계에서는 400 ~ 600℃의 온도범위에서 열처 리한다.
한편, 본 발명의 다른 측면에 따르면, 본 쇼트키 장벽 트랜지스터는 실리콘 기판 상에 형성되며 이온 주입으로 형성된 금속-실리사이드로 이루어진 소스/드레인 영역과, 상기 소스/드레인 영역 사이에 형성된 채널영역을 포함하는 액티브 실리콘층; 상기 액티브 실리콘층 상에 형성되는 게이트 절연막; 및 상기 게이트 절연막 상에 형성되는 게이트 전극을 포함한다.
바람직하게, 상기 소스/드레인 영역을 구성하는 금속-실리사이드는 N형 소자 및 P형 소자에 따라 다른 이온을 주입하여 형성한다. 상기 N형 소자를 제조하는 경우 어븀(Er), 이터븀(Yr), 사마륨(Sm) 및 이트륨(Y) 중 어느 하나의 이온을 주입하며, 상기 P형 소자를 제조하는 경우 백금(Pt) 이온을 주입한다. 상기 게이트 절연막과 상기 게이트 전극의 측벽에 형성되는 측벽 스페이서를 더 포함한다.
이하에서는 첨부된 실시 예 도면을 참조하여 본 발명을 보다 구체적으로 설명한다. 도 2는 본 발명에 따른 쇼트키 장벽 관통 트랜지스터의 제조공정을 나타낸 개략적인 블록도이고, 도 3a 내지 도 3e는 도 2의 제조공정을 설명하기 위한 단면도이다.
도 2 및 도 3a를 참조하면, 본 발명에 따른 쇼트키 장벽 관통 트랜지스터를 제조하기 위해서는, 우선, 기판(300)을 준비한다(S21). 기판(300)은 벌크 실리콘 기판 또는 SOI(silicon on insulator)기판을 이용할 수 있는데, 본 실시 예에서는 SOI기판을 이용하는 경우를 설명한다. 기판(300)이 SOI기판인 경우, 기판(300)상에는 매립산화물층(305)이 형성되어 있다.
다음 단계에서는 준비된 SOI기판(300) 상에 액티브 실리콘층(310)을 형성한다(S22). 액티브 실리콘층(310)을 형성하기 위해서는, SOI기판(300) 상부의 매립산화물층(305) 상에 실리콘층을 증착한 후, 증착된 실리콘층을 원하는 형태로 패터닝한다. 이때, 액티브 실리콘층(310)은 식각 공정을 이용하여 패터닝되는데, 본 실시예에서는 건식 산화 공정을 이용한다. 액티브 실리콘층(310)은 불순물의 농도를 10E17이하로 낮게 형성하거나 불순물이 전혀 함유되지 않는 진성 반도체층으로 형성할 수 있다. 전술한 액티브 실리콘층(310)은 50nm이하의 두께로 형성하는데, 이는 후공정(열처리 공정)에서 완전히 실리사이드화 하기 위한 것이다. 만약, SOI기판 대신 벌크 실리콘 기판(미도시)을 사용하는 경우에는 실리콘 기판의 일영역에 비액티브 영역을 형성함으로써 액티브 실리콘층을 형성할 수 있다.
도 2 및 도 3b를 참조하면, 그 다음 단계에서는 액티브 실리콘층(310) 상에 게이트 절연막(315)을 형성한다(S23). 게이트 절연막(315)을 형성할 때에는 마스크(예를 들면, 파인 메탈 마스크 등)를 이용하여 액티브 실리콘층(310)의 일영역에 게이트 절연막(315)을 형성하는 방법 또는 액티브 실리콘층(310) 전체에 게이트 절연막(315)을 형성한 다음 패터닝하여 형성하는 방법 등을 이용할 수 있다. 게이트 절연막(315)은 열산화 방식을 이용한 실리콘 산화막 및 고유전막(예를 들면, HFO2, HFOxNy, Ta2O5, Al2O3, 또는 ZrO3 등)으로 형성할 수 있다. 그 다음, 게이트 절연막(315) 상에는 게이트 전극(320)이 형성된다(S24). 게이트 전극(320)은 폴리실리콘이나 다양한 금속(예를 들면, TiN, W, ErSi, PtSi, PdSi 등)을 이용하여 형성한다.
다음 단계에서는 도 2의 단계 (S25)와 및 도 3c를 참조한다. 게이트 절연막(315)과 게이트 전극(320)의 양 측벽에는 절연성을 띠는 측벽스페이서(325)가 형성된다(S25). 측벽스페이서(325)는 도 3b에 형성된 액티브 실리콘층(310), 게이트 절연막(315), 및 게이트 전극(320) 상에 절연물질을 증착한 다음, 이를 식각(예를 들면, 이방성 건식 식각)하여 게이트 절연막(315) 및 게이트 전극(320)의 측벽에만 절연물질이 남게한다. 본 실시 예에서는 측벽스페이서(325)를 형성하기 위한 절연물질로 실리콘 산화막을 이용한다.
그 다음 공정은 도 2 및 도 3d를 참조하며, 측벽스페이서(325)가 형성된 액티브 실리콘층(310) 상에 이온을 주입한다(S26). 이온 주입법을 이용하여 액티브 실리콘층(310)에 이온을 주입하는 단계에서는 N형 소자(N형 트랜지스터)를 제조하느냐 P형 소자(P형 트랜지스터)를 제조하느냐에 따라 다른 이온을 주입한다. 만약, N형 소자를 제조하는 경우에는 어븀(Er), 이터븀(Yr), 사마륨(Sm) 및 이트륨(Y) 중 어느 하나의 이온을 액티브 실리콘층(310)의 소스/드레인 영역에 주입한다. 한편, P형 소자를 제조하는 경우에는 소스/드레인 영역에 백금(Pt) 원자를 주입한다. 단, N형 소자를 제조할 때는 준비된 기판(300) 상에 형성될 P형 소자 영역을 완전하게 가리고, P형 소자를 제조할 때는 기판(300) 상에 형성될 N형 소자 영역을 완전하게 가리고 각 소자의 특성에 맞는 이온을 주입해야 한다.
그 다음, 도 2의 단계 (S27) 및 도 3e를 참조하면, 액티브 실리콘층(310)에 이온이 주입된 다음 단계에서는 이온 주입된 실리콘층(310)에 열을 가한다. 이온 주입된 실리콘층(310)에 열을 가하는 경우에도 주입된 이온의 종류(즉, N형 소자를 형성하느냐 P형 소자를 형성하느냐)에 따라 상이한 온도 조건으로 기판(300)을 가열할 수 있다. N형 소자를 제조하는 경우에는 500 ~ 600℃의 온도 조건에서 열을 가하며, P형 소자를 제조하는 경우에는 400 ~ 600℃의 온도 조건에서로 열을 가한다. 즉, P형 소자는 N형 소자에 비해 낮은 온도 범위도 형성가능하다. 단계 (S27)에서 열처리 공정이 완료되면, 주입된 이온에 따라 각기 다른 금속-실리사이드가 형성된다.
다시 말해, N형 트랜지스터를 제조하고자 하는 경우에, 어븀(Er) 이온을 N형 트랜지스터가 제작될 실리콘층에 주입한 다음, 실리콘층을 열처리하면 실리콘층의 소스/드레인 영역이 어븀-실리사이드로 변한다. 전술한 공정을 통해 어븀-실리사이드가 형성되면, 상대적으로 낮은 일함수를 갖는 어븀이 산화되는 것을 방지할 수 있으며, 실리콘층과 어븀-실리사이드 사이에 존재하는 쇼트키 장벽으로 인하여 기존 쇼트키 장벽 트랜지스터들보다 단채널 효과가 뛰어난 쇼트키 장벽 관통 트랜지스터를 제작할 수 있다. 물론, P형 트랜지스터를 제조하고자 하는 경우에는, P형 소자에 맞는 적절한 이온을 주입한 다음, 주입된 이온에 따라 온도를 선택하여 열처리함으로써 단채널 효과가 뛰어난 쇼트키 장벽 관통 트랜지스터가 제작된다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상적인 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
이상, 전술에 따르면, 본 발명에서는 고순도가 쉽게 확보되는 이온 주입법으로 낮은 일함수를 갖는 금속원자를 실리콘 내부에 주입하고 열처리를 진행함으로써, 낮은 쇼트키 장벽을 갖는 소자를 제조하기 위한 실리사이드를 형성할 수 있다.
또한, 본 발명은 이온 주입법을 이용하여 실리콘 기판에 이온을 주입한 후에 이온 주입된 실리콘층을 열처리하여 형성된 금속-실리사이드를 포함하는 쇼트키 장벽 관통 트랜지스터를 제조함으로써, 산화가 쉽게 일어나지 않으며, 이에 따라 신뢰성이 더욱 향상된 고성능 쇼트키 장벽 관통 트랜지스터를 제공할 수 있을 뿐 아니라 나노 영역에서 적용할 수 있다.
Claims (12)
- 기판을 준비하는 단계;상기 기판상에 액티브 실리콘층을 형성하는 단계;상기 실리콘층 상의 일영역에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상에 게이트 전극을 형성하는 단계;상기 게이트 절연막이 형성되어 있지 않은 상기 실리콘층의 소스/드레인 영역에 이온을 주입하는 단계; 및상기 이온이 주입된 실리콘층을 열처리하는 단계를 포함하는 쇼트키 장벽 관통 트랜지스터의 제조방법.
- 제1항에 있어서,상기 게이트 절연막을 형성한 후, 상기 게이트 절연막과 상기 게이트 전극의 측벽에 측벽스페이서를 형성하는 단계를 더 포함하는 쇼트키 장벽 관통 트랜지스터의 제조방법.
- 제1항 또는 제2항에 있어서, 상기 이온을 주입하는 단계에서, N형 소자를 제조하는 경우 어븀(Er), 이터븀(Yr), 사마륨(Sm) 및 이트륨(Y) 중 어느 하나의 원자를 주입하는 쇼트키 장벽 관통 트랜지스터의 제조방법.
- 제3항에 있어서,상기 실리콘층을 열처리하는 단계에서는 500 ~ 600℃의 온도범위에서 열처리하는 쇼트키 장벽 관통 트랜지스터의 제조방법.
- 제1항 또는 제2항에 있어서,상기 이온을 주입하는 단계에서 P형 소자일 경우 백금(Pt) 원자를 주입하는 쇼트키 장벽 관통 트랜지스터의 제조방법.
- 제5항에 있어서,상기 실리콘층을 열처리하는 단계에서는 400 ~ 600℃의 온도범위에서 열처리하는 쇼트키 장벽 관통 트랜지스터의 제조방법.
- 제2항에 있어서,상기 실리콘층을 형성하는 단계에서 상기 실리콘층은 50nm이하의 두께로 형 성되는 쇼트키 장벽 관통 트랜지스터의 제조방법.
- 제1항 또는 제2항에 있어서,상기 기판은 SOI(silicon on insulator)기판 및 벌크 실리콘 기판을 이용하는 쇼트키 장벽 관통 트랜지스터의 제조방법.
- 제8항에 있어서, 상기 기판은 불순물 농도가 1017㎝- 3이하인 저농도 도핑 기판을 사용하는 쇼트키 장벽 관통 트랜지스터의 제조방법.
- 실리콘 기판상에 형성되며 이온 주입으로 형성된 금속-실리사이드로 이루어진 소스/드레인 영역과, 상기 소스/드레인 영역 사이에 형성된 채널영역을 포함하는 액티브 실리콘층;상기 액티브 실리콘층 상에 형성되는 게이트 절연막; 및상기 게이트 절연막 상에 형성되는 게이트 전극을 포함하는 쇼트키 장벽 관통 트랜지스터.
- 제10항에 있어서, 상기 소스/드레인 영역을 구성하는 금속-실리사이드는 N형 소자 및 P형 소자에 따라 다른 이온을 주입하여 형성하는 쇼트키 장벽 관통 트랜지스터.
- 제10항에 있어서,상기 게이트 절연막과 상기 게이트 전극의 측벽에 형성되는 측벽스페이서를 더 포함하는 쇼트키 장벽 관통 트랜지스터.
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