JP2000340682A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 半導体装置の製造方法に関し、ＭＮＣを利用
する微細フラッシュ・メモリ、ＥＥＰＲＯＭ、単電子メ
モリなどの半導体装置の製造時に、ＭＮＣから金属粒子
が再蒸発することを抑止し、ＭＮＣに再分布が起こらな
いようにする。 【解決手段】 ｐ−Ｓｉ基板１１上にゲート絶縁膜１２
を形成し、Ｓｂのイオンをゲート絶縁膜１２中に注入
し、Ｗゲート電極１５Ｇなど、或いは、Ｗゲート電極１
５Ｇとサイド・ウォール１８Ｓとをマスクにソース領域
及びドレイン領域を構成する不純物であるＡｓのイオン
を基板１１中に注入し、熱処理を行ってゲート絶縁膜１
２中にイオン注入されたＳｂのナノクリスタル化、即
ち、フローティング・ゲート１３Ｇの生成と、基板１１
中にイオン注入されたＡｓを活性化して低不純物濃度ソ
ース領域１７Ｓと高不純物濃度ソース領域１９Ｓ及び低
不純物濃度ドレイン領域１７Ｄと高不純物濃度ドレイン
領域１９Ｄの形成を同時に実施する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、絶縁膜中に配列さ
れた導電性超微粒子、即ち、金属ナノクリスタル（ｍｅ
ｔａｌ ｎａｎｏ−ｃｒｙｓｔａｌ：ＭＮＣ）をフロー
ティング・ゲートとして利用する微細フラッシュ・メモ
リ、ＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒａ
ｓａｂｌｅ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ ｏ
ｎｌｙ ｍｅｍｏｒｙ）、単電子メモリなどの半導体装
置を製造する方法の改良に関する。

【０００２】

【従来の技術】ＭＮＣをフローティング・ゲートとする
微細フラッシュ・メモリ、ＥＥＰＲＯＭ、単電子メモリ
などの半導体装置は、フローティング・ゲートの形成が
容易で微細化が可能であることから、将来の高密度メモ
リとして有望視されている。

【０００３】本発明者は、これまで、イオン注入と熱処
理とを組み合わせた手段をとることでＭＮＣを形成し、
それをフローティング・ゲートとして微細フラッシュ・
メモリ、ＥＥＰＲＯＭ、単電子メモリなどの半導体装置
に応用する技術を開示してきた（要すれば「特願平１０
−１５１６号（特願平９−１５５２８２号の国内優先出
願）」を参照）。

【０００４】然しながら、その後の研究に依れば、前記
先行発明には、若干改良されなければならない点が見出
された。

【０００５】例えばＭＮＣをフローティング・ゲートと
するダイオードであれば、イオン注入と熱処理に依って
ＭＮＣを生成し、それをフローティング・ゲートとして
利用すれば良い。

【０００６】然しながら、同様技術を微細フラッシュ・
メモリ、ＥＥＰＲＯＭ、単電子メモリなどの半導体装置
に応用しようとする場合、それ等の半導体装置に於いて
は、ソース及びドレインの形成が必要であり、その場
合、不純物イオンを注入してから該不純物を活性化する
為の熱処理が必要である。

【０００７】ところが、その不純物を活性化する為の熱
処理を行うと、せっかく形成したＭＮＣから金属が蒸発
して分布が変化し、また、その再蒸発した金属は、例え
ば、チャネル部分にパイルアップして敷居値制御を困難
にするなどの問題を起こしている。

【０００８】図１１は従来の技術を説明する為の工程要
所に於ける半導体装置を表す要部切断側面図であり、以
下、この図を参照して製造工程の要点を説明する。

【０００９】図１１（Ａ）参照 （１）シリコン半導体基板１にゲート絶縁膜２を形成す
る。

【００１０】（２）ゲート絶縁膜２に金属イオンの打ち
込みを行って、該金属の濃度が高い二次元的領域３を形
成する。

【００１１】図１１（Ｂ）参照 （３）熱処理を行うことで、金属濃度が高い二次元的領
域３は、ＭＮＣからなるフローティング・ゲート３Ｇと
なる。

【００１２】図１１（Ｃ）参照 （４）フローティング・ゲート３Ｇをもつゲート絶縁膜
２上に多結晶シリコン層、金属層を形成する。

【００１３】（５）金属層、多結晶シリコン層、フロー
ティング・ゲート３Ｇ、ゲート絶縁膜２のゲート・パタ
ーン化を行う。

【００１４】このゲート・パターン化に依って、多結晶
シリコン層は多結晶シリコン・ゲート電極４Ｇに、金属
層は金属ゲート電極５Ｇとなる。

【００１５】（５）この後、シリコン半導体基板１に不
純物イオンの打ち込み及び不純物の活性化熱処理を行っ
て、ＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉ
ｎ）構造の低不純物濃度ソース領域６Ｓ及び低不純物濃
度ドレイン領域６Ｄ、高不純物濃度ソース領域７Ｓ及び
高不純物濃度ドレイン領域７Ｄを形成する。

【００１６】この従来の技術に於いて、工程（５）の熱
処理を実施する際、低温で処理する場合には、９００
〔℃〕、１〔時間〕の条件で、そして、高温で処理する
場合には、１０００〔℃〕、１０〔秒〕の条件で行われ
ている。

【００１７】ところが、このような不純物活性化熱処理
を実施した場合、折角、工程（３）で形成したＭＮＣか
らなるフローティング・ゲート３Ｇは、工程（５）に於
ける熱処理に依って、ＭＮＣが劣化してしまうことが判
った。

【００１８】

【発明が解決しようとする課題】本発明では、ＭＮＣを
利用する微細フラッシュ・メモリ、ＥＥＰＲＯＭ、単電
子メモリなどの半導体装置を製造する際、簡単な手段で
ＭＮＣから金属粒子が再蒸発することを抑止し、ＭＮＣ
に再分布が起こらないようにする。

【００１９】

【課題を解決するための手段】本発明では、イオン注入
と熱処理に依ってＭＮＣを生成させる場合、その熱処理
を半導体装置に於けるソース領域及びドレイン領域を形
成する不純物を活性化する為の熱処理と同時に実施する
ことが基本になっている。

【００２０】図１は本発明の原理を説明する為の工程要
所に於ける半導体装置を表す要部切断側面図であり、以
下、この図を参照して製造工程の要点を説明する。尚、
ここでも、ＬＤＤ構造のソース領域及びドレイン領域を
もつ半導体装置について説明するが、これに限定されな
いことは云うまでもない。

【００２１】図１（Ａ）参照 （１）シリコン半導体基板１にゲート絶縁膜２を形成す
る。

【００２２】（２）ゲート絶縁膜２に金属イオンの打ち
込みを行って、該金属の濃度が高い二次元的領域３を生
成させる。

【００２３】図１（Ｂ）参照 （３）ゲート絶縁膜２上に多結晶シリコン層、金属層を
積層形成する。

【００２４】（４）金属層、多結晶シリコン層、ゲート
絶縁膜２のゲート・パターン化を行う。

【００２５】このゲート・パターン化に依って、多結晶
シリコン層は多結晶シリコン・ゲート電極４Ｇに、金属
層は金属ゲート電極５Ｇとなる。

【００２６】（５）金属ゲート電極５Ｇをマスクとして
不純物イオンの打ち込みを行い、また、図示されている
ようにＬＤＤ構造のソース領域及びドレイン領域を形成
するのであればサイド・ウォール（図示せず）をマスク
として不純物イオンの打ち込みを行う。

【００２７】図１（Ｃ）参照 （６）この後、温度１０００〔℃〕、時間１０〔秒〕の
熱処理を行うことで、金属濃度が高い二次元的領域３は
ＭＮＣからなるフローティング・ゲート３Ｇとなり、そ
れと同時に、工程（５）で導入された不純物は活性化さ
れ、ＬＤＤ構造の低不純物濃度ソース領域６Ｓ及び低不
純物濃度ドレイン領域６Ｄ、高不純物濃度ソース領域７
Ｓ及び高不純物濃度ドレイン領域７Ｄが生成される。

【００２８】図２は熱処理を施した半導体装置に於ける
厚さ方向の元素（ＭＮＣ）プロファイル分析の結果を表
す線図であり、横軸にはゲート絶縁膜２の表面からの深
さ、縦軸には該金属の濃度をそれぞれ採ってあり、この
データは、ＳＩＭＳ（ｓｅｃｏｎｄａｒｙ ｉｏｎ ｍ
ａｓｓ ｓｐｅｃｔｒｏｓｃｏｐｙ）に依って得られた
ものである。

【００２９】図に於いて、ａは、１０００〔℃〕、１０
〔秒〕の熱処理で得られたＭＮＣのプロファイルであ
り、ｂは、ａの熱処理を行った後、更に１０００
〔℃〕、１０〔秒〕の高温熱処理を行った場合のＭＮＣ
のプロファイルであり、ｃは、ａの熱処理を行った後、
更に９００〔℃〕、１〔時間〕の低温熱処理を行った場
合のＭＮＣのプロファイルである。

【００３０】図からすると、ＭＮＣを形成してから、再
び熱処理を加えることで、そのプロファイルは変化して
しまうことが看取され、特に問題となるのは、ゲート絶
縁膜と基板との界面付近への注入元素のパイル・アップ
であり、例えば元素種としてＳｂのようなドーパント・
イオンを選択した場合には、チャネルの不純物濃度が大
きく変化し、敷居値不安定の原因になる。

【００３１】図３は本発明に依って作製したフローティ
ング・ゲートを含むダイオード容量のバイアス依存性、
及び、従来の技術に依って作製したフローティング・ゲ
ートを含むダイオード容量のバイアス依存性を比較して
表す線図であって、横軸にはバイアス電圧を、縦軸には
ゲート容量をそれぞれ採ってあり、特性線ａは従来の技
術に依るもの、特性線ｂは本発明に依るものである。

【００３２】従来の技術に依った場合、フローティング
・ゲート材料としてイオン注入した金属が界面にパイル
・アップした為、逆方向バイアス電圧に対する空乏層の
拡がりの敷居値が負側にずれてしまっている。

【００３３】前記のような敷居値のずれは、微細フラッ
シュ・メモリ／ＥＥＰＲＯＭ／単電子メモリとして動作
させる場合、その動作電圧の絶対値が大きくなることに
対応し、更に、敷居値ばらつきの原因ともなる。

【００３４】前記説明した実験などから、本発明者は、
ソース及びドレインを必要とする半導体装置に於いて、
ＭＮＣからなるフローティング・ゲートを利用する場
合、一度、ＭＮＣを生成させた後、熱処理を行うことは
禁物である旨の結論を得た。

【００３５】そこで、前記したように、イオン注入と熱
処理に依ってＭＮＣを生成させる場合、その熱処理を半
導体装置に於けるソース領域及びドレイン領域を形成す
る不純物を活性化する為の熱処理と同時に実施し、しか
も、その熱処理は高温且つ短時間で実施している。

【００３６】前記高温且つ短時間の熱処理に依った場
合、低温且つ長時間の熱処理に依った場合に比較し、生
成されるＭＮＣ自体は劣るが、敷居値の変動がないフロ
ーティング・ゲートをもつ半導体装置を製造するには、
それが現状で最良の手段であると考えられ、また、実現
されるフローティング・ゲートは、充分、実用に耐える
ものである。

【００３７】図４及び図５は低温且つ長時間の熱処理を
行って得られたＭＮＣからなるフローティング・ゲート
及び高温且つ短時間の熱処理を行って得られたＭＮＣか
らなるフローティング・ゲートを比較して説明する為の
半導体装置のＴＥＭ（ｔｒａｎｓｍｉｓｓｉｏｎ ｅｌ
ｅｃｔｒｏｎ ｍｉｃｒｏｓｃｏｐｙ）写真であり、図
１に於いて用いた記号と同記号は同部分を表すか或いは
同じ意味を持つものとする。

【００３８】図４は温度を９００〔℃〕、時間を３６０
０〔秒〕として低温熱処理した試料に関するものであ
り、図５は温度を１０００〔℃〕、時間を１０〔秒〕と
して高温熱処理した試料に関するものである。

【００３９】図４及び図５を比較すると明らかである
が、低温で長時間の熱処理を行った図３の場合では、Ｍ
ＮＣのサイズや位置の均一性は高いが、高温で短時間の
熱処理を行った図５の場合では、熱処理時間が短いこと
を反映して、ＭＮＣのサイズや位置の均一性は低くなっ
ていることが看取される。

【００４０】然しながら、図５に見られるＭＮＣであっ
ても、微細フラッシュ・メモリ、ＥＥＰＲＯＭ、単電子
メモリなどの半導体装置に於けるフローティング・ゲー
トとしての実用性は充分であり、フローティング・ゲー
ト材料としてイオン注入した金属が不要に拡散したり、
パイル・アップが発生することがない為、敷居値電圧は
０〔Ｖ〕付近になり、また、敷居値の制御は容易であ
る。

【００４１】勿論、図５に見られるＭＮＣを得る為の高
温短時間の熱処理に施すことで、半導体装置に於けるソ
ース領域及びドレイン領域の不純物活性化熱処理は実用
上で全く問題ない程度に行われる。

【００４２】前記したところから、本発明に依る半導体
装置の製造方法に於いては、基板（例えばｐ−Ｓｉ基板
１１：図６乃至図１０参照、以下同じ）上にゲート絶縁
膜（例えばゲート絶縁膜１２）を形成してから金属ナノ
クリスタルの材料である金属（例えばＳｂ）のイオンを
該ゲート絶縁膜中に注入する工程と、ゲート（例えばＷ
ゲート電極１５Ｇ、多結晶Ｓｉゲート電極１４Ｇ、ゲー
ト絶縁膜１２など）或いはゲート及びサイド・ウォール
（例えばサイド・ウォール１８Ｓ）をマスクとしてソー
ス領域（例えば低不純物濃度ソース領域１７Ｓと高不純
物濃度ソース領域１９Ｓ）及びドレイン領域（例えば低
不純物濃度ドレイン領域１７Ｄと高不純物濃度ドレイン
領域１９Ｄ）を構成する不純物（例えばＡｓ）のイオン
を該基板中に注入する工程と、熱処理を行って該ゲート
絶縁膜中にイオン注入された金属のナノクリスタル化
（例えばフローティング・ゲート１３Ｇの生成）及び該
基板中にイオン注入された不純物の活性化を同時に実施
する工程とが含まれてなることを特徴とする。

【００４３】前記手段を採ることに依り、半導体装置を
製造する際、絶縁膜中に形成したＭＮＣから金属が再蒸
発したり、或いは、再配置されることが低減されるの
で、ＭＮＣをフローティング・ゲートとする微細フラッ
シュ・メモリ／ＥＥＰＲＯＭ／単電子メモリなどの半導
体装置の特性を向上することができ、特に、敷居値特性
を安定化することができる。

【００４４】

【発明の実施の形態】図６乃至図１０は本発明の一実施
の形態を説明する為の工程要所に於ける半導体装置を表
す要部切断側面図であり、以下、これ等の図を参照しつ
つ説明する。

【００４５】図６（Ａ）参照 ６−（１） 通常の技法を適用して、ｐ−Ｓｉ基板１１の洗浄、及
び、前処理を行う。

【００４６】図６（Ｂ）参照 ６−（２） 熱酸化法を適用して、基板１１上に例えば厚さが２０
〔ｎｍ〕のＳｉＯ₂ からなるゲート絶縁膜１２を形成す
る。

【００４７】６−（３） イオン注入法を適用して、イオン加速電圧を１０〔ｋｅ
Ｖ〕、ドーズ量を５×１０¹⁵〔原子個／ｃｍ² 〕として
Ｓｂイオンの打ち込みを行ってＳｂが分布した二次元的
領域１３を形成する。

【００４８】図７（Ａ）参照 ７−（１） モノシラン（ＳｉＨ₄ ）を原料としたプラズマＣＶＤ
（ｃｈｅｍｉｃａｌｖａｐｏｒ ｄｅｐｏｓｉｔｉｏ
ｎ）法を適用して、基板１１の温度を例えば３００
〔℃〕とし、ゲート絶縁膜１２上に厚さが例えば１６０
〔ｎｍ〕のｎ型不純物含有多結晶Ｓｉ層１４を形成す
る。

【００４９】図７（Ｂ）参照 ７−（２） スパッタリング法を適用して、多結晶Ｓｉ層１４上に厚
さが例えば２０〔ｎｍ〕のＷ層１５を形成する。

【００５０】７−（３） リソグラフィ技術に於けるレジスト・プロセスを適用し
て、ゲート・パターンのレジスト膜１６を形成する。

【００５１】図８（Ａ）参照 ８−（１） エッチング・ガスをＣＨＦ₃ ＋ＣＨ₄ ＋Ａｒとするドラ
イ・エッチング法を適用して、レジスト膜１６をマスク
としてＷ層１５、多結晶Ｓｉ層１４、ゲート絶縁膜１２
のエッチングを行う。

【００５２】この工程に依って、Ｗゲート電極１５Ｇ、
多結晶Ｓｉゲート電極１４Ｇが形成され、また、Ｓｂか
らなる二次元的領域１３をもつゲート絶縁膜１２もゲー
ト・パターン化される。

【００５３】図８（Ｂ）参照 ８−（２） レジスト剥離液中に浸漬してレジスト膜１６を除去す
る。

【００５４】８−（３） イオン注入法を適用して、イオン加速エネルギを５〔ｋ
ｅＶ〕、ドーズ量を４×１０¹⁴〔原子個／ｃｍ² 〕とし
て、Ｗゲート電極１５ＧをマスクとしてＡｓイオンの打
ち込みを行い、ＬＤＤ構造の低不純物濃度ソース領域及
びドレイン領域となるべき不純物導入層１７を形成す
る。

【００５５】図９（Ａ）参照 ９−（１） 例えばＳｉＨ₄ を原料とするプラズマＣＶＤ法を適用し
て、全面に厚さが２００〔ｎｍ〕であるＳｉＯ₂ からな
る絶縁膜１８を形成する。

【００５６】図９（Ｂ）参照 ９−（２） エッチング・ガスをＣＨＦ₃ ＋ＣＦ₄ ＋Ａｒとするドラ
イ・エッチング法を適用して、ＳｉＯ₂ からなる絶縁膜
１８の異方性エッチングを行って、Ｗゲート電極１５
Ｇ、多結晶Ｓｉゲート電極１４Ｇ、Ｓｂ粒子の二次元的
領域１３をもつゲート絶縁膜１２からなるメサ状部分の
側面にサイド・ウォール１８Ｓを形成する。

【００５７】９−（３） イオン注入法を適用して、イオン加速エネルギを４０
〔ｋｅＶ〕、ドーズ量を２×１０¹⁵〔原子個／ｃｍ² 〕
として、Ｗゲート電極１５Ｇ並びにサイド・ウォール１
８ＳをマスクとしてＡｓイオンの打ち込みを行い、ＬＤ
Ｄ構造の高不純物濃度ソース領域及びドレイン領域とな
るべき不純物導入層１９を形成する。

【００５８】図１０参照 １０−（１） 温度１０００〔℃〕の窒素雰囲気中に於いて、時間１０
〔秒〕のＲＴＡ（ｒａｐｉｄ ｔｈｅｒｍａｌ ａｎｎ
ｅａｌ）を行い、不純物導入層１７並びに不純物導入層
１９の活性化熱処理を行って、Ｓｂからなる二次元的領
域１３のＭＮＣ化を行い、ＬＤＤ構造の低不純物濃度ソ
ース領域１７Ｓ及び低不純物濃度ドレイン領域１７Ｄ、
ＬＤＤ構造の高不純物濃度ソース領域１９Ｓ及び高不純
物濃度ドレイン領域１９Ｄを形成する。

【００５９】この熱処理を行った際、ゲート絶縁膜１２
中に存在するＳｂからなる二次元的領域１３はＭＮＣ化
されてフローティング・ゲート１３Ｇを構成する。

【００６０】従って、温度１０００〔℃〕、時間１０
〔秒〕のＲＴＡは、イオン注入されたＡｓの活性化、及
び、イオン注入されたＳｂを凝集してＭＮＣ化の二つの
目的を同時に且つ良好に達成することができ、そして、
この後、半導体装置を完成させるまでの工程にＭＮＣか
らなるフローティング・ゲート１３Ｇを劣化させるよう
な熱処理は存在しない。

【００６１】本発明に依れば、実施の形態に限られず、
特許請求の範囲を逸脱しない範囲に於いて、他に多くの
改変を実現することができ、例えば、前記ＲＴＡの条件
は、温度を９５０〔℃〕〜１０５０〔℃〕の範囲で、ま
た、時間を１０〔秒〕〜３０〔秒〕の範囲でそれぞれ任
意に選択することができる。

【００６２】

【発明の効果】本発明に依る半導体装置の製造方法に於
いては、基板上にゲート絶縁膜を形成してから金属ナノ
クリスタルの材料である金属のイオンをゲート絶縁膜中
に注入し、ゲート或いはゲート及びサイド・ウォールを
マスクとしてソース領域及びドレイン領域を構成する不
純物のイオンを前記基板中に注入し、熱処理を行ってゲ
ート絶縁膜中にイオン注入された金属のナノクリスタル
化及び基板中にイオン注入された不純物の活性化を同時
に実施する。

【００６３】前記構成を採ることに依り、半導体装置を
製造する際、絶縁膜中に形成したＭＮＣから金属が再蒸
発したり、或いは、再配置されることが低減されるの
で、ＭＮＣをフローティング・ゲートとする微細フラッ
シュ・メモリ／ＥＥＰＲＯＭ／単電子メモリなどの半導
体装置の特性を向上することができ、特に、敷居値特性
を安定化することができる。

【図面の簡単な説明】

【図１】本発明の原理を説明する為の工程要所に於ける
半導体装置を表す要部切断側面図である。

【図２】熱処理を施した半導体装置に於ける厚さ方向の
元素（ＭＮＣ）プロファイル分析の結果を表す線図であ
る。

【図３】本発明に依って作製したフローティング・ゲー
トを含むダイオード容量のバイアス依存性と従来の技術
に依って作製したフローティング・ゲートを含むダイオ
ード容量のバイアス依存性とを比較して表す線図であ
る。

【図４】低温且つ長時間の熱処理を行って得られたＭＮ
Ｃからなるフローティング・ゲートを説明する為の半導
体装置のＴＥＭ写真である。

【図５】高温且つ短時間の熱処理を行って得られたＭＮ
Ｃからなるフローティング・ゲートを説明する為の半導
体装置のＴＥＭ写真である。

【図６】本発明の一実施の形態を説明する為の工程要所
に於ける半導体装置を表す要部切断側面図である。

【図７】本発明の一実施の形態を説明する為の工程要所
に於ける半導体装置を表す要部切断側面図である。

【図８】本発明の一実施の形態を説明する為の工程要所
に於ける半導体装置を表す要部切断側面図である。

【図９】本発明の一実施の形態を説明する為の工程要所
に於ける半導体装置を表す要部切断側面図である。

【図１０】本発明の一実施の形態を説明する為の工程要
所に於ける半導体装置を表す要部切断側面図である。

【図１１】従来の技術を説明する為の工程要所に於ける
半導体装置を表す要部切断側面図である。

【符号の説明】

１１ ｐ−Ｓｉ基板 １２ ゲート絶縁膜 １３ Ｓｂ濃度が高い二次元的領域 １３Ｇ フローティング・ゲート １４ ｎ型不純物含有多結晶Ｓｉ層 １４Ｇ 多結晶Ｓｉゲート電極 １５ Ｗ層 １５Ｇ Ｗゲート電極 １６ レジスト膜 １７ 不純物導入層 １７Ｓ 低不純物濃度ソース領域 １７Ｄ 低不純物濃度ドレイン領域 １８ 絶縁膜 １８Ｓ サイド・ウォール １９ 不純物導入層 １９Ｓ 高不純物濃度ソース領域 １９Ｄ 高不純物濃度ドレイン領域

Claims (1)

【特許請求の範囲】
1. 【請求項１】基板上にゲート絶縁膜を形成してから金属
   ナノクリスタルの材料である金属のイオンを該ゲート絶
   縁膜中に注入する工程と、 ゲート或いはゲート及びサイド・ウォールをマスクとし
   てソース領域及びドレイン領域を構成する不純物のイオ
   ンを該基板中に注入する工程と、 熱処理を行って該ゲート絶縁膜中にイオン注入された金
   属のナノクリスタル化及び該基板中にイオン注入された
   不純物の活性化を同時に実施する工程とが含まれてなる
   ことを特徴とする半導体装置の製造方法。