JPH0834313B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0834313B2 JPH0834313B2 JP2215484A JP21548490A JPH0834313B2 JP H0834313 B2 JPH0834313 B2 JP H0834313B2 JP 2215484 A JP2215484 A JP 2215484A JP 21548490 A JP21548490 A JP 21548490A JP H0834313 B2 JPH0834313 B2 JP H0834313B2
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Classifications
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
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- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/90—MOSFET type gate sidewall insulating spacer
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はMOS型半導体装置、特にLDD構造のMOS型半
導体装置及びその製造方法に関する。
導体装置及びその製造方法に関する。
（従来の技術） 微細化に適したMOS型電界効果トランジスタとして、L
DD（Lightly Doped Drain）構造のトランジスタ（以
下、LDDトランジスタと称する）が良く知られている。
第５図は従来のLDDトランジスタの素子構造を示す断面
図である。Ｐ型のシリコン半導体基板31上には、例えば
150Åの膜厚のシリコン酸化膜32を挟んでゲート電極33
が設けられている。また、基板31内には上記ゲート電極
33をマスクにＮ型不純物をイオン注入して形成された、
比較的、低不純物濃度のN-領域34,35と、上記ゲート電
極33の側壁上に形成されたCVD酸化膜36をマスクにＮ型
不純物をイオン注入して形成された比較的、高不純物濃
度のN+領域37,38とが形成されている。そして、各一方
のN-領域34とN+領域37とでドレイン領域が構成され、各
他方のN-領域35とN+領域38とでソース領域が構成されて
いる。
DD（Lightly Doped Drain）構造のトランジスタ（以
下、LDDトランジスタと称する）が良く知られている。
第５図は従来のLDDトランジスタの素子構造を示す断面
図である。Ｐ型のシリコン半導体基板31上には、例えば
150Åの膜厚のシリコン酸化膜32を挟んでゲート電極33
が設けられている。また、基板31内には上記ゲート電極
33をマスクにＮ型不純物をイオン注入して形成された、
比較的、低不純物濃度のN-領域34,35と、上記ゲート電
極33の側壁上に形成されたCVD酸化膜36をマスクにＮ型
不純物をイオン注入して形成された比較的、高不純物濃
度のN+領域37,38とが形成されている。そして、各一方
のN-領域34とN+領域37とでドレイン領域が構成され、各
他方のN-領域35とN+領域38とでソース領域が構成されて
いる。
上記構成でなるLDDトランジスタでは、高い電圧をド
レイン領域に印加しても、低濃度のN-領域34の存在によ
り、ドレイン電界が緩和される。このため、ソース・ド
レイン領域間に電流を流したときに、ドレイン近傍にお
けるインパクト・イオン化が抑制される。この結果、ホ
ット・キャリアの発生が減少し、高信頼性が達成され
る。
レイン領域に印加しても、低濃度のN-領域34の存在によ
り、ドレイン電界が緩和される。このため、ソース・ド
レイン領域間に電流を流したときに、ドレイン近傍にお
けるインパクト・イオン化が抑制される。この結果、ホ
ット・キャリアの発生が減少し、高信頼性が達成され
る。
しかし、上記構造のLDDトランジスタでは、ソース・
ドレイン領域間に低不純物濃度のN-領域34が存在してい
る。このため、このN-領域34中には常時、空乏層が発生
する。従って、LDD構造ではない通常の構造のMOSトラン
ジスタに比べて電流駆動能力が劣化し、ドレイン電流が
大きくできないという問題がある。
ドレイン領域間に低不純物濃度のN-領域34が存在してい
る。このため、このN-領域34中には常時、空乏層が発生
する。従って、LDD構造ではない通常の構造のMOSトラン
ジスタに比べて電流駆動能力が劣化し、ドレイン電流が
大きくできないという問題がある。
そこで、従来では電流駆動能力の向上を図る目的で、
逆Ｔの字型のゲート電極形状を有する、いわゆるインバ
ースＴ型のLDDトランジスタが開発されている。しか
し、この構造のトランジスタはゲート電極の形状を凸型
に加工する必要があり、製造工程が複雑となる問題があ
る。
逆Ｔの字型のゲート電極形状を有する、いわゆるインバ
ースＴ型のLDDトランジスタが開発されている。しか
し、この構造のトランジスタはゲート電極の形状を凸型
に加工する必要があり、製造工程が複雑となる問題があ
る。
（発明が解決しようとする課題） このように従来のLDDトランジスタでは、高駆動能力
と製造の容易性とを共に満足させることができないとい
う欠点がある。
と製造の容易性とを共に満足させることができないとい
う欠点がある。
この発明は上記のような事情を考慮してなされたもの
であり、その目的は、従来と同程度に素子の微細化を図
ることができ、かつ駆動能力が高く、製造工程も簡単な
半導体装置及びその製造方法を提供することにある。
であり、その目的は、従来と同程度に素子の微細化を図
ることができ、かつ駆動能力が高く、製造工程も簡単な
半導体装置及びその製造方法を提供することにある。
［発明の構成］ （課題を解決するための手段） この発明の半導体装置は、第１導電型の半導体基板
と、上記基板内に所定の距離を隔てて設けられた第２導
電型のソース領域及びドレイン領域と、上記ソース領域
とドレイン領域との間の上記基板上に設けられた第１の
絶縁層と、上記第１の絶縁層上に設けられたゲート電極
導体層と、上記ゲート電極導体層の対向する一対の各側
壁上にそれぞれ設けられ、窒化シリコンの誘電率よりも
大きい誘電率を有する第２の絶縁層と、上記一対の各第
２の絶縁層と上記ソース領域及びドレイン領域それぞれ
との間に設けられ、上記ドレイン領域近傍で発生するホ
ット・キャリアの平均自由行程である20Åよりも厚くさ
れこの20Åの4.5倍の90Åまでの厚さにされた第３の絶
縁層とを具備している。
と、上記基板内に所定の距離を隔てて設けられた第２導
電型のソース領域及びドレイン領域と、上記ソース領域
とドレイン領域との間の上記基板上に設けられた第１の
絶縁層と、上記第１の絶縁層上に設けられたゲート電極
導体層と、上記ゲート電極導体層の対向する一対の各側
壁上にそれぞれ設けられ、窒化シリコンの誘電率よりも
大きい誘電率を有する第２の絶縁層と、上記一対の各第
２の絶縁層と上記ソース領域及びドレイン領域それぞれ
との間に設けられ、上記ドレイン領域近傍で発生するホ
ット・キャリアの平均自由行程である20Åよりも厚くさ
れこの20Åの4.5倍の90Åまでの厚さにされた第３の絶
縁層とを具備している。
また、この発明の製造方法は、第１導電型の半導体基
板の表面上に第１の絶縁層を形成する工程と、上記第１
の絶縁層上に導体層を堆積する工程と、上記導体層及び
第１の絶縁層からなる積層構造を選択的に除去して所定
形状に残す工程と、上記導体層及び第１の絶縁層からな
る上記積層構造の表面を含む全面に、ホット・キャリア
の平均自由行程である20Åよりも厚くされこの20Åの4.
5倍の90Åまでの厚さにされた第２の絶縁層を形成する
行程と、上記積層構造をマスクに用いて上記基板内に第
２導電型の不純物を低濃度で導入して低濃度不純物領域
を形成する工程と、窒化シリコンの誘電率よりも大きい
誘電率を有する第３の絶縁層を化学的気相成長法により
全面に堆積する工程と、上記第３の絶縁層を異方性エッ
チング法によりその膜厚分だけエッチングして、上記導
体層の対向する一対の各側壁上に第３の絶縁層を残す工
程と、上記導体層及びその導体層の側壁上に残された第
３の絶縁層をマスクに上記基板内に第２導電型の不純物
を導入して高濃度不純物領域を形成する工程とを具備し
ている。
板の表面上に第１の絶縁層を形成する工程と、上記第１
の絶縁層上に導体層を堆積する工程と、上記導体層及び
第１の絶縁層からなる積層構造を選択的に除去して所定
形状に残す工程と、上記導体層及び第１の絶縁層からな
る上記積層構造の表面を含む全面に、ホット・キャリア
の平均自由行程である20Åよりも厚くされこの20Åの4.
5倍の90Åまでの厚さにされた第２の絶縁層を形成する
行程と、上記積層構造をマスクに用いて上記基板内に第
２導電型の不純物を低濃度で導入して低濃度不純物領域
を形成する工程と、窒化シリコンの誘電率よりも大きい
誘電率を有する第３の絶縁層を化学的気相成長法により
全面に堆積する工程と、上記第３の絶縁層を異方性エッ
チング法によりその膜厚分だけエッチングして、上記導
体層の対向する一対の各側壁上に第３の絶縁層を残す工
程と、上記導体層及びその導体層の側壁上に残された第
３の絶縁層をマスクに上記基板内に第２導電型の不純物
を導入して高濃度不純物領域を形成する工程とを具備し
ている。
（作用） この発明による半導体装置では、LDDトランジスタの
ゲート電極の側壁上に設ける絶縁膜に高誘電体を用いる
ことで、ゲート電極の側面における電界を強くすること
ができる。これにより、ドレイン電界の緩和及びドレイ
ン領域を構成する低濃度不純物層中における空乏層の発
生を抑制することができる。
ゲート電極の側壁上に設ける絶縁膜に高誘電体を用いる
ことで、ゲート電極の側面における電界を強くすること
ができる。これにより、ドレイン電界の緩和及びドレイ
ン領域を構成する低濃度不純物層中における空乏層の発
生を抑制することができる。
また、発明による半導体装置の製造方法では、ゲート
電極の側壁上に高誘電体を設ける場合に、この高誘電体
を予め全面に化学的気相成長法により堆積することによ
り、容易にこの高誘電体を形成することができる。
電極の側壁上に高誘電体を設ける場合に、この高誘電体
を予め全面に化学的気相成長法により堆積することによ
り、容易にこの高誘電体を形成することができる。
（実施例） 以下、図面を参照してこの発明を実施例により説明す
る。
る。
第１図はこの発明に係る半導体装置をLDDトランジス
タに実施した場合の素子構造を示す断面図である。図に
おいて、Ｐ型のシリコン半導体基板11の一部表面上に
は、例えば60Åの膜厚のシリコン酸化膜12が形成されて
いる。さらに上記シリコン酸化膜12上には、導体、例え
ば不純物が導入され、低抵抗化されたポリシリコンから
なるゲート電極13が形成されている。また、上記基板の
表面上並びに上記ゲート電極13の表面上には、例えば90
Åの膜厚のシリコン酸化膜14が形成されている。上記ゲ
ート電極13の対向する一対の側壁上には、少なくとも酸
化シリコンよりも誘電率が高い材料、例えばタンタル・
オキサイド（Ta2O5）からなる絶縁膜15が上記シリコン
酸化膜14を介して形成されている。一般に、絶縁膜は誘
電率が高い程、そのバンドギャップ・エネルギーが小さ
くなるため、シリコン酸化膜14に比べてタンタル・オキ
サイドからなる絶縁膜15のバンドギャップ・エネルギー
は小さい。ちなみに、シリコン酸化膜14のバンドギャッ
プ・エネルギーは例えば9eV程度である。
タに実施した場合の素子構造を示す断面図である。図に
おいて、Ｐ型のシリコン半導体基板11の一部表面上に
は、例えば60Åの膜厚のシリコン酸化膜12が形成されて
いる。さらに上記シリコン酸化膜12上には、導体、例え
ば不純物が導入され、低抵抗化されたポリシリコンから
なるゲート電極13が形成されている。また、上記基板の
表面上並びに上記ゲート電極13の表面上には、例えば90
Åの膜厚のシリコン酸化膜14が形成されている。上記ゲ
ート電極13の対向する一対の側壁上には、少なくとも酸
化シリコンよりも誘電率が高い材料、例えばタンタル・
オキサイド（Ta2O5）からなる絶縁膜15が上記シリコン
酸化膜14を介して形成されている。一般に、絶縁膜は誘
電率が高い程、そのバンドギャップ・エネルギーが小さ
くなるため、シリコン酸化膜14に比べてタンタル・オキ
サイドからなる絶縁膜15のバンドギャップ・エネルギー
は小さい。ちなみに、シリコン酸化膜14のバンドギャッ
プ・エネルギーは例えば9eV程度である。
上記基板11の表面領域には、ｎ型不純物であるリン
（Ｐ）が比較的低濃度に導入されたN-領域16及びこのN-
領域16と隣接して設けられ、Ｎ型不純物であるヒ素（A
s）が比較的高濃度に導入されたN+領域17とからなるド
レイン領域Ｄと、リン（Ｐ）が比較的低濃度に導入され
たN-領域18及びこのN-領域18と隣接して設けられ、ヒ素
（As）が比較的高濃度に導入されたN+領域19とからなる
ソース領域Ｓとが設けられている。
（Ｐ）が比較的低濃度に導入されたN-領域16及びこのN-
領域16と隣接して設けられ、Ｎ型不純物であるヒ素（A
s）が比較的高濃度に導入されたN+領域17とからなるド
レイン領域Ｄと、リン（Ｐ）が比較的低濃度に導入され
たN-領域18及びこのN-領域18と隣接して設けられ、ヒ素
（As）が比較的高濃度に導入されたN+領域19とからなる
ソース領域Ｓとが設けられている。
さらに、図示するように、ソース、ドレイン領域S,D
を構成する高濃度のN+領域17,19はそれぞれ、上記ゲー
ト電極13の端部よりも外側に位置するように形成されて
いる。
を構成する高濃度のN+領域17,19はそれぞれ、上記ゲー
ト電極13の端部よりも外側に位置するように形成されて
いる。
上記構成でなるLDDトランジスタでは、ゲート電極13
の側壁上に誘電率の高い材料からなる絶縁膜15が存在し
ている。このため、ゲート電極13に正極性の所定の電圧
を印加したときに、ゲート電極側面から基板に向かう電
界強度が非常に強くなる。
の側壁上に誘電率の高い材料からなる絶縁膜15が存在し
ている。このため、ゲート電極13に正極性の所定の電圧
を印加したときに、ゲート電極側面から基板に向かう電
界強度が非常に強くなる。
第２図は上記第１図の構造のLDDトランジスタにおい
て、ゲート電極13とドレイン領域Ｄとの境界を原点と
し、原点から距離Ｘ（μｍ）だけ水平方向に離れた点に
おける電界強度（MV/cm）の強さを、２次元デバイスシ
ミュレーションによって得た特性図である。なお、ゲー
ト長は0.5μｍとし、ゲート電圧は3V、ドレイン電圧は6
Vにそれぞれ設定した。図中の実線は、ゲート電極13の
側壁上に形成される絶縁膜15をタンタル・オキサイドで
構成した上記実施例装置のものであり、タンタル・オキ
サイドとして誘電率εが30のものを使用した場合であ
る。また、一点鎖線の特性曲線はゲート電極13の側壁上
に形成される絶縁膜15をシリコン窒化膜（Si3N4）で構
成したときのものであり、その誘電率εは7.5である。
さらに大破断線の特性曲線は、ゲート電極13の側壁上に
形成される絶縁膜15をシリコン酸化膜（SiO2）で構成し
たときのものであり、その誘電率εは3.9である。また
さらに小破断線の特性曲線は、ゲート電極13の側壁上に
上記絶縁膜15を形成せず、真空状態としたときのもので
あり、その誘電率εは1.0である。
て、ゲート電極13とドレイン領域Ｄとの境界を原点と
し、原点から距離Ｘ（μｍ）だけ水平方向に離れた点に
おける電界強度（MV/cm）の強さを、２次元デバイスシ
ミュレーションによって得た特性図である。なお、ゲー
ト長は0.5μｍとし、ゲート電圧は3V、ドレイン電圧は6
Vにそれぞれ設定した。図中の実線は、ゲート電極13の
側壁上に形成される絶縁膜15をタンタル・オキサイドで
構成した上記実施例装置のものであり、タンタル・オキ
サイドとして誘電率εが30のものを使用した場合であ
る。また、一点鎖線の特性曲線はゲート電極13の側壁上
に形成される絶縁膜15をシリコン窒化膜（Si3N4）で構
成したときのものであり、その誘電率εは7.5である。
さらに大破断線の特性曲線は、ゲート電極13の側壁上に
形成される絶縁膜15をシリコン酸化膜（SiO2）で構成し
たときのものであり、その誘電率εは3.9である。また
さらに小破断線の特性曲線は、ゲート電極13の側壁上に
上記絶縁膜15を形成せず、真空状態としたときのもので
あり、その誘電率εは1.0である。
図示のように、絶縁膜15をタンタル・オキサイドで構
成した上記実施例装置のトランジスタでは、第２図中に
丸で囲んで示すように、ゲート電極近傍におけるドレイ
ン電界が極めて小さくなっている。これにより、ソー
ス、ドレイン領域間に所定の電位差を加えて、両領域間
にオン電流を流したとき、ドレイン近傍におけるインパ
クト・イオン化が抑制され、これによりホット・キャリ
アの発生が減少し、高信頼性が達成される。
成した上記実施例装置のトランジスタでは、第２図中に
丸で囲んで示すように、ゲート電極近傍におけるドレイ
ン電界が極めて小さくなっている。これにより、ソー
ス、ドレイン領域間に所定の電位差を加えて、両領域間
にオン電流を流したとき、ドレイン近傍におけるインパ
クト・イオン化が抑制され、これによりホット・キャリ
アの発生が減少し、高信頼性が達成される。
しかも、ドレイン領域Ｄと絶縁膜15との間には90Åの
膜厚のシリコン酸化膜14が形成されている。このシリコ
ン酸化膜14の膜厚は、ドレイン近傍でインパクト・イオ
ン化により発生するホット・キャリアの平均自由行程で
ある約20Åよりも十分に厚くされており、かつシリコン
酸化膜14のバンドギャップ・エネルギーが例えば9eVと
高くなっている。このため、たとえばドレイン近傍でホ
ット・キャリアが発生しても、このホット・キャリアが
シリコン酸化膜14を突き抜けて絶縁膜15に到達する注入
確率は極めて小さくなる。この結果、絶縁膜15の内部も
しくは絶縁膜14と15の界面にトラップされるホット・キ
ャリアが極めて少なくなり、これによって信頼性がより
向上する。
膜厚のシリコン酸化膜14が形成されている。このシリコ
ン酸化膜14の膜厚は、ドレイン近傍でインパクト・イオ
ン化により発生するホット・キャリアの平均自由行程で
ある約20Åよりも十分に厚くされており、かつシリコン
酸化膜14のバンドギャップ・エネルギーが例えば9eVと
高くなっている。このため、たとえばドレイン近傍でホ
ット・キャリアが発生しても、このホット・キャリアが
シリコン酸化膜14を突き抜けて絶縁膜15に到達する注入
確率は極めて小さくなる。この結果、絶縁膜15の内部も
しくは絶縁膜14と15の界面にトラップされるホット・キ
ャリアが極めて少なくなり、これによって信頼性がより
向上する。
なお、従来と同様にLDD構造を採用しているので、従
来と同程度に素子の微細化を図ることができるのはもち
ろんである。
来と同程度に素子の微細化を図ることができるのはもち
ろんである。
第３図は上記第１図の構造のLDDトランジスタにおい
て、ゲート電圧とドレイン電圧とを共に3Vに設定したと
きに、ゲート電極13とソース領域Ｓとの境界を原点と
し、この原点から距離Ｘ（μｍ）だけ水平方向に離れた
点における電子の濃度（個）を、２次元デバイスシミュ
レーションによって得た結果を示す。なお、第２図の特
性図の場合と同様に、実線の特性曲線はεが30のタンタ
ル・オキサイド（Ta2O5）を、一点鎖線の特性曲線はε
が7.5のシリコン窒化膜（Si3N4）を、大破断線の特性曲
線はεが3.9のシリコン酸化膜（SiO2）を、小破断線の
特性曲線はεが1.0の真空状態をそれぞれ前記絶縁膜15
として使用したときのものである。
て、ゲート電圧とドレイン電圧とを共に3Vに設定したと
きに、ゲート電極13とソース領域Ｓとの境界を原点と
し、この原点から距離Ｘ（μｍ）だけ水平方向に離れた
点における電子の濃度（個）を、２次元デバイスシミュ
レーションによって得た結果を示す。なお、第２図の特
性図の場合と同様に、実線の特性曲線はεが30のタンタ
ル・オキサイド（Ta2O5）を、一点鎖線の特性曲線はε
が7.5のシリコン窒化膜（Si3N4）を、大破断線の特性曲
線はεが3.9のシリコン酸化膜（SiO2）を、小破断線の
特性曲線はεが1.0の真空状態をそれぞれ前記絶縁膜15
として使用したときのものである。
このシミュレーション結果から明らかなように、ゲー
ト電極側面の電界の増大に伴い、ソース領域のN-層18に
おける電子濃度は増加している。しかも、ソース領域に
おける電子濃度は、絶縁膜15として用いられる各種材料
の誘電率εの値の増加と共に高くなる。このため、前記
絶縁膜15として誘電率εの大きなタンタル・オキサイド
を使用すれば、N-領域17における空乏層の範囲は狭くな
る。従って、上記実施例装置によれば、N-領域における
寄生抵抗の値が減少し、これによってドレイン電流を増
加させることができる。すなわち、上記実施例のMOSト
ランジスタでは、高い電流駆動能力を得ることができ
る。
ト電極側面の電界の増大に伴い、ソース領域のN-層18に
おける電子濃度は増加している。しかも、ソース領域に
おける電子濃度は、絶縁膜15として用いられる各種材料
の誘電率εの値の増加と共に高くなる。このため、前記
絶縁膜15として誘電率εの大きなタンタル・オキサイド
を使用すれば、N-領域17における空乏層の範囲は狭くな
る。従って、上記実施例装置によれば、N-領域における
寄生抵抗の値が減少し、これによってドレイン電流を増
加させることができる。すなわち、上記実施例のMOSト
ランジスタでは、高い電流駆動能力を得ることができ
る。
以上のように上記実施例装置では、ゲート電極13の側
壁上に設けられる絶縁膜15として誘電率εの大きなタン
タル・オキサイドを使用し、かつ上記絶縁膜15とドレイ
ン領域Ｄとの間に、ホット・キャリアの平均自由行程よ
りも十分に大きな膜厚を有するシリコン酸化膜14を設け
るようにしたので、ホット・キャリア効果及び寄生抵抗
を抑えると共に、発生したホット・キャリアの絶縁膜15
への注入を防止することができ、高信頼性、高電流駆動
能力の双方を共に満足させることができる。
壁上に設けられる絶縁膜15として誘電率εの大きなタン
タル・オキサイドを使用し、かつ上記絶縁膜15とドレイ
ン領域Ｄとの間に、ホット・キャリアの平均自由行程よ
りも十分に大きな膜厚を有するシリコン酸化膜14を設け
るようにしたので、ホット・キャリア効果及び寄生抵抗
を抑えると共に、発生したホット・キャリアの絶縁膜15
への注入を防止することができ、高信頼性、高電流駆動
能力の双方を共に満足させることができる。
次に上記構造のLDDトランジスタの製造方法を第４図
（ａ）〜第４図（ｆ）を用いて説明する。なお、前記第
１図と対応する箇所には同じ符号を付して説明する。
（ａ）〜第４図（ｆ）を用いて説明する。なお、前記第
１図と対応する箇所には同じ符号を付して説明する。
まず、第４図（ａ）に示すように、Ｐ型のシリコン半
導体基板11の表面を熱酸化して、60Åの膜厚のシリコン
酸化膜12を全面に形成する。続いて第４図（ｂ）に示す
ように、膜厚が0.2μｍのポリシリコン層をCVD法（化学
的気相成長方法）により全面に堆積し、次にこのポリシ
リコン層と上記シリコン酸化膜12からなる積層膜を選択
的に除去して、所定形状のゲート電極13を形成する。な
お、上記ポリシリコン層の堆積時、もしくは堆積後、あ
るいはゲート電極13のパターン形成後に、Ｎ型もしくは
Ｐ型の不純物が導入され、ゲート電極13が低抵抗化され
る。
導体基板11の表面を熱酸化して、60Åの膜厚のシリコン
酸化膜12を全面に形成する。続いて第４図（ｂ）に示す
ように、膜厚が0.2μｍのポリシリコン層をCVD法（化学
的気相成長方法）により全面に堆積し、次にこのポリシ
リコン層と上記シリコン酸化膜12からなる積層膜を選択
的に除去して、所定形状のゲート電極13を形成する。な
お、上記ポリシリコン層の堆積時、もしくは堆積後、あ
るいはゲート電極13のパターン形成後に、Ｎ型もしくは
Ｐ型の不純物が導入され、ゲート電極13が低抵抗化され
る。
次に第４図（ｃ）に示すように、熱酸化法により、上
記ゲート電極13の表面を含む基板11の表面に膜厚が90Å
のシリコン酸化膜14を形成する。続いて、上記ゲート電
極13をマスクに用いて、リン（Ｐ）を40KeVの加速電
圧、５×1013（atoms/cm2）のドーズ量でイオン注入
し、比較的、低不純物濃度のN-領域15,17を形成する。
記ゲート電極13の表面を含む基板11の表面に膜厚が90Å
のシリコン酸化膜14を形成する。続いて、上記ゲート電
極13をマスクに用いて、リン（Ｐ）を40KeVの加速電
圧、５×1013（atoms/cm2）のドーズ量でイオン注入
し、比較的、低不純物濃度のN-領域15,17を形成する。
次に第４図（ｄ）に示すように、ゲート電極13上を含
む全面にCVD法によりタタル・オキサイド（Ta2O5）膜20
を0.15μｍの膜厚で堆積する。続いてRIE（Reactive Io
n Etching;反応性イオンエッチング）により、このタン
タル・オキサイド膜20をその膜厚分だけエッチングする
ことにより、第４図（ｅ）に示すようにゲート電極13の
対向する一対の側壁上にタンタル・オキサイドからなる
絶縁膜15を形成する。
む全面にCVD法によりタタル・オキサイド（Ta2O5）膜20
を0.15μｍの膜厚で堆積する。続いてRIE（Reactive Io
n Etching;反応性イオンエッチング）により、このタン
タル・オキサイド膜20をその膜厚分だけエッチングする
ことにより、第４図（ｅ）に示すようにゲート電極13の
対向する一対の側壁上にタンタル・オキサイドからなる
絶縁膜15を形成する。
この後は、第４図（ｆ）に示すように、ゲート電極13
及び上記絶縁膜15をマスクに用いて、ヒ素（As）を40Ke
Vの加速電圧、５×1015（atoms/cm2）のドーズ量でイオ
ン注入し、比較的、高不純物濃度のN+領域17,19をそれ
ぞれ形成する。
及び上記絶縁膜15をマスクに用いて、ヒ素（As）を40Ke
Vの加速電圧、５×1015（atoms/cm2）のドーズ量でイオ
ン注入し、比較的、高不純物濃度のN+領域17,19をそれ
ぞれ形成する。
なお、この発明は上記実施例に限定されるものではな
く、種々の変形が可能であることはいうまでもない。例
えば上記実施例装置及び方法では、絶縁膜15をタンタル
・オキサイドを用いて構成する場合について説明した
が、これは誘電率がシリコン酸化膜の比誘電率（ε＝3.
9）よりも大きいものならばどのような高誘電体材料を
用いて構成するようにしてもよい。さらに、上記実施例
ではゲート絶縁膜としてシリコン酸化膜12の単層膜を使
用する場合について説明したが、これはシリコン酸化膜
とシリコン窒化膜との積層膜、いわゆるONO膜やオキシ
・ナイトライト膜等を使用することもできる。
く、種々の変形が可能であることはいうまでもない。例
えば上記実施例装置及び方法では、絶縁膜15をタンタル
・オキサイドを用いて構成する場合について説明した
が、これは誘電率がシリコン酸化膜の比誘電率（ε＝3.
9）よりも大きいものならばどのような高誘電体材料を
用いて構成するようにしてもよい。さらに、上記実施例
ではゲート絶縁膜としてシリコン酸化膜12の単層膜を使
用する場合について説明したが、これはシリコン酸化膜
とシリコン窒化膜との積層膜、いわゆるONO膜やオキシ
・ナイトライト膜等を使用することもできる。
また、上記実施例の方法では、前記第４図（ｃ）の工
程において、シリコン酸化膜14を形成した後にイオン注
入を行って低不純物濃度のN-領域15,17を形成する場合
について説明したが、これはシリコン酸化膜14を形成す
る前にN-領域15,17を形成し、その後、全面にシリコン
酸化膜14を形成するように変更してもかまわない。
程において、シリコン酸化膜14を形成した後にイオン注
入を行って低不純物濃度のN-領域15,17を形成する場合
について説明したが、これはシリコン酸化膜14を形成す
る前にN-領域15,17を形成し、その後、全面にシリコン
酸化膜14を形成するように変更してもかまわない。
［発明の効果］ 以上、説明したようにこの発明によれば、従来と同程
度に素子の微細化を図ることができ、かつ電流駆動能力
が高く、製造工程も簡単な半導体装置及びその製造方法
を提供することができる。
度に素子の微細化を図ることができ、かつ電流駆動能力
が高く、製造工程も簡単な半導体装置及びその製造方法
を提供することができる。
第１図はこの発明の一実施例に係るLDDトランジスタの
素子構造を示す断面図、第２図及び第３図はそれぞれ上
記実施例のLDDトランジスタを説明するための特性図、
第４図（ａ）〜第４図（ｆ）は上記実施例のLDDトラン
ジスタを製造する際の製造工程を順次示す断面図、第５
図は従来のLDDトランジスタの素子構造を示す断面図で
ある。 11……Ｐ型のシリコン半導体基板、12……シリコン酸化
膜、13……ゲート電極、14……シリコン酸化膜、15……
絶縁膜、16,18……N-領域、17,19……N+層、Ｄ……ドレ
イン領域、Ｓ……ソース領域。
素子構造を示す断面図、第２図及び第３図はそれぞれ上
記実施例のLDDトランジスタを説明するための特性図、
第４図（ａ）〜第４図（ｆ）は上記実施例のLDDトラン
ジスタを製造する際の製造工程を順次示す断面図、第５
図は従来のLDDトランジスタの素子構造を示す断面図で
ある。 11……Ｐ型のシリコン半導体基板、12……シリコン酸化
膜、13……ゲート電極、14……シリコン酸化膜、15……
絶縁膜、16,18……N-領域、17,19……N+層、Ｄ……ドレ
イン領域、Ｓ……ソース領域。
Claims (7)
- 【請求項１】第１導電型の半導体基板と、 上記基板内に所定の距離を隔てて設けられた第２導電型
のソース領域及びドレイン領域と、 上記ソース領域とドレイン領域との間の上記基板上に設
けられた第１の絶縁層と、 上記第１の絶縁層上に設けられたゲート電極導体層と、 上記ゲート電極導体層の対向する一対の各側壁上にそれ
ぞれ設けられ、窒化シリコンの誘電率よりも大きい誘電
率を有する第２の絶縁層と、 上記一対の各第２の絶縁層と上記ソース領域及びドレイ
ン領域それぞれとの間に設けられ、上記ドレイン領域近
傍で発生するホット・キャリアの平均自由行程である20
Åよりも厚くされこの20Åの4.5倍の90Åまでの厚さに
された第３の絶縁層と を具備したことを特徴とする半導体装置。 - 【請求項２】前記ソース領域とドレイン領域とがそれぞ
れ、第２導電型の低不純物濃度の各第１領域と、上記各
第１領域と接し、かつ前記ゲート電極導体層の端部より
も外側に位置する第２導電型の高不純物濃度の各第２領
域とから構成されている請求項１に記載の半導体装置。 - 【請求項３】前記第３の絶縁層が酸化シリコンで構成さ
れている請求項１に記載の半導体装置。 - 【請求項４】前記第２の絶縁層がタンタル・オキサイド
で構成されている請求項１に記載の半導体装置。 - 【請求項５】第１導電型の半導体基板の表面上に第１の
絶縁層を形成する工程と、 上記第１の絶縁層上に導体層を堆積する工程と、 上記導体層及び第１の絶縁層からなる積層構造を選択的
に除去して所定形状に残す工程と、 上記導体層及び第１の絶縁層からなる上記積層構造の表
面を含む全面に、ホット・キャリアの平均自由行程であ
る20Åよりも厚くされこの20Åの4.5倍の90Åまでの厚
さにされた第２の絶縁層を形成する工程と、 上記積層構造をマスクに用いて上記基板内に第２導電型
の不純物を低濃度で導入して低濃度不純物領域を形成す
る工程と、 窒化シリコンの誘電率よりも大きい誘電率を有する第３
の絶縁層を化学的気相成長法により全面に堆積する工程
と、 上記第３の絶縁層を異方性エッチング法によりその膜厚
分だけエッチングして、上記導体層の対向する一対の各
側壁上に第３の絶縁層を残す工程と、 上記導体層及びこの導体層の側壁上に残された第３の絶
縁層をマスクに上記基板内に第２導電型の不純物を導入
して高濃度不純物領域を形成する工程と を具備したことを特徴とする半導体装置の製造方法。 - 【請求項６】前記第２の絶縁層が酸化シリコンで構成さ
れている請求項５に記載の半導体装置の製造方法。 - 【請求項７】前記第３の絶縁層がタンタル・オキサイド
である請求項５に記載の半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26205989 | 1989-10-09 | ||
| JP1-262059 | 1989-10-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03204941A JPH03204941A (ja) | 1991-09-06 |
| JPH0834313B2 true JPH0834313B2 (ja) | 1996-03-29 |
Family
ID=17370460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2215484A Expired - Lifetime JPH0834313B2 (ja) | 1989-10-09 | 1990-08-15 | 半導体装置及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5698883A (ja) |
| EP (1) | EP0422901B1 (ja) |
| JP (1) | JPH0834313B2 (ja) |
| KR (1) | KR910008857A (ja) |
| DE (1) | DE69022346T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| EP0490535B1 (en) * | 1990-12-07 | 1996-08-21 | AT&T Corp. | Transistor with inverse silicide T-gate structure |
| JPH0629524A (ja) * | 1992-04-14 | 1994-02-04 | Toshiba Corp | 半導体装置の製造方法 |
| JP3587537B2 (ja) * | 1992-12-09 | 2004-11-10 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| WO1994019830A1 (en) * | 1993-02-23 | 1994-09-01 | Thunderbird Technologies, Inc. | High saturation current, low leakage current fermi threshold field effect transistor |
| JP3256084B2 (ja) * | 1994-05-26 | 2002-02-12 | 株式会社半導体エネルギー研究所 | 半導体集積回路およびその作製方法 |
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| JPH10178172A (ja) | 1996-12-17 | 1998-06-30 | Toshiba Corp | 半導体装置及びその製造方法 |
| US6251763B1 (en) * | 1997-06-30 | 2001-06-26 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing same |
| US6271563B1 (en) * | 1998-07-27 | 2001-08-07 | Advanced Micro Devices, Inc. | MOS transistor with high-K spacer designed for ultra-large-scale integration |
| KR100338099B1 (ko) * | 1999-06-29 | 2002-05-24 | 박종섭 | 반도체 소자의 제조 방법 |
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| JPS60158669A (ja) * | 1984-01-28 | 1985-08-20 | Sharp Corp | 半導体装置 |
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-
1990
- 1990-08-15 JP JP2215484A patent/JPH0834313B2/ja not_active Expired - Lifetime
- 1990-10-08 KR KR1019900015933A patent/KR910008857A/ko not_active Application Discontinuation
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-
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- 1996-05-28 US US08/654,754 patent/US5698883A/en not_active Expired - Fee Related
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