JPH0714065B2 - Ｍｏｓ型半導体装置及びその製造方法 - Google Patents
Ｍｏｓ型半導体装置及びその製造方法Info
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- JPH0714065B2 JPH0714065B2 JP2068636A JP6863690A JPH0714065B2 JP H0714065 B2 JPH0714065 B2 JP H0714065B2 JP 2068636 A JP2068636 A JP 2068636A JP 6863690 A JP6863690 A JP 6863690A JP H0714065 B2 JPH0714065 B2 JP H0714065B2
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- 239000004065 semiconductor Substances 0.000 title claims description 18
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 239000000758 substrate Substances 0.000 claims description 24
- 239000012535 impurity Substances 0.000 claims description 19
- 238000009792 diffusion process Methods 0.000 claims description 17
- 239000000126 substance Substances 0.000 claims description 11
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 7
- 239000000969 carrier Substances 0.000 claims description 7
- 238000000034 method Methods 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 4
- 239000012212 insulator Substances 0.000 claims 1
- 230000002093 peripheral effect Effects 0.000 claims 1
- 230000005684 electric field Effects 0.000 description 14
- 230000003071 parasitic effect Effects 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000007423 decrease Effects 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は特にLDD（lightly doped drain）構造のMOS
FET（MOS型電界効果トランジスタ）に関する。
FET（MOS型電界効果トランジスタ）に関する。
（従来の技術） LDD（lightly doped drain）構造は、Ｎチャネル型MOS
FETにおいて、ホットキャリヤによる特性変動を防止す
るための手段として用いられていることは周知である。
FETにおいて、ホットキャリヤによる特性変動を防止す
るための手段として用いられていることは周知である。
第５図は従来のLDD構造のＮチャネル型MOS FETの構成を
示す断面図である。Ｐ型のシリコン基板51上に、例えは
150Åのゲート酸化膜52を介してゲート電極53が形成さ
れている。基板上にはこのゲート電極53を隔ててソー
ス，ドレイン領域が形成されている。これらソース，ド
レイン領域は、上記基板51表面にゲート電極53をマスク
としてイオン注入された低濃度のＮ型の不純物からなる
N-型領域54、及びゲート電極53とその側壁に残存させた
酸化膜55をマスクとしてイオン注入された高濃度のＮ型
の不純物からなるN+型領域56により構成されている。
示す断面図である。Ｐ型のシリコン基板51上に、例えは
150Åのゲート酸化膜52を介してゲート電極53が形成さ
れている。基板上にはこのゲート電極53を隔ててソー
ス，ドレイン領域が形成されている。これらソース，ド
レイン領域は、上記基板51表面にゲート電極53をマスク
としてイオン注入された低濃度のＮ型の不純物からなる
N-型領域54、及びゲート電極53とその側壁に残存させた
酸化膜55をマスクとしてイオン注入された高濃度のＮ型
の不純物からなるN+型領域56により構成されている。
このようなLDD構造では、S.Ogura et al.,IEEE Trans.E
lectron Devices,“Dsign and characteristics of the
lightly doped drainsource （LDD） insulated gate
fieldeffect transistor"ED-27,P.1359（1980）に記載
されているように、高い電圧をドレイン側に加えても、
ドレイン側のN-型領域54のため、ドレイン空乏層のピー
ク電界強度が緩和される。従って、ドレイン近傍でのホ
ットキャリヤのインパクトイオン化が抑制され、新たな
キャリヤの発生が減少するので、高電圧が印加されても
高信頼性が達成される。
lectron Devices,“Dsign and characteristics of the
lightly doped drainsource （LDD） insulated gate
fieldeffect transistor"ED-27,P.1359（1980）に記載
されているように、高い電圧をドレイン側に加えても、
ドレイン側のN-型領域54のため、ドレイン空乏層のピー
ク電界強度が緩和される。従って、ドレイン近傍でのホ
ットキャリヤのインパクトイオン化が抑制され、新たな
キャリヤの発生が減少するので、高電圧が印加されても
高信頼性が達成される。
しかも、H.Ishiuchi et al.,IEEE Trans.Electron Devi
ces,“Measurement of intrinsic capacitance of ligh
tly doped drain （LDD） MOS FET'S"ED−32,p.2238（1
985）に記載されているように、ゲート電極53の側壁に
残された酸化膜55がソース，ドレイン間を離す効果があ
るためにゲート寄生容量を低く抑えることができる。
ces,“Measurement of intrinsic capacitance of ligh
tly doped drain （LDD） MOS FET'S"ED−32,p.2238（1
985）に記載されているように、ゲート電極53の側壁に
残された酸化膜55がソース，ドレイン間を離す効果があ
るためにゲート寄生容量を低く抑えることができる。
しかしながら、通常構造のソース，ドレイン領域と比べ
て、上記N-型領域54は不純物濃度が低いため、常にこの
N-型領域54中の空乏層の広がりが大きい。これにより、
寄生ドレイン抵抗が生じ、初期特性からドレイン電流ID
は通常構造のものに比べて低下し、駆動能力が劣化する
という欠点がある。
て、上記N-型領域54は不純物濃度が低いため、常にこの
N-型領域54中の空乏層の広がりが大きい。これにより、
寄生ドレイン抵抗が生じ、初期特性からドレイン電流ID
は通常構造のものに比べて低下し、駆動能力が劣化する
という欠点がある。
（発明が解決しようとする課題） このように従来では、LDD構造のMOS FETは寄生ドレイン
抵抗が入り、通常構造のものに比べて駆動能力が劣化す
るという欠点がある。
抵抗が入り、通常構造のものに比べて駆動能力が劣化す
るという欠点がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、高駆動能力かつ高信頼のMOS型半導
体装置及びその製造方法を提供することにある。
あり、その目的は、高駆動能力かつ高信頼のMOS型半導
体装置及びその製造方法を提供することにある。
［発明の構成］ （課題を解決するための手段） この発明のMOS型半導体装置は、半導体基板上に被覆さ
れた第１の絶縁膜と、前期第１の絶縁膜上に選択的に形
成されたゲート電極と、前期ゲート電極を隔てて形成さ
れたゲート電極側面下周辺の基板表面における比較的濃
度の不純物拡散領域とゲート電極外側の基板表面におけ
る比較的高濃度の不純物拡散領域とから構成される二重
拡散構造のソース，ドレイン領域と、前記ゲート電極の
側壁として前記低濃度の不純物拡散領域上に形成された
第１の誘電率を有する第１の物質と、前記ゲート電極の
側壁として前記第１の物質を覆うように前記低濃度の不
純物拡散領域と高濃度の不純物領域との境界とその周辺
上に形成された前記第１の誘電率よりも低い第２の誘電
率を有する第２の物質とを具備したことを特徴とする。
れた第１の絶縁膜と、前期第１の絶縁膜上に選択的に形
成されたゲート電極と、前期ゲート電極を隔てて形成さ
れたゲート電極側面下周辺の基板表面における比較的濃
度の不純物拡散領域とゲート電極外側の基板表面におけ
る比較的高濃度の不純物拡散領域とから構成される二重
拡散構造のソース，ドレイン領域と、前記ゲート電極の
側壁として前記低濃度の不純物拡散領域上に形成された
第１の誘電率を有する第１の物質と、前記ゲート電極の
側壁として前記第１の物質を覆うように前記低濃度の不
純物拡散領域と高濃度の不純物領域との境界とその周辺
上に形成された前記第１の誘電率よりも低い第２の誘電
率を有する第２の物質とを具備したことを特徴とする。
この発明のMOS型半導体装置の製造方法は、第１導電型
の半導体基板上に第１の絶縁膜を形成する工程と、前記
第１の絶縁膜上に選択的にゲート電極を形成する工程
と、前記ゲート電極をマスクとして比較的低濃度の第２
導電型の不純物を導入し低濃度拡散領域を形成する工程
と、前面に前記第１の絶縁膜より誘電率が大きい第２の
絶縁膜を堆積する工程と、異方性エッチングにより前記
第２の絶縁膜を前記ゲート電極側壁として残存させる工
程と、前面に前記第２の絶縁膜より誘電率が小さい第３
の絶縁膜を堆積する工程と、異方性エッチングにより前
記第３の絶縁膜を前記ゲート電極側壁として前記第２の
絶縁膜上を覆うように残存させる工程と、前記ゲート電
極及び第２、第３の絶縁膜をマスクとして比較的高濃度
の第２導電型の不純物を導入し前記第２の絶縁膜下の低
濃度拡散領域にオーバラップしないように高濃度拡散領
域を形成する工程とを具備したことを特徴とする。
の半導体基板上に第１の絶縁膜を形成する工程と、前記
第１の絶縁膜上に選択的にゲート電極を形成する工程
と、前記ゲート電極をマスクとして比較的低濃度の第２
導電型の不純物を導入し低濃度拡散領域を形成する工程
と、前面に前記第１の絶縁膜より誘電率が大きい第２の
絶縁膜を堆積する工程と、異方性エッチングにより前記
第２の絶縁膜を前記ゲート電極側壁として残存させる工
程と、前面に前記第２の絶縁膜より誘電率が小さい第３
の絶縁膜を堆積する工程と、異方性エッチングにより前
記第３の絶縁膜を前記ゲート電極側壁として前記第２の
絶縁膜上を覆うように残存させる工程と、前記ゲート電
極及び第２、第３の絶縁膜をマスクとして比較的高濃度
の第２導電型の不純物を導入し前記第２の絶縁膜下の低
濃度拡散領域にオーバラップしないように高濃度拡散領
域を形成する工程とを具備したことを特徴とする。
（作用） N-領域上のゲート電極側壁はゲート酸化膜より誘電率の
大きい第２の絶縁膜で形成する。また、N+領域とN-領域
とがオーバラップする領域上のゲート電極側壁は第２の
絶縁膜より誘電率の小さい第３の絶縁膜で形成する。こ
れら２層のゲート電極側壁により、ゲート・フリンジン
グ電界によるドレイン電界が緩和され、かつLDD層中の
寄生ドレイン抵抗を迎える。しかも、N+領域上は誘電率
の小さい第３の絶縁膜であるため、ゲート寄生容量を低
く抑えることができる。
大きい第２の絶縁膜で形成する。また、N+領域とN-領域
とがオーバラップする領域上のゲート電極側壁は第２の
絶縁膜より誘電率の小さい第３の絶縁膜で形成する。こ
れら２層のゲート電極側壁により、ゲート・フリンジン
グ電界によるドレイン電界が緩和され、かつLDD層中の
寄生ドレイン抵抗を迎える。しかも、N+領域上は誘電率
の小さい第３の絶縁膜であるため、ゲート寄生容量を低
く抑えることができる。
（実施例） 以下、図面を参照してこの発明を実施例により説明す
る。
る。
第１図（ａ）及び（ｂ）は、この発明の一実施例方法に
係るLDD構造のＮチャネルMOS FETの製造工程を順次示す
断面図である。
係るLDD構造のＮチャネルMOS FETの製造工程を順次示す
断面図である。
Ｐ型のシリコン基板１を熱酸化して、この基板１上に10
0Åのゲート酸化膜２を形成する。次に、酸化膜２上にC
VD法（chemical vapor deposition）等によりポリシリ
コンを堆積し、パターニングしてゲート電極３を形成す
る。次に、このゲート電極３をマスクに、リンを例え
ば、ドーズ量５×1013cm-2でイオン注入して、低濃度の
Ｎ型の不純物が導入されてなるN-型領域４を形成する
（第１図（ａ））。
0Åのゲート酸化膜２を形成する。次に、酸化膜２上にC
VD法（chemical vapor deposition）等によりポリシリ
コンを堆積し、パターニングしてゲート電極３を形成す
る。次に、このゲート電極３をマスクに、リンを例え
ば、ドーズ量５×1013cm-2でイオン注入して、低濃度の
Ｎ型の不純物が導入されてなるN-型領域４を形成する
（第１図（ａ））。
次に、上記ゲート酸化膜４より誘電率が大きな絶縁膜、
例えば、Ta2O5膜５を500Å程度、減圧CVD法等により形
成する。その後、RIE法（reactive ion etching）でエ
ッチングすることにより、ゲート電極３の側壁にTa2O5
膜５が残存させる。続いて、上記Ta2O5膜５より誘電率
が小さい絶縁膜、例えば、CVD法によるSiO2膜６を1000
Å程度堆積する。再びRIE法でエッチングすることによ
り、ゲート電極３の側壁にTa2O5膜５とSiO2膜６の２種
類の誘電体層が形成される。
例えば、Ta2O5膜５を500Å程度、減圧CVD法等により形
成する。その後、RIE法（reactive ion etching）でエ
ッチングすることにより、ゲート電極３の側壁にTa2O5
膜５が残存させる。続いて、上記Ta2O5膜５より誘電率
が小さい絶縁膜、例えば、CVD法によるSiO2膜６を1000
Å程度堆積する。再びRIE法でエッチングすることによ
り、ゲート電極３の側壁にTa2O5膜５とSiO2膜６の２種
類の誘電体層が形成される。
その後、ヒ素をドーズ量５×1015cm-2でイオン注入し
て、高濃度のＮ型の不純物が導入されてなるN+型領域７
を形成する。この場合、N+型領域７の横方向の拡散広が
りが、高い誘電率を有するTa2O5膜５下にまでかからな
いようにする。（第１図（ｂ））。
て、高濃度のＮ型の不純物が導入されてなるN+型領域７
を形成する。この場合、N+型領域７の横方向の拡散広が
りが、高い誘電率を有するTa2O5膜５下にまでかからな
いようにする。（第１図（ｂ））。
上記実施例によれば、ゲート電極３の側壁のうち内側の
側壁は高い誘電率を有した絶縁膜（Ta2O5膜５）を用い
ているので、ゲート電極３の側面での電界が非常に強く
なる。なお、N-型領域４を形成した後、熱酸化して基板
１上にさらに酸化膜を形成してからゲート側壁構造を形
成してもよい。
側壁は高い誘電率を有した絶縁膜（Ta2O5膜５）を用い
ているので、ゲート電極３の側面での電界が非常に強く
なる。なお、N-型領域４を形成した後、熱酸化して基板
１上にさらに酸化膜を形成してからゲート側壁構造を形
成してもよい。
第２図はホットキャリヤの発生が最も多くなるVg＝1/2V
d＝3V（Vg:ゲート電圧、Vd:ドレイン電圧）のバイアス
条件において、LDD構造のゲート電極の側壁の比誘電率
εを１〜30まで増大させたときの基板の横方向（Ｘ）の
電界の強さを示す特性曲線である。ゲート側面下を基準
点（0.0）として表している。比誘電率εが大きくなる
ほどシリコン基板表面の最大電界が減少し、かつ高電界
領域の幅（矢印Ａ）が小さくなっている。
d＝3V（Vg:ゲート電圧、Vd:ドレイン電圧）のバイアス
条件において、LDD構造のゲート電極の側壁の比誘電率
εを１〜30まで増大させたときの基板の横方向（Ｘ）の
電界の強さを示す特性曲線である。ゲート側面下を基準
点（0.0）として表している。比誘電率εが大きくなる
ほどシリコン基板表面の最大電界が減少し、かつ高電界
領域の幅（矢印Ａ）が小さくなっている。
すなわち、ゲート電極側壁の比誘電率εが大きくなるほ
どホットキャリヤの生成が減少し、ドレイン電界が緩和
される。
どホットキャリヤの生成が減少し、ドレイン電界が緩和
される。
しかも、シリコン基板１の表面上のゲート酸化膜２は誘
電率の大きい側壁を直接基板に接触させる構成よりも必
然的にエネルギギャップを大きくし、また、ホットキャ
リアの平均自由行程よりも厚く形成されているため、ゲ
ート電極側壁へのホットキャリヤの注入確率が抑えられ
る。
電率の大きい側壁を直接基板に接触させる構成よりも必
然的にエネルギギャップを大きくし、また、ホットキャ
リアの平均自由行程よりも厚く形成されているため、ゲ
ート電極側壁へのホットキャリヤの注入確率が抑えられ
る。
一方、第３図のVg＝Vd＝3Vのバイアス条件における基板
の横方向（Ｘ）の電子密度の特性曲線によれば、上述し
たようにゲート電極３の側壁の比誘電率εを１〜30と増
大させることによって、ゲート電極３の側面での電界が
強くなる。これに伴い、N-領域４の基板表面での電界が
強まり、N-領域４での電子濃度が増大する。
の横方向（Ｘ）の電子密度の特性曲線によれば、上述し
たようにゲート電極３の側壁の比誘電率εを１〜30と増
大させることによって、ゲート電極３の側面での電界が
強くなる。これに伴い、N-領域４の基板表面での電界が
強まり、N-領域４での電子濃度が増大する。
すなわち、N-領域での電子濃度がεの増大と共に増加
し、N-領域での空乏層が小さくなる。従って、LDD構造
特N-領域有のN-領域での寄生抵抗が減少する。
し、N-領域での空乏層が小さくなる。従って、LDD構造
特N-領域有のN-領域での寄生抵抗が減少する。
しかも、N+層上は低い誘電率の絶縁膜（SiO2膜６）のた
め、第４図（符号は第１図に準ずる）に示すようなゲー
ト・フリンジング電界によって生じる寄生容量C1，C2が
存在するが、ゲート側面とN+領域７との寄生容量C2を迎
えることもできるという利点がある。従って、LDD構造
のMOSトランジスタの高性能化に寄与する。
め、第４図（符号は第１図に準ずる）に示すようなゲー
ト・フリンジング電界によって生じる寄生容量C1，C2が
存在するが、ゲート側面とN+領域７との寄生容量C2を迎
えることもできるという利点がある。従って、LDD構造
のMOSトランジスタの高性能化に寄与する。
［発明の効果］ 以上詳述しよたようにこの発明によれば、N-領域上の高
誘電率のゲート電極側壁、N-領域上の低誘電率のゲート
電極側壁と、誘電率の異なる２層構造のゲート電極側壁
により、ゲート・フリンジング電界によるドレイン電界
の緩和、かつLDD層中の寄生ドレイン抵抗の抑制が達成
される。しかも、N+領域上のゲート電極側壁は誘電率が
小さくされているのでゲート寄生容量を低く抑えること
ができる。この結果、高駆動能力かつ高信頼のMOS型半
導体装置及びその製造方法を提供することができる。
誘電率のゲート電極側壁、N-領域上の低誘電率のゲート
電極側壁と、誘電率の異なる２層構造のゲート電極側壁
により、ゲート・フリンジング電界によるドレイン電界
の緩和、かつLDD層中の寄生ドレイン抵抗の抑制が達成
される。しかも、N+領域上のゲート電極側壁は誘電率が
小さくされているのでゲート寄生容量を低く抑えること
ができる。この結果、高駆動能力かつ高信頼のMOS型半
導体装置及びその製造方法を提供することができる。
第１図（ａ），（ｂ）はそれぞれこの発明の一実施例方
法によるLDD構造のMOS FETの製造工程を順次示す断面
図、第２図は基板の横方向の広がりに対する電界の強さ
を示す特性曲線図、第３図は基板の横方向の広がりに対
する電子密度の特性曲線図、第４図は第１図（ｂ）の一
部の断面図、第５図は従来のLDD構造のMOS FETの構成を
示す断面図である。 １……Ｐ型シリコン基板、２……ゲート酸化膜、３……
ゲート電極、４……N-型領域、５……Ta2O5膜、６……S
iO2膜、７……N+型領域。
法によるLDD構造のMOS FETの製造工程を順次示す断面
図、第２図は基板の横方向の広がりに対する電界の強さ
を示す特性曲線図、第３図は基板の横方向の広がりに対
する電子密度の特性曲線図、第４図は第１図（ｂ）の一
部の断面図、第５図は従来のLDD構造のMOS FETの構成を
示す断面図である。 １……Ｐ型シリコン基板、２……ゲート酸化膜、３……
ゲート電極、４……N-型領域、５……Ta2O5膜、６……S
iO2膜、７……N+型領域。
Claims (7)
- 【請求項１】半導体基板上に被覆された第１の絶縁膜
と、 前記第１の絶縁膜上に選択的に形成されたゲート電極
と、 前記ゲート電極を隔てて形成されたゲート電極側面下周
辺の基板表面における比較的低濃度の不純物拡散領域と
ゲート電極外側の基板表面における比較的高濃度の不純
物拡散領域とから構成される二重拡散構造のソース，ド
レイン領域と、 前記ゲート電極の側壁として前記低濃度の不純物拡散領
域上に形成された前記第１の絶縁膜の誘電率よりも大き
い第１の誘電率を有する第１の物質と、 前記ゲート電極の側壁として前記第１の物質を覆うよう
に前記低濃度の不純物拡散領域と高濃度の不純物領域と
の境界とその周辺上に形成された前記第１の誘電率より
も小さい第２の誘電率を有する第２の物質と を具備したことを特徴とするMOS型半導体装置。 - 【請求項２】前記第１及び第２の物質が絶縁物であるこ
とを特徴とする請求項１記載のMOS型半導体装置。 - 【請求項３】前記第２の物質がSiO2であり、第１の物質
がSiO2の誘電率よりも大きな誘電率を有する物質である
ことを特徴とする請求項１記載のMOS型半導体装置。 - 【請求項４】前記第１の物質がSi3N4もしくはTa2O5であ
り、 前記第２の物質がSiO2であることを特徴とする請求項１
記載のMOS型半導体装置。 - 【請求項５】前記第１の絶縁膜は少なくとも前記第１の
物質と半導体基板との間に延在し、この第１の物質より
バンドギャップが大きいことを特徴とする請求項１記載
のMOS型半導体装置。 - 【請求項６】前記第１の絶縁膜がSiO2であり、少なくと
も前記第１の物質と半導体基板との間に延在した部分の
膜厚がホットキャリヤの平均自由行程よりも厚く形成さ
れていることを特徴とする請求項５記載のMOS型半導体
装置。 - 【請求項７】第１導電型の半導体基板上に第１の絶縁膜
を形成する工程と、 前記第１の絶縁膜上に選択的にゲート電極を形成する工
程と、 前記ゲート電極をマスクとして比較的低濃度の第２導電
型の不純物を導入し低濃度拡散領域を形成する工程と、 全面に前記第１の絶縁膜より誘電率が大きい第２の絶縁
膜を堆積する工程と、 異方性エッチングにより前記第２の絶縁膜を前記ゲート
電極側壁として残存させる工程と、 全面に前記第２の絶縁膜より誘電率が小さい第３の絶縁
膜を堆積する工程と、異方性エッチングにより前記第３
の絶縁膜を前記ゲート電極側壁として前記第２の絶縁膜
上を覆うように残存させる工程と、 前記ゲート電極及び第２、第３の絶縁膜をマスクとして
比較的高濃度の第２導電型の不純物を導入し前記第２の
絶縁膜下の低濃度拡散領域にオーバラップしないように
高濃度拡散領域を形成する工程と を具備したことを特徴とするMOS型半導体装置の製造方
法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2068636A JPH0714065B2 (ja) | 1990-03-19 | 1990-03-19 | Ｍｏｓ型半導体装置及びその製造方法 |
| KR91004195A KR0125092B1 (en) | 1990-03-19 | 1991-03-16 | Mos type semiconductor device and manufacturing method thereof |
| US07/672,015 US5119152A (en) | 1990-03-19 | 1991-03-19 | MOS semiconductor device having LDD structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2068636A JPH0714065B2 (ja) | 1990-03-19 | 1990-03-19 | Ｍｏｓ型半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03268435A JPH03268435A (ja) | 1991-11-29 |
| JPH0714065B2 true JPH0714065B2 (ja) | 1995-02-15 |
Family
ID=13379423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2068636A Expired - Lifetime JPH0714065B2 (ja) | 1990-03-19 | 1990-03-19 | Ｍｏｓ型半導体装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5119152A (ja) |
| JP (1) | JPH0714065B2 (ja) |
| KR (1) | KR0125092B1 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950000141B1 (ko) * | 1990-04-03 | 1995-01-10 | 미쓰비시 뎅끼 가부시끼가이샤 | 반도체 장치 및 그 제조방법 |
| US5254867A (en) * | 1990-07-09 | 1993-10-19 | Kabushiki Kaisha Toshiba | Semiconductor devices having an improved gate |
| JPH0758791B2 (ja) * | 1990-08-01 | 1995-06-21 | 株式会社東芝 | Ｍｏｓ型半導体装置 |
| JPH0817235B2 (ja) * | 1990-08-29 | 1996-02-21 | 株式会社東芝 | オフセットゲート構造トランジスタおよびその製造方法 |
| US5369295A (en) * | 1992-01-28 | 1994-11-29 | Thunderbird Technologies, Inc. | Fermi threshold field effect transistor with reduced gate and diffusion capacitance |
| US5440160A (en) * | 1992-01-28 | 1995-08-08 | Thunderbird Technologies, Inc. | High saturation current, low leakage current fermi threshold field effect transistor |
| US5525822A (en) * | 1991-01-28 | 1996-06-11 | Thunderbird Technologies, Inc. | Fermi threshold field effect transistor including doping gradient regions |
| WO1993009567A1 (en) * | 1991-10-31 | 1993-05-13 | Vlsi Technology, Inc. | Auxiliary gate lightly doped drain (agldd) structure with dielectric sidewalls |
| DE69224730T2 (de) * | 1991-12-31 | 1998-07-30 | Sgs Thomson Microelectronics | Seitenwand-Abstandsstruktur für Feldeffekttransistor |
| US5543654A (en) * | 1992-01-28 | 1996-08-06 | Thunderbird Technologies, Inc. | Contoured-tub fermi-threshold field effect transistor and method of forming same |
| US5786620A (en) * | 1992-01-28 | 1998-07-28 | Thunderbird Technologies, Inc. | Fermi-threshold field effect transistors including source/drain pocket implants and methods of fabricating same |
| US5814869A (en) * | 1992-01-28 | 1998-09-29 | Thunderbird Technologies, Inc. | Short channel fermi-threshold field effect transistors |
| JPH09307106A (ja) * | 1996-05-20 | 1997-11-28 | Nec Corp | 半導体装置の製造方法 |
| DE19620081A1 (de) * | 1996-05-20 | 1997-11-27 | Kemmer Josef Dr | Streifendetektor |
| US6124610A (en) * | 1998-06-26 | 2000-09-26 | Advanced Micro Devices, Inc. | Isotropically etching sidewall spacers to be used for both an NMOS source/drain implant and a PMOS LDD implant |
| US6680233B2 (en) * | 2001-10-09 | 2004-01-20 | Advanced Micro Devices, Inc. | Semiconductor device formed with disposable spacer and liner using high-K material and method of fabrication |
| KR100906066B1 (ko) | 2007-08-10 | 2009-07-03 | 주식회사 동부하이텍 | 압전박막을 사용한 ｍｏｓ 트랜지스터 및 이의 제조방법 |
| JP4951606B2 (ja) * | 2008-10-22 | 2012-06-13 | ルネサスエレクトロニクス株式会社 | Ｍｉｓ型半導体装置の製造方法 |
| KR102005845B1 (ko) * | 2015-03-07 | 2019-08-01 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 소자 및 이의 구동 방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4908326A (en) * | 1988-01-19 | 1990-03-13 | Standard Microsystems Corporation | Process for fabricating self-aligned silicide lightly doped drain MOS devices |
| US4949136A (en) * | 1988-06-09 | 1990-08-14 | University Of Connecticut | Submicron lightly doped field effect transistors |
| US4951100A (en) * | 1989-07-03 | 1990-08-21 | Motorola, Inc. | Hot electron collector for a LDD transistor |
| US4994404A (en) * | 1989-08-28 | 1991-02-19 | Motorola, Inc. | Method for forming a lightly-doped drain (LDD) structure in a semiconductor device |
| US5023190A (en) * | 1990-08-03 | 1991-06-11 | Micron Technology, Inc. | CMOS processes |
-
1990
- 1990-03-19 JP JP2068636A patent/JPH0714065B2/ja not_active Expired - Lifetime
-
1991
- 1991-03-16 KR KR91004195A patent/KR0125092B1/ko not_active IP Right Cessation
- 1991-03-19 US US07/672,015 patent/US5119152A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03268435A (ja) | 1991-11-29 |
| KR0125092B1 (en) | 1997-12-09 |
| US5119152A (en) | 1992-06-02 |
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