JPH07326739A - 絶縁ゲート型電界効果トランジスタ - Google Patents

Abstract

(57)【要約】 【目的】 埋め込みチャネル型ＭＯＳＦＥＴの移動度の
劣化を更に抑制し、且つ内部ノイズを更に小さくすべ
く、チャネル領域の接合深さを深くしても、パンチスル
ーの発生やしきい値のばらつきを好適に抑制する。 【構成】 埋め込みチャネル型ｐチャネルＭＯＳＦＥＴ
は基本的に、ｎ型シリコンウェル１上にｐ＋型ソース・
ドレイン領域２及びｐ−型チャネル領域３がそれぞれ形
成されるとともに、ウェル１表面のゲート酸化膜４を介
してｎ＋型ゲート電極５が配設される構造となってい
る。ここでは、チャネル領域３をゲート酸化膜４との界
面側に配設される第１の領域31と、この第１の領域31よ
りも深い位置に配設されて同第１の領域31よりも不純物
濃度の高い第２の領域32との２層構造とする。そして、
チャネル領域３（31、32）直下のソース・ドレイン領域
２側部には、同チャネル領域３を選択的に覆うｎ型の高
濃度不純物層７を設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ＭＯＳ型電界効果ト
ランジスタ（ＭＯＳＦＥＴ）等の絶縁ゲート型電界効果
トランジスタに関し、特にソース・ドレイン領域とチャ
ネル領域とが同一導電型になる埋め込みチャネル型の電
界効果トランジスタに採用して好適なデバイス構造の具
現に関する。

【０００２】

【従来の技術】周知のように、こうした埋め込みチャネ
ル型ＭＯＳＦＥＴは、チャネル領域がソース・ドレイン
領域と反対の導電型になる表面チャネル型ＭＯＳＦＥＴ
に比べ、ドレイン近傍の電界強度が低く、ホットキャリ
ア効果に対して強いデバイス構造を有している。

【０００３】また、埋め込みチャネル型ＭＯＳＦＥＴは
一般に、上記表面チャネル型ＭＯＳＦＥＴに比べて移動
度の劣化が少なく、且つ内部ノイズが小さいといった特
徴を有している。

【０００４】図５に、こうした埋め込みチャネル型ＭＯ
ＳＦＥＴとしての基本的なデバイス構造を示す。同図５
に示されるように、埋め込みチャネル型ＭＯＳＦＥＴは
基本的に、例えばｎ型シリコン（Ｓｉ）ウェル１上にｐ
＋型ソース・ドレイン領域２及びｐ−型チャネル領域３
がそれぞれ形成されるとともに、ウェル１表面のゲート
酸化膜４を介してｎ＋型ゲート電極５が配設される構造
となっている。ゲート電極５を覆う膜６は、側壁酸化膜
である。

【０００５】埋め込みチャネル型ＭＯＳＦＥＴではこの
ように、ソース・ドレイン領域２とチャネル領域３とが
同一導電型（図５の例ではｐ型）になっており、こうし
た構造を通じて、上述した移動度の劣化が少なく且つ、
内部ノイズの小さいデバイス特性を実現している。

【０００６】

【発明が解決しようとする課題】このように、移動度の
劣化が少なく且つ、内部ノイズの小さいデバイス特性を
有する埋め込みチャネル型ＭＯＳＦＥＴであるが、その
課題を抽出するにあたってまず、移動度劣化の原因と内
部ノイズの原因について考察してみる。

【０００７】移動度劣化の原因は主に、チャネル領域に
加わる垂直方向の電界強度の増大、及びゲート酸化膜／
シリコン（Ｓｉ）ウェル界面近傍の格子欠陥によるキャ
リアの散乱によるものと考えられる。

【０００８】一方、内部ノイズの原因は主に、ゲート酸
化膜／シリコン（Ｓｉ）ウェル界面近傍の格子欠陥によ
るキャリアのランダムな捕獲、並びに放出によるものと
考えられる。

【０００９】このため、埋め込みチャネル型ＭＯＳＦＥ
Ｔの上記移動度の劣化が少なく且つ内部ノイズが小さい
特性とは、概ね以下の理由によるものと考えられてい
る。 （１）埋め込みチャネル型ＭＯＳＦＥＴでは、上述した
ソース・ドレイン領域とチャネル領域とが同一導電型と
なる構造上、ドレイン電流は上記ゲート酸化膜／シリコ
ン（Ｓｉ）ウェル界面からチャネル領域内部に広がって
流れる。 （２）このため、上記移動度劣化と内部ノイズの共通の
原因であるゲート酸化膜／シリコン（Ｓｉ）ウェル界面
近傍に存在する格子欠陥の影響を余り受けなくて済み、
結果として、移動度の劣化が少なく、内部ノイズも小さ
くなる。

【００１０】したがって、埋め込みチャネル型ＭＯＳＦ
ＥＴの更なる高性能化を図るべく、これら移動度の劣化
を更に少なく且つ、内部ノイズを更に小さくするために
は、ドレイン電流の経路を上記ゲート酸化膜／シリコン
（Ｓｉ）ウェル界面から更に遠ざけるようにすればよい
ことが明かである。

【００１１】因みに図５に示した埋め込みチャネル型Ｍ
ＯＳＦＥＴにおいて、そのドレイン電流経路を上記界面
から遠ざけるには、ｎ型シリコン（Ｓｉ）ウェル１に対
するｐ−型チャネル領域３の接合深さを更に深くすれば
よい。

【００１２】そして通常、このｐ−型チャネル領域３の
接合深さを深くするには、該ｐ−型チャネル領域３を形
成する際のホウ素（Ｂ）のイオン注入エネルギを大きく
すればよい。

【００１３】図７に、上記埋め込みチャネル型ＭＯＳＦ
ＥＴにおいてホウ素（Ｂ）のイオン注入エネルギを変え
て形成した２種類のｐ−型チャネル領域の、ゲート酸化
膜／シリコン（Ｓｉ）ウェル界面からシリコン（Ｓｉ）
ウェルの深さ方向への距離に対するトータル不純物濃度
値の絶対値推移について、そのシミュレーション結果を
示す。

【００１４】なおここで、上記トータル不純物濃度値の
絶対値は、ｎ型不純物濃度をＮD 、またｐ型不純物濃度
をＮA とするとき、 ｜ＮD −ＮA ｜ として表される。

【００１５】また、同シミュレーションは、 ・不純物濃度１．０×１０＾16／ｃｍ＾3 （「＾」はべ
き乗を表す）のｎ型シリコン（Ｓｉ）ウェル上に２０ｎ
ｍの酸化膜を形成し、その上方からホウ素（Ｂ）をイオ
ン注入する。 ・該イオン注入後は、上記酸化膜を剥離し、新たにゲー
ト酸化膜として１０ｎｍの酸化膜を形成する。 ・その後、９５０℃の熱処理を２０分間行う。 といった条件にて行った。

【００１６】また、上記イオン注入に際し、その注入エ
ネルギは、 （イ）３０ＫｅＶ （ロ）８０ＫｅＶ の２通りとし、注入量は共に１．４×１０＾12／ｃｍ＾
2 （「＾」はべき乗を表す）で同じとした。

【００１７】このようにして得られた２つの埋め込みチ
ャネル型ＭＯＳＦＥＴのしきい値Ｖthは、どちらもほぼ
−０．６Ｖである。さて同図７において、実線は、上記
（イ）のイオン注入エネルギを３０ＫｅＶとして上記ｐ
−型チャネル領域を形成したＭＯＳＦＥＴにおけるトー
タル不純物濃度値の絶対値推移を示し、また破線は、上
記（ロ）のイオン注入エネルギを８０ＫｅＶとして同ｐ
−型チャネル領域を形成したＭＯＳＦＥＴにおけるトー
タル不純物濃度値の絶対値推移を示す。

【００１８】この図７から明らかなように、ホウ素
（Ｂ）の注入エネルギを大きくするほどその形成される
ｐ−型チャネル領域のシリコン（Ｓｉ）ウェルに対する
接合深さは深くなる。

【００１９】また、図８は、上記２つの埋め込みチャネ
ル型ＭＯＳＦＥＴにおいて、それらゲート電極に−２．
０Ｖの電圧を加えた場合（ゲート電圧Ｖｇ＝−２．０
Ｖ）の、各ｐ−型チャネル領域の、ゲート酸化膜／シリ
コン（Ｓｉ）ウェル界面からシリコン（Ｓｉ）ウェルの
深さ方向への距離に対する正孔濃度の推移について、そ
のシミュレーション結果を示したものである。

【００２０】この図８によれば、上記（ロ）のようにイ
オン注入エネルギを大きくしてｐ−型チャネル領域を形
成する方が、すなわち同ｐ−型チャネル領域のシリコン
（Ｓｉ）ウェルに対する接合深さが深くなる方が、その
正孔濃度もよりｎ型シリコン（Ｓｉ）ウェルの深さ方向
に広がっていることが判る。すなわちこの場合、上記ド
レイン電流は、ゲート酸化膜／シリコン（Ｓｉ）ウェル
界面から更に遠ざかるようになる。

【００２１】以上のように、埋め込みチャネル型ＭＯＳ
ＦＥＴの更なる高性能化を図るためには、ホウ素（Ｂ）
のイオン注入エネルギを大きくして、ｐ−型チャネル領
域のシリコン（Ｓｉ）ウェルに対する接合深さをより深
くすることが有効となる。

【００２２】しかし、例えば図５に示した従来の埋め込
みチャネル型ＭＯＳＦＥＴにおいてそのｐ−型チャネル
領域３のシリコン（Ｓｉ）ウェル１に対する接合深さを
深くしようとすると、以下のような２つの問題が新たに
生じることとなった。

【００２３】１つは、ｐ−型チャネル領域３の接合深さ
が深くなると、ソース・ドレイン領域２の下部近傍にお
けるｎ型シリコン（Ｓｉ）ウェル１のｎ型不純物濃度が
減少し、いわゆるパンチスルーといった現象が発生する
ようになることである。

【００２４】このパンチスルーとは、上記ソース・ドレ
イン領域２の下部近傍でのｎ型不純物濃度が減少するこ
とにより、小さいドレイン−ソース間電圧でもドレイン
端の空乏層とソース端の空乏層とが接触するようになっ
て、ゲート電圧では制御できない内部電流がドレイン−
ソース間に流れる現象である。

【００２５】このパンチスルーが起こるドレイン−ソー
ス間電圧がこのＭＯＳＦＥＴを駆動する電源電圧よりも
低い場合には、同ＭＯＳＦＥＴは使用不能となる。もう
１つは、先の図７からも明らかなように、上記（ロ）の
ようにイオン注入エネルギを大きくしてｐ−型チャネル
領域３のｎ型シリコン（Ｓｉ）ウェル１に対する接合深
さを深くすると、必然的に、同ｐ−型チャネル領域３の
表面濃度が低下してしまうことである。

【００２６】一般に、シリコン（Ｓｉ）ウェルの表面付
近の濃度は、ＭＯＳＦＥＴの複雑な製造プロセスのため
に、どうしても正確な値にならず、大きくばらついたも
のとなる。

【００２７】そこで、ＭＯＳＦＥＴの製造プロセスにお
いては通常、その表面濃度を、上記チャネル領域を形成
する際のイオン注入によって決めるようにしている。し
かし、図７に示されるように、上記埋め込みチャネル型
ＭＯＳＦＥＴにおいてこうしてｐ−型チャネル領域３の
表面濃度が低下してしまうと、同ＭＯＳＦＥＴとしての
表面濃度も、ｎ型シリコン（Ｓｉ）ウェル１の上記大き
くばらついた表面濃度の影響を受けざるを得なくなる。

【００２８】そしてその結果、同ＭＯＳＦＥＴ自身のし
きい値Ｖthのばらつきを招き、ひいては製品として、歩
留まりの著しい低下を招くこととなる。このように、例
えばｐ−型チャネル領域を形成する際、ホウ素（Ｂ）の
イオン注入エネルギを大きくしてその接合深さを深くす
ることは、同埋め込みチャネル型ＭＯＳＦＥＴの更なる
高性能化を図る上で確かに有望ではある。しかし実情と
しては、上記２つの問題の存在が大きく、結局、こうし
た方法が採用されるには至っていない。

【００２９】なお近年は、例えば特公平４−８２０６４
号公報にみられるように、こうした埋め込みチャネル型
ＭＯＳＦＥＴをサブミクロン域まで微細化すべく、チャ
ネル領域直下の一部で且つソース・ドレイン領域側部
に、ドレイン電圧によるポテンシャルの伸びを抑制する
高濃度不純物層を形成するようにしたものもある。図６
に、同ＭＯＳＦＥＴのデバイス構造を参考までに示す。

【００３０】すなわちこの埋め込みチャネル型ＭＯＳＦ
ＥＴは、同図６に示されるように、先の図５に例示した
ＭＯＳＦＥＴの構造に対し、そのチャネル領域３直下で
且つソース・ドレイン領域２側部に、同チャネル領域３
を選択的に覆う態様で、ｎ型の高濃度不純物層７を更に
具える構造となっている。

【００３１】こうしたデバイス構造によれば、ｐ−型チ
ャネル領域３のｎ型シリコン（Ｓｉ）ウェル１に対する
接合深さを深くしたとしても、ソース・ドレイン領域２
の下部近傍におけるｎ型不純物濃度の減少は好適に抑制
される。すなわち、上記高濃度不純物層７の設計が適切
に行われさえすれば、上述したパンチスルーといった現
象の発生は良好に回避される。

【００３２】しかし、同デバイス構造にあっても、上述
した移動度劣化を更に少なくし且つ内部ノイズを更に小
さくすべく、上記ｐ−型チャネル領域３の接合深さを深
くすれば、同チャネル領域３の表面濃度の低下は免れな
い。すなわち、こうして埋め込みチャネル型ＭＯＳＦＥ
Ｔとしての更なる高性能化を図ろうとすれば、上述同
様、同ＭＯＳＦＥＴ自身のしきい値Ｖthのばらつきを招
き、ひいては製品としての歩留まり低下を招くようにな
る。

【００３３】以上では便宜上、ｐチャネルＭＯＳＦＥＴ
を例にとって説明したが、他に、ｎチャネルＭＯＳＦＥ
Ｔであっても、或いはＭＯＳ（金属−酸化膜−半導体）
構造に限らず、いわゆるＭＩＳ（金属−絶縁体−半導
体）構造を採る絶縁ゲート型の電界効果トランジスタに
あっては、それが埋め込みチャネル型として構成される
以上、こうした実情も概ね共通したものとなっている。

【００３４】この発明は、上記実情に鑑みてなされたも
のであり、チャネル領域の接合深さを深くしても、パン
チスルーの発生やしきい値のばらつきを好適に抑制し
て、埋め込みチャネル型としての性能を更に高めること
のできる絶縁ゲート型電界効果トランジスタを提供する
ことを目的とする。

【００３５】

【課題を解決するための手段】こうした目的を達成する
ため、請求項１記載の発明では、前記デバイス構造を有
する埋め込みチャネル型の絶縁ゲート型電界効果トラン
ジスタにおいて、そのチャネル領域を、半導体基板の厚
さ方向に積層された少なくとも２層の積層構造とし、該
チャネル領域直下のソース・ドレイン領域側部には、同
チャネル領域を選択的に覆う前記半導体基板と同一導電
型からなる高濃度不純物層を具える構造とする。

【００３６】また、請求項２記載の発明では、こうした
請求項１記載の発明のデバイス構造にあって、前記チャ
ネル領域は、前記ゲート絶縁膜との界面を形成する表面
不純物濃度がトータル不純物濃度で前記半導体基板の不
純物濃度以上となるようその不純物濃度が設定されるよ
うにする。

【００３７】また、請求項３記載の発明では、この請求
項２記載の発明の条件下において、前記チャネル領域
が、ゲート絶縁膜との界面側に配設される第１の領域
と、この第１の領域よりも深い位置に配設されて同第１
の領域よりも不純物濃度の高い第２の領域とを有する構
成とする。

【００３８】そして、請求項４記載の発明では、これら
の各デバイス構造において、前記高濃度不純物層を、そ
の前記半導体基板との接合深さが前記チャネル領域の同
半導体基板との接合深さよりも深くなる位置に配設する
ようにする。

【００３９】

【作用】請求項１記載の発明のデバイス構造にあって、
上記少なくとも２層の積層構造として形成されるチャネ
ル領域の表面側、すなわちゲート絶縁膜との界面側に配
される層は、同チャネル領域としての表面濃度の低下を
防止すべく作用する。

【００４０】また、該チャネル領域のより半導体基板内
部方向に配設される層は、同チャネル領域の半導体基板
に対する接合深さを深くするよう作用する。したがっ
て、チャネル領域の接合深さを深くすると同チャネル領
域の表面濃度が低下するといった、前述した相反する現
象は、こうした少なくとも２層の積層構造として形成さ
れるチャネル領域構造により良好に解消されるようにな
る。

【００４１】また一方、上記チャネル領域のより半導体
基板内部方向に配設される層を通じてその半導体基板に
対する接合深さが深く設定されても、上記高濃度不純物
層の存在により、ソース・ドレイン領域下部付近での基
板不純物濃度の低下は好適に抑制される。このため、前
述したパンチスルーなどの発生も良好に回避されるよう
になる。

【００４２】このように、請求項１記載の発明のデバイ
ス構造によれば、チャネル領域表面の濃度低下やパンチ
スルーなどの発生を招くことなく、チャネル領域の半導
体基板に対する接合深さを深くすることができるように
なる。そしてこのため、前述したドレイン電流の経路も
ゲート酸化膜との界面から遠ざかるようになり、結果と
して、移動度の劣化が更に抑制され且つ、内部ノイズも
更に小さくなる。すなわち、同埋め込みチャネル型の絶
縁ゲート型電界効果トランジスタとして、その安定性が
十分確保された上で、更なる高性能化が図られるように
なる。

【００４３】なお、上記少なくとも２層からなるチャネ
ル領域の積層構造は、例えば、注入エネルギの異なる２
回以上のイオン注入によって実現することができる。ま
た、こうした請求項１記載の発明のデバイス構造にあっ
て、上記請求項２記載の発明によるように、 ・前記チャネル領域は、前記ゲート絶縁膜との界面を形
成する表面不純物濃度がトータル不純物濃度で前記半導
体基板の不純物濃度以上となるようその不純物濃度が設
定される。ものとすれば、半導体基板の大きくばらつい
た表面濃度の影響を受けない程度に上記チャネル領域の
表面濃度を十分高く維持することができるようになる。

【００４４】したがって、同電界効果トランジスタのし
きい値Ｖthにばらつきを生じることはなくなり、歩留ま
りの低下を招くこともなくなる。また、この請求項２記
載の発明のデバイス構造にあって、上記請求項３記載の
発明によるように、 ・前記チャネル領域が、ゲート絶縁膜との界面側に配設
される第１の領域と、この第１の領域よりも深い位置に
配設されて同第１の領域よりも不純物濃度の高い第２の
領域とを有する。ものとすれば、上記しきい値Ｖthのば
らつきを好適に回避した上で、より効率的に上記チャネ
ル領域の半導体基板に対する接合深さを深くすることが
できるようになる。すなわち、同チャネル領域中の前述
した正孔濃度の高い領域は、半導体基板のより内部に広
がるようになり、上記ドレイン電流の経路も、より効果
的にゲート酸化膜との界面から遠ざかるようになる。

【００４５】また、これらの各デバイス構造において、
上記請求項４記載の発明によるように、 ・前記高濃度不純物層を、その前記半導体基板との接合
深さが前記チャネル領域の同半導体基板との接合深さよ
りも深くなる位置に配設する。ものとすれば、上述した
ソース・ドレイン領域下部付近での半導体基板の不純物
濃度の低下は、同高濃度不純物層を通じて確実に抑制さ
れるようになる。すなわち、前述したパンチスルーなど
の発生も、更に確実に防止されるようになる。

【００４６】

【実施例】図１に、この発明にかかる絶縁ゲート型電界
効果トランジスタの一実施例についてそのデバイス構造
を示す。

【００４７】この実施例の絶縁ゲート型電界効果トラン
ジスタは、図５に示した埋め込みチャネル型ｐチャネル
ＭＯＳＦＥＴにおいてその移動度の劣化を更に抑制し、
且つ内部ノイズを更に小さくすべくチャネル領域の接合
深さを深くしても、前述したパンチスルーの発生やしき
い値のばらつきを好適に抑制することのできる装置とし
て構成されている。

【００４８】すなわち、この実施例の埋め込みチャネル
型ＭＯＳＦＥＴにおいても、基本的には、ｎ型シリコン
（Ｓｉ）ウェル１上に、ｐ＋型ソース・ドレイン領域２
及びｐ−型チャネル領域３（３１、３２）を有し、ウェ
ル１表面のゲート酸化膜４を介してｎ＋型ゲート電極５
が配設される構造となっている。

【００４９】そして、同実施例のＭＯＳＦＥＴでは特
に、上記チャネル領域が、ゲート酸化膜４との界面側に
配設される第１チャネル領域３１と、該第１チャネル領
域３１の下部（より深い位置）に配設される第２チャネ
ル領域３２との２層構造を有して形成されている。

【００５０】こうした２層構造を有するチャネル領域に
おいて、第１チャネル領域３１は、ゲート酸化膜４との
界面を形成する表面の不純物濃度が、トータル不純物濃
度でｎ型シリコン（Ｓｉ）ウェル１の不純物濃度以上と
なるよう、その不純物濃度が設定されている。チャネル
領域の不純物濃度に関するこうした設定によって上記ウ
ェル１の大きくばらついた表面濃度の影響を受け難くな
り、ひいては同ＭＯＳＦＥＴのしきい値Ｖthが安定した
値をとるようになることは前述した。

【００５１】また同チャネル領域において、他方の第２
チャネル領域３２は、チャネル領域としての上記ウェル
１に対する接合深さを深くするよう設けられた領域であ
り、同実施例のＭＯＳＦＥＴにおいては、上記第１チャ
ネル領域３１の不純物濃度よりも更に高い不純物濃度を
有する層として形成されている。

【００５２】したがって、チャネル領域の接合深さを深
くすると同チャネル領域の表面濃度が低下するといっ
た、前述した相反する現象は、こうした第１及び第２チ
ャネル領域３１及び３２の２層構造からなるチャネル領
域構造によって良好に解消されるようになる。

【００５３】しかも、第２チャネル領域３２を第１チャ
ネル領域３１よりも高い不純物濃度を有する層として形
成したことにより、ドレイン電流の経路を、ゲート酸化
膜４との界面からより効果的に遠ざけることができるよ
うにもなる。

【００５４】また、同図１に示されるように、この実施
例のＭＯＳＦＥＴでは更に、上記チャネル領域３１及び
３２直下のソース・ドレイン領域２側部に、同チャネル
領域３１及び３２を選択的に覆うｎ型の高濃度不純物層
７を設けている。

【００５５】このため、上記第２チャネル領域３２を通
じてチャネル領域としての接合深さが深く設定されて
も、この高濃度不純物層７の存在によって、ソース・ド
レイン領域２下部付近でのウェル１のｎ型不純物濃度の
低下は好適に抑制されるようになる。したがって、前述
したパンチスルーなどの発生も良好に回避される。

【００５６】なお、同実施例のＭＯＳＦＥＴにおいて、
膜６は、上記ゲート電極５の側面を覆う側壁酸化膜６で
ある。図２は、こうした実施例の埋め込みチャネル型ｐ
チャネルＭＯＳＦＥＴの製造プロセスについてその一例
を示したものであり、次に、同図２を併せ参照して、同
実施例のＭＯＳＦＥＴの製造方法を説明する。

【００５７】図１に示したこの実施例の埋め込みチャネ
ル型ｐチャネルＭＯＳＦＥＴは、以下に列記する工程を
通じて作製することができる。 （１）まず、周知の通常の工程に従って、不純物濃度
１．０×１０＾16／ｃｍ＾3 （「＾」はべき乗を表す）
のｎ型シリコン（Ｓｉ）ウェル１を形成した後、その上
に膜厚２０ｎｍの酸化膜を形成する。 （２）次に、この２０ｎｍの酸化膜を通して、上記第１
チャネル領域３１形成用のホウ素（Ｂ）を、注入エネル
ギ３０ＫｅＶ、注入量０．５×１０＾12／ｃｍ＾2
（「＾」はべき乗を表す）にてイオン注入する。 （３）引き続き、同２０ｎｍの酸化膜を通して、上記第
２チャネル領域３２形成用のホウ素（Ｂ）を、注入エネ
ルギ８０ＫｅＶ、注入量０．９×１０＾12／ｃｍ＾2
（「＾」はべき乗を表す）にてイオン注入する。 （４）その後、上記２０ｎｍの酸化膜を剥離して、その
跡に膜厚１０ｎｍのゲート酸化膜４を形成する。これら
（１）〜（４）の工程を経た同装置の断面構造は図２
（ａ）に示される態様となる。 （５）次に、図２（ｂ）に示されるように、ｎ＋型ポリ
シリコンを形成した後、上記ゲート酸化膜４も含めてパ
ターンニングして、ゲート電極５を形成する。 （６）更にその後、自己整合的に、リン（Ｐ）を、注入
エネルギ１８０ＫｅＶ、注入量１．０×１０＾12／ｃｍ
＾2 （「＾」はべき乗を表す）にてイオン注入して、上
記ｐ−型の第１及び第２チャネル領域３１及び３２直下
に、ｎ型高濃度不純物層７を形成する。 （７）次に、化学蒸着法、いわゆるＣＶＤ法を用いて二
酸化シリコン（ＳｉＯ2）を堆積した後、これをエッチ
ング除去して、図２（ｃ）に示される態様で、上記側壁
酸化膜６を形成する。 （８）そしてその後、これも自己整合的に、二フッ化ホ
ウ素（ＢＦ2 ）を、注入エネルギ４０ＫｅＶ、注入量
３．０×１０＾15／ｃｍ＾2 （「＾」はべき乗を表す）
にてイオン注入して、ｐ＋型のソース・ドレイン領域２
を形成する。

【００５８】以上の工程を経て、図１に示される構造を
有する埋め込みチャネル型ｐチャネルＭＯＳＦＥＴが得
られるようになる。なお、便宜上図示は割愛したが、そ
の後は、周知の通常のＭＯＳＦＥＴ製造プロセスを通じ
て、同埋め込みチャネル型のｐチャネルＭＯＳＦＥＴ装
置が完成される。

【００５９】図３に、こうして作製された実施例のＭＯ
ＳＦＥＴの、ゲート酸化膜４／ｎ型シリコン（Ｓｉ）ウ
ェル１界面から同ウェル１の深さ方向への距離に対する
トータル不純物濃度値の絶対値推移について、そのシミ
ュレーション結果を示す。

【００６０】このトータル不純物濃度値の絶対値が、ｎ
型不純物濃度をＮD 、またｐ型不純物濃度をＮA とする
とき、 ｜ＮD −ＮA ｜ として表されることは前述した通りである。

【００６１】先の図７に示したシミュレーション結果と
対比して明らかなように、この図３によれば、 ・前記（イ）の如く、ホウ素（Ｂ）を注入エネルギ３０
ＫｅＶにてイオン注入した場合に比べて、そのｐ−型チ
ャネル領域（３１、３２）のウェル１に対する接合深さ
は深くなっている。 ・前記（ロ）の如く、ホウ素（Ｂ）を注入エネルギ８０
ＫｅＶにてイオン注入した場合に比べて、同ｐ−型チャ
ネル領域（３１、３２）の表面不純物濃度は高い濃度に
維持されている。すなわち、ｎ型シリコン（Ｓｉ）ウェ
ル１の不純物濃度（ＮD ＝１．０×１０＾16／ｃｍ＾3
）と同等、若しくはそれ以上となっている。ことが判
る。

【００６２】また、図４は、同製作された実施例のＭＯ
ＳＦＥＴの、ゲート酸化膜４／ｎ型シリコン（Ｓｉ）ウ
ェル１界面から同ウェル１の深さ方向への距離に対する
正孔濃度の推移について、そのシミュレーション結果を
示したものである。

【００６３】ここでも、上記ゲート電極５への印加電圧
Ｖｇは、−２．０Ｖとしている。先の図８に示したシミ
ュレーション結果と対比して明らかなように、この図４
によれば、 ・前記（イ）の如く、ホウ素（Ｂ）を注入エネルギ３０
ＫｅＶにてイオン注入した場合に比べて、そのｐ−型チ
ャネル領域（３１、３２）の正孔濃度は、よりｎ型シリ
コン（Ｓｉ）ウェル１の深さ方向に広がっている。こと
が判る。このことが、ゲート酸化膜４／シリコン（Ｓ
ｉ）ウェル１界面からより遠ざかるかたちでドレイン電
流が流れ、ひいては同界面近傍に存在する格子欠陥の影
響を受け難くなることを意味することも前述した。

【００６４】このように、該実施例の埋め込みチャネル
型ＭＯＳＦＥＴによれば、チャネル領域表面の濃度低下
やパンチスルーなどの発生を招くことなく、チャネル領
域の半導体基板（ｎ型シリコン（Ｓｉ）ウェル１）に対
する接合深さを深くすることができるようになる。

【００６５】そしてこのため、ドレイン電流の経路もゲ
ート酸化膜４との界面から遠ざかるようになり、結果と
して、移動度の劣化が更に抑制され且つ、内部ノイズも
更に小さくなる。すなわち、同埋め込みチャネル型のＭ
ＯＳＦＥＴとして、その安定性が十分確保された上で、
更なる高性能化が図られるようになる。

【００６６】なお、同実施例のＭＯＳＦＥＴでは、チャ
ネル領域を第１チャネル領域３１と第２チャネル領域３
２との２層構造としたが、第１チャネル領域３１を通じ
てその表面の不純物濃度が適正に維持される限り、更な
る多層構造とすることも勿論可能である。こうした構造
によれば、チャネル領域の接合深さの更なる増大を図る
ことができるようになる。

【００６７】また、同実施例のＭＯＳＦＥＴでは、第２
チャネル領域３２が第１チャネル領域３１よりも更に高
い不純物濃度を有する層として形成されるとした。しか
し、該チャネル領域も含め、その周囲の不純物濃度条件
によっては、必ずしもこれら各層の不純物濃度が異なっ
たり、或いは深い層ほど高い不純物濃度が必要になるわ
けでもない。何れにせよ、２層以上からなるチャネル領
域構造であれば、上記に準じた効果は期待できる。

【００６８】また、同実施例のＭＯＳＦＥＴでは、第１
チャネル領域３１がゲート酸化膜４との界面を形成する
表面の不純物濃度が、トータル不純物濃度でｎ型シリコ
ン（Ｓｉ）ウェル１の不純物濃度以上となるよう、同第
１チャネル領域３１の不純物濃度が設定されるとした。
しかし、チャネル領域表面の不純物濃度は、トータル不
純物濃度で半導体基板（ウェル１）の不純物濃度よりも
高いに越したことはないものの、それ未満であっても、
それに近いレベルであれば、やはり上記に準じた効果は
期待できる。

【００６９】また、上述した同実施例のＭＯＳＦＥＴの
製造方法も一例にすぎない。例えば上記構造を有するチ
ャネル領域の形成も、イオン注入に限らず、熱拡散等の
方法によってこれを形成することもできる。

【００７０】また、図１に示される同実施例のＭＯＳＦ
ＥＴのように、上記高濃度不純物層７は、その半導体基
板（ウェル１）との接合深さが上記チャネル領域の同半
導体基板（ウェル１）との接合深さよりも深くなる位置
に配設されることが望ましい。しかし、この高濃度不純
物層７の存在そのものがソース・ドレイン領域２下部付
近のｎ型不純物濃度の低下を抑制するため、同条件が必
ずしも満たされなくとも、上記に準じた効果は期待でき
る。

【００７１】また、同実施例では便宜上、埋め込みチャ
ネル型ｐチャネルＭＯＳＦＥＴのデバイス構造について
言及したが、この発明にかかる絶縁ゲート型電界効果ト
ランジスタがこのようなｐチャネルＭＯＳＦＥＴに限定
されるものでないことは勿論である。他に、埋め込みチ
ャネル型ｎチャネルＭＯＳＦＥＴについても、或いはＭ
ＯＳ（金属−酸化膜−半導体）構造に限らず、いわゆる
ＭＩＳ（金属−絶縁体−半導体）構造を採る絶縁ゲート
型の電界効果トランジスタにあっても、それが埋め込み
チャネル型として構成される以上、上記に準じたかたち
でこの発明にかかる構成を適用することができ、その更
なる高性能化を図ることができる。

【００７２】

【発明の効果】以上説明したように、この発明によれ
ば、チャネル領域表面の濃度低下やパンチスルーなどの
発生を招くことなく、同チャネル領域の半導体基板に対
する接合深さを深くすることができるようになる。

【００７３】すなわち、埋め込みチャネル型の絶縁ゲー
ト型電界効果トランジスタとして、その安定性が十分に
確保された上で、 ・移動度の劣化が更に抑制される。 ・内部ノイズも更に小さくなる。 など、更なる高性能化が図られるようになる。

【図面の簡単な説明】

【図１】この発明にかかる絶縁ゲート型電界効果トラン
ジスタの一実施例について、そのデバイス構造を示す断
面図である。

【図２】同実施例の絶縁ゲート型電界効果トランジスタ
の製造プロセスを示す断面図である。

【図３】同実施例の絶縁ゲート型電界効果トランジスタ
の、ゲート酸化膜／ウェル界面からウェルの深さ方向へ
の距離に対するトータル不純物濃度値の絶対値推移につ
いて、そのシミュレーション結果を示したグラフであ
る。

【図４】同実施例の絶縁ゲート型電界効果トランジスタ
の、ゲート酸化膜／ウェル界面からウェルの深さ方向へ
の距離に対する正孔濃度の推移について、そのシミュレ
ーション結果を示したグラフである。

【図５】埋め込みチャネル型ｐチャネルＭＯＳＦＥＴの
基本的なデバイス構造を示す断面図である。

【図６】図５に示されるＭＯＳＦＥＴをサブミクロン域
まで微細化すべく改良した従来の埋め込みチャネル型ｐ
チャネルＭＯＳＦＥＴのデバイス構造を示す断面図であ
る。

【図７】上記埋め込みチャネル型ＭＯＳＦＥＴにおい
て、ホウ素のイオン注入エネルギを変えて形成した２種
類のｐ−型チャネル領域の、ゲート酸化膜／ウェル界面
からウェルの深さ方向への距離に対するトータル不純物
濃度値の絶対値推移について、そのシミュレーション結
果を示したグラフである。

【図８】上記２種類のｐ−型チャネル領域の、ゲート酸
化膜／ウェル界面からウェルの深さ方向への距離に対す
る正孔濃度の推移について、そのシミュレーション結果
を示したグラフである。

【符号の説明】

１…ｎ型シリコン（Ｓｉ）ウェル、２…ｐ＋型ソース・
ドレイン領域、３、３１、３２…ｐ−型チャネル領域、
４…ゲート酸化膜、５…ｎ＋型ゲート電極、６…側壁酸
化膜、７…ｎ型高濃度不純物層。

Claims (4)

【特許請求の範囲】
1. 【請求項１】一方導電型の半導体基板表面に形成された
   ゲート絶縁膜を介して配設されたゲート電極と、前記半
   導体基板上に同基板と反対導電型にて選択的に形成され
   たソース・ドレイン領域と、これらソース・ドレイン領
   域の間にこれらソース・ドレイン領域と同一導電型にて
   形成されたチャネル領域とを有する埋め込みチャネル型
   の絶縁ゲート型電界効果トランジスタにおいて、 前記チャネル領域は、前記半導体基板の厚さ方向に積層
   された少なくとも２層の積層構造を有し、 該チャネル領域直下の前記ソース・ドレイン領域側部に
   は、同チャネル領域を選択的に覆う前記半導体基板と同
   一導電型からなる高濃度不純物層を具えることを特徴と
   する絶縁ゲート型電界効果トランジスタ。
2. 【請求項２】前記チャネル領域は、前記ゲート絶縁膜と
   の界面を形成する表面不純物濃度が、トータル不純物濃
   度で前記半導体基板の不純物濃度以上となるよう、その
   不純物濃度が設定される請求項１記載の絶縁ゲート型電
   界効果トランジスタ。
3. 【請求項３】前記チャネル領域は、前記ゲート絶縁膜と
   の界面側に配設される第１の領域と、この第１の領域よ
   りも深い位置に配設されて同第１の領域よりも不純物濃
   度の高い第２の領域とを有して構成される請求項２記載
   の絶縁ゲート型電界効果トランジスタ。
4. 【請求項４】前記高濃度不純物層は、その前記半導体基
   板との接合深さが前記チャネル領域の同半導体基板との
   接合深さよりも深くなる位置に配設される請求項１乃至
   ３の何れかに記載の絶縁ゲート型電界効果トランジス
   タ。