KR100906066B1 - 압전박막을 사용한 ｍｏｓ 트랜지스터 및 이의 제조방법 - Google Patents
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Abstract
본 발명은 MOS 트랜지스터 및 이의 제조방법에 관한 것으로서, 상세하게는 압전박막의 특성을 이용하여 트랜지스터의 성능을 향상시킨 압전박막을 사용한 MOS 트랜지스터 및 이의 제조방법에 관한 것이다.
본 발명에 의한 압전박막을 사용한 MOS 트랜지스터는 반도체 기판위에 형성된 게이트, 소스/드레인과 상기 게이트의 측면의 스페이서를 포함하고 있는 MOS 트랜지스터에 있어서, 상기 스페이서와 상기 게이트 및 상기 반도체 기판사이에 압전박막이 형성되어 있으며, 상기 스페이서와 상기 반도체 기판사이의 압전박막이 상기 게이트 하부의 채널영역의 양 옆에 형성되어 있는 것을 특징으로 한다.
본 발명은 일반적인 트랜지스터 구조에 전기장에 따라 변형이 발생하는 압전막을 적목시킴으로써 각 NMOS와 PMOS에 스트레스를 인가하여 트랜지스터의 성능을 향상시킬 수 있는 효과가 있다.
압전박막, 스트레스, MOS, 오버 에치
Description
본 발명은 MOS 트랜지스터 및 이의 제조방법에 관한 것으로서, 상세하게는 압전박막의 특성을 이용하여 트랜지스터의 성능을 향상시킨 압전박막을 사용한 MOS 트랜지스터 및 이의 제조방법에 관한 것이다.
최근에 전자장비가 소형화, 경량화, 고속화되어감에 따라서 반도체 소자도 고집적화되어 가고, 이러한 추세를 반영하기 위해서는 MOS 트랜지스터의 성능향상을 이루려는 다양한 시도가 이루어지고 있다.
일반적으로 MOS(Metal oxide semiconductor) 트랜지스터에서 채널이 형성되는 게이트 하부의 실리콘 표면에 스트레스를 가함으로써 트랜지스터의 성능을 향상시킬 수 있는 것으로 알려져 있다. NMOS에서는 신장 스트레스(tensile stress)를, PMOS에서는 압축 스트레스(compressive stress)를 줌으로써 각 트랜지스터의 성능을 향상시킬 수 있다.
본 발명은 MOS 트랜지스터의 성능을 향상시키기 위하여 트랜지스터의 채널이 형성되는 게이트 하부의 실리콘 표면에 스트레스를 가할 수 있는 수단으로서 압전박막을 이용하며, 이를 통하여 MOS 트랜지스터의 성능을 향상시킬 수 있는 압전박막을 이용한 MOS 트랜지스터 및 이의 제조방법을 제공함에 그 목적이 있다.
본 발명에 의한 압전박막을 사용한 MOS 트랜지스터는 반도체 기판위에 형성된 게이트, 소스/드레인과 상기 게이트의 측면의 스페이서를 포함하고 있는 MOS 트랜지스터에 있어서, 상기 스페이서와 상기 게이트 및 상기 반도체 기판사이에 압전박막이 형성되어 있으며, 상기 스페이서와 상기 반도체 기판사이의 압전박막이 상기 게이트 하부의 채널영역과 동일한 높이에 형성되어 있는 것을 특징으로 한다.
본 발명에 의한 압전박막을 사용한 MOS 트랜지스터 제조방법은 반도체 기판위에 산화막과 폴리실리콘을 증착시키는 증착단계; 사진식각공정으로 게이트를 형성하되, 상기 식각과정은 스페이서와 반도체 기판사이에 형성될 압전박막이 상기 게이트 하부의 채널영역과 동일한 높이에 형성될 수 있게 반도체 기판의 일부까지 과도하게 식각하는 사진/식각단계; LDD 영역 형성단계; 상기 반도체 기판의 상부에 압전박막을 증착시키는 압전박막 증착단계; 상기 게이트의 측면에 스페이서를 형성시키는 스페이서 형성단계; 압전박막을 식각하여 상기 스페이서와 상기 게이트 및 상기 반도체 기판사이에 압전박막만 남게 되는 압전박막 식각 단계; 이온 주입을 통하여 소스/드레인을 형성하는 소스/드레인 형성단계를 포함하는 것을 특징으로 한다.
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본 발명은 일반적인 트랜지스터 구조에 전기장에 따라 변형이 발생하는 압전막을 적목시킴으로써 각 NMOS와 PMOS에 스트레스를 인가하여 트랜지스터의 성능을 향상시킬 수 있는 효과가 있다.
도 1a 내지 도 1g는 본 발명에 의한 MOS 트랜지스터 제작방법을 도시한 도면이다.
이하 예시도면에 의거하여 본 발명의 일실시예에 대한 구성 및 작용을 상세히 설명한다. 다만, 아래의 실시예는 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 충분히 이해할 수 있도록 제공되는 것이지, 본 발명의 범위가 다음에 기술되는 실시예에 의해 한정되는 것은 아니다.
도 1a를 참조하면, 증착단계에서는 반도체 기판(10)에 산화막(12) 및 폴리실리 콘(14)을 순차적으로 증착시킨다. 즉, 게이트 절연막으로 사용되는 산화막(12)을 형성한 후 게이트로 사용될 폴리실리콘(14)을 증착시키는 것이다.
다음으로 사진/식각단계를 진행한다. 즉, 사진/식각 공정을 진행하여 게이트(15)을 형성한다. 여기서는 포토레지스트를 도포한 후에 게이트가 형성될 부위에 감광막을 패터닝한 후, 식각공정을 거쳐서 게이트(15)을 형성한다. 다만, 상기 식각과정은 과도하게 진행하여(over etch) 반도체 기판(10)의 일부를 식각하여 도 1b와 같은 형상이 형성되도록 한다. 이러한 반도체 기판(10)의 식각은 게이트의 채널이 형성될 부분의 양 옆에 아래에서 기술할 압전박막이 증착될 수 있을 정도의 깊이까지 실시한다. 상기 오버에치(over etch)는 종말점 검출 이후에 실리콘 기판의 식각율을 고려하여 일정시간동안 과도하게 식각하여 실리콘 기판을 원하는 만큼의 깊이까지 식각하는 방식으로 실시된다.
LDD 영역 형성단계를 진행한다. 도 1c를 참조하면, 반도체 기판상의 게이트(15)을 마스크로 이용하여서 반도체 기판의 전면에 LDD(lightly doped drain) 이온을 주입하여 게이트(15)의 양 측면에 LDD 영역(16)을 형성한다.
다음으로 압전박막 형성단계를 거친다. 이는 도 1d를 참조하면, 상기 LDD 영역이 형성된 반도체 기판상의 전면에 걸쳐서 압전박막(20)을 증착시킨다. 압전 박막은 사용되는 용도에 따라 다양하게 있으며 그 종류에 따라 증착방법이 각각 다르므로, 사용되는 압전박막의 종류에 따라서 공지의 기술을 이용하여 증착시킨다.
압전박막은 전기적인 에너지에 의해 변형이 일어나는 재료로서 일반적으로 다음과 같은 특성을 갖는다. 압전박막은 방향성을 가지고 있으며, 전계에 어떠한 방향으로 노출되느냐에 따라서 특정 방향으로 두께가 증가 또는 감소하게 된다.
도 2는 압전박막의 히스테리시스(hysteresis) 곡선이고, 도 3은 전계하에서의 압전박막의 변형을 실험하기 위한 장치의 개략도이다. 도 3에서의 장치를 이용하여 압전박막의 변형을 실험하였는데, 도 2에서 보는 바와 같이 압전박막은 '0' 전계를 기준으로 볼 때, 음의 전계하에서는 수축하며, 양의 전계하에서는 팽창하는 특성이 있다.
도 4는 본 발명에 의한 MOS의 동작을 보여주는 개략적인 단면도이다. 도 4에서 보는 바와 같이, 본 발명에 의한 MOS 트랜지스터는 압전박막의 이러한 특성을 이용하여 NMOS에서 게이트에 동작 전압(+전계)이 인가 된 경우 압전박막이 두께 방향으로 수축하여 채널 형성 부위에 신장 스트레스를 주도록 하고(도 4(a)), PMOS에서는 반대로 압축 스트레스를 주어(도 4(b)) MOS 트랜지스터의 성능이 향상될 수 있게 된다. 또한 게이트의 가장자리 부분에서 가장 강한 전계가 형성되므로 충분한 스트레스 유도가 가능하다
도 1e를 참조하면, 다음으로 스페이서 형성단계를 진행한다. 즉, 게이트(15)의 양 측면에 스페이서(22)를 형성한다. 이를 위하여 반도체 기판의 전면에 걸쳐서 산화막을 CVD 방법으로 증착시킨 후에, 건식 플라스마 식각에 의해 스페이서(22)를 제외한 산화막을 제거하여 게이트(15)의 측면에 스페이서(22)를 형성한다.
도 1f를 참조하면, 다음으로 압전박막 식각단계를 진행한는데, 이 단계에서는 압전박막(20)을 식각하여 상기 스페이서와 상기 게이트 및 상기 반도체 기판사이에 압전박막만 남도록 압전박막(20)을 제거한다. 여기서 압전박막의 제거도 증착된 압전박막의 종류에 따라 다르며, 이러한 제거 방법은 공지의 기술을 이용하여 실시한다.
마지막으로 소스/드레인 형성단계를 진행한다. 도 1g를 참조하면, 상기 게이트(15)과 스페이서(22)를 마스크로 사용하여 소스/드레인(24) 형성을 위한 이온주입공정을 진행한다. LDD 형성단계보다는 높은 에너지를 이용하여 이온을 주입한다. 이온주입이 끝나면 어닐링(annealing)을 진행하여 MOS 트랜지스터를 완성한다.
이러한 과정을 거쳐서 완성된 MOS 트랜지스터는 도 1g에서 보는 바와같이, 반도체 기판위에 형성된 게이트, 소스/드레인과 상기 게이트의 측면의 스페이서를 포함하고 있는 MOS 트랜지스터에 있어서, 상기 스페이서와 상기 게이트 및 상기 반도체 기판사이에 압전박막이 형성되어 있으며, 상기 스페이서와 상기 반도체 기판사이의 압전박막이 상기 게이트 하부의 채널영역의 양 옆에 증착되어 있는 구조이다.
결국 본 발명은 폴리실리콘의 식각시에 과도하게 식각을 진행하여서 게이트의 채널이 형성될 부분의 양 옆에 압전박막이 증착될 수 있도록 하였다는 점과 스페이서의 버퍼로서 압전박막을 사용한 것을 특징으로 한다.
도 1a 내지 도 1h는 본 발명에 의한 MOS 트랜지스터 제작방법을 도시한 도면,
도 2는 압전박막의 히스테리시스(hysteresis) 곡선,
도 3은 전계하에서의 압전박막의 변형을 실험하기 위한 장치의 개략도'
도 4(a)와 (b)는 본 발명에 의한 MOS의 동작을 보여주는 개략적인 단면도이다.
<도면의 주요부분에 대한 주요 부호의 설명>
10:반도체 기판 12:산화막
14:폴리실리콘 15:게이트
16:LDD 영역 20:압전박막
22:스페이서 24:소스/드레인
Claims (3)
- 반도체 기판위에 형성된 게이트, 소스/드레인과 상기 게이트의 측면의 스페이서를 포함하고 있는 MOS 트랜지스터에 있어서, 상기 스페이서와 상기 게이트 및 상기 반도체 기판사이에 압전박막이 형성되어 있으며, 상기 스페이서와 상기 반도체 기판사이의 압전박막이 상기 게이트 하부의 채널영역과 동일한 높이에 형성되어 있는 것을 특징으로 하는 압전박막을 사용한 MOS 트랜지스터.
- 반도체 기판위에 산화막과 폴리실리콘을 증착시키는 증착단계;사진식각공정으로 게이트를 형성하되, 상기 식각과정은 스페이서와 반도체 기판사이에 형성될 압전박막이 상기 게이트 하부의 채널영역과 동일한 높이에 형성될 수 있게 반도체 기판의 일부까지 과도하게 식각하는 사진/식각단계;LDD 영역 형성단계;상기 반도체 기판의 상부에 압전박막을 증착시키는 압전박막 증착단계;상기 게이트의 측면에 스페이서를 형성시키는 스페이서 형성단계;압전박막을 식각하여 상기 스페이서와 상기 게이트 및 상기 반도체 기판사이에 압전박막만 남게 되는 압전박막 식각 단계;이온 주입을 통하여 소스/드레인을 형성하는 소스/드레인 형성단계를 포함하는 것을 특징으로 하는 압전박막을 사용한 MOS 트랜지스터 제조방법.
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| KR20090016070A (ko) | 2009-02-13 |
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