KR20020003028A - 절연층상의 실리콘 금속 산화물 전계 효과 트랜지스터의제조 방법 - Google Patents

절연층상의 실리콘 금속 산화물 전계 효과 트랜지스터의제조 방법 Download PDF

Info

Publication number
KR20020003028A
KR20020003028A KR1020000037414A KR20000037414A KR20020003028A KR 20020003028 A KR20020003028 A KR 20020003028A KR 1020000037414 A KR1020000037414 A KR 1020000037414A KR 20000037414 A KR20000037414 A KR 20000037414A KR 20020003028 A KR20020003028 A KR 20020003028A
Authority
KR
South Korea
Prior art keywords
channel
metal oxide
spacer
effect transistor
field effect
Prior art date
Application number
KR1020000037414A
Other languages
English (en)
Other versions
KR100365411B1 (ko
Inventor
오정희
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1020000037414A priority Critical patent/KR100365411B1/ko
Priority to JP2001170062A priority patent/JP4450267B2/ja
Priority to TW090114539A priority patent/TW501275B/zh
Priority to US09/891,193 priority patent/US6429055B2/en
Publication of KR20020003028A publication Critical patent/KR20020003028A/ko
Application granted granted Critical
Publication of KR100365411B1 publication Critical patent/KR100365411B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 절연층상의 실리콘 금속 산화물 전계 효과 트랜지스터의 제조 방법에 관한 것으로, SOI 기판에 리세스 채널을 형성할 부분의 사진 식각하여 일부 지역만이 형성되도록 한후, 채널 프로파일의 형성을 위하여 채널 주입을 실시한 다음, 실리콘 에칭에 의하여 채널을 소스/드레인 영역보다 두께를 얇게 형성하는 단계; 더미 스페이서를 형성하는 단계; 상기 더미 스페이서를 이용하여 채널 길이를 조정하며 상기 더미 스페이서와 상기 채널 사이의 공간을 활용하여 내압 개선 이온 주입을 수행하는 단계; 상기 더미 스페이서의 제거후, LDD 에 주입을 수행하는 단계; 스페이서를 형성하고, S/D 에 주입을 수행하는 단계; 금속 전극을 형성하는 단계를 포함하며, 채널의 두께가 얇은 경우 사용하지 않을 수 없는 필수 기술로 SOI 소자를 이용하는 시스템의 LSI 나 메모리 분야에서 종래의 LSI 공정으로 진행할 수 있어 산업상 이용이 기대되는 효과가 있다.

Description

절연층상의 실리콘 금속 산화물 전계 효과 트랜지스터의 제조 방법{METHOD FOR MAKING AN SOI METAL OXIDE FET}
본 발명은 절연층상의 실리콘 금속 산화물 전계 효과 트랜지스터의 제조 방법에 관한 것으로, 특히 소자를 형성함에 있어서 소스와 드레인의 저항 문제를 해결하기 위해 도입된 리세스 채널 완전 공핍(Fully Depleted, 이하, FD 라함) 절연층상의 실리콘(Silicon-On-Insulator, 이하, SOI 라함) 을 응용하는데 문턱전압의 변화와 기생 쌍극 효과 개선을 위한 SOI 금속 산화물 전계 효과 트랜지스터의 제조 방법에 관한 것이다.
FD SOI 소자에서는 이상적인 부임계 슬로프, 완전한 격리, 무 기생용량, 무 부동체 효과의 우수한 특성이 있으나, SOI 막의 두께가 얇고 두께의 변동이 심하여 채널 형성시 임계전압 특성의 확보가 어렵다.
나아가, FD SOI 금속 산화물 전계 효과 트랜지스터(이하, MOSFET 라함)의 경우, S/D 형성시 SOI 의 두께가 얇아 저항이 크게 증가한다.
이러한 문제점들로 인하여 리세스 채널(Recess Channel) 을 이용하는 방법이 발표되었다. 채널 이외의 부분에는 산화막/질화막을 형성한후, 산화막을 일정 두께까지 형성한 다음, 그 산화막을 제거하는 방식이다.
이러한 LOCOS 산화는, 공지된 바와 같이, 새의 부리(Bird's Beak) 가 존재하며, 이 부분에 게이트가 형성될 경우에는 두께가 달라지는 결과를 초래하며, 트랜지스터의 W/L 의 레이 아웃도 제한을 받게 된다.
그리하여, 리세스 채널(Recess Channel) 을 이용한 FD SOI 를 형성함에 있어서, S/D 의 저항은 개선되나, 채널 부분의 막의 두께의 변화에 상당히 민감하다.
따라서, 얇은 SOI 막의 두께의 변동, 특히 채널 에지 부분의 두께를 조절하여 초미세 소자에 응용할 수 있어야 한다.
이와 동시에, 임계전압을 얇은 SOI 막의 영역에 인가해야 하므로, 매우 낮은 에너지로 인가해야 하며, 이러한 이온 주입 공정은 더욱 FD SOI MOSFET 에 영향을 미치는 요인으로 작용한다.
그러므로, 이온 주입시 채널의 프로파일이 거의 일정하게 유지하도록 하는 기술도 필요로 하게 된다.
또한, FD SOI 소자를 이용함에 있어서, 고집적을 요하는 경우, LDD 영역을 사용하지 않는 경우가 있으며, 리세스 채널 구조에 있어서, 리세스되는 부분의 영역이 채널 길이와 2배의 스페이서 길이를 더한 길이이므로, LDD 영역이 소자에 따라 크게 제한을 받는 경우가 있을 수 있다.
그리하여, LDD 영역이 없는 경우나 극히 LDD 길이가 작은 경우에 발생하는 기생 쌍극 효과를 개선시키는 방법을 필요로 한다.
종래의 방법에서는 S/D 에 게르마늄을 이온 주입하거나 스페이서를 제거한후, 45°이상의 틸트를 이용한 아르곤 이온을 주입하고 있다.
일반적으로, 이온 주입에 의한 내압 개선 방법이 가장 용이한 방법이기는 하나, S/D 에 게르마늄 이온의 첨가는 10 % 이상의 고농도를 요구하며, 스페이서를 제거한후, 틸트 주입(Tilt Implant)은 높은 각도를 이용하여 재현성이 떨어지고, 원치 않는 부분까지 이온 주입되는 결과와 열 캐리어 저하에 약한 구조를 갖게 된다.
본 발명은 상기 문제점을 해소하기 위해 안출된 것으로, 리세스 채널을 이용한 FD SOI MOSFET 의 경우 발생하는 막 두께 변화와 내압 특성의 개선을 위한 SOI 금속 산화물 전계 효과 트랜지스터의 제조 방법을 제공함에 그 목적이 있다.
도 1 내지 도 6은 본 발명의 실시예에 따른 리세스 채널을 이용한 FD SOI MOSFET 의 제조 방법의 공정 단면도.
도 7은 본 발명의 제2 실시예에 따른 리세스 채널을 이용한 FD SOI MOSFET 의 제조 방법의 공정 단면도.
도 8은 본 발명의 제3 실시예에 따른 리세스 채널을 이용한 FD SOI MOSFET 의 제조 방법의 공정 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 실리콘 기판 20 : 매립 산화층
30 : 절연층상의 실리콘층 40 : 리세스 채널
50, 90 : 포토 레지스트 60 : 더미 스페이서
70 : 게이트 산화층 80 : 폴리 실리콘
100 : 스페이서
상기 목적을 달성하기 위한 본 발명의 절연층상의 실리콘 금속 산화물 전계 효과 트랜지스터의 제조 방법은 SOI 기판에 리세스 채널을 형성할 부분의 사진 식각하여 일부 지역만이 형성되도록 한후, 채널 프로파일의 형성을 위하여 채널 주입을 실시한 다음, 실리콘 에칭에 의하여 채널을 소스/드레인 영역보다 두께를 얇게 형성하는 단계; 더미 스페이서를 형성하는 단계; 상기 더미 스페이서를 이용하여 채널 길이를 조정하며 상기 더미 스페이서와 상기 채널 사이의 공간을 활용하여 내압 개선 이온 주입을 수행하는 단계; 상기 더미 스페이서의 제거후, LDD 에 주입을 수행하는 단계; 스페이서를 형성하고, S/D 에 주입을 수행하는 단계; 금속 전극을 형성하는 단계를 포함한다.
이하, 본 발명의 바람직한 실시예를 첨부 도면들을 참조하여 상세히 설명한다.
도 1 내지 도 6은 본 발명의 실시예에 따른 리세스 채널을 이용한 FD SOI MOSFET 의 제조 방법의 공정 단면도이다.
도 1 내지 도 6에 도시된 바대로, 본 발명의 절연층상의 실리콘 금속 산화물 전계 효과 트랜지스터의 제조 방법은 SOI 기판(10)에 리세스 채널(40)을 형성할 부분만 사진 식각하여 일부 지역만이 형성되도록 한후, 채널 프로파일의 형성을 위하여 채널 주입을 실시한 다음, 실리콘 에칭에 의하여 채널을 소스/드레인 영역보다 두께를 얇게 형성하는 단계, 더미 스페이서(60)를 형성하는 단계, 상기 더미 스페이서(60)를 이용하여 채널 길이를 조정하며 상기 더미 스페이서(60)와 상기 채널 사이의 공간을 활용하여 내압 개선 이온 주입을 수행하는 단계, 상기 더미 스페이서(60)의 제거후, LDD 에 주입을 수행하는 단계, 스페이서(100)를 형성하고, S/D 에 주입을 수행하는 단계, 금속 전극을 형성하는 단계를 포함한다.
부연 설명하자면 다음과 같다.
상기 채널과 소스 사이의 부분에 이온 주입을 선택적으로 수행하며, 상기 사진 식각 공정후에는, Rp 가 최종적인 두께의 가운데 오도록 채널을 형성하기 위한 주입을 수행하고, 상기 채널을 실리콘 에칭을 수행하여 50 Å 이상 제거하고, 상기 채널을 에칭하여 상기 채널과 50 Å 이상 차이가 나도록 S/D 영역을 형성한다.
그리고, 포토 레지스트 마스크를 이용한 실리콘 에칭에서 건식 에칭을 통하여 에칭을 하고, 상기 채널의 에지면을 80 도 이상으로 형성하며, 상기 채널의 에지면에 더미 스페이서(60)로서 질화막을 100 Å 이상 형성하고, 상기 더미 스페이서(60)와 상기 채널의 에지면 사이의 영역을 통하여 상기 채널과 소스/드레인이 만나는 지역에 4족 이온인 Si+, Ge+ 이나 불활성 기체인 N+, Ar+ 등을 사용하여 채널 양끝에 이온 주입을 수행한다.
또한, 상기 더미 스페이서(60)의 제거후, 상기 채널의 양옆에 스페이서(100)로서 질화막을 100 Å 이상 더미 스페이서(60)의 공간에 형성하며, 상기 채널 측면의 스페이서(100)로서 질화막을 사용하는 대신에, 산화막을 300 Å 이상 형성하고,상기 채널의 폭 방향의 부분에서 상기 채널의 끝부분이 소스, 드레인과 같은 단차를 유지하도록 채널을 형성한다.
그리고, 상기 절연층상의 실리콘 금속 산화물 전계 효과 트랜지스터의 바디 영역의 도핑을 위하여 LDD 이온 주입을 이용하지 않고, PSG 스페이서를 통하여 LDD 영역을 형성하며, 상기 소스/드레인 영역을 주입에 의하여 형성하는 대신, 실리사이드를 형성하거나 상기 소스/드레인 영역과 상기 실리사이드를 병행하여 형성하고, 상기 LDD 영역의 저항을 줄이기 위해 상기 이온 주입을 수행하며, 상기 LDD 영역에 S/D 주입을 수행함으로써 LDD 를 이용하지 않는다.
도 6은 본 발명에 따른 리세스 채널을 사용한 SOI MOSFET 구조를 나타낸 도면이다.
도 6을 참조하면, 스페이서(100)를 형성할때 채널 길이의 조정과 LDD 영역이 극히 작아 발생하는 기생 쌍극 효과와 LDD 저항의 개선을 위한 주입 마스크로서의 더미 스페이서(60)를 사용하고 있다.
이온의 주입이 스페이서(100)의 제거후 실시되는 종래의 방법과는 달리 틸트를 필요로 하지 않아 틸트를 사용할 경우 동시에 일어나는 불필요한 부분의 이온 주입도 막을수 있고, 재현성 있게 실시할 수 있으며, LDD 부분의 저항도 낮아질 수 있다.
도 1 내지 도 6은 본 발명에 따른 리세스 채널을 이용한 FD SOI MOSFET 의 제조 방법의 공정 단면도이다.
우선, 도 1과 같이, SOI 기판(10)에 리세스 채널(40)을 형성할 부분만 사진식각 공정을 통하여 일부 지역만이 형성되도록 한후, Rp 가 최종적인 두께의 가운데 오도록 채널을 형성하기 위한 주입을 행한다.
채널 주입후, 실리콘 에칭을 수행하여 실리콘 박막이 일정 두께 이상 남도록 에칭한다.
이러한 공정으로 형성된 지역(40)은 SOI MOSFET 의 채널 영역으로, 얇은 SOI 채널 부분은 후속의 온도 버지(thermal edge)에 의해 평탄한 채널 프로파일을 가지게 되며, S/D 영역은 일정 두께를 확보하고 있으므로 저항이 커지는 문제점은 발생하지 않는다.
다음으로, 도 2와 같이, 스페이서(100)가 형성될 부분에 먼저 더미 스페이서 (dummy spacer)(60)로서 희생 질화막 공정을 통하여 스페이서(100)의 형태로 필요한 두께까지 에칭한다.
다음은 게이트 산화막(70)과 게이트 전극을 형성한후, 게이트 마스크 공정에 의해 게이트를 형성하여 게이트 전극과 산화막을 에칭한다.
이후, LDD M/K 를 이용하여 더미 스페이서(60)를 제외한 부분을 마스킹하여 도 3과 같이 LDD 영역이 극히 작을 경우 발생하는 FD SOI 의 문제점인 기생 쌍극 효과를 개선하는 방법으로 이온 주입을 응용하였다.
여기서는, 4족 이온인 Si+, Ge+ 이나 불활성 기체인 N+, Ar+ 등을 이온 주입하여 채널과 소스/드레인이 접하는 지역에 재결합 쎈타를 만들어 기생 쌍극 효과를 개선시킨다.
다음으로는, 도 4와 같이, LDD 를 형성하기 위해 더미 스페이서(60)만을 제거하여 이온 주입을 하고, 스페이서(100)를 형성하여 도 5와 같은 구조로 된다.
본 발명에 따른 구조는 S/D 인 게이트의 위치에서 볼때, 얇은 접합을 형성하는 것과 같은 효과가 나타나므로, 단채널 효과가 개선되는 효과도 있다.
그 다음에, 종래의 MOSFET 공정과 같이 금속 배선 공정을 향하여 도 6과 같은 리세스 채널을 이용한 FD SOI MOSFET 가 완성된다.
다음은, 본 발명의 다른 실시예를 도 7 및 도 8을 참조하여 상세히 설명하면 다음과 같다.
도 7 은 본 발명의 제2 실시예에 따른 리세스 채널을 이용한 FD SOI MOSFET 의 공정 단면도이다.
도 7 에 도시된 바대로, 더미 스페이서(60)를 이용한 이온 주입시, 스페이서 (100)를 마스크로 하여 도핑하고자 하는 부분의 기생 쌍극 효과를 개선하기 위한 이온 주입과 LDD 주입을 동시에 수행하고, 상기 구조와는 달리, 더미 질화막 스페이서를 제거하지 아니하고, 그위에 일정 두께 이상의 질화막이나 산화막을 형성한후, 스페이서(100)의 형태로 에칭하여 리세스 채널을 이용한 MOSFET 구조를 형성한다.
도 8 은 본 발명의 제3 실시예에 따른 리세스 채널을 이용한 FD SOI MOSFET 의 공정 단면도이다.
도 8 에 도시된 바대로, 도 6상의 본 발명의 구조의 소스(203)/드레인(403)에 실리사이드(503)를 형성함으로써 FD SOI 를 형성하여 구성되고, 이 구조는 S/D 의 모든 영역이 실리사이드화 되는 것을 방지하기 위해 사용된다.
이상 설명한 바와 같이, 본 발명은 FD SOI 를 형성함에 있어 종래의 리세스 채널을 개량하기 위해 LOOCS 방법에 의해 채널을 리세스시키지 않고, 실리콘 에칭에 의해 리세스시킨다.
또한, 채널의 프로파일을 일정하게 유지하여 Vt 의 변화를 줄이기 위하여 채널 프로파일이 평탄하도록 조절한후, SOI 두께를 조정하는 방법을 이용한다.
이렇게 함으로써, 소스/드레인 두께를 확보하여 S/D 저항을 개선하고, 채널은 평탄한 도우핑 프로파일을 가지며, 완전 공핍되도록 형성할 수 있다.
이러한 방식의 SOI MOSFET 는 소자의 분리를 위한 격리 구조로서, 종래의 SOI 격리 방식을 모두 이용할 수 있다.
또한, LDD 영역을 충분히 확보할 수 없는 고집적 FD SOI 소자의 PBE 를 개선하는 방법으로서, 더미 스페이서를 마스크로 이용하고, 틸트없이 주입을 수행하고 얇고 좁은 LDD 부분의 저항을 확보하는 기술이며, FD SOI 소자의 스페이서의 변화에 탄력적으로 응용할 수 있다.
특히, 채널의 두께가 얇은 경우 사용하지 않을 수 없는 필수 기술로 SOI 소자를 이용하는 시스템의 LSI 나 메모리 분야에서 종래의 LSI 공정으로 진행할 수 있어 산업상 이용이 기대되는 효과가 있다.

Claims (14)

  1. SOI 기판에 리세스 채널을 형성할 부분의 사진 식각하여 일부 지역만이 형성되도록 한후, 채널 프로파일의 형성을 위하여 채널 주입을 실시한 다음, 실리콘 에칭에 의하여 채널을 소스/드레인 영역보다 두께를 얇게 형성하는 단계;
    더미 스페이서를 형성하는 단계;
    상기 더미 스페이서를 이용하여 채널 길이를 조정하며 상기 더미 스페이서와 상기 채널 사이의 공간을 활용하여 내압 개선 이온 주입을 수행하는 단계;
    상기 더미 스페이서의 제거후, LDD 에 주입을 수행하는 단계;
    스페이서를 형성하고, S/D 에 주입을 수행하는 단계;
    금속 전극을 형성하는 단계;
    를 포함하는 절연층상의 실리콘 금속 산화물 전계 효과 트랜지스터의 제조 방법.
  2. 제1항에 있어서, 상기 채널과 소스, 사이의 부분에 이온 주입을 선택적으로 수행하는 절연층상의 실리콘 금속 산화물 전계 효과 트랜지스터의 제조 방법.
  3. 제1항에 있어서, 상기 사진 식각 공정후, Rp 가 최종적인 두께의 가운데 오도록 채널을 형성하기 위한 주입을 수행하고, 상기 채널을 실리콘 에칭을 수행하여 50 Å 이상 제거하는 절연층상의 실리콘 금속 산화물 전계 효과 트랜지스터의 제조방법.
  4. 제1항에 있어서, 상기 채널을 에칭하여 상기 채널과 50 Å 이상 차이가 나도록 S/D 영역을 형성하는 절연층상의 실리콘 금속 산화물 전계 효과 트랜지스터의 제조 방법.
  5. 제1항에 있어서, 포토 레지스트 마스크를 이용한 실리콘 에칭에서 건식 에칭을 통하여 에칭을 하고, 상기 채널의 에지면을 80 도 이상으로 형성하는 절연층상의 실리콘 금속 산화물 전계 효과 트랜지스터의 제조 방법.
  6. 제1항에 있어서, 상기 채널의 에지면에 더미 스페이서로서 질화막을 100 Å 이상 형성하는 절연층상의 실리콘 금속 산화물 전계 효과 트랜지스터의 제조 방법.
  7. 제1항에 있어서, 상기 더미 스페이서와 상기 채널의 에지면 사이의 영역을 통하여 상기 채널과 소스/드레인이 만나는 지역에 4족 이온인 Si+, Ge+ 이나 불활성 기체인 N+, Ar+ 등을 사용하여 채널 양끝에 이온 주입을 수행하는 절연층상의 실리콘 금속 산화물 전계 효과 트랜지스터의 제조 방법.
  8. 제1항에 있어서, 상기 더미 스페이서의 제거후, 상기 채널의 양옆에 스페이서로서 질화막을 100 Å 이상 더미 스페이서 공간에 형성하는 절연층상의 실리콘금속 산화물 전계 효과 트랜지스터의 제조 방법.
  9. 제1항에 있어서, 상기 채널 측면의 스페이서로서 질화막을 사용하는 대신에, 산화막을 300 Å 이상 형성하는 절연층상의 실리콘 금속 산화물 전계 효과 트랜지스터의 제조 방법.
  10. 제1항에 있어서, 상기 채널의 폭 방향의 부분에서 상기 채널의 끝부분이 소스, 드레인과 같은 단차를 유지하도록 채널을 형성하는 절연층상의 실리콘 금속 산화물 전계 효과 트랜지스터의 제조 방법.
  11. 제1항에 있어서, 상기 절연층상의 실리콘 금속 산화물 전계 효과 트랜지스터의 바디 영역의 도핑을 위하여 LDD 이온 주입을 이용하지 않고, PSG 스페이서를 통하여 LDD 영역을 형성하는 절연층상의 실리콘 금속 산화물 전계 효과 트랜지스터의 제조 방법.
  12. 제1항에 있어서, 상기 소스/드레인 영역을 주입에 의하여 형성하는 대신, 실리사이드를 형성하거나 상기 소스/드레인 영역과 상기 실리사이드를 병행하여 형성하는 절연층상의 실리콘 금속 산화물 전계 효과 트랜지스터의 제조 방법.
  13. 제11항에 있어서, 상기 LDD 영역의 저항을 줄이기 위해 상기 이온 주입을 수행하는 절연층상의 실리콘 금속 산화물 전계 효과 트랜지스터의 제조 방법.
  14. 제1항에 있어서, 상기 LDD 영역에 S/D 주입을 수행하여 LDD 를 이용하지 않는 절연층상의 실리콘 금속 산화물 전계 효과 트랜지스터의 제조 방법.
KR1020000037414A 2000-06-30 2000-06-30 절연층상의 실리콘 금속 산화물 전계 효과 트랜지스터의제조 방법 KR100365411B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020000037414A KR100365411B1 (ko) 2000-06-30 2000-06-30 절연층상의 실리콘 금속 산화물 전계 효과 트랜지스터의제조 방법
JP2001170062A JP4450267B2 (ja) 2000-06-30 2001-06-05 Ｓｏｉ−ｍｏｓ電界効果トランジスタ製造方法
TW090114539A TW501275B (en) 2000-06-30 2001-06-15 Method for making SOI MOSFETS
US09/891,193 US6429055B2 (en) 2000-06-30 2001-06-26 Method for making SOI MOSFETS

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000037414A KR100365411B1 (ko) 2000-06-30 2000-06-30 절연층상의 실리콘 금속 산화물 전계 효과 트랜지스터의제조 방법

Publications (2)

Publication Number Publication Date
KR20020003028A true KR20020003028A (ko) 2002-01-10
KR100365411B1 KR100365411B1 (ko) 2002-12-18

Family

ID=19675645

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000037414A KR100365411B1 (ko) 2000-06-30 2000-06-30 절연층상의 실리콘 금속 산화물 전계 효과 트랜지스터의제조 방법

Country Status (4)

Country Link
US (1) US6429055B2 (ko)
JP (1) JP4450267B2 (ko)
KR (1) KR100365411B1 (ko)
TW (1) TW501275B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9564500B2 (en) 2015-06-30 2017-02-07 International Business Machines Corporation Fully-depleted SOI MOSFET with U-shaped channel
US10511300B2 (en) 2014-04-18 2019-12-17 Sony Corporation Semiconductor device for radio frequency switch, radio frequency switch, and radio frequency module

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6677646B2 (en) * 2002-04-05 2004-01-13 International Business Machines Corporation Method and structure of a disposable reversed spacer process for high performance recessed channel CMOS
US6727147B2 (en) * 2002-06-10 2004-04-27 Oki Electric Industry Co., Ltd. MOSFET fabrication method
US6924191B2 (en) * 2002-06-20 2005-08-02 Applied Materials, Inc. Method for fabricating a gate structure of a field effect transistor
JP2004079790A (ja) * 2002-08-19 2004-03-11 Oki Electric Ind Co Ltd 完全空乏型ｓｏｉ−ｍｏｓトランジスタおよびその製造方法
US6930030B2 (en) * 2003-06-03 2005-08-16 International Business Machines Corporation Method of forming an electronic device on a recess in the surface of a thin film of silicon etched to a precise thickness
TWI251342B (en) * 2003-07-24 2006-03-11 Samsung Electronics Co Ltd Vertical double-channel silicon-on-insulator transistor and method of manufacturing the same
KR100568858B1 (ko) 2003-07-24 2006-04-10 삼성전자주식회사 수직 이중 채널을 갖는 ｓｏｉ 트랜지스터의 제조 방법 및그에 따른 구조
KR100597459B1 (ko) * 2003-12-31 2006-07-05 동부일렉트로닉스 주식회사 반도체 소자의 게이트 전극형성방법
US7280290B2 (en) * 2004-09-16 2007-10-09 Sony Corporation Movable lens mechanism
KR100639679B1 (ko) * 2004-11-26 2006-10-30 삼성전자주식회사 매립 절연막을 구비하는 트랜지스터의 제조방법 및 그에의하여 제조된 트랜지스터
US7352631B2 (en) * 2005-02-18 2008-04-01 Freescale Semiconductor, Inc. Methods for programming a floating body nonvolatile memory
US20060186456A1 (en) * 2005-02-18 2006-08-24 Burnett James D NVM cell on SOI and method of manufacture
US20060249784A1 (en) * 2005-05-06 2006-11-09 International Business Machines Corporation Field effect transistor device including an array of channel elements and methods for forming
JP5244364B2 (ja) 2007-10-16 2013-07-24 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
US7939389B2 (en) * 2008-04-18 2011-05-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI562313B (en) * 2010-09-06 2016-12-11 shu lu Chen Electrical switch using a recessed channel gated resistor structure and method for three dimensional integration of semiconductor device
FR2995135B1 (fr) * 2012-09-05 2015-12-04 Commissariat Energie Atomique Procede de realisation de transistors fet
US10020395B2 (en) 2015-09-14 2018-07-10 Globalfoundries Inc. Semiconductor device with gate inside U-shaped channel and methods of making such a device
US9711644B2 (en) * 2015-09-14 2017-07-18 Globalfoundries Inc. Methods of making source/drain regions positioned inside U-shaped semiconductor material using source/drain placeholder structures
CN106783624A (zh) * 2016-12-31 2017-05-31 杭州潮盛科技有限公司 晶体管阈值电压调节方法及反相器制备方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3382840B2 (ja) * 1997-05-23 2003-03-04 シャープ株式会社 半導体装置の製造方法
JP3337953B2 (ja) * 1997-09-05 2002-10-28 シャープ株式会社 Ｓｏｉ・ｍｏｓｆｅｔ及びその製造方法
US5956580A (en) * 1998-03-13 1999-09-21 Texas Instruments--Acer Incorporated Method to form ultra-short channel elevated S/D MOSFETS on an ultra-thin SOI substrate

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10511300B2 (en) 2014-04-18 2019-12-17 Sony Corporation Semiconductor device for radio frequency switch, radio frequency switch, and radio frequency module
US10673430B2 (en) 2014-04-18 2020-06-02 Sony Corporation Semiconductor device for radio frequency switch, radio frequency switch, and radio frequency module
US9564500B2 (en) 2015-06-30 2017-02-07 International Business Machines Corporation Fully-depleted SOI MOSFET with U-shaped channel
US9748348B2 (en) 2015-06-30 2017-08-29 International Business Machines Corporation Fully-depleted SOI MOSFET with U-shaped channel

Also Published As

Publication number Publication date
JP2002033490A (ja) 2002-01-31
TW501275B (en) 2002-09-01
US20020009859A1 (en) 2002-01-24
KR100365411B1 (ko) 2002-12-18
US6429055B2 (en) 2002-08-06
JP4450267B2 (ja) 2010-04-14

Similar Documents

Publication Publication Date Title
US8106456B2 (en) SOI transistors having an embedded extension region to improve extension resistance and channel strain characteristics
KR20020003028A (ko) 절연층상의 실리콘 금속 산화물 전계 효과 트랜지스터의제조 방법
KR20010020140A (ko) 감소된 마스크 단계들을 이용하는 ｎｍｏｓ와 ｐｍｏｓ 장치 제조 방법
US5804856A (en) Depleted sidewall-poly LDD transistor
US5654215A (en) Method for fabrication of a non-symmetrical transistor
US5923982A (en) Method of making asymmetrical transistor with lightly and heavily doped drain regions and ultra-heavily doped source region using two source/drain implant steps
JP2003188373A (ja) 半導体装置およびその製造方法
KR100840661B1 (ko) 반도체 소자 및 그의 제조방법
US6969646B2 (en) Method of activating polysilicon gate structure dopants after offset spacer deposition
KR100414735B1 (ko) 반도체소자 및 그 형성 방법
US6162694A (en) Method of forming a metal gate electrode using replaced polysilicon structure
KR100707590B1 (ko) 다중 엘디디형 모스 트랜지스터 및 그 제조 방법
KR950008257B1 (ko) 모스(mos) 트랜지스터 및 그 제조방법
KR20010096350A (ko) 모스형 트랜지스터의 게이트전극 형성방법
KR100916120B1 (ko) 모스트랜지스터 제조방법
US5929496A (en) Method and structure for channel length reduction in insulated gate field effect transistors
KR101128696B1 (ko) 모스 트랜지스터 제조 방법
KR101102775B1 (ko) 반도체 소자의 제조 방법
KR100641482B1 (ko) 반도체 게이트 라인 형성 방법
KR100368971B1 (ko) 에스오아이 소자의 게이트 및 그 제조방법
KR0165421B1 (ko) 반도체장치의 모스 트랜지스터 제조방법
KR0179294B1 (ko) 반도체 장치의 제조방법
KR100418571B1 (ko) 저농도 도핑 드레인 구조의 모스 트랜지스터 제조방법
KR100477542B1 (ko) 반도체 소자의 트랜지스터 제조 방법
KR100639022B1 (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111121

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20121121

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee