KR100707590B1 - 다중 엘디디형 모스 트랜지스터 및 그 제조 방법 - Google Patents
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Abstract
다중 LDD형 모스 트랜지스터 및 그의 제조 방법이 개시된다. 본 제조 방법은, 반도체 기판의 트랜지스터 활성 영역에 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴을 마스크로 하여 상기 활성 영역에 불순물을 이온 주입함으로써 제 1 LDD 영역을 형성하는 단계와, 상기 활성 영역 및 상기 게이트 패턴 위에 제 1 산화막을 형성하고 이방성 식각하여 상기 게이트 패턴의 양 측벽에 제 1 스페이서를 형성하는 단계와, 상기 게이트 패턴 및 제 1 스페이서를 마스크로 하여 상기 활성 영역에 불순물을 이온 주입함으로써 제 2 LDD 영역을 형성하는 단계와, 상기 활성 영역에서의 상기 기판의 노출 영역 및 상기 게이트 패턴의 상부에 선택적으로 제 2 산화막을 형성하는 단계와, 상기 활성 영역 및 상기 게이트 패턴 위에 실리콘 질화막을 형성하고 이방성 식각에 의해 상기 게이트 패턴의 양 측벽에 제 2 스페이서를 형성하는 단계와, 상기 게이트 패턴 및 상기 제 2 스페이서를 마스크로 하여 상기 활성 영역에 불순물을 이온 주입함으로써 제 3 LDD 영역을 형성하는 단계를 포함한다. 이렇게 제조된 모스 트랜지스터에서는, 다중 LDD 구조를 통해 정션에서의 농도 기울기가 보다 완화되어 있으므로, 핫 캐리어 현상이 발생할 수 있는 가능성이 현저히 감소된다.
Description
도 1 내지 도 7은 본 발명에 따른 다중 LDD형 모스 트랜지스터의 제조 방법을 공정 순서에 따라 도시한 단면도이다.
본 발명은 MOS 트랜지스터 반도체 소자의 제조 기술에 관한 것으로서, 보다 자세하게는 LDD 구조를 갖는 MOS 트랜지스터 및 이를 제조하는 방법에 관한 것이다.
반도체 집적 회로의 제조에 있어서, 개발 초기에는 1 ~ 2 mm 크기의 실리콘 다이(die)에 한 개의 트랜지스터를 제작하였으나, 오늘날에는 20 mm × 20 mm 크기 위에 수백만 개의 단위 소자들을 집적하기에 이르렀다. 이러한 집적 회로를 제조하기 위하여 단위 트랜지스터의 크기를 최소 크기로 설계하게 되는데, 이를 구현하기 위하여 다양한 공정 기술들이 개발되고 있다.
집적 회로를 구성하는 단위 트랜지스터의 스케일 다운(Scale Down)에 따라 소스-드레인 확산 영역에서의 확산 정도가 높고 큰 곡률을 가지는 매우 얇은 접합 의 기판이 요구된다. 이와 같이, 불순물의 농도 구배가 급격한 드레인-기판의 접합에서는 핫 캐리어(Hot Carrier)로 인한 임팩트 이온화(Impact Ionization) 현상이 유발된다. 이 문제를 해결하기 위하여 LDD(Lightly Doped Drain) 구조가 개발되었다. LDD 구조는 다결정 실리콘 게이트의 경계를 정한 뒤, 불순물 주입을 통해 채널의 연장을 확정 짓는 LDD 연장선을 형성함으로써 이루어진다.
그러나, 반도체 소자의 크기가 급격히 작아짐에 따라 정션의 깊이를 보다 얕게 형성할 것이 요구되고 있으나, 상술한 종래의 LDD 형성 방법에 의하여도 소자의 크기 감소로 인하여 정션에서의 농도 기울기가 급격하게 되므로, 본래 의도한 효과를 얻기가 어려워지게 되었다.
따라서, 본 발명은 상술한 문제를 해결하기 위하여 창안된 것으로서, 반도체 소자의 크기 감소에 따라 핫 캐리어 현상을 보다 효과적으로 억제할 수 있는 다중 LDD형 모스 트랜지스터 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 다중 LDD형 모스 트랜지스터의 제조 방법은, 반도체 기판의 트랜지스터 활성 영역에 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴을 마스크로 하여 상기 활성 영역에 불순물을 이온 주입함으로써 제 1 LDD 영역을 형성하는 단계와, 상기 활성 영역 및 상기 게이트 패턴 위에 제 1 산화막을 형성하고 이방성 식각하여 상기 게이트 패턴의 양 측벽에 제 1 스페이서를 형성하는 단계와, 상기 게이트 패턴 및 제 1 스페이서를 마스크로 하여 상기 활성 영역에 불순물을 이온 주입함으로써 제 2 LDD 영역을 형성하는 단계와, 상기 활성 영역에서의 상기 기판의 노출 영역 및 상기 게이트 패턴의 상부에 선택적으로 제 2 산화막을 형성하는 단계와, 상기 활성 영역 및 상기 게이트 패턴 위에 실리콘 질화막을 형성하고 이방성 식각에 의해 상기 게이트 패턴의 양 측벽에 제 2 스페이서를 형성하는 단계와, 상기 게이트 패턴 및 상기 제 2 스페이서를 마스크로 하여 상기 활성 영역에 불순물을 이온 주입함으로써 제 3 LDD 영역을 형성하는 단계를 포함한다.
또한, 본 발명에 따른 다중 LDD형 모스 트랜지스터는, 실리콘 기판 위에 형성된 게이트 산화막 및 폴리실리콘 전극을 포함하는 게이트 패턴과, 상기 게이트 패턴의 양 측벽에 배치되고 제 1 절연막으로 형성된 제 1 스페이서, 상기 제 1 스페이서의 외측벽에 배치되고 제 2 절연막으로 형성된 제 2 스페이서, 및 상기 제 2 스페이서의 외측벽에 배치되고 제 3 절연막으로 형성된 제 3 스페이서를 포함하는 다중 스페이서와, 상기 게이트 패턴의 하부 모서리에 정렬된 제 1 LDD 영역, 상기 제 1 스페이서의 하부 모서리에 정렬된 제 2 LDD 영역 및 상기 제 2 스페이서의 하부 모서리에 정렬된 제 3 LDD 영역을 포함하되, 상기 제 1 내지 제 3 LDD 영역이 서로 중첩되어 형성된 다중 LDD 영역과, 상기 제 3 스페이서의 하부 모서리에 정렬되고, 상기 다중 LDD 영역과 중첩되어 형성된 소스/드레인 확산 영역을 포함한다.
이하에서는 첨부한 도면을 참조하여 본 발명에 따른 다중 LDD형 MOS 트랜지스터 및 그의 제조 방법의 바람직한 실시예를 예시하여 설명하기로 한다.
먼저, 도 1에서 보듯이, 트랜지스터가 형성되는 활성 영역에서, 기판(10) 상에 게이트 산화막(12) 및 폴리실리콘층(14)을 차례로 형성한 후, 포토리소그래피 및 에칭 공정에 의해 게이트 패턴을 형성한다.
다음으로, 게이트 패턴(12, 14)을 마스크로 하여 기판(10)과 반대 도전형을 갖는 저농도의 불순물(I1)을 저에너지로 이온 주입하고 열처리함으로써 제 1 LDD 영역(L1)을 형성한다. 여기서, 제 1 LDD 영역(L1)은 저농도의 불순물 주입으로 게이트 영역과의 오버랩(Overlap)을 형성하기 위한 것으로서, 제 1 LDD 영역(L1)은 게이트 패턴의 하부 모서리에 정렬되어 있다.
이와 같이 제1 LDD 영역(L1)을 형성한 후에는, 기판(10)의 전면에 걸쳐 화학기상증착법(LPCVD)으로 제 1 산화막(O1)을 형성한 후, 게이트 패턴의 측벽 부분의 산화막만을 남기고 식각하여 제거한다(도 2 참조). 이렇게 게이트 패턴의 측벽 부분에 남겨진 산화막은 제 1 스페이서(Spacer; S1)로서 기능하게 된다. 여기서, 제 1 산화막(O1)은 TEOS(Tetra Ethyl Ortho Silicate)를 이용하여 실리콘 산화물로 형성되는 것이 바람직하고, 또한 약 200 Å 정도의 두께로 형성되는 것이 바람직하다.
그 후, 도 3에서 보듯이, 게이트 패턴 및 제1 스페이서(S1)를 마스크로 하여 활성 영역에 불순물(I2)을 이온 주입 및 열처리함으로써, 제 2 LDD 영역(L2)을 형성한다. 여기서, 제 2 LDD 영역(L2)은 앞에서 설명한 제1 LDD 영역(L1)에서와 동일한 임플란트 공정 조건으로 형성한다. 또한, 제 2 LDD 영역(L2)은 제 1 스페이서(S1)의 하부 모서리에 정렬되어 있다.
이와 같이 제 1 LDD 영역(L1) 및 제 2 LDD 영역(L2)을 형성한 후에는, 기판(10)의 전면에 실리콘 질화막(N)을 약 200 Å 정도로 증착한다. 그 후, 포토리소 그래피 및 에칭 공정을 통해, 실리콘 질화막(N)을 이방성 식각함으로써 제 1 스페이서(S1)의 외측벽에 제 2 스페이서(S2)를 형성한다(도 4 및 도 5 참조). 여기서, 제 2 스페이서(S2)는 제 3 LDD 영역(L3)을 형성하기 위한 불순물(I3)의 이온 주입 공정에서 마스크로서 사용된다. 즉, 도 5에서 보듯이, 게이트 패턴, 제 1 스페이서(S1) 및 제2 스페이서(S2)를 마스크로 하여 불순물(I3)을 이온 주입 및 열처리함으로써 제 3 LDD 영역(L3)을 형성한다. 이때, 임플란트 공정 조건은 상술한 제 1 LDD 영역(L1) 및 제 2 LDD 영역(L2)을 형성하기 위해 사용한 공정 조건과 동일하다. 또한, 제 3 LDD 영역(L3)은 제 2 스페이서(S2)의 하부 모서리에 정렬되어 있다.
한편, 실리콘 질화막(N)으로 인해 기판(10)의 활성 영역과 폴리실리콘층(14)에 스트레스가 가해지는 것을 방지하고, 또한 실리콘 질화막(N)을 식각할 때 식각 저지막으로 사용하기 위하여, 제 2 산화막(O2)을 기판(10)의 활성 영역과 폴리실리콘층(14)의 상부에 선택적으로 형성하는 것이 바람직하다. 이를 위해 급속 열산화 공정을 이용하여 약 20 Å 정도의 실리콘 산화막을 형성한다.
다음으로, 기판(10)의 활성 영역에 소스/드레인 확산 영역(16, 18)을 형성한다. 이를 위해서, 먼저 도 6에서와 같이, TEOS 산화막(O3)을 기판(10)의 전면에 약 800 Å정도로 두껍게 증착한다. 그리고 포토리소그래피 및 식각 공정을 진행하여 제 3 스페이서(S3)를 형성한다. 제 3 스페이서(S3)는 소스/드레인 확산 영역(16, 18)을 형성하기 위한 이온 주입 공정(도 7 참조)에서 불순물(I4)에 대한 마스크로서 기능한다. 또한, 제 3 스페이서(S3)는 후속하는 샐리사이드 공정에서 게이 트 패턴 및 소스/드레인 확산 영역 사이의 단락을 방지하는 역할을 하게 된다.
본 발명에 따르면, 반도체 소자의 크기 감소에 따라 핫 캐리어 현상을 보다 효과적으로 억제할 수 있는 다중 LDD형 모스 트랜지스터를 제조할 수 있다. 즉, 다중 LDD 구조를 통해 정션에서의 농도 기울기가 보다 완화되어 있으므로, 핫 캐리어 현상이 발생할 수 있는 가능성을 현저히 감소시킬 수 있다.
지금까지 본 발명의 바람직한 실시예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다. 그러므로 여기서 설명한 본 발명의 실시예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.
Claims (5)
- 반도체 기판의 트랜지스터 활성 영역에 게이트 패턴을 형성하는 단계와,상기 게이트 패턴을 마스크로 하여 상기 활성 영역에 불순물을 이온 주입함으로써 제 1 LDD 영역을 형성하는 단계와,상기 활성 영역 및 상기 게이트 패턴 위에 제 1 산화막을 형성하고 이방성 식각하여 상기 게이트 패턴의 양 측벽에 제 1 스페이서를 형성하는 단계와,상기 게이트 패턴 및 제 1 스페이서를 마스크로 하여 상기 활성 영역에 불순물을 이온 주입함으로써 제 2 LDD 영역을 형성하는 단계와,상기 활성 영역에서의 상기 기판의 노출 영역 및 상기 게이트 패턴의 상부에 선택적으로 제 2 산화막을 형성하는 단계와,상기 활성 영역 및 상기 게이트 패턴 위에 실리콘 질화막을 형성하고 이방성 식각에 의해 상기 게이트 패턴의 양 측벽에 제 2 스페이서를 형성하는 단계와,상기 게이트 패턴 및 상기 제 2 스페이서를 마스크로 하여 상기 활성 영역에 불순물을 이온 주입함으로써 제 3 LDD 영역을 형성하는 단계와,상기 활성 영역 및 상기 게이트 패턴 위에 제 4 산화막을 형성하고 이방성 식각함으로써 상기 게이트 패턴의 양 측벽에 제 3 스페이서를 형성하는 단계와,상기 게이트 패턴 및 상기 제 3 스페이서를 마스크로 하여 상기 활성 영역에 불순물을 이온 주입함으로써 소스/드레인 확산 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 다중 LDD형 모스 트랜지스터의 제조 방법.
- 삭제
- 제 1 항에서,상기 제 1 산화막은 화학기상증착법에 의해 형성되고, 상기 제 2 산화막은 열산화법에 의해 형성되는 것을 특징으로 하는 다중 LDD형 모스 트랜지스터의 제조 방법.
- 실리콘 기판 위에 형성된 게이트 산화막 및 폴리실리콘 전극을 포함하는 게이트 패턴과,상기 게이트 패턴의 양 측벽에 배치되고 제 1 절연막으로 형성된 제 1 스페이서; 상기 제 1 스페이서의 외측벽에 배치되고 제 2 절연막으로 형성된 제 2 스페이서; 및 상기 제 2 스페이서의 외측벽에 배치되고 제 3 절연막으로 형성된 제 3 스페이서를 포함하는 다중 스페이서와,상기 게이트 패턴의 하부 모서리에 정렬된 제 1 LDD 영역, 상기 제 1 스페이 서의 하부 모서리에 정렬된 제 2 LDD 영역 및 상기 제 2 스페이서의 하부 모서리에 정렬된 제 3 LDD 영역을 포함하되, 상기 제 1 내지 제 3 LDD 영역이 서로 중첩되어 형성된 다중 LDD 영역과,상기 제 3 스페이서의 하부 모서리에 정렬되고, 상기 다중 LDD 영역과 중첩되어 형성된 소스/드레인 확산 영역을 포함하는 것을 특징으로 하는 다중 LDD형 모스 트랜지스터.
- 제 4 항에서,상기 제 1 및 제 3 절연막은 실리콘 산화막이고, 상기 제 2 절연막은 실리콘 질화막인 것을 특징으로 하는 다중 LDD형 모스 트랜지스터.
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2005
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